以下において、本発明の実施の形態について図面を参照して詳しく説明する。なお、図中同一符号は同一または相当する部分を示すものとする。
[実施の形態1]
図1は、本発明の実施の形態に従うMRAMデバイス1の全体構成を示す概略ブロック図である。
図1を参照して、本発明の実施の形態に従うMRAMデバイス1は、外部からの制御信号CMDおよびアドレス信号ADDに応答して、ランダムアクセスを実行し書込データDINの入力および読出データDOUTの出力を実行する。MRAMデバイス1におけるデータ読出およびデータ書込動作は、たとえば外部からのクロック信号CLKに同期したタイミングで実行される。あるいは、外部からクロック信号CLKを受けることなく、内部で動作タイミングを定めてもよい。
MRAMデバイス1は、制御信号CMDに応答してMRAMデバイス1の全体動作を制御するコントロール回路5と、行列状に配列された複数のMTJメモリセルを有するメモリアレイ10とを備える。MTJメモリセルの行(以下、単に「メモリセル行」とも称する)それぞれ対応して複数のライトワード線WWLおよびリードワード線RWLがそれぞれ配置される。また、MTJメモリセル列(以下、単に「メモリセル列」とも称する)にそれぞれ対応して、ビット線BLが配置される。
MRAMデバイス1は、さらに、行選択回路20と、列選択回路30と、読出/書込制御回路50,60とを備える。
行選択回路20は、アドレス信号ADDによって示されるロウアドレスRAに応じて、メモリアレイ10における行選択を実行する。列選択回路30は、アドレス信号ADDによって示されるコラムアドレスCAに応じて、メモリアレイ10における列選択を実行する。ロウアドレスRAおよびコラムアドレスCAによって、データ書込時およびデータ読出時における選択メモリセルが示される。
読出/書込制御回路50,60は、データ読出およびデータ書込時において、選択メモリセルに対応するメモリセル列(以下、「選択列」とも称する)のビット線BLに対して、データ書込電流およびデータ読出電流を流すために、メモリアレイ10に隣接する領域に配置される回路群を総称したものである。
図2は、実施の形態1に従うデータ書込電流の供給を説明する回路図である。
図2においては、メモリアレイ10に対して設けられた周辺回路部のうち、データ書込動作を実行するための回路構成が代表的に示される。
図2を参照して、メモリアレイ10には、MTJメモリセルMCが行列状に配置される。各MTJメモリセルMCは、図34〜図37に示したのと同様の構成およびデータ記憶原理を有し、記憶データに応じた方向に磁化される磁性体によって構成されたトンネル磁気抵抗素子TMRおよびアクセストランジスタATRを含む。トンネル磁気抵抗素子TMRおよびアクセストランジスタATRは、対応するビット線BLと固定電圧Vssとの間に直列に接続される。アクセストランジスタATRには、半導体基板上に形成された電界効果型トランジスタであるMOSトランジスタが代表的に適用される。なお、以下においては、固定電圧Vssを接地電圧Vssとも称する。
特に、以下においては、階層的なデコードによって行選択が実行される構成を説明する。メモリアレイ10に配置された複数のMTJメモリセルMCは、列方向に沿って複数のメモリブロックMBに分割される。図2には先頭のメモリブロックMB1が代表的に示される。
各メモリブロックMBにおいて、メモリセル行にそれぞれ対応して、ライトワード線WWLおよびリードワード線RWLが設けられ、メモリセル列にそれぞれ対応して、ビット線BLが配置される。
データ書込時には、選択されたメモリセル行(以下、「選択行」とも称する)のライトワード線WWLに対して、トンネル磁気抵抗素子TMRの磁化困難軸に沿った方向の磁界を発生するためのデータ書込電流が供給され、選択列のビット線BLに対して、トンネル磁気抵抗素子TMRの磁化容易軸に沿った方向の磁界を発生させるためのデータ書込電流が流される。すなわち、選択列のビット線BLを流れるデータ書込電流の方向は、書込データDINのレベルに応じて制御することが必要である。
さらに、K個(K:自然数)のメモリセル行ごとに、複数のメモリブロックMBに対して共通に設けられるメインワード線MWLが配置される。図2においては、K=4の場合を示している。すなわち、各メモリブロックMBにおいて、一方のメインワード線MWLに対して、4本のライトワード線WWLが対応づけられる。図2には、先頭のメモリブロックMB1において、第j番目(j:自然数)のメインワード線MWLjに対応する構成が代表的に示される。すなわち、メモリブロックMB1において、メインワード線MWLjに対応して、ライトワード線WWLj0,WWLj1,WWLj2,WWLj3の4本のライトワード線WWLが配置される。リードワード線RWLも、ライトワード線WWLと同様に配置される。すなわち、メモリブロックMB1において、メインワード線MWLjに対応して、4本のリードワード線RWLj0〜RWLj3が配置されている。
さらに、各メモリブロックMBの両端において、サブデコード信号SD0〜SD3が伝達される。サブデコード信号SD0〜SD3は、各メモリブロックMBごとに独立に設定されて、選択メモリセルを含むメモリブロック(以下、「選択メモリブロック」とも称する)において、1本のメインワード線MWLと対応する4本のライトワード線WWLおよびリードワード線RWLのうちの1本を選択するために選択的に活性化される。たとえば、ライトワード線WWLj0を選択する場合には、サブデコード信号SD0がHレベルに活性化され、残りのサブデコード信号SD1〜SD3はLレベルに設定される。一方、非選択のメモリブロックMBにおいては、サブデコード信号SD0〜SD3の各々はLレベルに設定される。
以下においては、サブデコード信号SD0〜SD3をそれぞれ伝達するための信号線群についても、同様の符号を用いてサブデコード信号線SD0〜SD3とそれぞれ表記することとする。
なお、以下においては、ライトワード線、リードワード線、ビット線およびメインワード線のそれぞれを総括的に表現する、場合には、符号WWL、RWL、BLおよびMWLをそれぞれ用いて表記することとし、特定のライトワード線、リードワード線、ビット線およびメインライトワード線を示す場合には、これらの符号に添字を付して表記するものとする。また、信号および信号線の高電圧状態(たとえば電源電圧Vcc)および低電圧状態(たとえば接地電圧Vss)のそれぞれを、「Hレベル」および「Lレベル」とも称することとする。
このような構成において、まず、ビット線BLへのデータ書込電流の供給動作について説明する。
読出/書込制御回路50は、ビット線BL1〜BLmの一端側にそれぞれ対応して設けられるビット線ドライブ回路BDVa1〜BDVamから構成されたビット線ドライブ部51を有する。同様に、読出/書込制御回路60は、ビット線BL1〜BLmの他端側にそれぞれ対応して設けられるビット線ドライブ回路BDVb1〜BDVbmから構成されたビット線ドライブ部61を有する。以下においては、ビット線ドライブ回路BDVa1〜BDVamを総称してビット線ドライブ回路BDVaとも称し、ビット線ドライブ回路BDVb1〜BDVbmを総称してビット線ドライブ回路BDVbとも称する。
さらに、メモリセル列にそれぞれ対応して、コラム選択線CSL1〜CSLmが設けられる。以下では、コラム選択線CSL1〜CSLmを総称してコラム選択線CSLとも称する。コラム選択線CSLは、選択列においてHレベルへ活性化され、非選択列においてLレベルへ非活性化される。
各ビット線ドライブ回路BDVaは、対応するコラム選択線CSLおよび書込データDINに応じて、対応するビット線BLの一端側の電圧を制御する。これに対して、各ビット線ドライブ回路BDVbは、対応するコラム選択線CSLと書込データの反転データ/DINに応じて、対応するビット線BLの他端側の電圧を制御する。選択列においては、ビット線ドライブ回路BDVaおよびBDVbは、対応するビット線BLの一端側および他端側を、書込データDINのレベルに応じてHレベルおよびLレベルの一方ずつに設定する。たとえば、書込データDINがHレベル(“1”)であるときには、ビット線ドライブ回路BDVaが選択列のビット線の一端側を電源電圧Vccと結合し、ビット線ドライブ回路BDVbが選択列のビット線の他端側を接地電圧Vssと接続する。これにより、選択列のビット線上を、ビット線ドライブ部51から61へ向かう方向にデータ書込電流が流れる。
これに対して、書込データDINがLレベル(“0”)であるときには、ビット線ドライブ回路BDVaおよびBDVbは、選択列のビット線の一端側および他端側を接地電圧Vssおよび電源電圧Vccとそれぞれ結合する。これにより、選択列のビット線上を、書込データDINがHレベル(“1”)であるときとは反対方向のデータ書込電流が流れる。一方、非選択列においては、ビット線ドライブ回路BDVaおよびBDVbは、対応するビット線BLの一端側および他端側の各々を接地電圧Vssと接続する。この結果、非選択列のビット線上には、データ書込電流は流れない。
次に、データ書込時におけるライトワード線WWLへの電流供給について説明する。なお、以下においては、ライトワード線WWLj0,WWLj1は偶数行に対応し、ライトワード線WWLj2,WWLj3は奇数行に対応するものとする。
ライトワード線WWLごとに、当該ライトワード線への電流供給を行選択結果に応じて制御するためのライトドライブ回路WWDが設けられる。各メモリブロックMBにおいて、ライトドライブ回路WWDは、ライトワード線WWLの両端部の一方に対応して、1行おきに交互配置される。たとえば、図2に示されるように、偶数行に対応するライトドライブ回路WWDj0およびWWDj1と、奇数行に対応するライトドライブ回路WWDj2およびWWDj3とは、互いに反対方向に配置されている。
各ライトワード線WWLの両端部のうち、ライトドライブ回路WWDが配置されない他方は、行選択結果にかかわらず接地電圧Vssと接続される。ライトワード線WWLj0およびWWLj1を始めとする偶数行に対する対応するライトワード線は、行選択回路20と反対側の領域において接地電圧Vssと直接接続される。また、ライトワード線WWLj2およびWWLj3を始めとする奇数行に対応するライトワード線群は、行選択回路20側の領域において、接地電圧Vssと直接接続される。
各ライトドライブ回路WWDは、対応するライトワード線が選択された場合には、データ書込電流Iwwを当該ライトワード線へ供給し、隣接行が選択された場合には、電流ΔIwwを対応するライトワード線へ供給する。図2においては、一例としてライトワード線WWLj0およびWWLj1に対応して設けられるライトドライブ回路WWDj0、WWDj1の構成が示される。
ライトドライブ回路WWDj0は、サブデコード信号線SD0およびライトワード線WWLj0の一端との間に接続されたドライバトランジスタ101と、電源電圧Vccおよびライトワード線WWLj0との一端との間に接続されたドライバトランジスタ102と、ライトワード線WWLj0の一端および接地電圧Vssの間に直列に接続されたドライバトランジスタ101♯および102♯とを有する。ドライバトランジスタ101および102はPチャネルMOSトランジスタで構成され、ドライバトランジスタ101♯および102♯はNチャネルMOSトランジスタで構成される。
ドライバトランジスタ101および101♯の各ゲートはノードN1と接続され、ドライバトランジスタ102および102♯の各ゲートはノードN2と接続される。すなわち、ドライバトランジスタ101および101♯は相補的にオン・オフし、ドライバトランジスタ102および102♯は相補的にオン・オフする。
ノードN1へは、対応するメインワード線MWLjの反転レベルを示す/MWLjが入力される。たとえば、メインワード線MWLjとノードN1との間に図示しないインバータを設けることによってこのような構成が実現される。
論理回路107は、サブデコード信号SD2およびSD3のOR演算結果を出力する第1のORゲートと、第1のORゲートの出力およびサブデコード信号SD0のOR演算結果を出力する第2のORゲートと、第2のORゲートの出力およびメインワード線MWLの電圧レベルのNAND論理演算結果をノードN1へ出力するNANDゲートとから構成される。この結果、ノードN2の電圧レベルは、当該行(ライトワード線WWLj0)もしくは隣接行(ライトワード線WWLj2またはWWLj3)がデータ書込対象に選択された場合にLレベルに設定され、当該行および隣接行のいずれもデータ書込対象とされない場合にはHレベルに設定される。
この結果、対応するメインワード線MWLjがHレベルに活性化されると、ドライバトランジスタ101がオンし、ドライバトランジスタ101♯がオフする。したがって、ドライバトランジスタ101は、メインワード線MWLjがHレベルに活性化され、さらにサブデコード信号線SD0がHレベルに駆動されたときにライトワード線WWLj0へ電流を供給する。
ドライバトランジスタ102は、ノードN2がLレベルに設定されたとき、すなわちライトワード線WWLj0に対応する当該行もしくは隣接行(ライトワード線WWLj2,WWLj3)のいずれかがデータ書込対象に選択された場合に、ライトワード線WWLj0へ電流を供給する。
この結果、ライトワード線WWLj0においては、当該行の選択時には、ドライバトランジスタ101および102の電流駆動力の和に相当する電流がデータ書込電流Iwwとして流される。また、隣接行の選択時には、ドライバトランジスタ102の電流駆動力に相当する電流ΔIwwが供給される。ライトワード線WWLへ供給される電流を駆動するためのドライバトランジスタ101および102の電流駆動能は、たとえば、そのトランジスタサイズ(ゲート幅/ゲート長の比)の設計によって調整することができる。
一方、当該行および隣接行のいずれも選択されていない場合には、対応するライトワード線WWLj0に対して、ライトドライブ回路WWDj0からの電流供給は実行されない。
ライトワード線WWLj1に対応して設けられるライトドライブ回路WWDj1は、隣接行の1つが次のメインワード線MWLj+1(図示せず)に対応付けられるため、デコード構成が少し異なる。
ライトドライブ回路WWDj1においては、ドライバトランジスタ101は、サブデコード信号線SD1とライトワード線WWLj1との間に設けられる。ドライバトランジスタ102および101♯,102♯の配置は、ライトドライブ回路WWDj0と同様であるので詳細な説明は繰返さない。
ライトドライブ回路WWDj1においては、ドライバトランジスタ102,102♯のゲート電圧、すなわちノードN2のレベルは、論理回路108によって設定される。
論理回路108は、サブデコード信号SD1およびSD3のOR演算結果を出力するORゲートと、当該ORゲートの出力およびメインワード線MWLの電圧レベルのAND論理演算結果を出力するANDゲートと、サブデコード信号SD2と次のメインワード線MWLj+1の電圧レベルとのAND論理演算結果を出力するANDゲートと、当該2個のANDゲートのそれぞれの出力のNOR演算結果をノードN2へ出力するNORゲートから構成される。
この結果、ノードN2の電圧レベルは、当該行(ライトワード線WWLj1)または隣接行(ライトワード線WWLj3または図示しないライトワード線WWL(j+1)2)のいずれかが選択された場合にLレベルに設定され、当該行および隣接行のいずれも選択されない場合にノードN2はHレベルに設定される。すなわち、論理回路107および論理回路108とは同様の機能を有しており、各ライトドライブ回路WWDにおいて、ノードN2は、当該行および隣接行のいずれかが選択された場合にLレベルに設定され、それ以外の場合にHレベルに設定される。
ライトドライブ回路WWDj2およびWWDj3に対しても、ライトドライブ回路WWDj1およびWWDj0と同様に、サブデコード信号SD2およびSD3が伝達され、さらに当該行および隣接行の選択を判定するために必要な他のサブデコード信号SD0,SD1についても伝達されているものとする。ライトドライブ回路WWDj3は、対応するライトワード線WWLj3と、隣接行のライトワード線WWLj0,WWLj1とのすべてが同一のメインワード線MWLjに対応するので、ライトドライブ回路WWDj0と同様の構成において、サブデコード信号を適宜入換えられた構成が適用される。これに対して、ライトドライブ回路WWDj2は、隣接するライトワード線の一方が異なるメインワード線MWLj−1と対応するので、ライトドライブ回路WWDj1と同様の構成を適用して、サブデコード信号およびメインワード線を適宜入換える必要がある。
このように、各ライトドライブ回路WWDは、対応するライトワード線WWLに対して、当該行が選択された場合にはドライバトランジスタ101および102を用いてデータ書込電流Iwwを供給する。また、各ライトドライブ回路WWDは、隣接行が選択された場合には、ドライバトランジスタ102のみを用いて、データ書込電流Iwwより小さい電流ΔIwwを供給する。
このように構成されたライトドライブ回路WWDがライトワード線WWLに対応して1行ごとに交互配置されているので、隣接行のライトワード線には、選択行のライトワード線に流れるデータ書込電流Iwwと逆方向に電流ΔIww(以下、電流方向を考慮して、“−ΔIww”とも表記する)が流される。たとえば、ライトワード線WWLj0に対応するメモリセルが選択された場合には、選択行のライトワード線WWLj0に行選択回路20から遠ざかる方向(図2において左から右へ向かう方向)にデータ書込電流Iwwが流される一方で、隣接行のライトワード線WWLj2およびWWLj3の各々に対して、行選択回路20へ近づく方向(図2において右から左へ向かう方向)に、すなわち選択行のライトワード線WWLj上のデータ書込電流Iwwとは反対方向に電流−ΔIwwが流される。
したがって、選択行のデータ書込電流Iwwによって非選択メモリセルへ作用する漏れ磁界を、隣接行の電流−ΔIwwによって生じる磁界によって打ち消すことができる。この結果、特に、隣接行を始めとする非選択メモリセルへのデータ誤書込の発生を防止して、MRAMデバイスの動作信頼性を向上させることができる。なお、以下においては、隣接行に流される電流ΔIwwを、「磁界キャンセル電流」とも称し、磁界キャンセル電流によって生じる磁界を「キャンセル磁界」とも称する。
また、各ライトワード線WWLにおいて、対応するメモリセル行が選択された場合に流れるデータ書込電流Iwwと、隣接行が選択された場合に流れる電流ΔIwwとは同一方向である。すなわち、各ライトドライブ回路WWDによる電流供給は一定方向に限られているので、その回路構成が複雑化することはない。
なお、ライトドライブ回路WWDを1行ごとに交互配置することによって、電源電圧Vccおよび接地電圧Vssの2種類の電圧によって、このような磁界キャンセル電流ΔIwwの供給が実現される。言換えれば、図2に示した構成のライトドライブ回路WWDをライトワード線WWLの一方側に集中配置すれば、負電圧を各ライトドライブ回路WWDへさらに供給する必要がある。また、交互配置によって、ライトドライブ回路WWDの配置レイアウト緩和によるMRAMデバイスの小型化にも寄与できる。
なお、図37で説明したように、選択メモリセルのトンネル磁気抵抗素子TMRの磁化方向は、磁化容易軸に沿った磁界、すなわちビット線BLを流れるデータ書込電流の方向によって設定される。すなわち、ライトワード線WWLを流れるデータ書込電流の方向は、トンネル磁気抵抗素子TMRの磁化方向には直接影響しない。したがって、奇数行と偶数行とでライトワード線WWLを流れるデータ書込電流の向きが反対方向に設定されても、データ書込動作の妨げとなることはない。
なお、図2においては詳細な図示を省略しているが、メモリアレイ10に対するデータ読出動作についても簡単に説明する。データ読出時においては、図示しないリードワード線ドライバが、メインワード線MWLおよびサブデコード信号SD0〜SD3に基づいて、選択行のリードワード線RWLをHレベルに活性化する。これに応じて、選択行のMTJメモリセルMCの各々において、アクセストランジスタATRがオンする。これにより、ビット線BL1〜BLmの各々は、トンネル磁気抵抗素子TMRを介して接地電圧Vssと結合される。さらに、選択列のビット線を接地電圧Vssとは異なる所定電圧と結合することにより、トンネル磁気抵抗素子TMRの両端に電圧差を生じさせれば、選択メモリセルの記憶データに応じた電流を、選択列のビット線に生じさせることができる。この結果、選択列のビット線の通過電流を検知することによって、選択メモリセルからのデータ読出を実行することができる。
以上説明したように、実施の形態1に従う構成によれば、隣接行のライトワード線の各々に、所定のデータ書込電流によって生じる漏れ磁界を打消すための磁界キャンセル電流を供給することができる。さらに、このように2種類の電流供給を制御するライトドライブ回路の各々において、データ書込電流の供給時にターンオンするドライバトランジスタの一部を用いて、磁界キャンセル電流を供給する構成としているので、データ書込電流および磁界キャンセル電流の供給に用いられるドライバトランジスタ群の配置面積を削減することができる。上述したように、ライトドライブ回路WWDはライトワード線WWLごとに配置されるので、その回路面積の削減は、MRAMデバイス全体の面積削減に効果が大きい。
[実施の形態1の変形例]
実施の形態1においては、選択行の隣接行において、データ書込電流と反対方向の磁界キャンセル電流を流す構成について説明した。しかしながら、このような構成では、メモリアレイの最端のメモリセル行においては、隣接行が1つしか存在しないため、他のメモリセル行と比較して、データ書込時に印加される磁界が異なってくる。これにより、メモリアレイ10内においてデータ書込動作の不均一性が発生し動作マージンを損なうおそれがある。
実施の形態1の変形例においては、このようなメモリアレイ端部のメモリセル行においても、他のメモリセル行と同様にキャンセル磁界を印加することが可能な構成について説明する。
図3は、実施の形態1の変形例に従うデータ書込電流の供給を説明する回路図である。
図3には、メモリアレイ10の端部の構成を図示するために、メモリブロックMB1における先頭のメインワード線MWL1に対応する部分の構成が例示される。
この領域においては、メモリセル行にそれぞれ対応してリードワード線RWL10〜13およびライトワード線WWL10〜13がそれぞれ配置され、ライトワード線WWL10〜WWL13にそれぞれ対応して、ライトドライブ回路WWD10〜WWD13が配置されている。
ライトドライブ回路WWD10〜WWD13の構成および動作については、図2に示したライトドライブ回路WWDj0〜WWDj3と同様であるので詳細な説明は繰返さない。
実施の形態1の変形例に従う構成においては、ライトワード線WWL12に対応する最端のメモリセル行のさらに外側に、ダミーメモリセル行が配置されている。
このダミーメモリセル行に対応して、ダミーライトワード線DWWLおよびダミーリードワード線DRWLが配置されている。さらに、ダミーライトワード線DWWLに対応して、ダミーライトドライブ回路WWDdが設けられる。
ダミーライトドライブ回路WWDdは、電源電圧Vccとダミーライトワード線DWWLの一端との間に接続されたドライバトランジスタ102dと、ダミーライトワード線DWWLの一端側と接地電圧Vssとの間に接続されたドライバトランジスタ103dとを有する。ドライバトランジスタ102dの電流駆動力は、各ライトドライブ回路WWD内のドライバトランジスタ102と同様に設計される。
ドライバトランジスタ102dおよび103dは、論理ゲート109の出力に応じて相補的にオンまたはオフする。論理ゲート109は、メインワード線MWL1の電圧レベルとサブデコード信号SD2とのNAND論理演算結果を出力する。したがって、ドライバトランジスタ102dは、メインワード線MWL1が活性化され、さらに最端のメモリセル行(ライトワード線WWL12に対応)が選択された場合にオンし、それ以外においてオフする。
この結果、ダミーライトワード線DWWLに対しては、最端のメモリセル行が選択されて、ライトワード線WWL12にデータ書込電流Iwwが流される場合に、磁界キャンセル電流−ΔIwwが流されることになる。したがって、最端のメモリセル行に対しても、他のメモリセル行と同様にキャンセル磁界を印加することができる。
すなわち、メモリアレイ10の最端のメモリセル行においても、データ書込特性およびデータ誤書込耐性を他のメモリセル行と同様にすることができるので、メモリアレイ10内におけるデータ書込特性の均一化を図ることが可能となる。
なお、磁界キャンセル電流ΔIwwの供給のみを目的とすれば、ダミーライトワード線DWWLのみを配置すればよく、ダミーメモリセルおよびダミーリードワード線DRWLの配置は必ずしも必要ではない。しかしながら、メモリアレイ端部で設計パターンが急変すると、境界部における形状・寸法の仕上りに誤差が生じ易いので、ダミーメモリセル、およびダミーリードワード線DRWLを配置して、ダミーメモリセル行全体として、メモリアレイ10内のメモリセル行と同様に設計することが望ましい。
[実施の形態2]
実施の形態1に従う構成においては、データ書込電流Iwwは、サブデコード信号線SD0〜SD3をHレベルに駆動することによって流される。また、磁界キャンセル電流ΔIwwについては、電源電圧Vccによって駆動される。
実施の形態2においては、これらのデータ書込電流および磁界キャンセル電流を供給するための電圧源および電流源の望ましい配置について説明する。
図4は、実施の形態2に従うデータ書込電流および磁界キャンセル電流の供給系統の第1の構成例を説明するブロック図である。
図4を参照して、実施の形態2に従う第1の構成例においては、メモリアレイ10の構成および各ライトドライブ回路WWDの構成および動作は、実施の形態1で説明したのと同様であるので詳細な説明は繰返さない。
図4においては、さらに、サブデコード信号線SD0〜SD3を駆動するためのSD駆動回路140,140♯と、磁界キャンセル電流ΔIwwを発生するための電流源回路111,111♯および電流配線113,113♯と、各ライトワード線WWLの一端側または他端側を接地電圧Vssとそれぞれ接続するための、接地配線GL,GL♯および接地ノード114,114♯とが示される。電流配線113,113♯および接地配線GL,GL♯は、サブデコード信号線SD0〜SD3と同様に、列方向に沿って配置される。
SD駆動回路140、電流源回路111、電流配線113および接地ノード114は、偶数行のライトワード線(たとえばWWLj0,WWLj1)およびライトドライブ回路(たとえばWWDj0,WWDj1)に対応して設けられ、SD駆動回路140♯、電流源回路111♯、電流配線113♯および接地ノード114♯は、奇数行のライトワード線(たとえばWWLj2,WWLj3)およびライトドライブ回路(たとえばWWDj2,WWDj3)に対応して設けられる。
サブデコード信号線SD0,SD1は、SD駆動回路140によって駆動されるデータ書込電流を偶数行のライトドライブ回路へ伝達し、サブデコード信号線SD2,SD3は、SD駆動回路140#によって駆動されるデータ書込電流を奇数行のライトドライブ回路へ伝達する。同様に、電流配線113は、電流源回路111から供給されたデータ書込電流を偶数行のライトドライブ回路へ伝達し、電流配線113♯は、電流源回路111♯から供給されたデータ書込電流を奇数行のライトドライブ回路へ伝達する。
一方、接地配線GLは、偶数行のライトワード線を通過した、データ書込電流およびキャンセル電流を接地ノード114へ導くために設けられ、接地配線GL♯は、奇数行のライトワード線を通過した、データ書込電流およびキャンセル電流を接地ノード114♯へ導くために設けられる。
図4に示された第1の構成例においては、SD駆動回路140,140♯、電流源回路111,111♯、電流配線113,113♯および接地ノード114,114♯は、メモリアレイ10に対して列方向に隣接する領域の一方側に集中配置される。
これにより、たとえば、偶数行(ライトワード線WWLj0,WWLj1)の選択時には、データ書込電流が、SD駆動回路140および電流源回路111−サブデコード信号線SD0,SD1および電流配線113−選択行のライトドライブ回路−選択行のライトワード線−接地配線GL−接地ノード114の経路に流れ、磁界キャンセル電流が、電流源回路111♯−電流配線113♯−隣接行のライトドライブ回路−隣接行のライトワード線−接地配線GL♯−接地ノード114♯の径路を流れる。このときサブデコード信号線SD0,SD1および電流配線113を流れるデータ書込電流と、接地配線GL♯を流れる磁界キャンセル電流との方向は反対方向であり、かつ、接地配線GLを流れるデータ書込電流と、電流配線113♯を流れる磁界キャンセル電流とも互いに反対方向となる。
したがって、データ書込電流Iwwおよび磁界キャンセル電流ΔIwwについて、選択行および隣接行のライトワード線以外の電流経路からの磁界は、メモリアレイ10において互いに打ち消し合う方向に作用することになる。
奇数行の選択時には、データ書込電流がサブデコード信号線SD2,SD3および電流配線113♯と接地配線GL♯とを流れ、磁界キャンセル電流が、電流配線113および接地配線GLを流れるが、これらの配線上において、データ書込電流Iwwおよび磁界キャンセル電流ΔIwwは互いに反対方向に流される。したがって、偶数行の選択時と同様に、データ書込電流Iwwおよび磁界キャンセル電流ΔIwwによる、ライトワード線以外の電流経路からの磁界は、メモリアレイ10において互いに打ち消し合う方向に作用することになる。
この結果、実施の形態1に従う構成での効果に加えて、メモリアレイ10への磁気ディスターブをさらに低減して、データ書込の安定化を図ることが可能である。
図5は、実施の形態2に従うデータ書込電流および磁界キャンセル電流の供給系統の第2の構成例を説明するブロック図である。
図5を参照して、実施の形態2に従う第2の構成例においては、図4に示した第1の構成例と比較して、SD駆動回路140、電流源回路111および接地ノード114♯は、SD駆動回路140♯、電流源回路111♯および接地ノード114と、メモリアレイ10を挟んで互いに反対側の領域に配置されている点が異なる。その他の部分の構成は、図4と同様であるので、詳細な説明は繰り返さない。
図5に示した構成としても、奇数行および偶数行のいずれの選択時においても、サブデコード信号線SD0〜SD3、電流配線113,113♯および接地配線GL,GL♯上における、データ書込電流および磁界キャンセル電流の方向を互いに反対方向にすることができる。したがって、データ書込電流Iwwおよび磁界キャンセル電流ΔIwwによる、ライトワード線以外の電流経路からの磁界によるメモリアレイ10への磁気ディスターブを低減して、データ書込の安定化を図ることが可能である。
さらに、図5に示した第2の構成例によれば、SD駆動回路140および電流源回路111と、接地ノード114とがメモリアレイ10を挟んで互いに反対側の領域に配置されており、かつ、SD駆動回路140♯および電流源回路111♯と接地ノード114♯とがメモリアレイ10を挟んで互いに反対側の領域に接地されている。これにより、データ書込電流Iwwおよび磁界キャンセル電流ΔIwwのそれぞれについて、選択されたメモリセル行の位置にかかわらず、電流経路長を一定とすることができる。
さらに、サブデコード信号線SD0〜SD3、電流配線113,113♯および接地配線GL,GL♯の各々について、その単位長当たりの電気抵抗値を同様に設計する。これにより、データ書込電流Iwwおよび磁界キャンセル電流ΔIwwのそれぞれの電流量が、メモリセル行の選択結果にかかわらず均一化される。この結果、ライトワード線WWL以外の電流経路からの、データ書込電流Iwwおよび磁界キャンセル電流ΔIwwによる磁気的ノイズを抑制するとともに、メモリアレイ10内におけるデータ書込特性の均一性をさらに高めることが可能となる。したがって、さらに安定的なデータ書込動作を実行することができる。
図6は、実施の形態2に従うデータ書込電流および磁界キャンセル電流の供給系統の第3の構成例を説明するブロック図である。
図6を参照して、実施の形態2に従う第3の構成例に従えば、図5に示した第2の構成例に加えて、偶数行に対応するSD駆動回路140は、サブデコード信号線SD0,SD1の両端にそれぞれ対応して配置される。同様に、電流源回路111についても、電流配線113の両端にそれぞれ対応して、すなわちメモリアレイ10の列方向に隣接する領域にそれぞれ対応して設けられる。接地ノード114についても、接地配線GLの両端にそれぞれ対応して設けられる。
同様に、奇数行に対応するSD駆動回路140♯、電流源回路111♯についても、サブデコード信号線SD2,SD3および電流配線113♯の両端にそれぞれ対応して配置される。同様に、接地ノード114♯も接地配線GL♯の両端にそれぞれ対応して配置される。その他の部分の構成については、図5と同様であるので詳細な説明は繰り返さない。
このような構成とすることにより、図6に示した第3の構成例においては、図5に示した第2の構成と同様に、サブデコード信号線SD0〜SD3、電流配線113,113♯および接地配線GL,GL♯からのメモリアレイ10に対する磁気的ノイズを抑制するとともに、データ書込電流Iwwおよび磁界キャンセル電流ΔIwwをメモリセル行の選択時にかかわらず均一化することができる。
さらに、それぞれの信号線または電流配線の両側から電流を供給する構成とすることによって、データ書込電流Iwwおよび磁界キャンセル電流ΔIwwの電流経路長を、図5に示した第2の構成例よりも実効的に短くすることができる。この結果、これらの電流径路の電気抵抗を低減して、低消費電流化をさらに図ることが可能となる。
[実施の形態2の変形例]
実施の形態1および実施の形態2においては、サブデコード信号線SD0〜SD3を駆動するSD駆動回路140,140♯によってデータ書込電流Iwwを駆動する構成を示したが、データ書込電流Iwwに対しても専用の電流源回路を設け、各ライトドライブ回路においてはデコード機能のみを有するような構成とすることも可能である。
図7は、実施の形態2の変形例に従うデータ書込電流および磁界キャンセル電流の供給系統の第1の構成例を説明するブロック図である。
図7を参照して、実施の形態2の変形例に従う第1の構成例においては、図4に示した構成と比較して、ライトドライブ回路WWDの各々に代えて、ライトドライブ回路131および132が配置される点と、SD駆動回路140および140♯に代えて、データ書込電流Iwwを発生する電流源回路110および110♯がそれぞれ配置される点で異なる。すなわち、図7に示す構成においては、列方向に沿って新たに設けられた電流配線112,112♯によってデータ書込電流Iwwが供給される。なお、サブデコード信号線SD0〜SD3の図示は省略されるが、これらの信号線は、単にサブデコード信号SD0〜SD3をライトドライブ回路131および132に伝達するための電圧配線として配置されているものとする。
図8は、図7に示されたライトドライブ回路131および132の構成を示す回路図である。
図8を参照して、ライトドライブ回路131は、電流配線112(または112♯)と対応するライトワード線WWLとの間に接続されたドライバトランジスタPT1と、対応するライトワード線WWLと接地電圧Vssの間に接続されたドライバトランジスタNT1とを有する。ライトドライブ回路132は、電流配線113(または113♯)と対応するライトワード線WWLとの間に接続されたドライバトランジスタPT2を有する。ドライバトランジスタPT1およびPT2はPチャネルMOSトランジスタで構成され、ドライバトランジスタNT1はNチャネルMOSトランジスタで構成される。
ドライバトランジスタPT1のゲートはノードN1と接続され、ドライバトランジスタPT2のゲートはノードN2と接続される。ドライバトランジスタNT1のゲートには、ノードN1およびN2のAND論理演算結果を出力する論理ゲート134の出力が入力される。
選択回路26は、ノードN1を、当該行の選択時にLレベルに設定し、それ以外の場合にはHレベルに設定する。さらに、選択回路26は、ノードN2を、当該行または隣接行のいずれか1つが選択された場合にLレベルに設定し、それ以外の場合にHレベルに設定する。選択回路26は、行選択回路20の機能の一部分に相当する。
このような構成とすることにより、当該行の選択時には、ドライバトランジスタPT1およびPT2によってライトワード線WWLに対してデータ書込電流Iwwが供給される。また隣接行の選択時においては、ドライバトランジスタPT2のみによって磁界キャンセル電流ΔIwwが供給される。ドライバトランジスタPT1およびPT2の両方がオフする場合には、ドライバトランジスタNT1がターンオンして、対応するライトワード線WWLを接地電圧Vssに固定する。
再び図7を参照して、電流源回路110および111が発生する電流量は、図2に示したドライバトランジスタ101(101♯)および102(102♯)とそれぞれ同様に設計される。
あるいは、ノードN2を隣接行の選択時にのみLレベルに設定する構成として、データ書込電流をドライバトランジスタPT1によって供給し、磁界キャンセル電流をドライバトランジスタPT2によって供給する構成とすることもできる。この場合には、図7に示された電流源回路110および111の電流供給量を、データ書込電流Iwwおよび磁界キャンセル電流ΔIwwにそれぞれ合わせて設計すればよい。
このようにライトドライブ回路の構成を変更して、電流源回路110,110♯によってデータ書込電流Iwwを供給する一般的な構成としても、図5に示したのと同様に、データ書込電流Iwwおよび磁界キャンセル電流ΔIwwによる、ライトワード線以外の電流経路からのメモリアレイ10への磁気ディスターブをさらに低減して、データ書込の安定化を図ることが可能である。
図9は、実施の形態2の変形例に従うデータ書込電流および磁界キャンセル電流の供給系統の第2の構成例を説明するブロック図である。
図9を参照して、実施の形態2の変形例に従う第2の構成例においては、図5に示した構成と比較して、ライトドライブ回路WWDj0〜WWDj3の各々に代えて、ライトドライブ回路131および132が配置される点と、SD駆動回路140,140♯に代えて電流源回路110,110♯がそれぞれ配置される点と、新たに設けられた電流配線112,112♯によってデータ書込電流が供給される点とが異なる。これらの相違点は、すでに説明した図4と図7との間の相違点と同様であるので詳細な説明は繰返さない。また、図9のその他の部分の構成は、図5と同様であるので詳細な説明は繰返さない。
したがって、ライトドライブ回路の構成を変更して、電流源回路110,110#によってデータ書込電流Iwwを供給する一般的な構成としても、図5に示した構成と同様に、データ書込電流Iwwおよび磁界キャンセル電流ΔIwwのそれぞれについて、選択されたメモリセル行の位置にかかわらず、電流経路長を一定とすることができる。
さらに、電流配線112,112♯、電流配線113,113♯および接地配線GL,GL♯の各々は、その単位長当たりの電気抵抗値が同様に設計される。これにより、メモリセル行の選択結果にかかわらず、データ書込電流Iwwおよび磁界キャンセル電流ΔIwwの電流量が均一化される。
この結果、ライトワード線以外の電流経路からの、データ書込電流Iwwおよび磁界キャンセル電流ΔIwwによる磁気的ノイズを抑制するとともに、メモリアレイ10内におけるデータ書込特性の均一性をさらに高めることが可能となる。
図10は、実施の形態2の変形例に従うデータ書込電流および磁界キャンセル電流の供給系統の第3の構成例を説明するブロック図である。
図10を参照して、実施の形態2の変形例に従う第3の構成例においては、図6に示した構成と比較して、ライトドライブ回路WWDj0〜WWDj3の各々に代えて、ライトドライブ回路131および132が配置される点と、SD駆動回路140,140♯に代えて電流源回路110,110♯が配置される点と、データ書込電流が新たに設けられた電流配線112,112♯によって供給される点が異なる。これらの相違点は、すでに説明した図4と図7との間の相違点と同様であるので詳細な説明は繰返さない。また、図10のその他の部分の構成は、図6と同様であるので詳細な説明は繰返さない。
したがって、ライトドライブ回路の構成を変更して、電流源回路110,110#によってデータ書込電流Iwwを供給する一般的な構成としても、図6に示した構成と同様の効果を享受することができる。すなわち、図9に示した構成による効果に加えて、データ書込電流Iwwおよび磁界キャンセル電流ΔIwwの電流経路長を実効的に短くすることができるので、低消費電流化をさらに図ることが可能となる。
[実施の形態3]
実施の形態3においては、実施の形態2およびその変形例において、各メモリブロックMBが複数のバンクに分割されている場合の構成について説明する。
図11は、実施の形態3に従うデータ書込電流および磁界キャンセル電流の供給系統の第1の構成例を説明するブロック図である。
図11を参照して、実施の形態3に従う構成においては、メモリアレイ10は、行方向に沿って、複数のバンクBK1,BK2,…に分割されている。以下においては、バンクBK1,BK2,…を総称して、バンクBKとも表記する。
各バンクBKは、実施の形態1および2に示したメモリブロックMBと同様の構成を有している。あるいは、メモリアレイ10を構成する複数のメモリブロックMBの各々が、複数のバンクBKに分割されている構成としてもよい。列方向に隣接する複数のバンクの各々は、同時にデータ書込対象とすることができる。たとえば、各バンクBKにおいて、1つずつのメモリセル行を選択してデータ書込を実行することが可能である。
実施の形態3に従う構成においては、SD駆動回路140,140♯、サブデコード信号線SD0〜SD3、電流源回路111,111♯、電流配線113,113♯、接地配線GL,GL♯および接地ノード114,114♯は、列方向に互いに隣接する複数のバンク間で共有されている。なお、以下においては、データ書込電流および磁界キャンセル電流をメモリアレイ10へ供給するためのこれらの回路・配線群を総称して「書込電源系統」とも称する。図11における書込電源系統の配置は、図4に示したのと同様であるので詳細な説明は繰返さない。
すなわち、サブデコード信号線SD0〜SD3、電流配線113,113♯および接地配線GL,GL♯は、列方向に沿って、複数のバンク間で共有されるように配置される。また、SD駆動回路140,140♯、電流源回路111,111♯および接地ノード114,114♯は、メモリアレイ10に列方向に隣接する2つの領域のうちの一方側に配置される。
このように、実施の形態3に従う構成においては、共通の書込電源系統を用いて、複数のライトワード線WWLに対してデータ書込電流を供給するとともに、それに対応する隣接行に対しては磁界キャンセル電流を供給することができる。したがって、複数のバンクに対するデータ書込電流および磁界キャンセル電流の供給を、図4に示した構成と同様の効果を享受して効率的に実行することができる。
図12は、実施の形態3に従うデータ書込電流および磁界キャンセル電流の供給系統の第2の構成例を説明するブロック図である。
図12を参照して、実施の形態3の第2の構成例は、図11に示した第1の構成例と比較して、書込電源系統の配置が異なる。すなわち、書込電源系統は、図5と同様に配置され、かつ、列方向に互いに隣接する複数のバンク間で共有されている。その他の部分の構成は、図11と同様であるので詳細な説明は繰り返さない。
したがって、図12に示した構成においては、複数のバンクに対するデータ書込電流および磁界キャンセル電流の供給を、図5に示した構成と同様の効果を享受して効率的に実行することができる。
図13は、実施の形態3に従うデータ書込電流および磁界キャンセル電流の供給系統の第3の構成例を説明するブロック図である。
図13を参照して、実施の形態3の第3の構成例は、図11に示した第1の構成例と比較して、書込電源系統の配置が異なる。すなわち、書込電源系統は、図6と同様に配置され、かつ、列方向に互いに隣接する複数のバンク間で共有されている。その他の部分の構成は、図11と同様であるので詳細な説明は繰り返さない。
したがって、図13に示した構成においては、複数のバンクに対するデータ書込電流および磁界キャンセル電流の供給を、図6に示した構成と同様の効果を享受して効率的に実行することができる。
図14は、実施の形態3に従うデータ書込電流および磁界キャンセル電流の供給系統の第4の構成例を説明するブロック図である。
図14を参照して、実施の形態3に従う第4の構成例は、図11に示した第1の構成例と比較して、ライトドライブ回路WWDj0〜WWDj3の各々に代えて、ライトドライブ回路131および132が配置される点と、SD駆動回路140,140♯に代えて電流源回路110,110♯がそれぞれ配置される点と、新たに設けられた電流配線112,112♯によってデータ書込電流が供給される点とが異なる。これらの相違点は、すでに説明した図4と図7との間の相違点と同様であるので詳細な説明は繰返さない。
図14に示す構成においては、書込電源系統は、電流源回路110,110♯、電流源回路111,111♯、電流配線112,112♯、電流配線113,113♯および接地配線GL,GL♯によって構成される。書込電源系統は、図7と同様に配置され、かつ、列方向に互いに隣接する複数のバンク間で共有されている。その他の部分の構成は、図11と同様であるので詳細な説明は繰り返さない。
したがって、図14に示した構成においては、複数のバンクに対するデータ書込電流および磁界キャンセル電流の供給を、図7に示した構成と同様の効果を享受して効率的に実行することができる。
図15は、実施の形態3に従うデータ書込電流および磁界キャンセル電流の供給系統の第5の構成例を説明するブロック図である。
図15を参照して、実施の形態3の第5の構成例は、図14に示した第4の構成例と比較して、書込電源系統の配置が異なる。書込電源系統は、図9と同様に配置されて、列方向に互いに隣接する複数のバンク間で共有されている。その他の部分の構成は、図14と同様であるので詳細な説明は繰り返さない。
したがって、図15に示した構成においては、複数のバンクに対するデータ書込電流および磁界キャンセル電流の供給を、図9に示した構成と同様の効果を享受して効率的に実行することができる。
図16は、実施の形態3に従うデータ書込電流および磁界キャンセル電流の供給系統の第6の構成例を説明するブロック図である。
図16を参照して、実施の形態3の第6の構成例は、図14に示した第4の構成例と比較して、書込電源系統の配置が異なる。書込電源系統は、図10と同様に配置され、かつ、列方向に互いに隣接する複数のバンク間で共有されている。その他の部分の構成は、図14と同様であるので詳細な説明は繰り返さない。
したがって、図16に示した構成においては、複数のバンクに対するデータ書込電流および磁界キャンセル電流の供給を、図10に示した構成と同様の効果を享受して効率的に実行することができる。
以上説明したように、実施の形態3に従う構成によれば、同時にデータ書込動作を実行可能な複数のバンク間で、共通のデータ書込電流供給系を共有する構成とした上で、メモリアレイ10へ作用するの磁気的ノイズの抑制、データ書込電流および磁界キャンセル電流の均一化を図って、データ書込動作の安定化を図ることができる。
[実施の形態4]
実施の形態4においては、効率的に小面積で配置可能なライトドライブ回路の構成について説明する。
図17は、実施の形態4に従うライトドライブ回路の構成例を示す回路図である。実施の形態4に従う構成においても、実施の形態1と同様にメインワード線MWLおよびライトワード線WWLによって階層的な行選択が実行されているものとする。
図17を参照して、各ライトワード線WWLの一端は電源電圧Vccと行選択結果にかかわらず接続され、その他端は、NチャネルMOSトランジスタで構成されるドライバトランジスタDTN1,DTN2を介して接地電圧Vssと接続されている。実施の形態1等で示されたライトドライブ回路WWDと同様に、ドライバトランジスタDTN1,DTN2は、1行ごとに交互配置されている。
すなわち、偶数行のライトワード線WWLj0,WWLj1では、行選択回路20から近い側の一端と接地電圧Vssとの間にドライバトランジスタDTN1,DTN2が配置され、行選択回路20から遠い側の他端が電源電圧Vccと接続されている。これに対して、奇数行のライトワード線WWLj2およびWWLj3では、行選択回路20から近い側の一端が電源電圧Vccと接続され、行選択回路20から遠い側の他端と接地電圧Vssとの間にドライバトランジスタDTN1,DTN2が配置されている。ドライバトランジスタDTN1およびDTN2の電流駆動力は、データ書込電流Iwwおよび磁界キャンセル電流ΔIwwとそれぞれ対応するように設計されている。
ドライバトランジスタDTN1およびDTN2のゲートは、ノードN1およびN2とそれぞれ接続される。ノードN1およびN2の電圧は、選択回路250によって制御される。図17においては、偶数行のライトワード線WWLj0およびWWLj1に対応する選択回路の構成が例示されている。
選択回路250は、論理ゲート251a,251bと、論理回路252a,252bとを有する。論理ゲート251aは、メインワード線MWLjの電圧レベルおよびサブデコード信号SD0のAND論理演算結果をノードN1に出力する。論理回路252aは、メインワード線MWLjの電圧レベルおよびサブデコード信号SD2のAND論理演算結果を出力するANDゲートと、メインワード線MWLjの電圧レベルおよびサブデコード信号SD3のAND論理演算結果を出力するANDゲートと、当該2個のANDゲートのそれぞれの出力のOR論理演算結果をノードN2に出力するORゲートとを有する。
同様に、論理ゲート251bは、メインワード線MWLjの電圧レベルとサブデコード信号SD1とのAND論理演算結果をノードN1に出力する。論理回路252bは、メインワード線MWLj+1の電圧レベルとサブデコード信号SD2とのAND論理演算結果を出力するANDゲートと、メインワード線MWLjの電圧レベルとサブデコード信号SD3とのAND論理演算結果を出力するANDゲートと、当該2個のANDゲートのそれぞれの出力のOR論理演算結果をノードN2に出力するORゲートとを有する。
このように、各メモリセル行において、ノードN1は当該行が選択された場合にHレベルに設定されるとともに、それ以外の場合にはLレベルに設定され、ノードN2は、当該行の隣接行が選択された場合にHレベルに設定されるとともにそれ以外の場合にはLレベルに設定される。
この結果、選択行のライトワード線WWLには、ターンオンしたドライバトランジスタDTN1によって、電源電圧Vccから接地電圧Vssに向かう方向にデータ書込電流Iwwが流される。さらに、隣接行のライトワード線WWLにおいては、ターンオンしたドライバトランジスタDTN2によって、選択行のライトワード線とは反対方向に磁界キャンセル電流ΔIwwが流される。
当該行が、選択行でも隣接行でもない場合には、ノードN1およびN2の両方のがLレベルに設定されるので、ドライバトランジスタDTN1およびDTN2の両方がターンオフされて、ライトワード線WWLは、電源電圧Vccに固定される。
このような構成とすることにより、実施の形態1と同様にキャンセル磁界を発生させて、選択行のライトワード線を流れるデータ書込電流による非選択メモリセルに対する磁気ディスターブを抑制することが可能となる。
さらに、PチャネルMOSトランジスタよりも単位サイズ当りの電流駆動力の高いNチャネルMOSトランジスタによってドライバトランジスタを構成するので、ライトドライブ回路の小面積化を図ることが可能となる。
図18は、実施の形態4に従うライトドライブ回路の他の構成例を示す回路図である。
図18に示されたライトドライブ回路は、データ書込電流IwwをドライバトランジスタDTN1およびDTN2の通過電流の和によって供給される点で、図17に示したライトドライブ回路と異なる。
すなわち、図17に示した選択回路250に代えて配置される選択回路250♯は、選択回路250の構成に加えて、各メモリセル行において、論理ゲート251aおよび論理回路252aのそれぞれの出力のOR演算結果をノードN2に出力する論理ゲートをさらに有する。図18においては、これらの論理回路のうち、ライトワード線WWLj0およびWWLj1に対応する論理ゲート253a,253bが代表的に示される。
したがって、各メモリセル行において、ノードN1が当該行が選択された場合にHレベルに設定される一方で、ノードN2は当該行が選択行もしくは隣接行のいずれかに該当する場合にHレベルに設定される。
この結果、各メモリセル行において、当該行が選択された場合にはドライバトランジスタDTN1およびDTN2の両方がオンし、当該行が隣接行である場合にはドライバトランジスタDTN2のみがオンし、当該行が選択行および隣接行のいずれでもない場合にはドライバトランジスタDTN1およびDTN2の両方がターンオフする。
すなわち、ドライバトランジスタDTN1およびDTN2の電流駆動力は、図2等に示されたライトドライブ回路WWD中のドライバトランジスタ101(101♯)およびドライバトランジスタ102(102♯)と同様に設定される。この結果、図18に示した構成においては、図17に示した構成と比較して、ドライバトランジスタDTN1の電流駆動力、すなわちトランジスタサイズを縮小できるので、ライトドライブ回路のさらなる小型化を図ることができる。
[実施の形態4の変形例]
実施の形態4の変形例においては、小規模のメモリアル構成に適したライトドライブ回路の構成について説明する。
図19は、実施の形態4の変形例に従うライトドライブ回路の構成例を示す回路図である。
図19を参照して、実施の形態4の変形例に従う構成においては、各ライトワード線WWLの一端側(行選択回路20に近い側)において、ドライバトランジスタDTN1,DTN2もしくはドライバトランジスタDTP1,DTP2のいずれかが配置され、各ライトワード線WWLの他端側(行選択回路20から遠い側)は、接地電圧Vssまたは電源電圧Vccと接続される。
たとえば、偶数行のライトワード線(たとえばWWLj0,WWLj1)は、その一端側をNチャネルMOSトランジスタで構成されたドライバトランジスタDTN1,DTN2を介して接地電圧Vssと接続され、その他端側をを行選択結果にかかわらず固定的に電源電圧Vccと接続される。ドライバトランジスタDTN1およびDTN2の電流駆動力は、データ書込電流Iwwおよび磁界キャンセル電流ΔIwwとそれぞれ対応するように設計されている。
これに対して、奇数行のライトワード線(たとえばWWLj2,WWLj3)は、その一端側をPチャネルMOSトランジスタで構成されたドライバトランジスタDTP1,DTP2を介して電源電圧Vccと接続され、その他端側を行選択結果にかかわらず固定的に接地電圧Vssと結合される。ドライバトランジスタDTP1およびDTP2の電流駆動力は、データ書込電流Iwwおよび磁界キャンセル電流ΔIwwとそれぞれ対応するように設計されている。
ドライバトランジスタDTN1およびDTN2のそれぞれのゲートはノードN1およびN2と接続され、ドライバトランジスタDTP1およびDTP2のそれぞれのゲートはノード/N1および/N2とそれぞれ接続される。
選択回路260は、サブデコード信号SD0〜SD3およびメインワード線MWLの電圧レベルに応じて、各メモリセル行におけるノードN1,N2もしくはノード/N1,/N2の電圧レベルを制御する。
図19には、代表的にライトワード線WWLj0およびWWLj3に対応する回路構成が示されている。
選択回路260は、論理ゲート261a,261bと、論理回路262a,262bとを有する。論理ゲート261aは、メインワード線MWLjの電圧レベルとサブデコード信号SD0とのAND論理演算結果をノードN1に出力する。論理回路262aは、メインワード線MWLjの電圧レベルとサブデコード信号SD2とのAND論理演算結果を出力するANDゲートと、メインワード線MWLjの電圧レベルとサブデコード信号SD3とのAND論理演算結果を出力するANDゲートと、当該2個のANDゲートのそれぞれの出力のOR論理演算結果をノードN2に出力するORゲートとを有する。
同様に、論理ゲート261bは、メインワード線MWLjの電圧レベルとサブデコード信号SD3とのNAND論理演算結果をノード/N1に出力する。論理回路262bは、メインワード線MWLjの電圧レベルとサブデコード信号SD0とのAND論理演算結果を出力するANDゲートと、メインワード線MWLjの電圧レベルとサブデコード信号SD1とのAND論理演算結果を出力するANDゲートと、当該2個のANDゲートのそれぞれの出力のNOR論理演算結果をノード/N2に出力するNORゲートとを有する。
この結果、ドライバトランジスタDTN1,DTN2が配置されるメモリセル行(たとえば偶数行)において、ノードN1は当該行の選択時にHレベルに設定され、それ以外の場合にはLレベルに設定される。またノードN2は、隣接行の選択時にHレベルに設定され、それ以外においてLレベルに設定される。
これに対して、ドライバトランジスタDTP1,DTP2が配置されるメモリセル行(たとえば奇数行)においては、ノード/N1は当該行の選択時にLレベルに設定され、それ以外のときはHレベルに設定される。ノード/N2は当該行が隣接行である場合にLレベルに設定され、それ以外においてHレベルに設定される。
このような構成とすることにより、図17に示した構成と同様に、選択行にデータ書込電流Iwwを流すとともに、隣接行にこれと反対方向の磁界キャンセル電流ΔIwwを流すことができる。
さらに、各メモリセル行において、ドライバトランジスタをメモリアレイ10の片側に配置することができるので、選択回路260を両端に配置する必要がなく、行選択系回路の回路面積の縮小を図ることができる。特に、メモリアレイ10を列方向に沿って複数のメモリブロックに分割する必要性の小さい小規模のメモリアレイ構成においては、このようなライトドライバの構成とすることによって、ドライバトランジスタ群を効率的に配置することが可能となる。
図20は、実施の形態4の変形例に従うライトドライブ回路の他の構成例を示す回路図である。
図20に示されたライトドライブ回路は、データ書込電流IwwをドライバトランジスタDTN1およびDTN2、あるいはドライバトランジスタDTP1およびDTP2の通過電流の和によって供給される点で、図19に示したライトドライブ回路と異なる。
すなわち、図19に示した選択回路260に代えて配置される選択回路260♯は、選択回路260の構成に加えて、ドライバトランジスタDTN1およびDTN2が配置されたメモリセル行の各々において、論理ゲート261aおよび論理回路262aのそれぞれの出力のOR演算結果をノードN2に出力する論理ゲートをさらに有し、ドライバトランジスタDTP1およびDTP2が配置されたメモリセル行の各々において、論理ゲート261bおよび論理回路262bのそれぞれの出力のAND演算結果をノード/N2に出力する論理ゲートをさらに有する。図20においては、これらの論理ゲートのうち、ライトワード線WWLj0およびWWLj3に対応する論理ゲート263a,263bが代表的に示される。
したがって、各メモリセル行において、ノードN1が当該行が選択された場合にHレベルに設定される一方で、ノードN2は当該行が選択行もしくは隣接行のいずれかに該当する場合にHレベルに設定される。同様に、ノード/N1が当該行が選択された場合にLレベルに設定される一方で、ノード/N2は当該行が選択行もしくは隣接行のいずれかに該当する場合にLレベルに設定される。
この結果、各メモリセル行において、当該行が選択された場合にはドライバトランジスタDTN1およびDTN2またはDTP1およびDTP2の両方がオンし、当該行が隣接行である場合にはドライバトランジスタDTN2またはDTP2のみがオンする。一方、当該行が選択行および隣接行のいずれでもない場合にはドライバトランジスタDTN1,DTN2またはDTP1,DTP2の各々がターンオフする。
すなわち、ドライバトランジスタDTN1およびDTN2の電流駆動力は、図2等に示されたライトドライブ回路WWD中のドライバトランジスタ101(101♯)およびドライバトランジスタ102(102♯)と同様に設定される。同様に、ドライバトランジスタDTP1およびDTP2の電流駆動力についても、上記と同様に設定される。
この結果、図20に示した構成においては、図19に示した構成と比較して、ドライバトランジスタDTN1およびDTP1の電流駆動力、すなわちトランジスタサイズを縮小できるので、ライトドライブ回路のさらなる小型化を図ることができる。
[実施の形態5]
実施の形態5においては、実施の形態2およびその変形例で言及した電流経路長の均一化について、データ書込電流に対応する構成のみを抽出して説明する。
図21は、実施の形態5に従うデータ書込電流の供給系統の第1の構成例を説明するブロック図である。
図21を参照して、実施の形態5に従う構成においても、各ライトワード線WWLの両端の一方に対応してライトドライブ回路131が1行ごとに交互配置さる。各ライトワード線WWLの両端の他方は、接地配線GL,GL♯を介して接地電圧Vssを供給する接地ノード114,114♯と接続される。このように、行方向に沿って配置されるライトワード線WWLに対してデータ書込電流Iwwを供給するために、電流配線112,112♯および接地配線GL,GL♯が、列方向に沿って配置されている。
偶数行に対応するライトドライブ回路131へは、電流源回路110および電流配線112によってデータ書込電流Iwwが供給され、ライトワード線を通過したデータ書込電流Iwwは、接地配線GLによって接地ノード114へ導かれる。
奇数行に対応するライトドライブ回路131へは、電流源回路110♯および電流配線112♯によってデータ書込電流Iwwが供給され、ライトワード線を通過したデータ書込電流Iwwは、接地配線GL♯によって接地ノード114♯へ導かれる。
このときに、データ書込電流Iwwを発生する電流源回路110(110♯)と、データ書込電流Iwwのシンクとして作用する接地ノード114(114♯)とを、メモリアレイ10を挟んで互いに反対側の領域に配置することにより、選択されたメモリセル行の位置にかかわらず、データ書込電流Iwwの電流経路長を一定に維持することができる。
さらに、電流配線112,112♯および接地配線GL,GL♯の各々について、その単位長当たりの電気抵抗値を同様に設計する。これにより、メモリセル行の選択位置にかかわらず、データ書込電流Iwwの電流量を均一化することが可能となり、メモリアレイ10内におけるデータ書込特性を一様にして、データ書込マージンを確保することが可能となる。
なお、図21においては、ライトドライブ回路131を効率的に配置するために1行ごとに交互配置する構成について示したが、ライトドライブ回路131がライトワード線WWLの片側のみに対応して配置される場合においても、電流源回路110と接地ノード114とを、反対側の領域に配置することによって、同様の効果を享受することが可能である。
図22は、実施の形態5に従うデータ書込電流の供給系統の第2の構成例を説明するブロック図である。
図22に示した構成においては、図21に示した第1の構成例に加えて、電流源回路110または110♯は、電流配線112および112♯の両端にそれぞれ対応して配置される。また、接地ノード114または114♯についても、接地配線GLおよびGL♯の両端にそれぞれ対応して配置される。その他の部分の構成については、図21と同様であるので詳細な説明は繰り返さない。
このような構成とすることにより、図21に示した構成と同様の効果に加えて、データ書込電流Iwwの実効的な電流経路長を短縮できるので、データ書込時における低消費電力化をさらに図ることが可能である。
[実施の形態5の変形例]
実施の形態5の変形例においては、実施の形態5に示したデータ書込電流構成を、複数のバンクに分割されたメモリアレイに提供する場合の構成について説明する。
図23は、実施の形態5の変形例に従うデータ書込電流の供給系統の第1の構成例を説明するブロック図である。
図23を参照して、実施の形態5の変形例においては、メモリアレイ10は、実施の形態3と同様に、行方向に沿って複数のバンクBKに分割されている。各バンクBKの構成および動作は、実施の形態3で説明したのと同様であるので、詳細な説明は繰り返さない。
実施の形態5の変形例に従う構成においても、電流源回路110,110♯、電流配線112,112♯、接地配線GL,GL♯および接地ノード114,114♯によって構成される書込電源系統は、列方向に互いに隣接する複数のバンク間で共有されている。なお、図23における書込電源系統の配置は、図21に示したのと同様であるので詳細な説明は繰返さない。
このように、図23に示した構成においては、共通の書込電源系統を用いて、複数のライトワード線WWLに対してデータ書込電流を供給することができる。したがって、複数のバンクに対するデータ書込電流の供給を、図21に示した構成と同様の効果を享受して効率的に実行することができる。
図24は、実施の形態5の変形例に従うデータ書込電流の供給系統の第2の構成例を説明するブロック図である。
図24を参照して、実施の形態5の変形例の第2の構成例は、図23に示した第1の構成例と比較して、書込電源系統の配置が異なる。すなわち、書込電源系統は、図22と同様に配置されて、かつ、列方向に互いに隣接する複数のバンク間で共有されている。その他の部分の構成は、図23と同様であるので詳細な説明は繰り返さない。
したがって、図24に示した構成においては、複数のバンクに対するデータ書込電流の供給を、図22に示した構成と同様の効果を享受して効率的に実行することができる。
以上説明したように、実施の形態5の変形例に従う構成によれば、同時にデータ書込動作を実行可能な複数のバンク間で、共通の書込電源系によって、メモリアレイ10内におけるデータ書込特性を一様にして、データ書込マージンを確保することが可能となる。
なお、実施の形態5およびその変形例においては、ライトワード線WWLに供給されるデータ書込電流の経路長を一定に保つための構成について説明したが、同様の構成を、ビット線BLに供給されるデータ書込電流経路に適用することも可能である。
この場合には、列方向に沿って配置されたビット線BLの各々の両端に、図2に示したビット線ドライブ回路BDVaおよびBDVbがそれぞれ配置される。これに応じて、図21から図24の構成における電流配線112,112♯および接地配線GL,GL♯を、ビット線ドライブ回路BDVaおよびBDVbへデータ書込電流を導くために行方向に沿って配置する。さらに、電流源回路110,110♯および接地ノード114,114♯を、電流配線112,112♯および接地配線GL,GL♯の端部に対応させて、図21から図24と同様に配置することによって、メモリセル列の選択位置にかかわらず、データ書込電流を均一化することが可能となる。
なお、実施の形態1から5およびそれらの変形例においては、ライトワード線WWLへの電流供給が、メインワード線MWLとの階層構成によって制御される場合を示したが、本願発明の適用はこのような構成に限定されるものではない。すなわち、各ライトドライブ回路が、メインワード線およびサブデコード信号ではなく、メモリセル行にそれぞれ対応して設けられた行デコード信号に応じて制御される構成としてもよい。この場合にも、当該行および隣接行におけるライトドライブ回路(ドライバトランジスタ)の制御が、上述の構成例と同様となるようにデコード回路の構成を修正することによって、同様の効果を享受することができる。
[実施の形態6]
実施の形態6においては、メモリアレイ10の外部に配置される配線(以下、「周辺配線」とも称する)からの磁気的ノイズによるデータ誤書込を防止するたための構成について説明する。
図25は、実施の形態6に従う周辺配線の配置を説明するブロック図である。
図25を参照して、周辺配線270は、メモリアレイ10の周辺領域に配置され、最端のライトワード線WWLnと最も近接する配線である。既に説明したように、磁化困難軸方向に沿ったデータ書込磁界を発生するためのライトワード線WWLnには、対応するメモリセル行の選択時に、一定方向のデータ書込電流Iwwが流される。
これに対して、周辺配線270は、内部回路280に電源電圧Vccを供給するために設けられ、周辺配線270には、内部回路280の動作電流Icが流されるものとする。このような周辺配線270は、(1)データ書込電流Iwwの供給タイミングにおいて動作電流Icが流れない、すなわち、データ書込電流および動作電流の供給期間が重なり合わないか、または、(2)データ書込電流Iwwと動作電流Icとの供給タイミングが重なる場合には、動作電流Icとデータ書込電流Iwwの方向が互いに反対方向である、という2つの条件の少なくとも一方を満たすように選ばれる。
上記(1)の条件を示すためには、たとえばデータ読出時に動作するデータ読出系の内部回路280に対する電源配線を周辺配線270としてメモリアレイ10の近傍に配置することができる。
あるいは、図26に示されるように、上記の内部回路280へ接地電圧Vss(GND)を供給する接地配線を、最端のライトワード線WWLnと最も近接する周辺配線270として配置することも可能である。この場合に、周辺配線270には、内部回路280の動作タイミングに合わせて、電流Igが流される。
このような構成とすれば、データ書込時において、周辺配線270からメモリアレイ10へ磁気的ノイズが印加されることがない。
また、図27に示されるように、周辺配線270を、図7等に示した電流配線112として適用することができる。すなわち、周辺配線270(電流配線112)を通過する電流Icは、ライトドライバ帯21に配置されたライトドライブ回路131を介してライトワード線WWLへ供給されるデータ書込電流Iwwに等しいことになる。
したがって、周辺配線270として、電流配線112をライトワード線WWLと同一方向に沿って配置して、その一端側および他端側を電源電圧Vccおよびライトドライブ回路131とそれぞれ接続する構成とすることによって、周辺配線270(電流配線112)とライトワード線WWLnとに流れる電流を、互いに同一強度かつ逆方向に設定することができる。
この結果、ライトワード線WWLn以外のライトワード線に対応する他の非選択メモリセルにおいては、ライトワード線WWLnを流れるデータ書込電流Iwwおよび電流配線112(周辺配線270)を流れる動作電流Icからそれぞれ生じる磁界同士は弱め合うので、周辺配線270からの磁気的ノイズによるデータ誤書込の危険性を減少させることができる。
以上説明したように、周辺配線270の条件は、周辺配線270の接続先(内部回路280)の選択や、当該接続先と周辺配線270との位置関係との設計によって実現することができる。
このような構成とすることにより、最端のライトワード線WWLnに隣接する周辺配線270を流れる電流による磁気的ノイズによる、メモリアレイ10でのデータ誤書込の危険性を抑制することができる。
また、同様の周辺配線の選択は、メモリアレイ10の上部領域または下部領域に設けられる周辺配線に対しても同様に適用することができる。
図28および29には、メモリアレイ10の上部領域または下部領域において、ライトワード線WWLi(i:自然数)に最も近接する周辺配線272および273が示される。図28に示された周辺配線272は、内部回路280に対して電源電圧Vccを供給しており、図29に示された周辺配線273は、内部回路280に対して接地電圧Vssを供給している。
このような構成において、内部回路280として、上述したように、データ書込時に動作しない回路や、ライトワード線WWLiにデータ書込電流を供給するライトドライブ回路131を選択することによって、図25から図27に示した周辺配線270と同様の効果を得ることができる。
[実施の形態6の変形例]
実施の形態6の変形例においては、書込データレベルに応じて異なる方向の電流が供給されるビット線BLに近接する周辺配線の配置について説明する。
図30は、実施の形態6の変形例における周辺配線の配置例を示す第1のブロック図である。
図30を参照して、周辺配線275は、メモリアレイ10の周辺領域に配置され、最端のビット線BLmと最も近接する配線である。既に説明したように、磁化容易軸方向に沿ったデータ書込磁界を発生するためのビット線BLmには、対応するメモリセル列の選択時に、書込データのレベルに応じてデータ書込電流+Iwbまたは−Iwbのいずれか一方が流される。
周辺配線275についても、図25で説明した周辺配線270に関する条件(1),(2)のいずれか一方が満足されるように配置される。
したがって、図30に示されるように、内部回路285を、データ書込時に動作しないデータ読出系の回路とすることによって、メモリアレイ10に最近接の周辺配線275からデータ書込時に磁気的ノイズがメモリアレイ10に作用するのを回避することができる。
あるいは、図2に示したビット線ドライブ回路BDVa,BDVbにそれぞれ動作電流を供給するための電流配線をビット線BLに近接した周辺配線として適用することができる。
図31を参照して、図2で説明したように、各ビット線の両端には、ビット線ドライブ回路BDVaおよびBDVbがそれぞれ配置される。メモリアレイ10の周辺領域においては、最端のビット線BLmに最近接の周辺配線として、電流配線277aおよび277bが配置される。電流配線277aおよび277bは、ビット線BLと同一方向に沿って配置される。電流配線277aは、その一端を電源電圧Vccと接続され、その他端をビット線ドライブ回路BDVaの各々と接続されている。同様に、電流配線277bは、その一端を電源電圧Vccと接続され、その他端をビット線ドライブ回路BDVbの各々と接続されている。
このような配置とすることによって、データ書込電流+Iwb,−Iwbは、電流配線277a,277bおよび選択列のビット線を、ビット線ドライブ回路BDVa,BDVbによって折返すように流される。この結果、たとえば、最端のビット線BLmにデータ書込電流+Iwbが流される場合には、電流配線277aに、これと反対方向の動作電流Icが流され、最端のビット線BLmにデータ書込電流−Iwbが流される場合には、電流配線277bに、これと反対方向の動作電流Ic′が流されることになる。
これにより、メモリアレイ10の周辺領域において、最端のビット線BLmおよび最近接の周辺配線をそれぞれ通過する電流の方向を互いに反対方向に設定することができる。この結果、上述した条件(2)が満たされるので、データ書込時において、周辺配線からメモリアレイ10へ作用する磁気的ノイズの悪影響を抑制することが可能となる。
また、ビット線BLと同一方向に設けられる周辺配線について、メモリアレイ10の上部領域または下部領域に設けられる周辺配線に対しても図30および図31と同様の配置ルールを適用することができる。
図32および33には、メモリアレイ10の上部領域または下部領域において、ビット線BLj(j:自然数)に最も近接する周辺配線275および278がそれぞれ示される。図32に示された周辺配線275は、内部回路285に対して電源電圧Vccを供給しており、図33に示された周辺配線278は、内部回路285に対して接地電圧Vssを供給している。
このような構成において、内部回路285として、上述したように、データ書込時に動作しない回路や、ビット線ドライブ回路BDVa,BDVbを配置することによって、図30および図31に示した周辺配線と同様の効果を得ることができる。
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
1 MRAMデバイス、10 メモリアレイ、20 行選択回路、30 列選択回路、50,60 読出/書込制御回路、51,61 ビット線ドライブ部、101,102,101♯,102♯,102d,103d,DTn1,DTN2,DTP1,DTP2 ドライバトランジスタ、110,110♯,111,111♯ 電流源回路、112,112♯,113,113♯ 電流配線、114,114♯ 接地ノード、131,132,WWD ライトドライブ回路、270,272,273,275,278 周辺配線、280,285 内部回路、ADD アドレス信号、ATR アクセストランジスタ、BDVa,BDVb ビット線ドライブ回路、BK バンク、BL ビット線、DRWL ダミーリードワード線、DWWL ダミーライトワード線、GL,GL♯ 接地配線、Iww データ書込電流、MB メモリブロック、MC MTJメモリセル、MWL メインワード線、RWL リードワード線、SD1〜SD3 サブデコード信号(信号線)、TMR トンネル磁気抵抗素子、Vcc 電源電圧、Vss 接地電圧、WWD ライトドライブ回路、WWDd ダミーライトドライブ回路、WWL ライトワード線、ΔIww 磁界キャンセル電流。