KR100818994B1 - 반도체 소자의 제조 방법 - Google Patents
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Abstract
반도체 소자 제조의 방법이 제공된다. 반도체 소자의 제조 방법은 반도체 기판 상에 층간 절연막을 형성하고, 층간 절연막의 상면에 Fe, Co 및 Ni로 이루어진 그룹에서 선택된 어느 하나의 원소 또는 이들의 합금과 Ti, Hf 및 B로 이루어진 그룹에서 선택된 어느 하나의 원소를 포함하는 타겟과 N2 반응가스를 사용하는 스퍼터링법에 의해 제1 연자성 박막을 증착하고, 연자성 박막 상면에 금속막을 형성하고, 금속막 상면에 Fe, Co 및 Ni로 이루어진 그룹에서 선택된 어느 하나의 원소 또는 이들의 합금과 Ti, Hf 및 B로 이루어진 그룹에서 선택된 어느 하나의 원소를 포함하는 타겟과 N2 반응가스를 사용하는 스퍼터링법에 의해 제2 연자성 박막을 증착하고, 적층된 제 1 연자성 박막, 금속막 및 제 2 연자성 박막을 동일 마스크로 패터닝하여 인덕터를 형성하는 것을 포함한다.
인덕터, 자성, 반도체
Description
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 단면도이다.
도 2 내지 도5는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 순차적으로 나타낸 단면도이다.
도 6은 본 발명의 일 실시예에 따른 인덕터의 개념 사시도이다.
도 7은 본 발명의 일 실시예에 따른 조건으로 실험한 품질 계수의 시뮬레이션 결과를 나타낸 그래프이다.
(도면의 주요부분에 대한 부호의 설명)
101: 반도체 기판 105 : 제 1 금속막
107 : 제 2 금속막 110 : 층간 절연막
120 : 제 1 자성 박막 패턴 130 : 최상 금속막 패턴
140 : 제 2 자성 박막 패턴 150 : 인덕터
160 : 최상 배선층
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 보다 상세하게는 로직 소자와 설계 환경을 공유하게 하며 높은 인덕턴스 및 품질 계수를 갖는 인덕터의 제조 방법에 관한 것이다.
SOC는 시스템 LSI(Large Scale Integrated circuit) 혹은 시스템 IC(Integrated Circuit)라고 하고, 인쇄 회로 기판(Printed Circuit Board: PCB) 상에 구성하던 시스템을 하나의 반도체 상에 집적시켜 하나의 칩(one chip)으로 구현한 것이다. 즉, SOC는 한 개의 칩 상에 완전한 구동 가능한 제품이 들어있는 것을 말한다. 예를 들면, 통신에 사용되는 SOC에는 마이크로프로세서, DSP, 램과 롬 등이 함께 포함될 수 있다. 이러한 SOC를 이용하면 종래에 비하여 시스템의 크기가 작아질 뿐만 아니라 조립 과정도 단순해진다.
대체로 SOC는 종래의 반도체 소자와 RF 회로 소자를 하나의 칩으로 구현한다. RF 대역에서 사용되는 혼재 신호 회로(mixed signal circuit)가 실리콘 베이스(silicon base)의 반도체 기판상에 형성되는 추세이며, 이러한 회로는 기본적인 수동(passive) 소자인 저항(resistor), 커패시터(capacitor), 인덕터(inductor) 등을 사용한다.
특히, 수동 소자중 가장 큰 면적을 차지하는 인덕터의 경우는 높은 성능, 즉 인덕턴스(inductance L) 및 에너지 축적 능력을 결정하는 품질 계수(quality factor)의 높은 성능이 요구된다. 이는 품질 계수가 높을수록 전압 제어 발진기와 대역 통과 필터의 주파수 특성이 안정화되고, 손실이 줄어들기 때문이다.
여기서, 인덕턴스는 인덕터의 금속 배선의 길이에 의해 결정된다. 그리고, 품질 계수는 금속 배선의 저항 성분에 따라 좌우된다. 하지만, RF CMOS 공정이나 일반 로직 공정에서 인덕터로 사용되는 최상층 금속 배선의 경우는 칩의 면적 한계로 금속 배선의 길이를 충분히 연장하는 것은 어렵다. 또한, 공정상 한계로 금속 배선의 두께가 충분히 두껍지 못하다. 이에 따라 큰 저항 성분으로 인해 인덕터의 품질 계수가 낮다.
본 발명이 이루고자 하는 기술적 과제는, 높은 품질 계수를 갖는 인덕터를 포함하는 반도체 소자의 제조 방법을 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는, 높은 품질 계수를 갖는 인덕터를 포함하는 반도체 소자를 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법은 반도체 기판 상에 층간 절연막을 형성하고, 층간 절연막의 상면에 Fe, Co 및 Ni로 이루어진 그룹에서 선택된 어느 하나의 원소 또는 이들의 합금과 Ti, Hf 및 B로 이루어진 그룹에서 선택된 어느 하나의 원소를 포함하는 타겟과 N2 반응가스를 사용하는 스퍼터링법에 의해 제1 연자성 박막을 증착하고, 연자성 박막 상면에 금속막을 형성하고, 금속막 상면에 Fe, Co 및 Ni로 이루어진 그룹에서 선택된 어느 하나의 원소 또는 이들의 합금과 Ti, Hf 및 B로 이루어진 그룹에서 선택된 어느 하나의 원소를 포함하는 타겟과 N2 반응가스를 사용하는 스퍼터링법에 의해 제2 연자성 박막을 증착하고, 적층된 제 1 연자성 박막, 금속막 및 제 2 연자성 박막을 동일 마스크로 패터닝하여 인덕터를 형성하는 것을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법은 반도체 기판 상에 다수의 하부 배선층을 포함하는 층간 절연막을 형성하고, 층간 절연막의 상면에 Fe, Co 및 Ni로 이루어진 그룹에서 선택된 어느 하나의 원소 또는 이들의 합금과 Ti, Hf 및 B로 이루어진 그룹에서 선택된 어느 하나의 원소를 포함하는 타겟과 N2 반응가스를 사용하는 스퍼터링법에 의해 제1 연자성 박막을 증착하고, 제 1 연자성 박막 상면에 최상층 금속 배선층을 형성하고, 금속 배선층 상면에 Fe, Co 및 Ni로 이루어진 그룹에서 선택된 어느 하나의 원소 또는 이들의 합금과 Ti, Hf 및 B로 이루어진 그룹에서 선택된 어느 하나의 원소를 포함하는 타겟과 N2 반응가스를 사용하는 스퍼터링법에 의해 제 2 연자성 박막을 증착하고, 적층된 제 1 연자성 박막, 금속막 및 제 2 연자성 박막을 동일 마스크로 패터닝하여 인덕터와 상기 하부 배선층과 커플링되는 최상층 배선을 형성하는 것을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자는 반도체 기판 상의 층간 절연막, 층간 절연막의 상면의 Fe, Co 및 Ni로 이루어진 그룹에서 선택된 어느 하나의 원소 또는 이들의 합금과 Ti, Hf 및 B로 이루어진 그룹에서 선택된 어느 하나의 원소 및 N를 포함하는 제1 연자성 박막 패턴, 제 1 연자성 박막 상면의 금속막 패턴, 금속막 상면의 Fe, Co 및 Ni로 이루어진 그룹에서 선택된 어느 하나의 원소 또는 이들의 합금과 Ti, Hf 및 B로 이루어진 그룹에서 선택된 어느 하나의 원소 및 N를 포함하는 제2 연자성 박막 패턴을 포함하는 인덕터를 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 소자는 반도체 기판 상에 다수의 하부 배선층을 포함하는 층간 절연막, 층간 절연막 상의 인덕터와 하부 배선층과 커플링된 최상층 배선으로, 인덕터 및 최상층 배선은 각각 상기 층간 절연막의 상면의 Fe, Co 및 Ni로 이루어진 그룹에서 선택된 어느 하나의 원소 또는 이들의 합금과 Ti, Hf 및 B로 이루어진 그룹에서 선택된 어느 하나의 원소 및 N를 포함하는 제1 연자성 박막 패턴, 제 1 연자성 박막 상면의 금속막 패턴, 금속막 상면의 Fe, Co 및 Ni로 이루어진 그룹에서 선택된 어느 하나의 원소 또는 이들의 합금과 Ti, Hf 및 B로 이루어진 그룹에서 선택된 어느 하나의 원소 및 N를 포함하는 제2 연자성 박막 패턴을 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
이하, 도 1에서 본 발명의 일 실시예에 따른 반도체 소자를 설명한다. 도 1은 본 발명의 일 실시예에 따른 반도체 소자를 나타낸 단면도이다.
도 1에 도시된 본 발명의 일 실시예에 따른 반도체 소자(100)는 설명의 편의상 3개의 금속 배선층을 구비한 것을 예시하였으나, 이에 제한되는 것은 아니며 그 이상의 배선층을 포함할 수 있는 것은 물론이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 소자(100)는 반도체 기판 상에 형성된 층간 절연막을 포함한다.
반도체 기판(101)에는 게이트(102, 103)를 포함하는 다수의 트랜지스터가 형성된다. 이러한 트랜지스터 상부에는 다수의 층간 절연막(104, 106)이 위치하며, 각각의 층간 절연막(104, 106) 상에는 각 트랜지스터를 전기적으로 연결시키기 위한 제 1 금속 배선층(105), 제 2 금속 배선층(107)과 다수의 콘택 및 비아들이 형성될 수 있다.
이러한 층간 절연막(110) 은 예를 들어, 실리콘 산화막(SiOx), 실리콘 산질화막(SiON), 티타늄 산화막(TiOx) 및 탄탈륨 산화막(TaOx) 등의 물질일 수 있다.
최상의 층간 절연막(110) 상에는 인덕터(150)와 최상층 배선층(160)이 형성된다. 인덕터(150)와 최상층 배선층(160)은 각각 제 1 연자성 박막 패턴(120), 금속막 패턴(130), 제 2 연자성 박막 패턴(140)을 포함한다.
투자율이 높은 제 1 연자성 박막 패턴(120)은 이후 증착되는 금속막 패턴(130)의 저항을 감소시키기 위하여 도전막의 두께를 높이도록 형성된다. 자세한 것은 후술되는 반도체 소자의 제조 방법 설명에서 설명하기로 한다.
이러한 제 1 연자성 박막 패턴(120)은 Fe(철), Co(코발트), Ni(니켈)로 이루어진 그룹에서 선택된 어느 하나의 원소 또는 이들의 합금과 Ti(티타늄), Hf(하프늄), B(보론)으로 이루어진 그룹에서 선택된 어느 하나의 원소 및 N(질소)를 포함한다. 즉, 강자성체인 Fe(철), Co(코발트), Ni(니켈)로 이루어진 그룹에서 선택된 어느 하나의 원소 또는 이들의 합금과 천이 금속인 Ti(티타늄), Hf(하프늄), B(보론)으로 이루어진 그룹에서 선택된 어느 하나의 원소 및 N(질소)를 포함하는 투자율(透磁率)이 높은 연자성의 박막이 형성된다. 예를 들어, 제 1 연자성 박막 패턴(120)은 FeTiN, FeBN, FeN, FeHfN, FeCoN등일 수 있다. 그리고, 제 1 연자성 박막 패턴(120)은 5000 내지 10000Å의 두께로 형성될 수 있다.
제 1 연자성 박막 패턴(120) 상면에는 금속막 패턴(130)이 위치한다.
여기서 금속막 패턴(130)은 알루미늄막 또는 구리막일 수 있다. 180nm 급 공정에서의 금속막 패턴(130)은 약 2 내지 3um로 형성될 수 있다. 그러나, 이에 제한되는 것은 아니며 적용되는 공정의 디자인 룰(design rule)에 따라 조절될 수 있다. 인덕터(150)로 형성될 금속막 패턴(130)으로서 최상 층간 절연막(110) 상의 금속막을 사용하는 것은 반도체 기판(101)과의 거리를 이격시켜 반도체 기판(101)과의 기생 특성을 감소시키려는 것이다.
금속막 패턴(130) 상면에는 제 2 연자성 박막 패턴(140)이 형성된다.
투자율이 높은 제 2 연자성 박막 패턴(140)은 하부 금속막 패턴(130)의 저항을 감소시키기 위하여 도전막의 두께를 높이도록 형성된다. 자세한 것은 후술되는 반도체 소자의 제조 방법 설명에서 설명하기로 한다.
제 2 연자성 박막 패턴(140)은 제1 연자성 박막 패턴(120)과 마찬가지로 Fe(철), Co(코발트), Ni(니켈)로 이루어진 그룹에서 선택된 어느 하나의 원소 또는 이들의 합금과 Ti(티타늄), Hf(하프늄), B(보론)으로 이루어진 그룹에서 선택된 어느 하나의 원소 및 N(질소)를 포함한다. 예를 들어, 제 2 연자성 박막 패턴(140)은 FeTiN, FeBN, FeN, FeHfN, FeCoN등일 수 있다. 제 2 연자성 박막 패턴(140)은 5000 내지 10000Å의 두께로 형성될 수 있다. 이러한 제1 연자성 박막 패턴(120)과 제2 연자성 박막 패턴(140)은 서로 같은 조성의 박막으로 이루어질 수 있으나, 서로 다른 조성의 박막으로 형성될 수도 있음은 물론이다.
이하, 도 2 내지 도 5를 참조하여, 본 발명의 일 실시예에 따른 반도체 소자(100)의 제조 방법을 설명한다. 도 2 내지 도 5는 본 발명의 일 실시예에 따른 반도체 소자(100)의 제조 방법을 순차적으로 나타낸 단면도들이다.
먼저, 도 2를 참조하면, 반도체 기판(101)에 다수의 하부 배선층(도 1의 105, 107 참조)을 포함하는 층간 절연막(110)을 형성한다. 여기서, 층간 절연막(110)은 최상부에 형성된 층간 절연막을 의미한다.
이러한 층간 절연막(110)은 예를 들어, 실리콘 산화막(SiOx), 실리콘 산질화막(SiON), 티타늄 산화막(TiOx) 및 탄탈륨 산화막(TaOx) 등의 물질로 형성할 수 있다. 층간 절연막(110)은 화학 기상 증착 공정에 의하여 형성할 수 있다.
층간 절연막(110) 상면에 제 1 연자성 박막(120a)을 형성한다.
제 1 연자성 박막(120a)은 Fe(철), Co(코발트) 및 Ni(니켈)로 이루어진 그룹에서 선택된 어느 하나의 원소 또는 이들의 합금과 Ti(티타늄), Hf(하프늄) 및 B( 보론)로 이루어진 그룹에서 선택된 어느 하나의 원소를 포함하는 타겟(target)과 N2(질소) 반응가스를 사용하는 스퍼터링법으로 증착할 수 있다. 자세히 설명하면, Fe(철), Co(코발트) 및 Ni(니켈)로 이루어진 그룹에서 선택된 어느 하나의 원소 또는 이들의 합금과 Ti(티타늄), Hf(하프늄) 및 B(보론)로 이루어진 그룹에서 선택된 어느 하나의 원소가 적절한 비율로 이루어진 복합 타겟일 수 있다. 또는, 복합 타겟의 역할을 하도록 Fe(철), Co(코발트) 및 Ni(니켈)로 이루어진 그룹에서 선택된 어느 하나의 원소로 이루어진 단일 타겟에 Ti(티타늄), Hf(하프늄) 및 B(보론)로 이루어진 그룹에서 선택된 어느 하나의 원소로 이루어진 칩(chip) 형태로 이루어진 소정 타겟을 부착하여 스퍼터링 할 수 있다. 즉, 강자성체인 Fe(철), Co(코발트) 및 Ni(니켈)로 이루어진 그룹에서 선택된 어느 하나의 원소 또는 이들의 합금에 천이 금속인 Ti(티타늄), Hf(하프늄) 및 B(보론)로 이루어진 그룹에서 선택된 어느 하나의 원소를 적정할 비율로 혼합하여 N2를 반응 가스로 하여 스퍼터링을 실시하면 투자율이 높은 연자성체의 물질을 형성할 수 있다. 이러한 스퍼터링에 의해 제 1 연자성 박막(120a)은 FeTiN, FeBN, FeN, FeHfN, FeCoN등일 수 있다.
또한, 적절한 투자율을 위한 두께의 범위인 약 5000 내지 10000Å 정도로 형성할 수 있다.
이러한 제 1 연자성 박막(120a)을 형성함으로써, 투자율을 높여 인덕턴스를 향상시킬 수 있다. 또한, 이후 증착되는 금속막(130a)과 더불어 제 1 연자성 박막(120a)도 도전막이므로, 도전막의 전체 두께가 증가된다. 도전막의 두께와 저항의 관계를 다음과 같은 수식으로 알 수 있다.
(여기서, L은 길이, A는 단면적, ρ는 고유 저항)
단면적은 두께와 폭의 곱으로 나타내므로, 두께(thickness)가 늘어나면 단면적(A)이 증가되어 저항(R)은 감소하게 됨을 알 수 있다.
한편, 인덕터의 품질 계수는 다음과 같은 수식으로 나타낼 수 있다.
(여기서, L은 인덕턴스, R은 저항, ω는 공진 주파수)
공진 주파수는 인덕터의 고유 주파수와 전원의 주파수가 일치하면 공진 현상을 일으켜 전류 또는 전압이 최대가 될 때의 주파수이다.
따라서, 투자율이 높은 제 1 연자성 박막(120a)을 증착함으로써 인덕턴스(L)는 증가하고, 금속막(130a)이 포함된 도전막의 두께가 증가하므로 저항(R)은 감소됨으로써 품질 계수는 향상될 수 있다.
다음으로, 도 3을 참조하면, 제 1 연자성 박막(120a) 상면에 최상 금속막(130a)을 형성한다.
여기서, 금속막(130a)은 알루미늄 또는 구리로 형성할 수 있다. 금속막(130a)의 재질이 알루미늄일 경우 물리 기상 증착(PVD)에 의해 증착할 수 있다. 이 때, 180nm 급 공정에서의 알루미늄막일 경우, 금속막(130a)은 2 내지 3umÅ로 형성할 수 있다. 한편, 금속막(130a)의 재질이 구리일 경우는 전기 도금(electro plating) 방법으로 형성할 수 있다. 여기서, 130nm 급 이하의 공정에서의 구리막일 경우, 금속막(130a)은 3um로 형성할 수 있다. 그러나, 이에 제한되는 것은 아니며 적용되는 공정의 디자인 룰(design rule)에 따라 다를 수 있다.
이어서, 도 4를 참조하면, 금속막(130a)의 상면에 제 2 연자성 박막(140a)을 형성한다.
제 2 연자성 박막(140a)은 도 2의 제 1 연자성 박막(120a)과 동일한 방법, 즉, Fe(철), Co(코발트) 및 Ni(니켈)로 이루어진 그룹에서 선택된 어느 하나의 원소 또는 이들의 합금과 Ti(티타늄), Hf(하프늄) 및 B(보론)로 이루어진 그룹에서 선택된 어느 하나의 원소를 포함하는 타겟(target)과 N2(질소) 반응가스를 사용하는 스퍼터링법으로 증착할 수 있다. 따라서, 동일한 방법에 의한 반복되는 설명은 생략하기로 한다.
제 2 연자성 박막(140a) 역시 제 1 연자성 박막(120a)과 마찬가지로 투자율을 높일 수 있다. 또한 제 2 연자성 박막(140a)과 금속막(130a)이 모두 도전막이므로, 도전막의 두께를 증가시킬 수 있다. 따라서, 금속 배선 공정으로 두께를 달리하지 않아도, 금속막(130a)을 포함하는 도전막의 두께를 증가시킬 수 있다.
투자율이 높은 제 2 연자성 박막(140a)을 증착함으로써 인덕턴스(L)은 증가하고, 금속막(130a)이 포함된 도전막의 두께가 증가하므로 저항(R)은 감소됨으로써 품질 계수는 향상될 수 있다.
이어서, 도 5를 참조하여 설명하면, 적층된 제 1 연자성 박막(120a), 금속막(130a) 및 제 2 연자성 박막(140a)을 동일 마스크로 패터닝한다.
패터닝을 하는 과정은 이종의 물질들이므로 제 2 연자성 박막(140a), 금속막(130a), 제 1 연자성 박막(120a)을 순차적으로 식각한다.
우선, 제 2 연자성 박막(140a) 상면에 PR(photo resist; 미도시)를 증착한다. 이때 PR의 증착 두께는 적층된 제 1 연자성 박막(120a), 금속막(130a) 및 제 2 연자성 박막(140a)을 고려한 PR 마진(margin)이 반영된 두께일 수 있다. 예를 들어, 3.5um 이상일 수 있다.
이어서, 제 2 연자성 박막(140a)을 식각한다.
제 1 연자성 박막(120a) 및 금속막(130a)가 식각되지 않도록 식각 선택비가 좋은 공정조건으로 제 2 연자성 박막(140a)를 식각한다. 이때 식각은 건식 식각일 수 있다.
이어서, 금속막(130a)을 식각한다.
제 1 연자성 박막(120a)이 식각되지 않도록 식각 선택비가 좋은 공정조건으로 금속막(130a)을 식각한다. 이때 식각은 건식 식각일 수 있다.
그리고, 제 1 연자성 박막(120a)을 식각한다. 이때 식각은 건식 식각일 수 있다. 그런 다음, PR을 제거한다.
이로써, 층간 절연막(110) 상에 인덕터(150) 및 하부 배선층(도 1의 105, 107 참조)과 커플링되는 최상층의 배선층(160)을 완성할 수 있다. 이렇게 형성된 최상층의 배선층(160)은 인덕터(150)와 마찬가지로 제 1 및 제 2 연자성 박막 패턴 (120, 140)을 증착하여 형성함으로써 저항이 감소되어 배선 특성이 향상될 수 있다.
이후, 알려진 공정에 의해 후속 공정을 진행하여 반도체 소자를 완성할 수 있다.
도 6은 본 발명의 일 실시예에 따라 제조한 인덕터(150)의 개념 사시도이다.
금속막(130) 상면 및 하면으로 제 1 및 제 2 연자성 박막(120, 140)이 형성됨을 나타낸다.
도 7은 본 발명의 일 실시예에 따른 조건으로 실험한 품질 계수의 시뮬레이션 결과이다. 도 7을 참조하면, 금속막 두께에 따른 품질 계수(Q)의 변화를 알 수 있다. 여기서, 실험 조건은 알루미늄의 금속막의 두께 증가에만 따른 효과를 보기로 한다. 도 7의 시뮬레이션 결과는 각각 0.8um(a), 2um(b), 3um(c)의 그래프로 나타낸다. 그리고, X 축은 주파수, Y축은 품질 계수를 나타낸다.
도 7에서 알 수 있듯이, 알루미늄 금속막의 두께에 따라 품질 계수(Q)가 향상됨을 알 수 있다. 0.8um(a) 대조군에 비하여 2um(b)는 약 62%의 향상된 품질 계수(Q)를 보인다. 그리고, 2um(b) 대조군에 비하여 3um(c)는 약 17%의 향상된 품질 계수(Q)를 보인다.
이로써, 본 발명의 일 실시예에 따르면, 금속막 상면 및 하면에 제 1 및 제 2 연자성 박막을 증착함으로써 투자율이 증가하며, 금속막을 포함한 도전막의 두께를 증가시킬 수 있다. 따라서, 저항은 감소되고 인덕턴스는 증가시켜 높은 품질 계수의 인덕터를 구현할 수 있다. 따라서, 성능이 향상된 반도체 소자의 제조 방법을 제공할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
상기한 바와 같은 반도체 소자의 제조 방법에 따르면 다음과 같은 효과가 하나 혹은 그 이상 있다.
첫째, 최상 배선층의 금속막의 상하면에 연자성 박막을 증착함으로써, 향상된 품질 계수를 갖는 인덕터를 구현할 수 있다.
둘째, 하부 배선층과 커플링되는 저항이 감소된 최상층 배선을 형성함으로써 금속 배선의 특성이 향상될 수 있다.
셋째, 향상된 품질 계수를 갖는 인덕터를 구현함으로써 성능이 향상된 반도체 소자를 제공할 수 있다.
Claims (16)
- 반도체 기판 상에 층간 절연막을 형성하고,상기 층간 절연막의 상면에 Fe 및 Ti를 포함하는 타겟, 또는 Co 및 Ti를 포함하는 타겟과 N2 반응가스를 사용하는 스퍼터링법에 의해 제 1 연자성 박막을 증착하고,상기 제 1 연자성 박막 상면에 금속막을 형성하고,상기 금속막 상면에 Fe 및 Ti를 포함하는 타겟, 또는 Co 및 Ti를 포함하는 타겟과 N2 반응가스를 사용하는 스퍼터링법에 의해 제 2 연자성 박막을 증착하고,상기 적층된 제 1 연자성 박막, 금속막 및 제 2 연자성 박막을 동일 마스크로 패터닝하여 인덕터를 형성하는 것을 포함하는 반도체 소자의 제조 방법.
- 제 1항에 있어서,상기 제 1 및 제 2 연자성 박막은 5000 내지 10000Å의 두께로 형성하는 반도체 소자의 제조 방법.
- 제 1항에 있어서,상기 금속막은 알루미늄 또는 구리로 형성하는 반도체 소자의 제조 방법.
- 삭제
- 반도체 기판 상에 다수의 하부 배선층을 포함하는 층간 절연막을 형성하고,상기 층간 절연막의 상면에 Fe, Co 및 Ni로 이루어진 그룹에서 선택된 어느 하나의 원소 또는 이들의 합금과 Ti, Hf 및 B로 이루어진 그룹에서 선택된 어느 하나의 원소를 포함하는 타겟과 N2 반응가스를 사용하는 스퍼터링법에 의해 제1 연자성 박막을 증착하고,상기 제 1 연자성 박막 상면에 금속막을 형성하고,상기 금속막 상면에 Fe, Co 및 Ni로 이루어진 그룹에서 선택된 어느 하나의 원소 또는 이들의 합금과 Ti, Hf 및 B로 이루어진 그룹에서 선택된 어느 하나의 원소를 포함하는 타겟과 N2 반응가스를 사용하는 스퍼터링법에 의해 제 2 연자성 박막을 증착하고,상기 적층된 제 1 연자성 박막, 금속막 및 제 2 연자성 박막을 동일 마스크로 패터닝하여 인덕터와 상기 하부 배선층과 커플링되는 배선을 형성하는 것을 포함하는 반도체 소자의 제조 방법.
- 제 5항에 있어서,상기 제 1 및 제 2 연자성 박막은 5000 내지 10000Å의 두께로 형성하는 반도체 소자의 제조 방법.
- 제 5항에 있어서,상기 금속막은 알루미늄 또는 구리로 형성하는 반도체 소자의 제조 방법.
- 제 5항에 있어서,상기 제1 및 제2 연자성 박막을 증착하는 것은 상면에 Fe 및 Ti를 포함하는 타겟, 또는 Co 및 Ti를 포함하는 타겟을 사용하여 증착하는 반도체 소자의 제조 방법.
- 삭제
- 삭제
- 삭제
- 삭제
- 반도체 기판 상에 다수의 하부 배선층을 포함하는 층간 절연막; 및상기 층간 절연막 상의 인덕터와 상기 하부 배선층과 커플링된 배선으로, 상기 인덕터 및 상기 배선은 각각 상기 층간 절연막의 상면의 Fe, Co 및 Ni로 이루어진 그룹에서 선택된 어느 하나의 원소 또는 이들의 합금과 Ti, Hf 및 B로 이루어진 그룹에서 선택된 어느 하나의 원소 및 N를 포함하는 제1 연자성 박막 패턴, 상기 제 1 연자성 박막 패턴 상면의 금속막 패턴, 및 상기 금속막 패턴 상면의 Fe, Co 및 Ni로 이루어진 그룹에서 선택된 어느 하나의 원소 또는 이들의 합금과 Ti, Hf 및 B로 이루어진 그룹에서 선택된 어느 하나의 원소 및 N를 포함하는 제2 연자성 박막 패턴을 포함하는 반도체 소자.
- 제 13항에 있어서,상기 제 1 및 제 2 연자성 박막 패턴은 5000 내지 10000Å의 두께로 형성된 반도체 소자.
- 제 13 항에 있어서,상기 금속막 패턴은 알루미늄막 또는 구리인 반도체 소자.
- 제 13항에 있어서,상기 제1 및 제2 연자성 박막 패턴은 FeTiN인 반도체 소자.
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