JP3600415B2 - 分布定数素子 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、分布定数素子に関するもので、特に、スイッチング電源用インダクタ、ノイズフィルタ、携帯電話やＰＨＳ（Ｐｅｒｓｏｎａｌ Ｈａｎｄｙ−ｐｈｏｎｅ Ｓｙｓｔｅｍ ）を始めとする準マイクロ波帯の受動回路、あるいは、磁界センサとして利用される磁性薄膜デバイスに関するものである。
【０００２】
【従来の技術】
近年、ノート型パーソナルコンピュータ、携帯電話やＰＨＳ、および、電子手帳などに代表されるような携帯用電子機器は、その市場がワールドワイドに拡大している。これら電子機器の小型化、高性能化は、半導体集積回路の技術の進展に負うところが大きい。
【０００３】
周知のように、半導体集積回路の中には、トランジスタ、キャパシタ、抵抗などの素子が集積化され、その集積密度は年々高くなっており、集積回路のワンチップ化が急激に進んでいる。
【０００４】
しかしながら、インダクタンスやトランスといった磁気素子は、エネルギー蓄積やインピーダンス変換（整合）、フィルタリングなどの機能を達成するのに重要であるにもかかわらず、素子の小型化や薄型化が困難であり、集積回路の集積度を向上させる際の重大なネックとなっている。
【０００５】
これに対し、磁気素子を小型化、薄型化するための一つの方法として、半導体集積回路の形成プロセスと類似の工程で製造できる磁性薄膜デバイスが提案されている。磁性薄膜デバイスの進展については、たとえば、「マイクロ磁気デバイスの全て；白江公輔，他編、工業調査会、１９９２年初版発行」や、平成９年電気学会全国大会シンポジウム「マイクロ磁気工学の最近の進展」により、詳細にされている。
【０００６】
磁性薄膜デバイスの開発において、最初は、主として１〜数１０ＭＨｚを動作周波数とするスイッチング電源への応用が系統的に検討されていた。また、最近では、１〜２ＧＨｚを動作周波数とする移動体通信用インダクタンス素子（準マイクロ波帯インダクタ）の開発が活発化してきている。磁性薄膜デバイスのスイッチング電源への応用や準マイクロ波帯インダクタの開発に関しては、平成９年２月に開かれた、電気学会マグネティックス研究会でも発表されている。
【０００７】
図２０は、５ＭＨｚスイッチングＤＣ−ＤＣコンバータ用に開発された磁性薄膜インダクタの概略を示すものである。
【０００８】
このインダクタは、たとえば同図（ａ）に示すように、平面うず巻きパターンを有するコイル（長方形ダブルスパイラルコイル）１０１の上下を、層間絶縁膜１０２，１０２をそれぞれ介して、軟磁性薄膜１０３，１０３でサンドイッチした構造となっている。
【０００９】
このインダクタのＱ値（品質係数または性能係数（いわゆる、性能指数））は、たとえば同図（ｂ）に示すように、最高でも１０程度とさほど高くない。これは、上下の軟磁性薄膜１０３，１０３からそれぞれ漏れる高周波磁束によって生じるコイル１０１のうず電流損が大きいことが理由であると考えられている。
【００１０】
電源に応用する場合、Ｑ値はなるべく高いことが望ましいが、このような磁性薄膜インダクタのＱ値を向上させるための決定的な方法はまだないのが現状となっている。
【００１１】
図２１は、磁性薄膜トランスの試作例を概略的に示すものである。
【００１２】
このトランスは、たとえば同図（ａ），（ｂ）に示すように、１次側および２次側コイル２０１，２０２を、絶縁膜２０３を介して、磁性薄膜２０４の周りに交互に巻き付けるとともに、２次側コイル２０２の両端を、シリコン基板２０５上に形成されたショットキーバリアダイオード２０６ａ，２０６ｂを介して接続した構造となっている。
【００１３】
トランスの場合、コイルが２個以上必要なために構造が複雑であり、試作された例は少ない。また、コイル同士の磁束の結合が重要であるにもかかわらず、この点に関しての系統的な検討もほとんどなされてはいない。
【００１４】
トランスは、エネルギー変換に有用であることの他に、インピーダンス変換機能を有するために電子回路への応用が広範囲にわたるものの、まだ実用になるような磁性薄膜を使ったトランスの開発は発展途上の段階にある。
【００１５】
図２２は、移動体通信機器用の電力増幅器の入出力整合回路および電源チョーク用に開発が進められている、磁性薄膜インダクタの概略を示すものである。
【００１６】
従来、これらのインダクタは、ＭＭＩＣ（Ｍｏｎｏｌｉｔｈｉｃ Ｍｉｃｒｏｗａｖｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ ）の中で、空心スパイラルコイルを集中定数素子として使用してきたが、素子面積が大きく、製造コストの上昇を招く要因となっていた。
【００１７】
最近では、数ＧＨｚ帯用のインダクタにおいて、磁性薄膜を採用することで、素子面積を縮小しようとする試みが盛んになってきている。この磁性薄膜インダクタは、たとえば同図（ａ）に示すように、Ｔｉ／Ａｕ膜３０１の上下をコバルト系グラニュラー膜からなる磁性薄膜３０２，３０２でサンドイッチし、ＳｉＯＮ膜３０３を介して、シリコン基板３０４上に配設した構造となっている。
【００１８】
しかしながら、素子の解析／設計が確立されていないため、素子特性と構造の関係を寄生素子成分や高周波損失の増加などを考慮して検討することは困難で、開発も試行錯誤的となっているのが現状であり、今だ、実用化にはほど遠いのが実情である（同図（ｂ）参照）。
【００１９】
一方、移動体通信機器用の電力増幅器の入出力整合回路においては、１／４波長伝送線路変成器が用いられる場合もある。しかしながら、電磁波の伝搬路にアルミナなどの誘電体基板（比誘電率〜８、波長短縮率〜３）を用いる場合が多く、たとえば、１ＧＨｚ程度の１／４波長伝送線路変成器を構成しようとすると、その線路長は２５ｍｍ程度となる。この変成器の場合、ＭＭＩＣへの搭載を考慮すると、素子面積が大きいために、モノリシック化は困難である。
【００２０】
また、最近、外部磁界による透磁率の変化を利用した高感度磁界センサが提案されている（たとえば、Ｍ．Ｓｅｎｄａ ａｎｄ Ｙ．Ｋｏｓｈｉｍｏｔｏ；１９９７ ＩＮＴＥＲＭＡＧ Ｃｏｎｆｅｒｅｎｃｅ， ＧＰ−１８ ）。
【００２１】
図２３は、上記した高感度磁界センサの概略構成を示すものである。
【００２２】
この磁界センサは、たとえば同図（ａ），（ｂ）に示すように、導体ライン４０１を囲むようにして、軟磁性薄膜（ＮｉＦｅ）４０２と誘電体膜（ＳｉＯ２ ）４０３とを積層してなるマグネチック・コア４０４が設けられ、外部磁界による軟磁性薄膜４０２の透磁率の変化に比例するインピーダンスの変化を、導体ライン４０１の両端での電圧の変化として検出するように構成されている。
【００２３】
磁界センサの検出部は低インピーダンスであるため、高抵抗で終端した１／４波長線路４０５を接続することによってインピーダンス整合を図ると同時に、線路４０５の昇圧効果により、外部磁界の変化による電圧の変化を大きくできるメリットがある。
【００２４】
しかしながら、この磁界センサの場合、検出部は小型化できるものの、１／４波長線路４０５などを含んだ周辺回路は複雑であり、検出部に比べて大型であるためにセンサシステム全体としては小型化が困難であった。
【００２５】
以上、説明したように、磁気素子を小型化、薄型化する目的で開発が進められている磁性薄膜デバイスは、種々の分野への応用に際して、素子特性の飛躍的な向上（高性能化）、さらなる小型化（薄型化）、および、製造コストの低減など、多くの解決すべき問題がある。
【００２６】
【発明が解決しようとする課題】
上記したように、従来においては、磁性薄膜デバイスの開発、実用化は遅れており、また、素子特性の飛躍的な向上（高性能化）、さらなる小型化（薄型化）、および、製造コストの低減などが望まれていた。
【００２７】
そこで、この発明は、各種の磁性薄膜デバイスの開発、実用化にともなって、素子特性の飛躍的な向上（高性能化）、さらなる小型化（薄型化）、および、製造コストの低減などを図ることが可能な分布定数素子を提供することを目的としている。
【００２８】
【課題を解決するための手段】
本願発明の一態様によれば、軟磁性金属層の上下を誘電体層によって挟むように、前記軟磁性金属層および前記誘電体層を交互に積み重ねた、積層構造を有する電磁波の伝搬路と、前記伝搬路の上下にそれぞれ設けられた導体層とを具備したことを特徴とする分布定数素子が提供される。
【００２９】
また、本願発明の一態様によれば、絶縁性基板上に設けられた下部導体層と、この下部導体層上に設けられた、一軸性の磁気異方性を誘導してなる軟磁性金属層の上下を誘電体層によって挟むように、前記軟磁性金属層および前記誘電体層を交互に積み重ねた、積層構造を有する電磁波の伝搬路と、前記伝搬路上に設けられた、少なくとも長手方向を有する上部導体層とを具備し、前記軟磁性金属層の磁化容易軸が、前記上部導体層の長手方向に平行とされていることを特徴とするマイクロストリップライン型の分布定数素子が提供される。
【００３０】
さらに、本願発明の一態様によれば、絶縁性基板上に設けられた、少なくとも長手方向を有する下部導体層と、この下部導体層上に設けられた、一軸性の磁気異方性を誘導してなる軟磁性金属層の上下を誘電体層によって挟むように、前記軟磁性金属層および前記誘電体層を交互に積み重ねた、積層構造を有する電磁波の伝搬路と、前記伝搬路上に設けられた、前記下部導体層とほぼ同一形状を有する上部導体層とを具備し、前記軟磁性金属層の磁化容易軸が、前記上部導体層の長手方向に平行とされていることを特徴とするパラレルライン型の分布定数素子が提供される。
【００３５】
この発明の分布定数素子によれば、インダクタンス素子、キャパシタンス素子、抵抗素子などの集中定数素子を組み合わせて構成される各種の受動回路を、極めて小型に構成することが可能となる。
【００３６】
すなわち、分布定数（分布インダクタンス、分布容量、分布損失抵抗）による伝送線路を構成できるようになる。これにより、電磁波の伝搬路の波長（線路長）を短くすることが可能となるものである。
【００３７】
より具体的には、たとえば、数ＭＨｚから数ＧＨｚを動作周波数とする磁性薄膜デバイスを実現するに際して、低損失線路を構成した場合には、線路長を１／４波長に設定することにより、インピーダンス整合回路（変成器）を実現できる。
【００３８】
また、低損失線路の終端を短絡した場合には、線路長が１／４波長よりも十分に短い周波数帯域では、極めて高いＱ値を有するインダクタンス素子の実現が可能となる。
【００３９】
また、高周波によって線路を高損失性とした場合には、分布容量とあいまって、ローパスフィルタを実現できる。
【００４０】
さらには、軟磁性金属層の外部磁界に対する透磁率の変化を利用するようにした場合には、高抵抗で終端した１／４波長低損失線路の終端電圧は外部磁界により大きく変化するので、高感度の磁界センサを実現できる。
【００４１】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して説明する。
【００４２】
図１は、本発明の実施の第一の形態にかかる、マイクロストリップライン型の分布定数素子の基本構造を概略的に示すものである。
【００４３】
この分布定数素子は、たとえば、電磁波の伝搬路１１が磁性層（軟磁性金属層）１２の上下を誘電体層１３によってサンドイッチするように積み重ねた積層構造を有し、この伝搬路１１の上面にはマイクロストリップライン（上部導体ライン）１４が、また、伝搬路１１の下面には下部接地導体（下部導体ライン）１５が設けられるとともに、この下部接地導体１５を介して、絶縁性下地基板（絶縁性基板）１６上に取り付けられた構成となっている。
【００４４】
上記磁性層１２、上記誘電体層１３、および、上記下部接地導体１５は、たとえば、ｔＭ 、ｔＤ 、ｔＣ の厚さをそれぞれに有するとともに、ほぼ均一の幅で設けられている。
【００４５】
また、上記磁性層１２には、所定の方向に一軸性の磁気異方性が誘導されている。
【００４６】
上記マイクロストリップライン１４は、たとえば、上記下部接地導体１５と同じ厚さｔＣ を有し、かつ、その導体幅ｗが上記下部接地導体１５の幅よりも狭くなっている。
【００４７】
このマイクロストリップライン型の分布定数素子の場合、動作に磁性層１２と誘電体層１３とが寄与するので、アルミナなどの誘電体層のみで電磁波の伝搬路が構成されている従来の場合に比べて、伝搬路１１の波長が短くなる（波長短縮効果）。
【００４８】
したがって、１／４波長線路を使ってインピーダンス整合回路（変成器）を構成した場合には、素子の線路長が短くなるため、素子サイズの大幅な縮小化（小型化）が期待できる。
【００４９】
【表１】
【００５０】
【表２】
【００５１】
図２は、上記したマイクロストリップライン型の分布定数素子により、１／４波長変成器を構成した場合の例を示すものである。なお、同図（ａ）は１／４波長変成器の概略構成を示す斜視図、同図（ｂ）は同じく素子特性図である。
【００５２】
この１／４波長変成器は、たとえば、磁性層１２には零磁歪組成のＦｅＳｍＺｒ系アモルファス合金膜を、誘電体層１３にはＳｉＯ２ 膜を、マイクロストリップライン１４および下部接地導体１５にはそれぞれ導体材料としてのＡｕを、また、絶縁性下地基板１６にはＧａＡｓ基板を用い、１／４波長同調周波数が１．５ＧＨｚに設定されている。
【００５３】
上記磁性層１２は、たとえば、１層当たりの厚さｔＭ ＝０．２μｍ、高周波複素（比）透磁率の実部μＳ ’ ＝１００、全層数Ｎ＝５とされ、上記誘電体層１３は、たとえば、１層当たりの厚さｔＤ ＝０．２μｍ、比誘電率εＳ ＝４とされている。
【００５４】
上記ストリップライン１４は、たとえば同図（ａ）に示すように、略Ｗ字状のつづら折りパターン（つづら折り数が２）を有し、導体厚さｔＣ ＝４μｍ、ライン／スペースが６４／１００μｍとされている。
【００５５】
１．５ＧＨｚで１／４波長となる線路長は２２６０μｍであり、この線路長を実現するための素子サイズ（ストリップライン１４の長手方向の長さ）は約５６５μｍとされている。
【００５６】
また、磁性層１２には一軸性の磁気異方性を誘導してあり、その磁化容易軸１７はストリップライン１４の長手方向に平行とされている。これにより、高周波特性の良好な回転磁化過程が利用できる。
【００５７】
つづら折りパターンの折り返し部分（ストリップライン１４の短手方向）は、磁化容易軸１７の方向に磁界が発生するので、高周波では磁性層１２の寄与がほとんど期待できない。この部分での特性インピーダンスおよび伝搬定数は、回転磁化領域のそれとは異なるが、線路長が短いため、全体の諸特性に与える影響は少ない。
【００５８】
たとえば、この１／４波長変成器を、２０ΩのインピーダンスＺＬ で終端させた場合、同図（ｂ）に示すように、１．５ＧＨｚでの入力インピーダンスＺｉは約５０Ωとなっており、５０Ω系にインピーダンス整合させることができる。
【００５９】
このような構成のマイクロストリップライン型１／４波長変成器を、たとえば、１．５ＧＨｚ移動体通信用パワーアンプ（ＧａＡｓ−ＭＥＳ−ＦＥＴ）の入力整合回路に利用した場合、結果として正常な動作が確認できた。
【００６０】
この１／４波長変成器によれば、従来は集中定数素子であるインダクタとキャパシタとで構成されていた整合回路が大幅に簡略化されるとともに、整合回路の占める実装面積が１／３以下になった。
【００６１】
なお、１／４波長変成器を構成する際、磁性層１２の使用上限周波数を決定する自然共鳴周波数は、１／４波長の同調周波数（１．５ＧＨｚ）よりも高い必要があり、この場合の自然共鳴周波数は２．８ＧＨｚであった。
【００６２】
図３は、上記したマイクロストリップライン型の分布定数素子により、終端短絡インダクタを構成した場合の例を示すものである。なお、同図（ａ）は終端短絡インダクタの概略構成を示す斜視図、同図（ｂ）は同じく素子特性図である。
【００６３】
このインダクタは、たとえば、上記した１／４波長変成器の場合とほぼ同様に、磁性層１２には零磁歪組成のＦｅＳｍＺｒ系アモルファス合金膜を、誘電体層１３にはＳｉＯ２ 膜を、マイクロストリップライン１４および下部接地導体１５にはそれぞれ導体材料としてのＡｕを、また、絶縁性下地基板１６にはＧａＡｓ基板を用いて構成されている。
【００６４】
同様に、上記磁性層１２は、たとえば、ｔＭ ＝０．２μｍ、μＳ ’ ＝１００、Ｎ＝５とされ、上記誘電体層１３は、たとえば、ｔＤ ＝０．２μｍ、εＳ ＝４とされている。
【００６５】
一方、上記ストリップライン１４は、たとえば同図（ａ）に示すように、略Ｕ字状のつづら折りパターン（つづら折り数が１）を有し、ｔＣ ＝４μｍ、ライン／スペースが５０／１００μｍとされている。また、素子サイズ（ストリップライン１４の長手方向の長さ）は約５００μｍとされている。
【００６６】
また、磁性層１２には一軸性の磁気異方性を誘導してあり、その磁化容易軸１７はストリップライン１４の長手方向に平行とされている。
【００６７】
たとえば、この終端短絡インダクタの、等価直列インダクタンスＬＳ および性能指数Ｑの周波数特性を測定した結果、同図（ｂ）に示すように、１．５ＧＨｚでの等価直列インダクタンスＬＳ は約４ｎＨ、性能指数Ｑは約１０であった。
【００６８】
このような構成のマイクロストリップライン型終端短絡インダクタを、たとえば、１．５ＧＨｚ移動体通信用ＧａＡｓ−ＭＥＳ−ＦＥＴの電源ラインチョークとして利用した場合、結果として正常な動作が確認できた。
【００６９】
この終端短絡インダクタによれば、従来とほぼ同等の性能指数（Ｑ値）を確保しつつ、構成を大幅に簡略化でき、ＭＭＩＣへの搭載を考慮した場合においても、モノリシック化にとって有利である。
【００７０】
特に、この場合の終端短絡インダクタは、上記した１／４波長変成器と、ストリップライン１４の幅とパターン形状が異なるのみで、他の構成は同一であるため、同一基板１６上に終端短絡インダクタと１／４波長変成器とを同時に一括して製造することが可能である。
【００７１】
図４は、マイクロストリップライン型の分布定数素子において、磁性層に高周波で高損失性となる磁性金属を用いて、ローパスフィルタを構成した場合の例を示すものである。
【００７２】
このローパスフィルタは、たとえば、磁性層１２にＦｅＣｏＢＣ系アモルファス膜を、誘電体層１３にＡｌＮ膜を用いて、電磁波の伝搬路１１´が構成されてなるとともに、マイクロストリップライン１４および下部接地導体１５にはそれぞれＣｕ（２０μｍ）／Ｃｒ（０．１μｍ）が、また、絶縁性下地基板１６にはＳｉ基板が用いられている。
【００７３】
上記磁性層１２は、たとえば、ｔＭ ＝６μｍ、μＳ ’ ＝１１００、Ｎ＝１とされ、上記誘電体層１３は、たとえば、ｔＤ ＝０．１μｍ、εＳ ＝８とされている。
【００７４】
上記ストリップライン１４は、たとえば、略Ｗ字状のつづら折りパターン（つづら折り数が２）を有し、ｔＣ ＝２０μｍ、ライン／スペースが５００／５００μｍとされている。また、素子サイズ（ストリップライン１４の長手方向の長さ）は約４５００μｍとされている。
【００７５】
また、磁性層１２には一軸性の磁気異方性を誘導してあり、その磁化容易軸１７はストリップライン１４の長手方向に平行とされている。
【００７６】
図５は、マイクロストリップライン型の分布定数素子を、磁界センサに適用した場合の例を示すものである。
【００７７】
この磁界センサは、たとえば、磁性層１２にＣｏＺｒＮｂ系アモルファス磁性膜を、誘電体層１３にＳｉＯ２ 膜を用いて、電磁波の伝搬路１１’’が構成されてなるとともに、マイクロストリップライン１４および下部接地導体１５にはそれぞれＣｕ（５μｍ）／Ｃｒ（０．１μｍ）を、また、絶縁性下地基板１６にはＳｉ基板を用い、外部磁界Ｈｅｘが０の場合の１／４波長同調周波数が３９ＭＨｚに設定されている。
【００７８】
上記磁性層１２は、たとえば、ｔＭ ＝０．５μｍ、μＳ ’ ＝２０００、Ｎ＝２とされ、上記誘電体層１３は、たとえば、ｔＤ ＝０．０５μｍ、εＳ ＝４とされている。
【００７９】
上記ストリップライン１４は、たとえば、つづら折り数が４とされたつづら折りパターンを有し、ｔＣ ＝５μｍ、ライン／スペースが３０／１００μｍとされている。また、素子サイズ（ストリップライン１４の長手方向の長さ）は約１０００μｍとされている。
【００８０】
また、磁性層１２には一軸性の磁気異方性を誘導してあり、その磁化容易軸１７はストリップライン１４の長手方向に平行とされている。
【００８１】
このような構成の磁界センサによれば、磁界センサを含んで、その周辺回路の構成を簡素化できるようになるため、センサシステム全体としての小型化が容易に可能となる。
【００８２】
図６は、本発明の実施の第二の形態にかかる、パラレルライン型の分布定数素子の基本構造を概略的に示すものである。
【００８３】
この分布定数素子は、たとえば、電磁波の伝搬路２１が磁性層（軟磁性金属層）２２の上下を誘電体層２３によってサンドイッチするように積み重ねた積層構造を有し、この伝搬路２１の上面には上部導体ライン２４が、また、伝搬路２１の下面には上部導体ライン２４と略同一幅（導体幅ｗ）で、かつ、略同一形状を有する下部接地導体（下部導体ライン）２５が設けられるとともに、この下部接地導体２５および誘電体層２６を介して、絶縁性下地基板２７上に取り付けられた構成となっている。
【００８４】
上記磁性層２２、および、上記誘電体層２３は、たとえば、上記したマイクロストリップライン型の分布定数素子の場合と同様に、それぞれ、ｔＭ 、ｔＤ の厚さを有するとともに、ほぼ均一の幅で設けられている。
【００８５】
また、上記磁性層２２には、所定の方向に一軸性の磁気異方性が誘導されている。
【００８６】
さらに、上記上部導体ライン２４、上記下部接地導体２５、および、上記誘電体層２６は、たとえば、ｔＣ の厚さをそれぞれに有して設けられている。
【００８７】
【表３】
【００８８】
このようなパラレルライン型の分布定数素子により、１／４波長変成器または終端短絡インダクタなどを構成した場合においても、上述のマイクロストリップライン型の分布定数素子により構成した場合とほぼ同様の効果が期待できる。
【００８９】
図７は、上記したパラレルライン型の分布定数素子により、１／４波長変成器を構成した場合の例を示すものである。なお、ここでは、パラレルライン型の１／４波長変成器を、上述のマイクロストリップライン型の１／４波長変成器（図２参照）と同一仕様により構成した場合について説明する。
【００９０】
すなわち、このパラレルライン型の１／４波長変成器は、たとえば、磁性層２２には零磁歪組成のＦｅＳｍＺｒ系アモルファス合金膜を、誘電体層２３，２６にはＳｉＯ２ 膜を、上部導体ライン２４および下部接地導体２５にはそれぞれ導体材料としてのＡｕを、また、絶縁性下地基板２７にはＧａＡｓ基板を用い、１／４波長同調周波数が１．５ＧＨｚに設定されている。
【００９１】
上記磁性層２２は、たとえば、ｔＭ ＝０．２μｍ、μＳ ’ ＝１００、Ｎ＝５とされ、上記誘電体層２３は、たとえば、ｔＤ ＝０．２μｍ、εＳ ＝４とされている。
【００９２】
上記上部導体ライン２４および上記下部接地導体２５は、たとえば、略Ｗ字状のつづら折りパターン（つづら折り数が２）をそれぞれに有し、ｔＣ ＝４μｍ、ライン／スペースが６４／１００μｍとされている。
【００９３】
なお、上記下部接地導体２５は、たとえば、その端部（端子部）がそれぞれ外部との接続のために、素子の前面に引き出されている。
【００９４】
１．５ＧＨｚで１／４波長となる線路長は２２６０μｍであり、この線路長を実現するための素子サイズ（上部導体ライン２４の長手方向の長さ）は約５６５μｍとされている。
【００９５】
また、磁性層２２には一軸性の磁気異方性を誘導してあり、その磁化容易軸２８は上部導体ライン２４の長手方向に平行とされている。
【００９６】
このように、パラレルライン型の分布定数素子により１／４波長変成器を構成した場合においても、上述のマイクロストリップライン型の１／４波長変成器の場合とほぼ同一の諸特性が確認できた。
【００９７】
図８は、上記したパラレルライン型の分布定数素子により、終端短絡インダクタを構成した場合の例を示すものである。なお、ここでは、パラレルライン型の終端短絡インダクタを、上述のマイクロストリップライン型の終端短絡インダクタ（図３参照）と同一仕様により構成した場合について説明する。
【００９８】
すなわち、このパラレルライン型の終端短絡インダクタは、たとえば、上述した１／４波長変成器の場合とほぼ同様に、磁性層２２には零磁歪組成のＦｅＳｍＺｒ系アモルファス合金膜を、誘電体層２３，２６にはＳｉＯ２ 膜を、上部導体ライン２４および下部接地導体２５にはそれぞれ導体材料としてのＡｕを、また、絶縁性下地基板２７にはＧａＡｓ基板を用いて構成されている。
【００９９】
同様に、上記磁性層２２は、たとえば、ｔＭ ＝０．２μｍ、μＳ ’ ＝１００、Ｎ＝５とされ、上記誘電体層２３は、たとえば、ｔＤ ＝０．２μｍ、εＳ ＝４とされている。
【０１００】
上記上部導体ライン２４および上記下部接地導体２５は、たとえば、略Ｕ字状のつづら折りパターン（つづら折り数が１）をそれぞれに有し、ｔＣ ＝４μｍ、ライン／スペースが５０／１００μｍとされている。また、素子サイズ（上部導体ライン２４の長手方向の長さ）は約５００μｍとされている。
【０１０１】
なお、上記下部接地導体２５は、たとえば、その端部（端子部）がそれぞれ外部との接続のために、素子の前面に引き出されている。
【０１０２】
さらに、磁性層２２には一軸性の磁気異方性を誘導してあり、その磁化容易軸２８は上部導体ライン２４の長手方向に平行とされている。
【０１０３】
このように、パラレルライン型の分布定数素子により終端短絡インダクタを構成した場合においても、上述のマイクロストリップライン型の終端短絡インダクタの場合とほぼ同一の諸特性が確認できた。
【０１０４】
なお、上記した構成のパラレルライン型の分布定数素子においては、１／４波長変成器および終端短絡インダクタに限らず、たとえば、上述のマイクロストリップライン型の分布定数素子と同様に、ローパスフィルタや磁界センサを構成することも可能である。
【０１０５】
ところで、本発明によるパラレルライン型の素子の場合、内部に磁性層を有するため、隣接する導体ライン同士の磁束結合が密になる。特に、導体パターンがつづら折りパターンの場合には、隣接する導体ラインの相互インダクタンスＭが負であるため、単位長さ当たりのインダクタンスＬが低下する。そのため、波長短縮効果が阻害され、素子サイズの大幅な小型化はあまり期待できない。
【０１０６】
そこで、隣接する全ての導体ライン間の相互インダクタンスＭが正となるような導体ライン構造について、以下に説明する。
【０１０７】
図９は、パラレルライン型の分布定数素子において、磁性層に高周波で高損失性となる磁性金属を用いて、ローパスフィルタを構成した場合の例を示すものである。
【０１０８】
このローパスフィルタの構造は、上記したマイクロストリップライン型のローパスフィルタ（図４参照）と基本的には同一である。すなわち、このパラレルライン型のローパスフィルタは、たとえば、磁性層２２にＦｅＣｏＢＣ系アモルファス膜を、誘電体層２３にＡｌＮ膜を用いて、電磁波の伝搬路２１´が構成されてなるとともに、上部導体ライン２４および下部接地導体２５にはそれぞれＣｕ（２０μｍ）／Ｃｒ（０．１μｍ）が、また、誘電体層２６にはＡｌＮが、さらに、絶縁性下地基板２７にはＳｉ基板が用いられている。
【０１０９】
上記磁性層２２は、たとえば、ｔＭ ＝６μｍ、μＳ ’ ＝１１００、Ｎ＝１とされ、上記誘電体層２３は、たとえば、ｔＤ ＝０．１μｍ、εＳ ＝８とされている。
【０１１０】
上記上部導体ライン２４および上記下部接地導体２５は、たとえば、略Ｉ字状の複数の直線パターン（パターン数が４）をそれぞれに有し、ｔＣ ＝２０μｍ、ライン／スペースが５００／５００μｍとされている。また、素子サイズ（上部導体ライン２４の長手方向の長さ）は約４５００μｍとされている。
【０１１１】
さらに、上記上部導体ライン２４および上記下部接地導体２５は、それぞれに流れる電流が全て同じ向きになるように、互いの各パターンが略らせん状（詳細については後述する）に接続されている。
【０１１２】
なお、上記下部接地導体２５は、たとえば、その端部（端子部）がそれぞれ外部との接続のために、素子の前面に引き出されている。
【０１１３】
また、磁性層２２には一軸性の磁気異方性を誘導してあり、その磁化容易軸２８は上記上部導体ライン２４の長手方向に平行とされている。
【０１１４】
図１０は、上記したパラレルライン型のローパスフィルタにおける、上部導体ライン２４および下部接地導体２５の構造（導体ライン構造）を概略的に示すものである。なお、同図（ａ）は要部の斜視図であり、同図（ｂ）は同じく要部の側面図である。
【０１１５】
たとえば、上部導体ライン２４および下部接地導体２５は、上部導体ライン２４および下部接地導体２５をそれぞれ流れる電流の向きが全て同じになるように、隣り合う、上部導体ライン２４の各パターンの一端と下部接地導体２５の各パターンの一端、並びに、下部接地導体２５の各パターンの他端と上部導体ライン２４の各パターンの他端が、互いに略らせん状になるように接続されている。
【０１１６】
この場合、隣接する全ての導体ライン間の相互インダクタンスＭが正となるため、上記マイクロストリップライン型のローパスフィルタとほぼ同一の特性を得るのに必要な総線路長は、つづら折りパターンの場合の約２／３となって、素子の大幅な小型化が可能となる。
【０１１７】
図１１は、上記した構成のパラレルライン型のローパスフィルタに負荷（ＺＬ ）を接続して、入出力電圧ゲインＧｖ、位相φ、および、入力インピーダンスＺｉを測定した際の結果を示すものである。なお、同図（ａ）は負荷に２０Ωの純抵抗を用いた場合の例であり、同図（ｂ）は同じく１０Ωの場合の例である。
【０１１８】
２０Ωの純抵抗を有する負荷を接続した場合、つまり、２０Ωで終端させた場合には、７ＭＨｚ付近で線路長が１／４波長になることと、特性インピーダンスＺｉが１０Ω程度と低いために、信号が昇圧される。しかし、１０ＭＨｚ以上の高周波の帯域では、信号の減衰量が大きく、ローパスフィルタとして正常に機能していることが分かる。
【０１１９】
一方、１０Ωの純抵抗を有する負荷を接続した場合、つまり、１０Ωで終端させた場合には、１０ＭＨｚ以上の高周波の帯域では、負荷の大きさに関係なく、大きな信号減衰量を得ることができるのが見て取れる。
【０１２０】
このような構成のパラレルライン型のローパスフィルタを、たとえば、動作周波数を１００ＫＨｚ、入力電圧を５Ｖ、出力電圧を７．２Ｖ、出力電流を０．５Ａとする、矩形波スイッチング電源の出力ノイズフィルタに適用した場合、出力コンデンサでは除去できなかったスパイク状のノイズを劇的に低減することが可能となる。
【０１２１】
すなわち、通常の出力コンデンサの自己共振周波数は１ＭＨｚ程度であり、コンデンサ単独では、数１０ＭＨｚから１００ＭＨｚの周波数成分をもつスパイクノイズを除去できない。
【０１２２】
これに対し、上記した構成のパラレルライン型のローパスフィルタを電源の出力側に接続した場合においては、たとえば、２Ｖ程度のスパイクノイズを５０ｍＶ以下にまで低減でき、十分に小さな挿入損失（効率の低下はわずか０．５％程度）のもとで、スパイクノイズのみを効果的に除去することができた。
【０１２３】
図１２は、パラレルライン型の分布定数素子を、磁界センサに適用した場合の例を示すものである。
【０１２４】
この磁界センサの構造は、上記したマイクロストリップライン型の磁界センサ（図５参照）と基本的には同一であり、しかも、導体ライン構造が上記パラレルライン型のローパスフィルタ（図９参照）と同様な構成となっている。
【０１２５】
すなわち、このパラレルライン型の磁界センサは、たとえば、磁性層２２にＣｏＺｒＮｂ系アモルファス磁性膜を、誘電体層２３にＳｉＯ２ 膜を用いて、電磁波の伝搬路２１’’が構成されてなるとともに、上部導体ライン２４および下部接地導体２５にはそれぞれＣｕ（５μｍ）／Ｃｒ（０．１μｍ）を、また、誘電体層２６にはＳｉＯ２ 膜を、さらに、絶縁性下地基板２７にはＳｉ基板を用い、外部磁界Ｈｅｘが０の場合の１／４波長同調周波数が３９ＭＨｚに設定されている。
【０１２６】
上記磁性層２２は、たとえば、ｔＭ ＝０．５μｍ、μＳ ’ ＝２０００、Ｎ＝２とされ、上記誘電体層２３は、たとえば、ｔＤ ＝０．０５μｍ、εＳ ＝４とされている。
【０１２７】
上記上部導体ライン２４および上記下部接地導体２５は、たとえば、略Ｉ字状の複数の直線パターン（パターン数が８）をそれぞれに有し、ｔＣ ＝５μｍ、ライン／スペースが３０／１００μｍとされている。また、素子サイズ（上部導体ライン２４の長手方向の長さ）は約１０００μｍとされている。
【０１２８】
そして、上記上部導体ライン２４および上記下部接地導体２５は、図１０に示したように、それぞれに流れる電流が全て同じ向き（隣接する全ての導体ライン間の相互インダクタンスＭが正）になるように、略らせん状に接続されている。
【０１２９】
なお、上記下部接地導体２５は、たとえば、その端部（端子部）がそれぞれ外部との接続のために、素子の前面に引き出されている。
【０１３０】
また、磁性層２２には一軸性の磁気異方性を誘導してあり、その磁化容易軸２８は上部導体ライン２４の長手方向に平行とされている。
【０１３１】
図１３は、上記したパラレルライン型の磁界センサにおける、磁性層２２の透磁率と終端電圧（入出力電圧ゲイン）との関係を示すものである。
【０１３２】
同図において、破線は透磁率が外部磁界Ｈｅｘ＝０の場合を示しており、この時、磁界センサは１／４波長変成器となるため、たとえば、２ＫΩで終端させた場合には２０ｄＢもの昇圧ゲインが得られる。
【０１３３】
また、外部磁界Ｈｅｘの増加によって透磁率が低下すると、線路の特性インピーダンスおよび波長が変化し、終端電圧は低下していく。
【０１３４】
図１４は、上記した構成の磁界センサを実際に動作させるための、センサ回路（センサシステム全体）の概略構成を示すものである。
【０１３５】
この場合のセンサ回路は、たとえば、線路（磁界センサ）ＭＳの入力端に、直流阻止用のコンデンサ（３９ＭＨｚでのインピーダンスが十分に低い）Ｃを介して、３９ＭＨｚの交流定電圧源Ｖｉが接続されるとともに、２ＫΩの純抵抗（終端抵抗）ＲＬ を介して終端されている。
【０１３６】
また、線路ＭＳの上記入力端には、直流バイアス電流調整用の可変抵抗Ｒおよび交流阻止用のコイル（３９ＭＨｚでのインピーダンスが十分に高い）Ｌを介して、磁性層２２に適当な直流バイアス磁界を加えるための直流電源Ｅが接続されている。
【０１３７】
図１５は、磁性層２２に用いたＣｏＺｒＮｂ系アモルファス磁性膜の、外部磁界Ｈｅｘと交流振幅透磁率との関係を示すものである。
【０１３８】
磁性層２２は、５Ｏｅの磁界（一軸磁気異方性の異方性磁界に相当）付近で透磁率が大きく変化する。このため、上記したセンサ回路（図１４参照）の場合、直流電源Ｅからの直流バイアス電流によって磁性層２２に加える直流バイアス磁界を５Ｏｅ程度に設定すれば良い。
【０１３９】
実際には、外部磁界Ｈｅｘおよび終端電圧が線形である必要もあり、線形性も考慮して、適宜、直流バイアス電流は調整される。
【０１４０】
図１６は、上記した構成の磁界センサの、外部磁界Ｈｅｘと終端電圧との関係を示すものである。なお、ここでは、３９ＭＨｚの交流定電圧源Ｖｉの出力電圧を１００ｍＶＲＭＳ 、直流電源Ｅからの直流バイアス電流を１２ｍＡに設定した場合を例に示している。
【０１４１】
同図より、外部磁界Ｈｅｘおよび終端電圧Ｖｏは、ほぼ線形の関係にあることが分かる。また、この場合の磁界感度は、約０．７７Ｖ／Ｏｅであった。
【０１４２】
このような構成の磁界センサによれば、磁界センサを含んで、その周辺回路の構成を簡素化できるようになるため、センサシステム全体としての小型化が容易に可能となる。
【０１４３】
なお、外部磁界Ｈｅｘの加わる方向としては、図１２に示した磁界Ｈｅｘの向き以外に、磁性層２２の磁化容易軸２８に平行な場合も、磁界の検出が可能である。
【０１４４】
図１７は、本発明の実施の第三の形態にかかる、内部導体ライン型の分布定数素子の基本構造を概略的に示すものである。
【０１４５】
この分布定数素子は、たとえば、電磁波の伝搬路３１が内部導体ライン（導体層）３２の周囲を誘電体層３３によって覆うような構造を有し、この伝搬路３１の上面には上部磁性層（上部軟磁性金属層）３４が、また、伝搬路３１の下面には下部磁性層（下部軟磁性金属層）３５が設けられるとともに、この下部磁性層３５を介して、絶縁性下地基板３６上に取り付けられた構成となっている。
【０１４６】
上記上部磁性層３４および上記下部磁性層３５は、たとえば、上記したマイクロストリップライン型または上記したパラレルライン型の分布定数素子の場合と同様に、それぞれ、ｔＭ の厚さを有するとともに、ほぼ均一の幅で設けられている。
【０１４７】
また、上記上部磁性層３４および上記下部磁性層３５は、互いに電気的に接地されて、三端子素子を構成するようになっている。
【０１４８】
なお、上記上部磁性層３４および上記下部磁性層３５には、必要に応じて、所定の方向に一軸性の磁気異方性が誘導されるようになっている。
【０１４９】
上記内部導体ライン３２は、たとえば、ｔＣ の厚さを有するとともに、上記上部磁性層３４、上記下部磁性層３５、および、上記誘電体層３３の幅よりも狭い、導体幅ｗを有して設けられている。
【０１５０】
また、上記内部導体ライン３２は、たとえば、上記上部磁性層３４および上記下部磁性層３５間の、ほぼ中間部に位置するように設けられている。
【０１５１】
【表４】
【０１５２】
また、この内部導体ライン型の分布定数素子の線路は、図１８に示すように、２端子対回路として解析できる。
【０１５３】
【表５】
【０１５４】
このような、内部導体ライン３２の外側に、電気的に接地される磁性層３４，３５を配した構成の、内部導体ライン型の分布定数素子によっても、同様に、１／４波長変成器、終端短絡インダクタ、ローパスフィルタ、および、磁界センサへの応用が期待される。
【０１５５】
しかし、この内部導体ライン型の分布定数素子の場合、内部導体ライン３２への垂直磁束の鎖交によるうず電流の発生、および、うず電流の遮蔽効果によるインダクタンスの高周波での低下が避けられず、高い周波数での適用には向いていない。
【０１５６】
その一方で、分布インダクタンスを大きくできる利点があるため、低周波用として利用する場合においては、特に、有用である。
【０１５７】
図１９は、上記した内部導体ライン型の分布定数素子により、１／４波長変成器を構成した場合の例を示すものである。なお、同図（ａ）は内部導体ライン３２をつづら折りパターンとした場合の例であり、同図（ｂ）は同じくスパイラルパターンとした場合の例である。
【０１５８】
特に、内部導体ライン３２をスパイラルパターンとした場合には、電気的な接続を可能とするために、上部磁性層３４、および、上記上部磁性層３４側の誘電体層３３に開孔部３７を設け、この開孔部３７を介して、上記スパイラルパターンの一端を外部に露出させるようにすれば良い。
【０１５９】
以上、本発明にかかる分布定数素子の種々の構成について述べたが、導体ラインのパターン形状については、つづら折りパターンなどに限定されるものではない。
【０１６０】
しかしながら、マイクロストリップライン型およびパラレルライン型の分布定数素子については、導体ラインの導体幅（ｗ）に対して、上下の導体ライン間の距離（係数ｄ’ ）は十分に小さく、具体的にはｗ／ｄ’ ≧５、より好ましくはｗ／ｄ’ ≧１０程度に設定した方が良好な特性が得られる。
【０１６１】
また、磁性層は、マイクロストリップライン型およびパラレルライン型の分布定数素子の場合は分布容量の電極として作用する。また、内部導体ライン型の分布定数素子の場合は接地層として作用するので、抵抗率は低い方が良い。
【０１６２】
しかしながら、数１００μΩ・ｃｍ程度までならば、抵抗率は高くても大きな問題はなく、結晶質、アモルファス、微結晶など、種々の磁性金属材料が使用可能である。
【０１６３】
その他、この発明の要旨を変えない範囲において、種々変形実施可能なことは勿論である。
【０１６４】
【発明の効果】
以上、詳述したようにこの発明によれば、各種の磁性薄膜デバイスの開発、実用化にともなって、素子特性の飛躍的な向上（高性能化）、さらなる小型化（薄型化）、および、製造コストの低減などを図ることが可能な分布定数素子を提供できる。
【図面の簡単な説明】
【図１】この発明の実施の第一の形態にかかる、マイクロストリップライン型の分布定数素子の基本構造を示す概略構成図。
【図２】同じく、マイクロストリップライン型の１／４波長変成器を構成した場合を例に示す概略図。
【図３】同じく、マイクロストリップライン型の終端短絡インダクタを構成した場合を例に示す概略図。
【図４】同じく、磁性層に高周波で高損失性となる磁性金属を用いて、マイクロストリップライン型のローパスフィルタを構成した場合を例に示す斜視図。
【図５】同じく、マイクロストリップライン型の分布定数素子を、磁界センサに適用した場合を例に示す斜視図。
【図６】この発明の実施の第二の形態にかかる、パラレルライン型の分布定数素子の基本構造を示す概略構成図。
【図７】同じく、パラレルライン型の１／４波長変成器を構成した場合を例に示す斜視図。
【図８】同じく、パラレルライン型の終端短絡インダクタを構成した場合を例に示す斜視図。
【図９】同じく、磁性層に高周波で高損失性となる磁性金属を用いて、パラレルライン型のローパスフィルタを構成した場合を例に示す斜視図。
【図１０】同じく、パラレルライン型のローパスフィルタにおける、導体ライン構造を示す概略構成図。
【図１１】同じく、パラレルライン型のローパスフィルタを例に示す特性図。
【図１２】同じく、パラレルライン型の分布定数素子を、磁界センサに適用した場合を例に示す斜視図。
【図１３】同じく、磁界センサを例に、磁性層の透磁率と終端電圧との関係を説明するために示す特性図。
【図１４】同じく、センサ回路の構成例を示す回路構成図。
【図１５】同じく、磁性層に用いたＣｏＺｒＮｂ系アモルファス磁性膜の、外部磁界と交流振幅透磁率との関係を説明するために示す特性図。
【図１６】同じく、磁界センサを例に、外部磁界と終端電圧との関係を説明するために示す特性図。
【図１７】この発明の実施の第三の形態にかかる、内部導体ライン型の分布定数素子の基本構造を示す概略構成図。
【図１８】同じく、内部導体ライン型の分布定数素子の線路を２端子対回路により概略的に示す回路構成図。
【図１９】同じく、内部導体ライン型の分布定数素子の構成例を示す斜視図。
【図２０】従来技術とその問題点を説明するために示す、ＤＣ−ＤＣコンバータ用磁性薄膜インダクタの概略図。
【図２１】同じく、従来の磁性薄膜トランスを概略的に示す構成図。
【図２２】同じく、従来の移動体通信機器用磁性薄膜インダクタを示す概略図。
【図２３】同じく、従来の高感度磁界センサを概略的に示す構成図。
【符号の説明】
１１…伝搬路（マイクロストリップライン型）
１１´…伝搬路（ローパスフィルタ）
１１’’…伝搬路（磁界センサ）
１２…磁性層
１３…誘電体層
１４…マイクロストリップライン
１５…下部接地導体
１６…絶縁性下地基板
１７…磁化容易軸
２１…伝搬路（パラレルライン型）
２１’ …伝搬路（ローパスフィルタ）
２１’’…伝搬路（磁界センサ）
２２…磁性層
２３，２６…誘電体層
２４…上部導体ライン
２５…下部接地導体
２７…絶縁性下地基板
２８…磁化容易軸
３１…伝搬路（内部導体ライン型）
３２…内部導体ライン
３３…誘電体層
３４…上部磁性層
３５…下部磁性層
３６…絶縁性下地基板
３７…開孔部
ＭＳ…線路（磁界センサ）
Ｃ…コンデンサ（直流阻止用）
Ｖｉ…交流定電圧源
ＲＬ …純抵抗（終端抵抗）
Ｒ…可変抵抗（直流バイアス電流調整用）
Ｌ…コイル（交流阻止用）
Ｅ…直流電源
【発明の属する技術分野】
この発明は、分布定数素子に関するもので、特に、スイッチング電源用インダクタ、ノイズフィルタ、携帯電話やＰＨＳ（Ｐｅｒｓｏｎａｌ Ｈａｎｄｙ−ｐｈｏｎｅ Ｓｙｓｔｅｍ ）を始めとする準マイクロ波帯の受動回路、あるいは、磁界センサとして利用される磁性薄膜デバイスに関するものである。
【０００２】
【従来の技術】
近年、ノート型パーソナルコンピュータ、携帯電話やＰＨＳ、および、電子手帳などに代表されるような携帯用電子機器は、その市場がワールドワイドに拡大している。これら電子機器の小型化、高性能化は、半導体集積回路の技術の進展に負うところが大きい。
【０００３】
周知のように、半導体集積回路の中には、トランジスタ、キャパシタ、抵抗などの素子が集積化され、その集積密度は年々高くなっており、集積回路のワンチップ化が急激に進んでいる。
【０００４】
しかしながら、インダクタンスやトランスといった磁気素子は、エネルギー蓄積やインピーダンス変換（整合）、フィルタリングなどの機能を達成するのに重要であるにもかかわらず、素子の小型化や薄型化が困難であり、集積回路の集積度を向上させる際の重大なネックとなっている。
【０００５】
これに対し、磁気素子を小型化、薄型化するための一つの方法として、半導体集積回路の形成プロセスと類似の工程で製造できる磁性薄膜デバイスが提案されている。磁性薄膜デバイスの進展については、たとえば、「マイクロ磁気デバイスの全て；白江公輔，他編、工業調査会、１９９２年初版発行」や、平成９年電気学会全国大会シンポジウム「マイクロ磁気工学の最近の進展」により、詳細にされている。
【０００６】
磁性薄膜デバイスの開発において、最初は、主として１〜数１０ＭＨｚを動作周波数とするスイッチング電源への応用が系統的に検討されていた。また、最近では、１〜２ＧＨｚを動作周波数とする移動体通信用インダクタンス素子（準マイクロ波帯インダクタ）の開発が活発化してきている。磁性薄膜デバイスのスイッチング電源への応用や準マイクロ波帯インダクタの開発に関しては、平成９年２月に開かれた、電気学会マグネティックス研究会でも発表されている。
【０００７】
図２０は、５ＭＨｚスイッチングＤＣ−ＤＣコンバータ用に開発された磁性薄膜インダクタの概略を示すものである。
【０００８】
このインダクタは、たとえば同図（ａ）に示すように、平面うず巻きパターンを有するコイル（長方形ダブルスパイラルコイル）１０１の上下を、層間絶縁膜１０２，１０２をそれぞれ介して、軟磁性薄膜１０３，１０３でサンドイッチした構造となっている。
【０００９】
このインダクタのＱ値（品質係数または性能係数（いわゆる、性能指数））は、たとえば同図（ｂ）に示すように、最高でも１０程度とさほど高くない。これは、上下の軟磁性薄膜１０３，１０３からそれぞれ漏れる高周波磁束によって生じるコイル１０１のうず電流損が大きいことが理由であると考えられている。
【００１０】
電源に応用する場合、Ｑ値はなるべく高いことが望ましいが、このような磁性薄膜インダクタのＱ値を向上させるための決定的な方法はまだないのが現状となっている。
【００１１】
図２１は、磁性薄膜トランスの試作例を概略的に示すものである。
【００１２】
このトランスは、たとえば同図（ａ），（ｂ）に示すように、１次側および２次側コイル２０１，２０２を、絶縁膜２０３を介して、磁性薄膜２０４の周りに交互に巻き付けるとともに、２次側コイル２０２の両端を、シリコン基板２０５上に形成されたショットキーバリアダイオード２０６ａ，２０６ｂを介して接続した構造となっている。
【００１３】
トランスの場合、コイルが２個以上必要なために構造が複雑であり、試作された例は少ない。また、コイル同士の磁束の結合が重要であるにもかかわらず、この点に関しての系統的な検討もほとんどなされてはいない。
【００１４】
トランスは、エネルギー変換に有用であることの他に、インピーダンス変換機能を有するために電子回路への応用が広範囲にわたるものの、まだ実用になるような磁性薄膜を使ったトランスの開発は発展途上の段階にある。
【００１５】
図２２は、移動体通信機器用の電力増幅器の入出力整合回路および電源チョーク用に開発が進められている、磁性薄膜インダクタの概略を示すものである。
【００１６】
従来、これらのインダクタは、ＭＭＩＣ（Ｍｏｎｏｌｉｔｈｉｃ Ｍｉｃｒｏｗａｖｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ ）の中で、空心スパイラルコイルを集中定数素子として使用してきたが、素子面積が大きく、製造コストの上昇を招く要因となっていた。
【００１７】
最近では、数ＧＨｚ帯用のインダクタにおいて、磁性薄膜を採用することで、素子面積を縮小しようとする試みが盛んになってきている。この磁性薄膜インダクタは、たとえば同図（ａ）に示すように、Ｔｉ／Ａｕ膜３０１の上下をコバルト系グラニュラー膜からなる磁性薄膜３０２，３０２でサンドイッチし、ＳｉＯＮ膜３０３を介して、シリコン基板３０４上に配設した構造となっている。
【００１８】
しかしながら、素子の解析／設計が確立されていないため、素子特性と構造の関係を寄生素子成分や高周波損失の増加などを考慮して検討することは困難で、開発も試行錯誤的となっているのが現状であり、今だ、実用化にはほど遠いのが実情である（同図（ｂ）参照）。
【００１９】
一方、移動体通信機器用の電力増幅器の入出力整合回路においては、１／４波長伝送線路変成器が用いられる場合もある。しかしながら、電磁波の伝搬路にアルミナなどの誘電体基板（比誘電率〜８、波長短縮率〜３）を用いる場合が多く、たとえば、１ＧＨｚ程度の１／４波長伝送線路変成器を構成しようとすると、その線路長は２５ｍｍ程度となる。この変成器の場合、ＭＭＩＣへの搭載を考慮すると、素子面積が大きいために、モノリシック化は困難である。
【００２０】
また、最近、外部磁界による透磁率の変化を利用した高感度磁界センサが提案されている（たとえば、Ｍ．Ｓｅｎｄａ ａｎｄ Ｙ．Ｋｏｓｈｉｍｏｔｏ；１９９７ ＩＮＴＥＲＭＡＧ Ｃｏｎｆｅｒｅｎｃｅ， ＧＰ−１８ ）。
【００２１】
図２３は、上記した高感度磁界センサの概略構成を示すものである。
【００２２】
この磁界センサは、たとえば同図（ａ），（ｂ）に示すように、導体ライン４０１を囲むようにして、軟磁性薄膜（ＮｉＦｅ）４０２と誘電体膜（ＳｉＯ２ ）４０３とを積層してなるマグネチック・コア４０４が設けられ、外部磁界による軟磁性薄膜４０２の透磁率の変化に比例するインピーダンスの変化を、導体ライン４０１の両端での電圧の変化として検出するように構成されている。
【００２３】
磁界センサの検出部は低インピーダンスであるため、高抵抗で終端した１／４波長線路４０５を接続することによってインピーダンス整合を図ると同時に、線路４０５の昇圧効果により、外部磁界の変化による電圧の変化を大きくできるメリットがある。
【００２４】
しかしながら、この磁界センサの場合、検出部は小型化できるものの、１／４波長線路４０５などを含んだ周辺回路は複雑であり、検出部に比べて大型であるためにセンサシステム全体としては小型化が困難であった。
【００２５】
以上、説明したように、磁気素子を小型化、薄型化する目的で開発が進められている磁性薄膜デバイスは、種々の分野への応用に際して、素子特性の飛躍的な向上（高性能化）、さらなる小型化（薄型化）、および、製造コストの低減など、多くの解決すべき問題がある。
【００２６】
【発明が解決しようとする課題】
上記したように、従来においては、磁性薄膜デバイスの開発、実用化は遅れており、また、素子特性の飛躍的な向上（高性能化）、さらなる小型化（薄型化）、および、製造コストの低減などが望まれていた。
【００２７】
そこで、この発明は、各種の磁性薄膜デバイスの開発、実用化にともなって、素子特性の飛躍的な向上（高性能化）、さらなる小型化（薄型化）、および、製造コストの低減などを図ることが可能な分布定数素子を提供することを目的としている。
【００２８】
【課題を解決するための手段】
本願発明の一態様によれば、軟磁性金属層の上下を誘電体層によって挟むように、前記軟磁性金属層および前記誘電体層を交互に積み重ねた、積層構造を有する電磁波の伝搬路と、前記伝搬路の上下にそれぞれ設けられた導体層とを具備したことを特徴とする分布定数素子が提供される。
【００２９】
また、本願発明の一態様によれば、絶縁性基板上に設けられた下部導体層と、この下部導体層上に設けられた、一軸性の磁気異方性を誘導してなる軟磁性金属層の上下を誘電体層によって挟むように、前記軟磁性金属層および前記誘電体層を交互に積み重ねた、積層構造を有する電磁波の伝搬路と、前記伝搬路上に設けられた、少なくとも長手方向を有する上部導体層とを具備し、前記軟磁性金属層の磁化容易軸が、前記上部導体層の長手方向に平行とされていることを特徴とするマイクロストリップライン型の分布定数素子が提供される。
【００３０】
さらに、本願発明の一態様によれば、絶縁性基板上に設けられた、少なくとも長手方向を有する下部導体層と、この下部導体層上に設けられた、一軸性の磁気異方性を誘導してなる軟磁性金属層の上下を誘電体層によって挟むように、前記軟磁性金属層および前記誘電体層を交互に積み重ねた、積層構造を有する電磁波の伝搬路と、前記伝搬路上に設けられた、前記下部導体層とほぼ同一形状を有する上部導体層とを具備し、前記軟磁性金属層の磁化容易軸が、前記上部導体層の長手方向に平行とされていることを特徴とするパラレルライン型の分布定数素子が提供される。
【００３５】
この発明の分布定数素子によれば、インダクタンス素子、キャパシタンス素子、抵抗素子などの集中定数素子を組み合わせて構成される各種の受動回路を、極めて小型に構成することが可能となる。
【００３６】
すなわち、分布定数（分布インダクタンス、分布容量、分布損失抵抗）による伝送線路を構成できるようになる。これにより、電磁波の伝搬路の波長（線路長）を短くすることが可能となるものである。
【００３７】
より具体的には、たとえば、数ＭＨｚから数ＧＨｚを動作周波数とする磁性薄膜デバイスを実現するに際して、低損失線路を構成した場合には、線路長を１／４波長に設定することにより、インピーダンス整合回路（変成器）を実現できる。
【００３８】
また、低損失線路の終端を短絡した場合には、線路長が１／４波長よりも十分に短い周波数帯域では、極めて高いＱ値を有するインダクタンス素子の実現が可能となる。
【００３９】
また、高周波によって線路を高損失性とした場合には、分布容量とあいまって、ローパスフィルタを実現できる。
【００４０】
さらには、軟磁性金属層の外部磁界に対する透磁率の変化を利用するようにした場合には、高抵抗で終端した１／４波長低損失線路の終端電圧は外部磁界により大きく変化するので、高感度の磁界センサを実現できる。
【００４１】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して説明する。
【００４２】
図１は、本発明の実施の第一の形態にかかる、マイクロストリップライン型の分布定数素子の基本構造を概略的に示すものである。
【００４３】
この分布定数素子は、たとえば、電磁波の伝搬路１１が磁性層（軟磁性金属層）１２の上下を誘電体層１３によってサンドイッチするように積み重ねた積層構造を有し、この伝搬路１１の上面にはマイクロストリップライン（上部導体ライン）１４が、また、伝搬路１１の下面には下部接地導体（下部導体ライン）１５が設けられるとともに、この下部接地導体１５を介して、絶縁性下地基板（絶縁性基板）１６上に取り付けられた構成となっている。
【００４４】
上記磁性層１２、上記誘電体層１３、および、上記下部接地導体１５は、たとえば、ｔＭ 、ｔＤ 、ｔＣ の厚さをそれぞれに有するとともに、ほぼ均一の幅で設けられている。
【００４５】
また、上記磁性層１２には、所定の方向に一軸性の磁気異方性が誘導されている。
【００４６】
上記マイクロストリップライン１４は、たとえば、上記下部接地導体１５と同じ厚さｔＣ を有し、かつ、その導体幅ｗが上記下部接地導体１５の幅よりも狭くなっている。
【００４７】
このマイクロストリップライン型の分布定数素子の場合、動作に磁性層１２と誘電体層１３とが寄与するので、アルミナなどの誘電体層のみで電磁波の伝搬路が構成されている従来の場合に比べて、伝搬路１１の波長が短くなる（波長短縮効果）。
【００４８】
したがって、１／４波長線路を使ってインピーダンス整合回路（変成器）を構成した場合には、素子の線路長が短くなるため、素子サイズの大幅な縮小化（小型化）が期待できる。
【００４９】
【表１】
【表２】
図２は、上記したマイクロストリップライン型の分布定数素子により、１／４波長変成器を構成した場合の例を示すものである。なお、同図（ａ）は１／４波長変成器の概略構成を示す斜視図、同図（ｂ）は同じく素子特性図である。
【００５２】
この１／４波長変成器は、たとえば、磁性層１２には零磁歪組成のＦｅＳｍＺｒ系アモルファス合金膜を、誘電体層１３にはＳｉＯ２ 膜を、マイクロストリップライン１４および下部接地導体１５にはそれぞれ導体材料としてのＡｕを、また、絶縁性下地基板１６にはＧａＡｓ基板を用い、１／４波長同調周波数が１．５ＧＨｚに設定されている。
【００５３】
上記磁性層１２は、たとえば、１層当たりの厚さｔＭ ＝０．２μｍ、高周波複素（比）透磁率の実部μＳ ’ ＝１００、全層数Ｎ＝５とされ、上記誘電体層１３は、たとえば、１層当たりの厚さｔＤ ＝０．２μｍ、比誘電率εＳ ＝４とされている。
【００５４】
上記ストリップライン１４は、たとえば同図（ａ）に示すように、略Ｗ字状のつづら折りパターン（つづら折り数が２）を有し、導体厚さｔＣ ＝４μｍ、ライン／スペースが６４／１００μｍとされている。
【００５５】
１．５ＧＨｚで１／４波長となる線路長は２２６０μｍであり、この線路長を実現するための素子サイズ（ストリップライン１４の長手方向の長さ）は約５６５μｍとされている。
【００５６】
また、磁性層１２には一軸性の磁気異方性を誘導してあり、その磁化容易軸１７はストリップライン１４の長手方向に平行とされている。これにより、高周波特性の良好な回転磁化過程が利用できる。
【００５７】
つづら折りパターンの折り返し部分（ストリップライン１４の短手方向）は、磁化容易軸１７の方向に磁界が発生するので、高周波では磁性層１２の寄与がほとんど期待できない。この部分での特性インピーダンスおよび伝搬定数は、回転磁化領域のそれとは異なるが、線路長が短いため、全体の諸特性に与える影響は少ない。
【００５８】
たとえば、この１／４波長変成器を、２０ΩのインピーダンスＺＬ で終端させた場合、同図（ｂ）に示すように、１．５ＧＨｚでの入力インピーダンスＺｉは約５０Ωとなっており、５０Ω系にインピーダンス整合させることができる。
【００５９】
このような構成のマイクロストリップライン型１／４波長変成器を、たとえば、１．５ＧＨｚ移動体通信用パワーアンプ（ＧａＡｓ−ＭＥＳ−ＦＥＴ）の入力整合回路に利用した場合、結果として正常な動作が確認できた。
【００６０】
この１／４波長変成器によれば、従来は集中定数素子であるインダクタとキャパシタとで構成されていた整合回路が大幅に簡略化されるとともに、整合回路の占める実装面積が１／３以下になった。
【００６１】
なお、１／４波長変成器を構成する際、磁性層１２の使用上限周波数を決定する自然共鳴周波数は、１／４波長の同調周波数（１．５ＧＨｚ）よりも高い必要があり、この場合の自然共鳴周波数は２．８ＧＨｚであった。
【００６２】
図３は、上記したマイクロストリップライン型の分布定数素子により、終端短絡インダクタを構成した場合の例を示すものである。なお、同図（ａ）は終端短絡インダクタの概略構成を示す斜視図、同図（ｂ）は同じく素子特性図である。
【００６３】
このインダクタは、たとえば、上記した１／４波長変成器の場合とほぼ同様に、磁性層１２には零磁歪組成のＦｅＳｍＺｒ系アモルファス合金膜を、誘電体層１３にはＳｉＯ２ 膜を、マイクロストリップライン１４および下部接地導体１５にはそれぞれ導体材料としてのＡｕを、また、絶縁性下地基板１６にはＧａＡｓ基板を用いて構成されている。
【００６４】
同様に、上記磁性層１２は、たとえば、ｔＭ ＝０．２μｍ、μＳ ’ ＝１００、Ｎ＝５とされ、上記誘電体層１３は、たとえば、ｔＤ ＝０．２μｍ、εＳ ＝４とされている。
【００６５】
一方、上記ストリップライン１４は、たとえば同図（ａ）に示すように、略Ｕ字状のつづら折りパターン（つづら折り数が１）を有し、ｔＣ ＝４μｍ、ライン／スペースが５０／１００μｍとされている。また、素子サイズ（ストリップライン１４の長手方向の長さ）は約５００μｍとされている。
【００６６】
また、磁性層１２には一軸性の磁気異方性を誘導してあり、その磁化容易軸１７はストリップライン１４の長手方向に平行とされている。
【００６７】
たとえば、この終端短絡インダクタの、等価直列インダクタンスＬＳ および性能指数Ｑの周波数特性を測定した結果、同図（ｂ）に示すように、１．５ＧＨｚでの等価直列インダクタンスＬＳ は約４ｎＨ、性能指数Ｑは約１０であった。
【００６８】
このような構成のマイクロストリップライン型終端短絡インダクタを、たとえば、１．５ＧＨｚ移動体通信用ＧａＡｓ−ＭＥＳ−ＦＥＴの電源ラインチョークとして利用した場合、結果として正常な動作が確認できた。
【００６９】
この終端短絡インダクタによれば、従来とほぼ同等の性能指数（Ｑ値）を確保しつつ、構成を大幅に簡略化でき、ＭＭＩＣへの搭載を考慮した場合においても、モノリシック化にとって有利である。
【００７０】
特に、この場合の終端短絡インダクタは、上記した１／４波長変成器と、ストリップライン１４の幅とパターン形状が異なるのみで、他の構成は同一であるため、同一基板１６上に終端短絡インダクタと１／４波長変成器とを同時に一括して製造することが可能である。
【００７１】
図４は、マイクロストリップライン型の分布定数素子において、磁性層に高周波で高損失性となる磁性金属を用いて、ローパスフィルタを構成した場合の例を示すものである。
【００７２】
このローパスフィルタは、たとえば、磁性層１２にＦｅＣｏＢＣ系アモルファス膜を、誘電体層１３にＡｌＮ膜を用いて、電磁波の伝搬路１１´が構成されてなるとともに、マイクロストリップライン１４および下部接地導体１５にはそれぞれＣｕ（２０μｍ）／Ｃｒ（０．１μｍ）が、また、絶縁性下地基板１６にはＳｉ基板が用いられている。
【００７３】
上記磁性層１２は、たとえば、ｔＭ ＝６μｍ、μＳ ’ ＝１１００、Ｎ＝１とされ、上記誘電体層１３は、たとえば、ｔＤ ＝０．１μｍ、εＳ ＝８とされている。
【００７４】
上記ストリップライン１４は、たとえば、略Ｗ字状のつづら折りパターン（つづら折り数が２）を有し、ｔＣ ＝２０μｍ、ライン／スペースが５００／５００μｍとされている。また、素子サイズ（ストリップライン１４の長手方向の長さ）は約４５００μｍとされている。
【００７５】
また、磁性層１２には一軸性の磁気異方性を誘導してあり、その磁化容易軸１７はストリップライン１４の長手方向に平行とされている。
【００７６】
図５は、マイクロストリップライン型の分布定数素子を、磁界センサに適用した場合の例を示すものである。
【００７７】
この磁界センサは、たとえば、磁性層１２にＣｏＺｒＮｂ系アモルファス磁性膜を、誘電体層１３にＳｉＯ２ 膜を用いて、電磁波の伝搬路１１’’が構成されてなるとともに、マイクロストリップライン１４および下部接地導体１５にはそれぞれＣｕ（５μｍ）／Ｃｒ（０．１μｍ）を、また、絶縁性下地基板１６にはＳｉ基板を用い、外部磁界Ｈｅｘが０の場合の１／４波長同調周波数が３９ＭＨｚに設定されている。
【００７８】
上記磁性層１２は、たとえば、ｔＭ ＝０．５μｍ、μＳ ’ ＝２０００、Ｎ＝２とされ、上記誘電体層１３は、たとえば、ｔＤ ＝０．０５μｍ、εＳ ＝４とされている。
【００７９】
上記ストリップライン１４は、たとえば、つづら折り数が４とされたつづら折りパターンを有し、ｔＣ ＝５μｍ、ライン／スペースが３０／１００μｍとされている。また、素子サイズ（ストリップライン１４の長手方向の長さ）は約１０００μｍとされている。
【００８０】
また、磁性層１２には一軸性の磁気異方性を誘導してあり、その磁化容易軸１７はストリップライン１４の長手方向に平行とされている。
【００８１】
このような構成の磁界センサによれば、磁界センサを含んで、その周辺回路の構成を簡素化できるようになるため、センサシステム全体としての小型化が容易に可能となる。
【００８２】
図６は、本発明の実施の第二の形態にかかる、パラレルライン型の分布定数素子の基本構造を概略的に示すものである。
【００８３】
この分布定数素子は、たとえば、電磁波の伝搬路２１が磁性層（軟磁性金属層）２２の上下を誘電体層２３によってサンドイッチするように積み重ねた積層構造を有し、この伝搬路２１の上面には上部導体ライン２４が、また、伝搬路２１の下面には上部導体ライン２４と略同一幅（導体幅ｗ）で、かつ、略同一形状を有する下部接地導体（下部導体ライン）２５が設けられるとともに、この下部接地導体２５および誘電体層２６を介して、絶縁性下地基板２７上に取り付けられた構成となっている。
【００８４】
上記磁性層２２、および、上記誘電体層２３は、たとえば、上記したマイクロストリップライン型の分布定数素子の場合と同様に、それぞれ、ｔＭ 、ｔＤ の厚さを有するとともに、ほぼ均一の幅で設けられている。
【００８５】
また、上記磁性層２２には、所定の方向に一軸性の磁気異方性が誘導されている。
【００８６】
さらに、上記上部導体ライン２４、上記下部接地導体２５、および、上記誘電体層２６は、たとえば、ｔＣ の厚さをそれぞれに有して設けられている。
【００８７】
【表３】
このようなパラレルライン型の分布定数素子により、１／４波長変成器または終端短絡インダクタなどを構成した場合においても、上述のマイクロストリップライン型の分布定数素子により構成した場合とほぼ同様の効果が期待できる。
【００８９】
図７は、上記したパラレルライン型の分布定数素子により、１／４波長変成器を構成した場合の例を示すものである。なお、ここでは、パラレルライン型の１／４波長変成器を、上述のマイクロストリップライン型の１／４波長変成器（図２参照）と同一仕様により構成した場合について説明する。
【００９０】
すなわち、このパラレルライン型の１／４波長変成器は、たとえば、磁性層２２には零磁歪組成のＦｅＳｍＺｒ系アモルファス合金膜を、誘電体層２３，２６にはＳｉＯ２ 膜を、上部導体ライン２４および下部接地導体２５にはそれぞれ導体材料としてのＡｕを、また、絶縁性下地基板２７にはＧａＡｓ基板を用い、１／４波長同調周波数が１．５ＧＨｚに設定されている。
【００９１】
上記磁性層２２は、たとえば、ｔＭ ＝０．２μｍ、μＳ ’ ＝１００、Ｎ＝５とされ、上記誘電体層２３は、たとえば、ｔＤ ＝０．２μｍ、εＳ ＝４とされている。
【００９２】
上記上部導体ライン２４および上記下部接地導体２５は、たとえば、略Ｗ字状のつづら折りパターン（つづら折り数が２）をそれぞれに有し、ｔＣ ＝４μｍ、ライン／スペースが６４／１００μｍとされている。
【００９３】
なお、上記下部接地導体２５は、たとえば、その端部（端子部）がそれぞれ外部との接続のために、素子の前面に引き出されている。
【００９４】
１．５ＧＨｚで１／４波長となる線路長は２２６０μｍであり、この線路長を実現するための素子サイズ（上部導体ライン２４の長手方向の長さ）は約５６５μｍとされている。
【００９５】
また、磁性層２２には一軸性の磁気異方性を誘導してあり、その磁化容易軸２８は上部導体ライン２４の長手方向に平行とされている。
【００９６】
このように、パラレルライン型の分布定数素子により１／４波長変成器を構成した場合においても、上述のマイクロストリップライン型の１／４波長変成器の場合とほぼ同一の諸特性が確認できた。
【００９７】
図８は、上記したパラレルライン型の分布定数素子により、終端短絡インダクタを構成した場合の例を示すものである。なお、ここでは、パラレルライン型の終端短絡インダクタを、上述のマイクロストリップライン型の終端短絡インダクタ（図３参照）と同一仕様により構成した場合について説明する。
【００９８】
すなわち、このパラレルライン型の終端短絡インダクタは、たとえば、上述した１／４波長変成器の場合とほぼ同様に、磁性層２２には零磁歪組成のＦｅＳｍＺｒ系アモルファス合金膜を、誘電体層２３，２６にはＳｉＯ２ 膜を、上部導体ライン２４および下部接地導体２５にはそれぞれ導体材料としてのＡｕを、また、絶縁性下地基板２７にはＧａＡｓ基板を用いて構成されている。
【００９９】
同様に、上記磁性層２２は、たとえば、ｔＭ ＝０．２μｍ、μＳ ’ ＝１００、Ｎ＝５とされ、上記誘電体層２３は、たとえば、ｔＤ ＝０．２μｍ、εＳ ＝４とされている。
【０１００】
上記上部導体ライン２４および上記下部接地導体２５は、たとえば、略Ｕ字状のつづら折りパターン（つづら折り数が１）をそれぞれに有し、ｔＣ ＝４μｍ、ライン／スペースが５０／１００μｍとされている。また、素子サイズ（上部導体ライン２４の長手方向の長さ）は約５００μｍとされている。
【０１０１】
なお、上記下部接地導体２５は、たとえば、その端部（端子部）がそれぞれ外部との接続のために、素子の前面に引き出されている。
【０１０２】
さらに、磁性層２２には一軸性の磁気異方性を誘導してあり、その磁化容易軸２８は上部導体ライン２４の長手方向に平行とされている。
【０１０３】
このように、パラレルライン型の分布定数素子により終端短絡インダクタを構成した場合においても、上述のマイクロストリップライン型の終端短絡インダクタの場合とほぼ同一の諸特性が確認できた。
【０１０４】
なお、上記した構成のパラレルライン型の分布定数素子においては、１／４波長変成器および終端短絡インダクタに限らず、たとえば、上述のマイクロストリップライン型の分布定数素子と同様に、ローパスフィルタや磁界センサを構成することも可能である。
【０１０５】
ところで、本発明によるパラレルライン型の素子の場合、内部に磁性層を有するため、隣接する導体ライン同士の磁束結合が密になる。特に、導体パターンがつづら折りパターンの場合には、隣接する導体ラインの相互インダクタンスＭが負であるため、単位長さ当たりのインダクタンスＬが低下する。そのため、波長短縮効果が阻害され、素子サイズの大幅な小型化はあまり期待できない。
【０１０６】
そこで、隣接する全ての導体ライン間の相互インダクタンスＭが正となるような導体ライン構造について、以下に説明する。
【０１０７】
図９は、パラレルライン型の分布定数素子において、磁性層に高周波で高損失性となる磁性金属を用いて、ローパスフィルタを構成した場合の例を示すものである。
【０１０８】
このローパスフィルタの構造は、上記したマイクロストリップライン型のローパスフィルタ（図４参照）と基本的には同一である。すなわち、このパラレルライン型のローパスフィルタは、たとえば、磁性層２２にＦｅＣｏＢＣ系アモルファス膜を、誘電体層２３にＡｌＮ膜を用いて、電磁波の伝搬路２１´が構成されてなるとともに、上部導体ライン２４および下部接地導体２５にはそれぞれＣｕ（２０μｍ）／Ｃｒ（０．１μｍ）が、また、誘電体層２６にはＡｌＮが、さらに、絶縁性下地基板２７にはＳｉ基板が用いられている。
【０１０９】
上記磁性層２２は、たとえば、ｔＭ ＝６μｍ、μＳ ’ ＝１１００、Ｎ＝１とされ、上記誘電体層２３は、たとえば、ｔＤ ＝０．１μｍ、εＳ ＝８とされている。
【０１１０】
上記上部導体ライン２４および上記下部接地導体２５は、たとえば、略Ｉ字状の複数の直線パターン（パターン数が４）をそれぞれに有し、ｔＣ ＝２０μｍ、ライン／スペースが５００／５００μｍとされている。また、素子サイズ（上部導体ライン２４の長手方向の長さ）は約４５００μｍとされている。
【０１１１】
さらに、上記上部導体ライン２４および上記下部接地導体２５は、それぞれに流れる電流が全て同じ向きになるように、互いの各パターンが略らせん状（詳細については後述する）に接続されている。
【０１１２】
なお、上記下部接地導体２５は、たとえば、その端部（端子部）がそれぞれ外部との接続のために、素子の前面に引き出されている。
【０１１３】
また、磁性層２２には一軸性の磁気異方性を誘導してあり、その磁化容易軸２８は上記上部導体ライン２４の長手方向に平行とされている。
【０１１４】
図１０は、上記したパラレルライン型のローパスフィルタにおける、上部導体ライン２４および下部接地導体２５の構造（導体ライン構造）を概略的に示すものである。なお、同図（ａ）は要部の斜視図であり、同図（ｂ）は同じく要部の側面図である。
【０１１５】
たとえば、上部導体ライン２４および下部接地導体２５は、上部導体ライン２４および下部接地導体２５をそれぞれ流れる電流の向きが全て同じになるように、隣り合う、上部導体ライン２４の各パターンの一端と下部接地導体２５の各パターンの一端、並びに、下部接地導体２５の各パターンの他端と上部導体ライン２４の各パターンの他端が、互いに略らせん状になるように接続されている。
【０１１６】
この場合、隣接する全ての導体ライン間の相互インダクタンスＭが正となるため、上記マイクロストリップライン型のローパスフィルタとほぼ同一の特性を得るのに必要な総線路長は、つづら折りパターンの場合の約２／３となって、素子の大幅な小型化が可能となる。
【０１１７】
図１１は、上記した構成のパラレルライン型のローパスフィルタに負荷（ＺＬ ）を接続して、入出力電圧ゲインＧｖ、位相φ、および、入力インピーダンスＺｉを測定した際の結果を示すものである。なお、同図（ａ）は負荷に２０Ωの純抵抗を用いた場合の例であり、同図（ｂ）は同じく１０Ωの場合の例である。
【０１１８】
２０Ωの純抵抗を有する負荷を接続した場合、つまり、２０Ωで終端させた場合には、７ＭＨｚ付近で線路長が１／４波長になることと、特性インピーダンスＺｉが１０Ω程度と低いために、信号が昇圧される。しかし、１０ＭＨｚ以上の高周波の帯域では、信号の減衰量が大きく、ローパスフィルタとして正常に機能していることが分かる。
【０１１９】
一方、１０Ωの純抵抗を有する負荷を接続した場合、つまり、１０Ωで終端させた場合には、１０ＭＨｚ以上の高周波の帯域では、負荷の大きさに関係なく、大きな信号減衰量を得ることができるのが見て取れる。
【０１２０】
このような構成のパラレルライン型のローパスフィルタを、たとえば、動作周波数を１００ＫＨｚ、入力電圧を５Ｖ、出力電圧を７．２Ｖ、出力電流を０．５Ａとする、矩形波スイッチング電源の出力ノイズフィルタに適用した場合、出力コンデンサでは除去できなかったスパイク状のノイズを劇的に低減することが可能となる。
【０１２１】
すなわち、通常の出力コンデンサの自己共振周波数は１ＭＨｚ程度であり、コンデンサ単独では、数１０ＭＨｚから１００ＭＨｚの周波数成分をもつスパイクノイズを除去できない。
【０１２２】
これに対し、上記した構成のパラレルライン型のローパスフィルタを電源の出力側に接続した場合においては、たとえば、２Ｖ程度のスパイクノイズを５０ｍＶ以下にまで低減でき、十分に小さな挿入損失（効率の低下はわずか０．５％程度）のもとで、スパイクノイズのみを効果的に除去することができた。
【０１２３】
図１２は、パラレルライン型の分布定数素子を、磁界センサに適用した場合の例を示すものである。
【０１２４】
この磁界センサの構造は、上記したマイクロストリップライン型の磁界センサ（図５参照）と基本的には同一であり、しかも、導体ライン構造が上記パラレルライン型のローパスフィルタ（図９参照）と同様な構成となっている。
【０１２５】
すなわち、このパラレルライン型の磁界センサは、たとえば、磁性層２２にＣｏＺｒＮｂ系アモルファス磁性膜を、誘電体層２３にＳｉＯ２ 膜を用いて、電磁波の伝搬路２１’’が構成されてなるとともに、上部導体ライン２４および下部接地導体２５にはそれぞれＣｕ（５μｍ）／Ｃｒ（０．１μｍ）を、また、誘電体層２６にはＳｉＯ２ 膜を、さらに、絶縁性下地基板２７にはＳｉ基板を用い、外部磁界Ｈｅｘが０の場合の１／４波長同調周波数が３９ＭＨｚに設定されている。
【０１２６】
上記磁性層２２は、たとえば、ｔＭ ＝０．５μｍ、μＳ ’ ＝２０００、Ｎ＝２とされ、上記誘電体層２３は、たとえば、ｔＤ ＝０．０５μｍ、εＳ ＝４とされている。
【０１２７】
上記上部導体ライン２４および上記下部接地導体２５は、たとえば、略Ｉ字状の複数の直線パターン（パターン数が８）をそれぞれに有し、ｔＣ ＝５μｍ、ライン／スペースが３０／１００μｍとされている。また、素子サイズ（上部導体ライン２４の長手方向の長さ）は約１０００μｍとされている。
【０１２８】
そして、上記上部導体ライン２４および上記下部接地導体２５は、図１０に示したように、それぞれに流れる電流が全て同じ向き（隣接する全ての導体ライン間の相互インダクタンスＭが正）になるように、略らせん状に接続されている。
【０１２９】
なお、上記下部接地導体２５は、たとえば、その端部（端子部）がそれぞれ外部との接続のために、素子の前面に引き出されている。
【０１３０】
また、磁性層２２には一軸性の磁気異方性を誘導してあり、その磁化容易軸２８は上部導体ライン２４の長手方向に平行とされている。
【０１３１】
図１３は、上記したパラレルライン型の磁界センサにおける、磁性層２２の透磁率と終端電圧（入出力電圧ゲイン）との関係を示すものである。
【０１３２】
同図において、破線は透磁率が外部磁界Ｈｅｘ＝０の場合を示しており、この時、磁界センサは１／４波長変成器となるため、たとえば、２ＫΩで終端させた場合には２０ｄＢもの昇圧ゲインが得られる。
【０１３３】
また、外部磁界Ｈｅｘの増加によって透磁率が低下すると、線路の特性インピーダンスおよび波長が変化し、終端電圧は低下していく。
【０１３４】
図１４は、上記した構成の磁界センサを実際に動作させるための、センサ回路（センサシステム全体）の概略構成を示すものである。
【０１３５】
この場合のセンサ回路は、たとえば、線路（磁界センサ）ＭＳの入力端に、直流阻止用のコンデンサ（３９ＭＨｚでのインピーダンスが十分に低い）Ｃを介して、３９ＭＨｚの交流定電圧源Ｖｉが接続されるとともに、２ＫΩの純抵抗（終端抵抗）ＲＬ を介して終端されている。
【０１３６】
また、線路ＭＳの上記入力端には、直流バイアス電流調整用の可変抵抗Ｒおよび交流阻止用のコイル（３９ＭＨｚでのインピーダンスが十分に高い）Ｌを介して、磁性層２２に適当な直流バイアス磁界を加えるための直流電源Ｅが接続されている。
【０１３７】
図１５は、磁性層２２に用いたＣｏＺｒＮｂ系アモルファス磁性膜の、外部磁界Ｈｅｘと交流振幅透磁率との関係を示すものである。
【０１３８】
磁性層２２は、５Ｏｅの磁界（一軸磁気異方性の異方性磁界に相当）付近で透磁率が大きく変化する。このため、上記したセンサ回路（図１４参照）の場合、直流電源Ｅからの直流バイアス電流によって磁性層２２に加える直流バイアス磁界を５Ｏｅ程度に設定すれば良い。
【０１３９】
実際には、外部磁界Ｈｅｘおよび終端電圧が線形である必要もあり、線形性も考慮して、適宜、直流バイアス電流は調整される。
【０１４０】
図１６は、上記した構成の磁界センサの、外部磁界Ｈｅｘと終端電圧との関係を示すものである。なお、ここでは、３９ＭＨｚの交流定電圧源Ｖｉの出力電圧を１００ｍＶＲＭＳ 、直流電源Ｅからの直流バイアス電流を１２ｍＡに設定した場合を例に示している。
【０１４１】
同図より、外部磁界Ｈｅｘおよび終端電圧Ｖｏは、ほぼ線形の関係にあることが分かる。また、この場合の磁界感度は、約０．７７Ｖ／Ｏｅであった。
【０１４２】
このような構成の磁界センサによれば、磁界センサを含んで、その周辺回路の構成を簡素化できるようになるため、センサシステム全体としての小型化が容易に可能となる。
【０１４３】
なお、外部磁界Ｈｅｘの加わる方向としては、図１２に示した磁界Ｈｅｘの向き以外に、磁性層２２の磁化容易軸２８に平行な場合も、磁界の検出が可能である。
【０１４４】
図１７は、本発明の実施の第三の形態にかかる、内部導体ライン型の分布定数素子の基本構造を概略的に示すものである。
【０１４５】
この分布定数素子は、たとえば、電磁波の伝搬路３１が内部導体ライン（導体層）３２の周囲を誘電体層３３によって覆うような構造を有し、この伝搬路３１の上面には上部磁性層（上部軟磁性金属層）３４が、また、伝搬路３１の下面には下部磁性層（下部軟磁性金属層）３５が設けられるとともに、この下部磁性層３５を介して、絶縁性下地基板３６上に取り付けられた構成となっている。
【０１４６】
上記上部磁性層３４および上記下部磁性層３５は、たとえば、上記したマイクロストリップライン型または上記したパラレルライン型の分布定数素子の場合と同様に、それぞれ、ｔＭ の厚さを有するとともに、ほぼ均一の幅で設けられている。
【０１４７】
また、上記上部磁性層３４および上記下部磁性層３５は、互いに電気的に接地されて、三端子素子を構成するようになっている。
【０１４８】
なお、上記上部磁性層３４および上記下部磁性層３５には、必要に応じて、所定の方向に一軸性の磁気異方性が誘導されるようになっている。
【０１４９】
上記内部導体ライン３２は、たとえば、ｔＣ の厚さを有するとともに、上記上部磁性層３４、上記下部磁性層３５、および、上記誘電体層３３の幅よりも狭い、導体幅ｗを有して設けられている。
【０１５０】
また、上記内部導体ライン３２は、たとえば、上記上部磁性層３４および上記下部磁性層３５間の、ほぼ中間部に位置するように設けられている。
【０１５１】
【表４】
また、この内部導体ライン型の分布定数素子の線路は、図１８に示すように、２端子対回路として解析できる。
【０１５３】
【表５】
このような、内部導体ライン３２の外側に、電気的に接地される磁性層３４，３５を配した構成の、内部導体ライン型の分布定数素子によっても、同様に、１／４波長変成器、終端短絡インダクタ、ローパスフィルタ、および、磁界センサへの応用が期待される。
【０１５５】
しかし、この内部導体ライン型の分布定数素子の場合、内部導体ライン３２への垂直磁束の鎖交によるうず電流の発生、および、うず電流の遮蔽効果によるインダクタンスの高周波での低下が避けられず、高い周波数での適用には向いていない。
【０１５６】
その一方で、分布インダクタンスを大きくできる利点があるため、低周波用として利用する場合においては、特に、有用である。
【０１５７】
図１９は、上記した内部導体ライン型の分布定数素子により、１／４波長変成器を構成した場合の例を示すものである。なお、同図（ａ）は内部導体ライン３２をつづら折りパターンとした場合の例であり、同図（ｂ）は同じくスパイラルパターンとした場合の例である。
【０１５８】
特に、内部導体ライン３２をスパイラルパターンとした場合には、電気的な接続を可能とするために、上部磁性層３４、および、上記上部磁性層３４側の誘電体層３３に開孔部３７を設け、この開孔部３７を介して、上記スパイラルパターンの一端を外部に露出させるようにすれば良い。
【０１５９】
以上、本発明にかかる分布定数素子の種々の構成について述べたが、導体ラインのパターン形状については、つづら折りパターンなどに限定されるものではない。
【０１６０】
しかしながら、マイクロストリップライン型およびパラレルライン型の分布定数素子については、導体ラインの導体幅（ｗ）に対して、上下の導体ライン間の距離（係数ｄ’ ）は十分に小さく、具体的にはｗ／ｄ’ ≧５、より好ましくはｗ／ｄ’ ≧１０程度に設定した方が良好な特性が得られる。
【０１６１】
また、磁性層は、マイクロストリップライン型およびパラレルライン型の分布定数素子の場合は分布容量の電極として作用する。また、内部導体ライン型の分布定数素子の場合は接地層として作用するので、抵抗率は低い方が良い。
【０１６２】
しかしながら、数１００μΩ・ｃｍ程度までならば、抵抗率は高くても大きな問題はなく、結晶質、アモルファス、微結晶など、種々の磁性金属材料が使用可能である。
【０１６３】
その他、この発明の要旨を変えない範囲において、種々変形実施可能なことは勿論である。
【０１６４】
【発明の効果】
以上、詳述したようにこの発明によれば、各種の磁性薄膜デバイスの開発、実用化にともなって、素子特性の飛躍的な向上（高性能化）、さらなる小型化（薄型化）、および、製造コストの低減などを図ることが可能な分布定数素子を提供できる。
【図面の簡単な説明】
【図１】この発明の実施の第一の形態にかかる、マイクロストリップライン型の分布定数素子の基本構造を示す概略構成図。
【図２】同じく、マイクロストリップライン型の１／４波長変成器を構成した場合を例に示す概略図。
【図３】同じく、マイクロストリップライン型の終端短絡インダクタを構成した場合を例に示す概略図。
【図４】同じく、磁性層に高周波で高損失性となる磁性金属を用いて、マイクロストリップライン型のローパスフィルタを構成した場合を例に示す斜視図。
【図５】同じく、マイクロストリップライン型の分布定数素子を、磁界センサに適用した場合を例に示す斜視図。
【図６】この発明の実施の第二の形態にかかる、パラレルライン型の分布定数素子の基本構造を示す概略構成図。
【図７】同じく、パラレルライン型の１／４波長変成器を構成した場合を例に示す斜視図。
【図８】同じく、パラレルライン型の終端短絡インダクタを構成した場合を例に示す斜視図。
【図９】同じく、磁性層に高周波で高損失性となる磁性金属を用いて、パラレルライン型のローパスフィルタを構成した場合を例に示す斜視図。
【図１０】同じく、パラレルライン型のローパスフィルタにおける、導体ライン構造を示す概略構成図。
【図１１】同じく、パラレルライン型のローパスフィルタを例に示す特性図。
【図１２】同じく、パラレルライン型の分布定数素子を、磁界センサに適用した場合を例に示す斜視図。
【図１３】同じく、磁界センサを例に、磁性層の透磁率と終端電圧との関係を説明するために示す特性図。
【図１４】同じく、センサ回路の構成例を示す回路構成図。
【図１５】同じく、磁性層に用いたＣｏＺｒＮｂ系アモルファス磁性膜の、外部磁界と交流振幅透磁率との関係を説明するために示す特性図。
【図１６】同じく、磁界センサを例に、外部磁界と終端電圧との関係を説明するために示す特性図。
【図１７】この発明の実施の第三の形態にかかる、内部導体ライン型の分布定数素子の基本構造を示す概略構成図。
【図１８】同じく、内部導体ライン型の分布定数素子の線路を２端子対回路により概略的に示す回路構成図。
【図１９】同じく、内部導体ライン型の分布定数素子の構成例を示す斜視図。
【図２０】従来技術とその問題点を説明するために示す、ＤＣ−ＤＣコンバータ用磁性薄膜インダクタの概略図。
【図２１】同じく、従来の磁性薄膜トランスを概略的に示す構成図。
【図２２】同じく、従来の移動体通信機器用磁性薄膜インダクタを示す概略図。
【図２３】同じく、従来の高感度磁界センサを概略的に示す構成図。
【符号の説明】
１１…伝搬路（マイクロストリップライン型）
１１´…伝搬路（ローパスフィルタ）
１１’’…伝搬路（磁界センサ）
１２…磁性層
１３…誘電体層
１４…マイクロストリップライン
１５…下部接地導体
１６…絶縁性下地基板
１７…磁化容易軸
２１…伝搬路（パラレルライン型）
２１’ …伝搬路（ローパスフィルタ）
２１’’…伝搬路（磁界センサ）
２２…磁性層
２３，２６…誘電体層
２４…上部導体ライン
２５…下部接地導体
２７…絶縁性下地基板
２８…磁化容易軸
３１…伝搬路（内部導体ライン型）
３２…内部導体ライン
３３…誘電体層
３４…上部磁性層
３５…下部磁性層
３６…絶縁性下地基板
３７…開孔部
ＭＳ…線路（磁界センサ）
Ｃ…コンデンサ（直流阻止用）
Ｖｉ…交流定電圧源
ＲＬ …純抵抗（終端抵抗）
Ｒ…可変抵抗（直流バイアス電流調整用）
Ｌ…コイル（交流阻止用）
Ｅ…直流電源
Claims (20)
- 軟磁性金属層の上下を誘電体層によって挟むように、前記軟磁性金属層および前記誘電体層を交互に積み重ねた、積層構造を有する電磁波の伝搬路と、
前記伝搬路の上下にそれぞれ設けられた導体層と
を具備したことを特徴とする分布定数素子。 - 前記軟磁性金属層は、一軸性の磁気異方性が誘導されてなることを特徴とする請求項１に記載の分布定数素子。
- 前記導体層のうち、少なくとも前記伝搬路の上面に設けられる導体層は、つづら折り形状を有することを特徴とする請求項１に記載の分布定数素子。
- 前記導体層は、ほぼ同一のつづら折り形状を有することを特徴とする請求項１に記載の分布定数素子。
- 前記導体層は、複数の直線パターン形状をそれぞれに有し、各導体層をそれぞれ流れる電流の向きが全て同じになるように相互に接続されていることを特徴とする請求項１に記載の分布定数素子。
- 前記導体層は、各パターンの相互が略らせん状に接続されていることを特徴とする請求項５に記載の分布定数素子。
- 絶縁性基板上に設けられた下部導体層と、
この下部導体層上に設けられた、一軸性の磁気異方性を誘導してなる軟磁性金属層の上下を誘電体層によって挟むように、前記軟磁性金属層および前記誘電体層を交互に積み重ねた、積層構造を有する電磁波の伝搬路と、
前記伝搬路上に設けられた、少なくとも長手方向を有する上部導体層と
を具備し、
前記軟磁性金属層の磁化容易軸が、前記上部導体層の長手方向に平行とされていることを特徴とするマイクロストリップライン型の分布定数素子。 - 前記上部導体層は、つづら折り形状を有することを特徴とする請求項７に記載のマイクロストリップライン型の分布定数素子。
- 線路長が電磁波の波長の略１／４とされて、伝送線路型変成器を構成することを特徴とする請求項７に記載のマイクロストリップライン型の分布定数素子。
- 高抵抗で終端するとともに、外部磁界による前記軟磁性金属層の透磁率の変化を終端電圧の振幅の変化として検出する磁界センサを構成することを特徴とする請求項９に記載のマイクロストリップライン型の分布定数素子。
- 線路長が電磁波の波長の１／４の長さよりも十分に短く、かつ、前記上部導体層の一端が前記下部導体層に電気的に接続されて、伝送線路型インダクタンス素子を構成することを特徴とする請求項７に記載のマイクロストリップライン型の分布定数素子。
- 前記軟磁性金属層に高周波で高損失性となる磁性金属を用いて、ローパスフィルタを構成することを特徴とする請求項７に記載のマイクロストリップライン型の分布定数素子。
- 絶縁性基板上に設けられた、少なくとも長手方向を有する下部導体層と、
この下部導体層上に設けられた、一軸性の磁気異方性を誘導してなる軟磁性金属層の上下を誘電体層によって挟むように、前記軟磁性金属層および前記誘電体層を交互に積み重ねた、積層構造を有する電磁波の伝搬路と、
前記伝搬路上に設けられた、前記下部導体層とほぼ同一形状を有する上部導体層と
を具備し、
前記軟磁性金属層の磁化容易軸が、前記上部導体層の長手方向に平行とされていることを特徴とするパラレルライン型の分布定数素子。 - 前記上部導体層および前記下部導体層は、つづら折り形状を有することを特徴とする請求項１３に記載のパラレルライン型の分布定数素子。
- 前記上部導体層および前記下部導体層は、複数の直線パターン形状をそれぞれに有し、各導体層をそれぞれ流れる電流の向きが全て同じになるように相互に接続されていることを特徴とする請求項１３に記載のパラレルライン型の分布定数素子。
- 前記導体層は、各パターンの相互が略らせん状に接続されていることを特徴とする請求項１５に記載のパラレルライン型の分布定数素子。
- 線路長が電磁波の波長の略１／４とされて、伝送線路型変成器を構成することを特徴とする請求項１３に記載のパラレルライン型の分布定数素子。
- 高抵抗で終端するとともに、外部磁界による前記軟磁性金属層の透磁率の変化を終端電圧の振幅の変化として検出する磁界センサを構成することを特徴とする請求項１７に記載のパラレルライン型の分布定数素子。
- 線路長が電磁波の波長の１／４の長さよりも十分に短く、かつ、前記上部導体層の一端が前記下部導体層に電気的に接続されて、伝送線路型インダクタンス素子を構成することを特徴とする請求項１３に記載のパラレルライン型の分布定数素子。
- 前記軟磁性金属層に高周波で高損失性となる磁性金属を用いて、ローパスフィルタを構成することを特徴とする請求項１３に記載のパラレルライン型の分布定数素子。
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