CN100458968C - 磁存储装置 - Google Patents

Abstract

本发明提供了一种磁存储装置，配备具有多个存储器单元阵列、跨过所述多个存储器单元阵列的多个主字线、对应于所述多个存储器单元阵列的每一个配置的多个存储器单元阵列选择线的至少一个存储器单元阵列组，该存储器单元阵列由多个存储器单元构成，该存储器单元包括非接触地交叉、构成矩阵的多个位线和多个字线以及分别配置在所述多个位线和所述多个字线的交叉部上的至少一个磁隧道结，所述多个字线分别连接于分别设置在所述多个主字线和所述多个存储器单元阵列选择线的交叉部上的第一组合逻辑门的输出，所述第一组合逻辑门的输入连接于处于交叉状态的所述多个主字线之一与所述多个存储器单元阵列选择线之一。

Description

磁存储装置

本申请是申请日为2001年11月30日、申请号为01142498.2、发明名称为“磁存储装置与磁基片”的发明专利申请的分案申请。

技术领域

本发明涉及磁存储装置，特别涉及具有把磁隧道结用作各个存储器单元的非易失性存储器阵列的磁存储装置。

背景技术

<隧道磁电阻效应>

把2个铁磁体夹住绝缘体的结构叫作磁隧道结(Magnetic TunnelJunction：MTJ)。

图67表示MTJ的概念。图67中，配置成铁磁层FM21和FM22夹住绝缘层TB，成为向铁磁层FM21和FM22施加电压的结构。

该结构中，测定隧穿绝缘层TB的电流时，有2个铁磁层的磁化方向不同，观测到电流值不同的现象。该现象叫作隧道磁电阻(TunnelMagnetic Resistance：TMR)效应。用图68～图70说明TMR。

图68表示过渡金属的态密度N(E)的简图。图68中，横轴表示态密度，纵轴表示能量E，按自旋方向分别表示原子拥有的电子。即，图68中左侧表示具有自旋方向向下的电子的原子的态密度，右侧表示具有自旋方向向上的电子的原子的态密度。

图68中，为了简单表示3d轨道和4s轨道中电子填充到费米能级的原子，以费米能级为界，以阴影表示电子填充到费米能级的原子。

过渡金属成为铁磁体是因为在电子填充到费米能级的原子中，在3d轨道的电子中，向上自旋的数目和向下自旋的个数不同。

即，4s轨道上的电子因向上自旋的个数和向下自旋的个数相同而不促进磁性产生。

图69和图70是简单表示TMR效应的图。图69中，构成绝缘层TB的左侧的铁磁层FM21的原子的3d轨道中，具有向下自旋的电子的原子的态密度比具有向上自旋的电子的原子的态密度多，磁化方向整体向下。

绝缘层TB右侧的铁磁层FM22也同样，磁化方向整体向下。

电子隧穿引起主要保存始状态和终状态的自旋方向。图69的情况中，由于始状态(铁磁层FM21内)和终状态(铁磁层FM22内)的向下的自旋态密度都很大，隧道概率增大，隧道电流也增大。即隧道磁电阻减小。

另一方面，由于图70中具有始状态(铁磁层FM21内)的向上自旋的电子的原子的态密度大，但具有终状态(铁磁层FM22内)的向上自旋的电子的原子的态密度小，隧道概率减小，隧道电流也减小。即隧道磁电阻增大。

这里，若两个铁磁层的磁化方向彼此相同时的电阻为R_F，相互反向时的电阻为R_AF，则隧道磁电阻变化率(Tunnel Magnetic ResistanceRate：TMRR)用下式表示。

(式1)

$\mathrm{TMRR}=\frac{R_{\mathrm{AF}}-R_F}{R_F}=\frac{P_1{P}_2}{1-P_1{P}_2}...\left(1\right)$

在上述式(1)中，P₁、P₂分别是铁磁层FM21和FM22的自旋极化率。

而且，σ自旋带的费米面的态密度为Dσ(E_F)时，自旋极化率用下式表示。

(式2)

$P=\frac{D_{\&UpArrow;}\left(E_F\right)-D_{\&DownArrow;}\left(E_F\right)}{D_{\&UpArrow;}\left(E_F\right)+D_{\&DownArrow;}\left(E_F\right)}...\left(2\right)$

即，费米面的向上自旋和向下自旋的态密度差越大，自旋极化率越大。自旋极化率越接近1，TMR越大。自旋极化和磁化的比例已知。这里，表1中汇总表示出各种磁体的自旋极化率。

表1

材料	自旋极化率
		Fe	0.44
Co	0.35
		Ni	0.23
Ni<sub>80</sub>Fe<sub>20</sub>	0.25，0.45
		FeCo	0.53
NiMnSb	1，0.58

PtMnSb	1
		CrO<sub>2</sub>	1
Fe<sub>3</sub>O<sub>4</sub>	1
		(La·Sr)MnO<sub>3</sub>	1

利用以上说明的TMR效应，将两个铁磁层的磁化方向对应于0或1存储数据的装置就是MRAM(Magnetic Random Access Memory)。

于是，有一种情况是：想仅改变MTJ的两个铁磁层之一的磁化方向，但图67的结构中施加磁场时，二个铁磁层的磁化方向却都改变了。因此，为了固定一个铁磁层的磁化方向的目的，如图71所示，提出在一个铁磁层上形成反铁磁层的结构。

图71中，铁磁层FM21和FM22夹住绝缘层TB，在铁磁层FM21上部配置反铁磁层AF。另外，反铁磁层AF上连接直流电源的正电极，铁磁层FM22上连接负电极。

相邻形成铁磁层和反铁磁层时，通过闭合贯通二者的磁力线固定磁化方向。将该结构叫作自旋阀型铁磁隧道结元件。

图72表示自旋阀型铁磁隧道结元件的变形例的结构。图72中，铁磁层FM21和FM22夹住绝缘层TB，在铁磁层FM21上部配置反铁磁层AF，在铁磁层FM22的下部配置铁磁层FM23。

这里，反铁磁层AF例如用含Ir(铟)20-30atom％的IrMn构成，固定铁磁层FM21的磁化方向，但由于较好是磁化方向相对外部磁场难以反转，因此作为铁磁层FM21，可使用矫顽力大的CoFe。

如使用式(1)说明的那样，隧道磁电阻变化率(TMRR)随自旋极化率大而增大，作为自旋极化率大的材料，使用CoFe。

另一方面，铁磁层FM22中也使用相同的CoFe，但希望铁磁层FM22是矫顽力小的材料，以便可由小的外部磁场控制磁化方向。

图72的结构中，为了铁磁层FM22的磁化方向容易反转，作为铁磁层FM23，使用矫顽力和自旋极化率小的Ni₈₀Fe₂₀(坡莫合金)。由此，铁磁层FM22在小的外部磁场中可反转磁化方向。

图73表示图72所示的自旋阀型铁磁隧道结元件的实际结构，图74表示该结构中的TMR的实际测定特性。

图73中，绝缘层TB配置在平面配置于基片BD上的反铁磁层AF和铁磁层FM21的层叠体上部，绝缘层TB上部配置铁磁层FM23。这种结构中，施加外部磁场，测定磁电阻MR的变化的结果如图74所示。

图74中，横轴表示磁场(按1奥斯特＝约79A/m换算)、纵轴表示隧道磁电阻率(TMRR)。从图74判断出，TMRR实现36％的值、反转磁化方向需要的磁场大约低至30(×79A/m)、得到相对磁场方向对称的磁滞回线。

<MRAM的结构和动作原理>

在外部磁场中控制成在MRAM中构成存储器单元的磁隧道结元件的两个铁磁体的磁化方向在相同或者相反的方向上，磁化方向相同或相反的方向状态对应于0或1存储数据。

存储的数据可通过在存储器单元中流过规定电流、检测隧道磁电阻的两端电压来读出。并且，由于隧道磁电阻值的变化率(TMRR)越大，越容易检测，MRAM中最好是自旋极化率大的铁磁材料。

使用布线(字线和位线)中流过规定电流产生的磁场，改变一个铁磁体的磁化方向即可写入数据。

<MRAM单元的结构>

下面作为MRAM的已有例，说明美国专利USP5,793,697公开的MRAM的结构和动作。

图75是表示MRAM单元阵列和单元的透视图。图75中，相互平行配置位线4，5和6，使得其在彼此平行设置的字线1，2和3的上部交叉。

并且，字线和位线夹住的各交叉点中形成MRAM单元(后面有时简称单元)9。如图75中放大显示的那样，MRAM单元9是在字线上层叠硅pn结二极管7和磁隧道结元件(MTJ)8的结构。

图76是表示MRAM单元9的剖面结构的简图。图76中，例示出字线3上的MRAM单元9，在硅衬底80上配置字线3，在其上层叠n⁺硅层10和p⁺硅层11，形成pn结二极管7。pn结二极管7用氧化硅膜13等绝缘膜覆盖。

并且，pn结二极管7的上部配置钨接线柱12，pn结二极管7经钨接线柱12电连接于MTJ8。氧化硅膜13配置成也覆盖钨接线柱12，钨接线柱12和氧化硅膜13的表面用CMP(Chemical Mechanical Polishing)平坦化。

MTJ8是层叠结构，从下面依次配备铂(Pt)构成的模板层15(膜厚10nm)、Ni₈₁Fe₁₉的坡莫合金构成的初始铁磁层16(膜厚4nm)、Mn₅₄Fe₄₆构成的反铁磁层18(膜厚10nm)、CoFe或Ni₈₁Fe₁₉的坡莫合金构成的磁化方向固定了的铁磁层20(膜厚8nm)、Al₂O₃构成的隧道阻挡层22、膜厚2nm的CoFe和膜厚20nm的Ni₈₁Fe₁₉的多层膜构成的软铁磁层24、Pt构成的接触层25。

隧道阻挡层22层叠1～2nm的Al后，通过等离子体氧化法在100mTorr的氧压力下以25W/cm²的能量密度进行60～240秒的处理形成。

图76未示出，但实际上衬底80上的氧化硅膜13的整个面上形成1个大的MTJ，使用光刻胶掩模通过氩离子研磨对其构图，形成图76所示的多个小MTJ。各个MTJ8用氧化硅膜26覆盖。图76未示出，但接触层25连接于位线。

如前面说明的那样，MTJ8的磁隧道电阻在软铁磁层24的磁化方向与铁磁层20的磁化方向相同时和彼此相反时不同。软铁磁层24的磁化方向可由流过位线和字线的电流产生的磁场改变。

MTJ8的磁隧道电阻非常依赖隧道阻挡层22的膜厚、其阻挡高度和结下表面的粗糙度等膜的材料特性。

软铁磁层24形成为具有叫作易磁化轴(easy axis)的磁化方向。沿着该易磁化轴的磁化方向为2个反向，可分别对应于存储器单元的0和1两个数据。

另一方面，铁磁层20形成为磁化方向与软铁磁层24的易磁化轴相同并且不根据MRAM的动作状态改变方向。

将该磁化方向叫作固定磁化方向(简单称为单轴各向异性方向)。软铁磁层24的易磁化轴组合MTJ8的内禀各向异性(intrinsicantisotropy)、应力诱发各向异性(stress induced antisotropy)、形状引起的各向异性来确定。

这里，所谓内禀各向异性指的是具有铁磁性的物体本来的磁化各向异性，所谓应力诱发各向异性是指对铁磁体施加应力时产生的磁化各向异性。

如图75所示，MTJ8是平面形状，是长边长为L、短边长为W的长方形。这是由于利用MTJ8的形状引起的各向异性确定软铁磁层24的易磁化轴。

接着，说明铁磁层20的固定磁化方向的设定方法。模板层15上层叠形成的初始铁磁层16的结晶方向为{111}方向的面({111}面)向上生长。MnFe构成的反铁磁层18层叠在初始铁磁层16上。

这些磁性层在朝向与后面层叠的软铁磁层24的易磁化轴方向相同的方向的磁场下层叠，由此，确定软铁磁层24的固定磁化方向。

由于铁磁层20与反铁磁层18之间磁力线闭合，铁磁层20的磁化方向比软铁磁层24的磁化方向更难以因外部磁场改变方向，在流过字线和位线的电流产生的磁场的大小范围内，铁磁层20的磁化方向被固定。另外，由于MTJ8的平面形状为长方形，产生铁磁层20的形状引起的磁化各向异性，这也促进铁磁层20的磁化方向稳定。

<MRAM的写入/读出动作简述>

下面说明MRAM写入和读出动作。

在进行地址选择的字线和位线(叫作选择字线和选择位线)中流过规定电流时，各线周围产生磁场，在两线的交叉部产生耦合各磁场的耦合磁场。施加该磁场时，在两线的交叉部上设置的MTJ8的软铁磁层24的磁化方向在层平面内旋转，进行数据写入。

该磁场大小设置成比软铁磁层24的切换磁场(磁化方向开始反转的磁场)大，主要由软铁磁层24的矫顽力和磁化各向异性确定。

选择字线和选择位线周围产生的磁场必须设计得非常小，以便不旋转铁磁层20的固定磁化方向。因为这样不改变半选择(Half select)单元的磁化方向。所谓半选择单元是电流仅流过位于其上下的字线和位线之一的单元。

这样，为了降低写入时的耗电，把存储器单元阵列的结构设计成写入电流不直接流过MTJ8。

MRAM单元9中写入的数据通过检测垂直流过pn结二极管7和MTJ8的电流读出。动作时隧道电流纵向流过MRAM单元9中，从而可减小MRAM单元9的占据面积。

MTJ8的Al₂O₃构成的隧道阻挡层22的电阻相对膜厚几乎成指数函数变化。即，流过隧道阻挡层的电流随膜厚增厚而降低，隧穿结的电流相对结垂直流过。

而且，MRAM单元9的数据通过监测比写入电流小得多的传感电流垂直流过MTJ8时产生的MRAM单元9的电压来读出。

如前面说明的那样，与始状态的软铁磁层24中的自旋极性相同极性的自旋的态密度在终状态的铁磁层20中存在地越多，MTJ8的隧道概率越增加。

因此，MTJ8的磁隧道电阻在软铁磁层24和铁磁层20的自旋状态相同时，即磁化方向在两层中相同时低，在磁化方向相反时变高。也就是说，用微小电流监测MTJ8的电阻时，可读出MRAM单元9的数据。

可不考虑传感电流产生的磁场，对MRAM单元9的磁化状态不产生影响。MRAM单元9的读出/写入必须的布线仅仅是图75所示的位线和字线，因此可构成高效的存储器单元阵列。

<写入动作>

下面用图77和图78进一步说明MRAM的写入动作。

图77是图75所示的存储器单元阵列的等效电路图，字线1～3的两端分别连接字线控制线路253，位线4～6的两端分别连接位线控制线路251。为简单说明图78，有时将字线1～3表示为字线WL1～WL3，将位线4～6表示为位线BL4～BL6。

而且，字线1～3和位线4～6的交叉点上配置用电阻符号表示的MTJ8和用二极管符号表示的pn结二极管7。

这里，假设选择字线1和位线4的情况，则选择位于二者的交点的MRAM单元9a。

选择的MRAM单元9a通过流过位线4的电流I_B和流过字线I_W的电流IE产生的耦合磁场写入。

电流I_B和I_W之一单独在单元区域内产生的磁场比为了改变MTJ8的软铁磁层24单元的磁化方向需要的磁场小。

也就是说，作为半选择单元的MRAM单元9b～9e(字线和位线中仅流过电流I_B或I_W的单元)中不进行写入。

但是，耦合电流I_B和I_W的磁场时磁场变得非常大，足以改变选择的存储器单元9a的软铁磁层24的磁化方向。

可把单元9a的软铁磁层24的磁化方向设计成相反的两个不同磁化方向，使得电流I_B和I_W的至少之一可双向流动。图77中，位线控制电路251、字线控制电路253都两个成对地构成，电流I_B和I_W二者都可改变电流方向。

图78表示位线4～6(位线BL4～BL6)和字线1～3(字线WL1～WL3)的电压和电流的定时图。

如图78所示，写入时的位线BL4～BL6的电压设定成可双向流过电流的电压V_b。字线WL1～WL3的电压比电压V_b大，并且设定成正电压V_w。

备用时，把这些电压设定成全部的单元9的pn结二极管7中施加反偏压。因此，备用时电流I_B和I_W不流过存储器单元内。

<读出动作>

接着使用图77和图78进一步说明MRAM的读出动作。如图78所示，字线WL1的电压从V_w降低到V_b，位线BL4的电压从V_b上升到V_w，向选择的单元9a的pn结二极管7施加正偏压。

读出中，非选择位线5和6仍是备用电压V_b，非选择字线WL2和3仍是备用电压V_w。

半选择单元9b～9e中，从字线到位线没有压降(即pn结二极管7上施加0V)，因此单元内不流过电流。

通过选择的单元9a的磁隧道电阻确定从位线BL4通过单元9a流向字线WL1的传感电流30(参考图77)的大小。在构成位线控制电路251的一部分的检测电路中，对应于单元的2个状态预测的2个电流值的平均值作为参考电流，与传感电流相比。放大两个电流差，读出存放在选择单元9a中的数据。

如图77的传感电流波形所示，传感电流30呈现出与MTJ8的2个磁化状态相当的2种电流波形。

读出数据后，位线BL4和字线WL1的电压分别返回备用值，但存储器单元9a的磁化状态在读出动作后仍维持。

如以上说明所述，向MRAM单元写入时，电流流过位线和字线，产生磁场。之后，选择地址的存储器单元中必须提供比构成单元的软铁磁层的切换磁场大的磁场，必须流过比较大的电流。因此，有写入时耗电大的问题。

发明内容

本发明为解决上述问题作出，第一目的是提供降低写入时的耗电的MRAM。

在原有的MRAM单元阵列中，有按至少一个存储器单元阵列构成的存储器块单位一起擦除数据，或者写入时花费时间的问题。

本发明的第二目的是提供减少擦除和写入时花费的时间的MRAM。

本发明的方案1记载的磁存储装置，所述第一切换部件具有各个第一主电极连接于所述多个位线的第一端、各个第二主电极连接于所述第一电源和所述第二电源的不同导电型的第一和第二MOS晶体管，所述第二切换部件具有各个第一主电极连接于所述多个位线的第二端、各个第二主电极连接于所述第一电源和所述第二电源的不同导电型的第三和第四MOS晶体管。

本发明的方案2记载的磁存储装置，还包括：连接在所述第一和第二MOS晶体管的各个所述第一主电极之间的与所述第二MOS晶体管相同导电型的第五MOS晶体管、连接在所述第三和第四MOS晶体管的各个所述第一主电极之间的与所述第四MOS晶体管相同导电型的第六MOS晶体管，所述第五和第六MOS晶体管的控制电极连接于提供一直为接通状态的规定电压的第三电源。

本发明的方案3记载的磁存储装置，配备具有多个存储器单元阵列、跨过所述多个存储器单元阵列的多个主字线、对应于所述多个存储器单元阵列的每一个配置的多个存储器单元阵列选择线的至少一个存储器单元阵列组，该存储器单元阵列由多个存储器单元构成，该存储器单元包括非接触地交叉、构成矩阵的多个位线和多个字线以及分别配置在所述多个位线和所述多个字线的交叉部上的至少一个磁隧道结，所述多个字线分别连接于分别设置在所述多个主字线和所述多个存储器单元阵列选择线的交叉部上的第一组合逻辑门的输出，所述第一组合逻辑门的输入连接于处于交叉状态的所述多个主字线之一与所述多个存储器单元阵列选择线之一。

本发明的方案4记载的磁存储装置，包括多个所述至少一个存储器单元阵列组，还包括跨过所述多个存储器单元阵列组的多个总字线和对应于所述多个存储器单元阵列组的每一个设置的多个存储器单元阵列选择线，所述多个主字线分别连接于分别设置在所述多个总字线和所述多个存储器单元阵列组选择线的交叉部上的第二组合逻辑门的输出，所述第二组合逻辑门的输入连接于处于交叉状态的所述多个总字线之一与所述多个存储器单元阵列组选择线之一。

根据本发明的方案1记载的磁存储装置，由于第一切换部件用不同导电型的第一和第二MOS晶体管构成并且第二切换部件用不同导电型的第三和第四MOS晶体管构成，第一和第二MOS晶体管之一和第三和第四MOS晶体管之一的控制电极不必在接通状态中施加电源电压以上的电压，可减小栅绝缘膜上的负担。

根据本发明的方案2记载的磁存储装置，由于第一和第二MOS晶体管的第一主电极之间以及第三和第四MOS晶体管的第一主电极之间分别配置时常为接通状态的第五、第六MOS晶体管，降低施加在第一和第二MOS晶体管之一的第一主电极和第三和第四MOS晶体管之一的第一主电极上的应力电压，降低应力电压引起的泄漏电流，降低耗电。

根据本发明的方案3记载的磁存储装置，由于在具有多个存储器单元阵列的磁存储装置中，通过使用跨过多个存储器单元阵列的多个主字线和仅跨过一个存储器单元阵列的字线，减少直接连接于同一布线的存储器单元个数，负载电容降低。其结果缩短负载电容引起的延迟时间，实现高速访问。

根据本发明的方案4记载的磁存储装置，由于在配备了多个具有多个存储器单元阵列的存储器单元阵列组的磁存储装置中，通过使用仅跨过一个存储器单元阵列的字线和跨过多个存储器单元阵列的多个主字线以及跨过多个存储器单元阵列组的多个总字线，减少直接连接于同一布线的存储器单元个数，负载电容降低。其结果缩短负载电容引起的延迟时间，实现高速访问。

附图说明

图1是表示MRAM单元的结构的透视图。

图2是表示一般的MRAM单元阵列的结构的图。

图3是说明一般的MRAM单元阵列的动作的图。

图4是表示反转自旋所必要的磁场的关系的图。

图5是表示本发明的实施例1的MRAM单元阵列的结构的图。

图6是说明本发明的实施例1的MRAM单元阵列的动作的图。

图7是表示本发明的实施例1的MRAM单元阵列的结构的图。

图8是说明本发明的实施例1的MRAM单元阵列的动作的图。

图9是说明一般的MRAM单元的动作的图。

图10是说明一般的MRAM单元的动作的图。

图11是说明本发明的实施例1的MRAM单元的动作的图。

图12是说明本发明的实施例1的MRAM单元的动作的图。

图13是说明本发明的实施例1的MRAM单元的动作的图。

图14是说明本发明的实施例1的MRAM单元的动作的图。

图15是表示反转自旋所必要的磁场的关系的图。

图16是说明一般的MRAM单元的动作的图。

图17是说明一般的MRAM单元的动作的图。

图18是说明本发明的实施例1的MRAM单元的动作的图。

图19是说明本发明的实施例1的MRAM单元的动作的图。

图20是说明本发明的实施例1的MRAM单元的动作的图。

图21是说明本发明的实施例1的MRAM单元的动作的图。

图22是说明本发明的实施例1的MRAM单元的动作的图。

图23是说明本发明的实施例1的MRAM单元的动作的图。

图24是说明本发明的实施例1的MRAM单元的动作的图。

图25是说明本发明的实施例1的MRAM单元的动作的图。

图26是表示本发明的实施例2的MRAM的结构的框图。

图27是表示本发明的实施例2的MRAM的结构的电路图。

图28是表示本发明的实施例2的MRAM的动作的定时图。

图29是表示磁隧道电阻的变化率对施加电压的依赖性的图。

图30是表示双磁隧道结的结构的图。

图31是表示本发明的实施例2的MRAM的结构的电路图。

图32是表示本发明的实施例2的MRAM的动作的定时图。

图33是表示本发明的实施例2的MRAM的结构的电路图。

图34是表示分割本发明的实施例3的MRAM的字线的结构的框图。

图35是表示把本发明的实施例3的MRAM的字线分层的结构的框图。

图36是表示把本发明的实施例3的MRAM的字线分层的结构的概念图。

图37是表示分割本发明的实施例3的MRAM的位线的结构的框图。

图38是表示把本发明的实施例3的MRAM的位线分层的结构的框图。

图39是表示本发明的实施例4的MRAM的结构的透视图。

图40是说明本发明的实施例4的MRAM单元的动作的剖面图。

图41是说明本发明的实施例4的MRAM单元的动作的剖面图。

图42是说明本发明的实施例4的MRAM单元的动作的剖面图。

图43是表示本发明的实施例4的MRAM的变形例的结构的平面图。

图44是表示本发明的实施例4的MRAM的变形例的结构的剖面图。

图45是表示本发明的实施例4的MRAM的变形例的结构的剖面图。

图46是表示本发明的实施例4的MRAM的变形例的结构的平面图。

图47是表示本发明的实施例5的MRAM的结构的平面图。

图48是表示本发明的实施例5的MRAM的结构的平面图。

图49是表示本发明的实施例6的半导体基片的结构的剖面图。

图50是表示本发明的实施例6的半导体基片的结构的剖面图。

图51是表示一般的MRAM的结构的框图。

图52是表示本发明的实施例7的MRAM的结构的框图。

图53是表示本发明的实施例7的MRAM的结构的框图。

图54是表示一般的封装了的MRAM的结构的剖面图。

图55是表示一般的封装了的MRAM的结构的剖面图。

图56是表示本发明的实施例8的MRAM的结构的剖面图。

图57是表示本发明的实施例8的MRAM的结构的平面图。

图58是表示本发明的实施例8的MRAM的制造工序的透视图。

图59是表示本发明的实施例8的MRAM的制造工序的透视图。

图60是表示本发明的实施例8的MRAM的制造工序的透视图。

图61是表示本发明的实施例8的MRAM的制造工序的透视图。

图62是表示本发明的实施例8的MRAM的制造工序的透视图。

图63是说明本发明的实施例8的MRAM的部分结构的平面图。

图64是说明本发明的实施例8的MRAM的部分结构的剖面图。

图65是表示本发明的实施例8的MRAM的结构的剖面图。

图66是表示本发明的实施例8的MRAM的结构的剖面图。

图67是表示磁隧道结的概念的图。

图68是简单表示过渡金属的态密度的图。

图69是说明隧道磁电阻效应的简图。

图70是说明隧道磁电阻效应的简图。

图71是表示磁隧道结的结构例的图。

图72是表示磁隧道结的结构例的图。

图73是表示自旋阀型铁磁隧道结的实例的图。

图74是表示自旋阀型铁磁隧道结的实测特性的图。

图75是表示原有的MRAM单元阵列的结构的透视图。

图76是表示原有的MRAM单元阵列的结构的透视图。

图77是原有的MRAM单元阵列的等效电路图。

图78是说明原有的MRAM单元阵列的动作的图。

具体实施方式

<A.实施例1>

<本实施例的特征>

本发明的实施例1的MRAM的特征在于：构成MRAM单元的软铁磁层的易磁化轴与位线和字线不平行，更具体说，把MARM单元配置成与位线和字线成40～50度的角度。

<A-1.装置结构>

<A-1-1.MRAM单元的结构>

首先，用图1说明MRAM单元的代表结构。图1所示的MRAM单元MC具有层叠n+硅层10和p+硅层11构成的pn结二极管7。

之后，pn结二极管7的上部配置钨接线柱12，pn结二极管7经钨接线柱12电连接于磁隧道结(Magnetic Tunnel Junction：MTJ)8。

MTJ8是层叠结构，从下面依次配备铂(Pt)构成的模板层15(膜厚10nm)、Ni₈₁Fe₁₉的坡莫合金构成的初始铁磁层16(膜厚4nm)、Mn₅₄Fe₄₆构成的反铁磁层18(膜厚10nm)、CoFe或Ni₈₁Fe₁₉的坡莫合金构成的磁化方向固定了的铁磁层20(膜厚8nm)、Al₂O₃构成的隧道阻挡层22、膜厚2nm的CoFe和膜厚20nm的Ni₈₁Fe₁₉的多层膜构成的软铁磁层24、Pt构成的接触层25。

包括MTJ8的MRAM单元MC的平面形状是长方形，设定成与其长边平行的方向为软铁磁层24的电子自旋方向的易磁化轴。与短边平行的方向为作为难磁化方向的难磁化轴(hard axis)。

<A-1-2.已有的MRAM单元阵列的详细讨论>

图2表示原有的MRAM单元阵列的平面结构。MRAM单元MC1简单用透视图表示。

如图2所示，把相互平行设置的多个位线BL1设置成在相互平行设置的多个字线WL1的上部交叉。

并且，字线和位线夹住的各交叉点中形成MRAM单元(后面有时简单叫作单元)MC1。各MRAM单元MC1中简单表示的箭头表示MRAM单元MC1的软铁磁层24的自旋方向，图2所示的备用状态中全部MRAM单元MC1的自旋方向向右。MRAM单元MC1的结构与例如图1所示的存储器单元MC相同，但并不限定于该结构。

图3是简单表示原有的MRAM单元阵列中写入状态的平面图。下面为与MRAM单元MC1简单区分开，有时附加MC1a，MC1b，MC1c符号。

写入时，在进行地址选择的字线和位线(叫作选择字线和选择位线)中流过规定电流时，根据Biot-Savart法则电流周围产生磁场。

这里，位线周围产生的磁场为Hx，字线周围产生的磁场为Hy。并且为简便起见，将选择字线和选择位线分别记作WL1a和BL1a。

图3的电流流动方向在选择位线BL1b中从下向上，在选择字线WL1a中从左到右。

选择字线WL1a和选择位线BL1b中流过规定电流时，在两线的交叉部(选择地址)中磁场Hx和Hy耦合。施加该耦合磁场时，在选择字线WL1a和选择位线BL1b的交叉部上设置的MRAM单元MC1a的软铁磁层24的磁化方向在层平面内旋转，进行数据写入。图3中，表示出MRAM单元MC1a的自旋方向旋转90度以上。

并且，由于通过单元形状磁化各向异性自旋向易磁化轴一侧旋转，最终自旋反转(旋转180度)。

另一方面，作为电流仅流过位于其上下的字线和位线之一的半选择(half-select)单元9的MRAM单元，即如3所示的多个MRAM单元MC1b中，设定各电流，使得软铁磁层24的自旋旋转，但不到反转的程度。

选择位线BL1a的多个半选择单元MC1c由于选择位线BL1a周围产生的磁场Hx与易磁化轴方向相同，仅通过磁场Hx不会引起图3所示的那么大的旋转。

图4表示用磁场Hx和Hy的耦合磁场形成反转自旋必须的磁场Hk时的上述3磁场的关系。图4中横轴表示磁场Hx，纵轴表示磁场Hy。下面用公式表示该关系。

[式3]

Hx^2/3+Hy^2/3＝Hk^2/3       …………(3)

图4的曲线叫作星形(asteroid)曲线。磁场Hk用下面的公式(4)表示时，软铁磁层24的自旋反转。

[式4]

Hx^2/3+Hy^2/3＞Hk^2/3       …………(4)

磁场Hk用下面的公式(5)表示时，软铁磁层24的自旋方向维持。

[式5]

Hx^2/3+Hy^2/3＜Hk^2/3       …………(5)

恒定电流I周围产生的磁力线密度B根据Biot-Savart法则用下式(6)表示。

[式6]

$B\left(R\right)=\frac{\mathrm{\&mu;}}{2\mathrm{\&pi;}}\&CenterDot;\frac{I}{R}...\left(6\right)$

这里，μ是导磁率，R是离开电流I的距离。

磁场H和磁力线密度B处于用下面的式(7)表示的关系。

[式7]

B＝μH                   …………(7)

因此，下面的式(8)成立。

$H\left(R\right)=\frac{1}{2\mathrm{\&pi;}}\&CenterDot;\frac{I}{R}...\left(8\right)$

从上面式(8)判断出磁场H与恒定电流I成比例。因此，为降低写入时的耗电，降低反转自旋需要的磁场Hk，即把Hx+Hy作得尽可能小。

发明人基于已有技术的讨论，得到可降低磁场Hk的MRAM单元阵列的结构。

<A-1-3.MRAM单元阵列的结构和动作>

图5表示本发明实施例1的MRAM单元阵列MA10的平面结构。如图5所示，把相互平行设置的多个位线BL1设置成在相互平行设置的多个字线WL1的上部交叉。

并且，字线和位线夹住的各交叉点中形成MRAM单元MC2。MRAM单元MC2的结构与例如图1所示的存储器单元MC相同，但并不限定于该结构。

如图5所示，把各MRAM单元MC3设置成易磁化轴相对位线和字线成45度角倾斜。本例中，由于配置成相对字线WL1向右上倾斜45度，但图5所示的备用状态下全部的MRAM单元MC2的自旋方向向右上倾斜。

图6是简单表示MRAM单元阵列MA10的写入状态的平面图。下面为与MRAM单元MC2简单区分开，有时附加MC2a，MC2b，MC2c符号。

选择字线WL1a和选择位线BL1b中流过规定电流时，在两线的交叉部(选择地址)中磁场Hx和Hy耦合。图6中的电流流动方向在选择位线BL1b中从下向上，在选择字线WL1a中从左向右。

施加该耦合磁场时，在选择字线WL1a和选择位线BL1b的交叉部上设置的MRAM单元MC1a的软铁磁层24的磁化方向在层平面内旋转，进行数据写入。图6中，表示出MRAM单元MC2a的自旋方向旋转90度以上。

并且，由于通过单元形状磁化各向异性，自旋向易磁化轴一侧旋转，最终自旋反转(旋转180度)。

另一方面，作为电流仅流过位于其上下的字线和位线之一的半选择单元的MRAM单元，即如6所示的多个MRAM单元MC2b和MC2c中，设定各电流，使得软铁磁层24的自旋旋转，但不到反转的程度。

这里，选择位线BL1a的多个半选择单元MC2c由于选择位线BL1a周围产生的磁场Hx与易磁化轴方向成45度角度交叉，如图6所示，软铁磁层24的自旋旋转，但通过调节各电流大小，也可反转自旋或不反转自旋。这对于选择字线WL1a的多个半选择单元MC2b也同样。

<A-1-4.其他结构例>

图7表示作为实施例1的其他结构例的MRAM单元阵列MA20的平面结构。如图7所示，把相互平行设置的多个位线BL1设置成在相互平行设置的多个字线WL1的上部交叉。

并且，字线和位线夹住的各交叉点中形成MRAM单元MC3。MRAM单元MC3的结构与例如图1所示的存储器单元MC相同，但并不限定于该结构。

如图7所示，把各MRAM单元MC3设置成易磁化轴相对位线和字线成45度角倾斜。本例中，由于配置成相对字线WL1向右下倾斜45度，但图7所示的备用状态下全部的MRAM单元MC3的自旋方向向右下倾斜。

图8是简单表示MRAM单元阵列MA20的写入状态的平面图。下面为与MRAM单元MC3简单区分开，有时附加MC3a，MC3b，MC3c符号。

选择字线WL1a和选择位线BL1b中流过规定电流时，在两线的交叉部(选择地址)中磁场Hx和Hy耦合。

图8中的电流流动方向在选择位线BL1a中从下向上，在选择字线WL1a中从左向右。

施加该耦合磁场时，在选择字线WL1a和选择位线BL1a的交叉部上设置的MRAM单元MC3a的软铁磁层24的磁化方向在层平面内旋转，进行数据写入。图8中，表示出MRAM单元MC3a的自旋方向旋转90度以上。

并且，由于通过单元形状磁化各向异性，自旋向易磁化轴一侧旋转，最终自旋反转(旋转180度)。

另一方面，作为图8所示的半选择单元的MRAM单元MC2b和MC2c中，设定各电流，使得软铁磁层24的自旋旋转，但不到反转的程度。

<A-1-5.MRAM单元的排列方向的最佳化>

接着使用图9～图25说明MRAM单元的排列方向的最佳化。

首先说明通过耦合磁场Hk反转自旋方向的情况。

图9和图10中，简单表示图2所示的已有MRAM单元阵列的写入时的选择地址的MRAM单元MC1a的自旋方向和反转其的耦合磁化Hk的方向的关系。

图9和图10中，假定磁场Hx和Hy的大小相同的情况，自旋和耦合磁场Hk成的角度为θ1＝135度。

图11和图12中，简单表示图5所示的已有MRAM单元阵列MA10的写入时的选择地址的MRAM单元MC2a的自旋方向和反转其的耦合磁化Hk的方向的关系。

图11和图12中，假定磁场Hx和Hy的大小相同的情况，自旋和耦合磁场Hk成的角度为θ2＝90度。

图13和图14中，简单表示图7所示的已有MRAM单元阵列MA20的写入时的选择地址的MRAM单元MC3a的自旋方向和反转其的耦合磁化Hk的方向的关系。

图13和图14中，假定磁场Hx和Hy的大小相同的情况，自旋和耦合磁场Hk成的角度为θ3＝180度。

接着图15简单表示耦合磁场Hk与磁场Hx和Hy的关系。该关系与图4中星形曲线表示的相同，但在|Hx|+|Hy|一定的条件下，即在一定的写入电流的条件下，求出星形曲线上的磁场Hx和Hy时，得到关系 $\mathrm{Hx}=\mathrm{Hy}=\mathrm{Hk}/2\sqrt{2}.$

基于此，在图9和图10所示的已有MRAM单元阵列中，通过耦合磁场Hk把自旋旋转约135度，利用形状磁各向异性把自旋从此处旋转到180度。

另一方面，图11和图12所示的MRAM单元阵列MA10中，通过相同的耦合磁场的大小把自旋旋转约90度。因此，即使利用形状磁各向异性，也处于自旋反转或不反转的临界状态。即，采用MRAM单元阵列MA10的结构时，磁场Hx比磁场Hy大若干，把自旋的旋转角θ2作到90度以上。

图13和图14所示的MRAM单元阵列MA20中，通过相同的耦合磁场的大小把自旋旋转约180度，可确实反转自旋。

接着，图16～图21简单表示施加耦合磁场Hk也维持自旋方向的情况中自旋方向与维持其的耦合磁场Hk的方向的关系。图16～图21对应于图9～图14，省略重复说明。

图16和图17中，假定磁场Hx和磁场Hy大小相同时，自旋与耦合磁场Hk成的角度为θ11＝45度。

图18和图19中，假定磁场Hx和磁场Hy大小相同时，自旋与耦合磁场Hk成的角度为θ12＝0度。

图20和图21中，假定磁场Hx和磁场Hy大小相同时，自旋与耦合磁场Hk成的角度为θ13＝90度。

因此，不希望的是：图16所示的已有MRAM单元阵列中，自旋方向基本维持，或图18所示的MRAM单元阵列MA10中，自旋方向完全维持地进行写入，但图20所示的MRAM单元阵列MA20中，处于自旋反转或不反转的临界状态。

从以上考虑看，希望采用图13和图20所示的MRAM单元阵列MA20的结构，考虑流向位线和字线的电流的方向。用图22～图25说明该结构。

图22和图23简单表示MRAM单元阵列MA20的结构中与图8同样的电流流动方向在选择位线BL1a中为从下向上、在选择字线WL1a中为从左到右的情况下，写入时的选择地址的MRAM单元MC3a的自旋方向与反转其的耦合磁场Hk的方向的关系。

图22和图23中，假定磁场Hx和磁场Hy大小相同时，自旋与耦合磁场Hk成的角度为θ14＝180度，据说是适合于通过反转自旋方向写入数据的情况的结构。

图24和图25简单表示MRAM单元阵列MA20的结构中电流流动方向在选择位线BL1a中为从上向下、在选择字线WL1a中为从右到左的情况下，写入时的选择地址的MRAM单元MC3a的自旋方向与反转其的耦合磁场Hk的方向的关系。

与图22的情况相比，变更位线和字线中流动的电流的方向。

图24和图25中，假定磁场Hx和磁场Hy大小相同时，自旋与耦合磁场Hk成的角度为θ5＝0度，据说是适合于通过维持自旋方向写入数据的情况的结构。

图22和图24的任一结构中，由于耦合磁场的方向和易磁化轴一致，还有写入误差比原来小的优点。

<A-2.作用效果>

如上说明，根据本发明的实施例1的MRAM，通过把构成MRAM单元的软铁磁层24的易磁化轴相对位线和字线倾斜40～50度，最好是45度来倾斜设置，以小的写入电流可确实反转选择地址的MRAM单元的自旋方向，可降低写入时的耗电。

在反转选择地址的MRAM单元的自旋方向的情况和维持自旋方向的情况中，通过变更位线和字线中流过的电流的方向，使耦合磁场的方向和易磁化轴一致，还可降低写入误差。

<B.实施例1>

<本实施例的特征>

本发明的实施例2的MRAM在MRAM单元阵列的位线和字线两端配备一对读出/写入控制电路，作为该电路的结构，包括连接位线和电源电压VDD的第一MOS晶体管和连接位线和接地电压VSS的第二晶体管，具有写入时在位线上双向流过写入电流的功能和在读出时向传感放大器输出传感电流引起的电压的功能。

<B-1.装置结构>

<B-1-1.MRAM的整体结构>

图26是表示本发明的实施例2的MRAM结构的框图，表示出MRAM单元阵列MCA及其周边电路。

图26中，列地址缓冲器(column address buffer)CAB接收列地址信号，反转或放大信号并输出列解码器CD。

列解码器CD解码列地址信号，将解码的信号输出到多路复用器MUX。

多路复用器MUX根据解码的列地址信号选择位线。同时向连接于位线一端的列读出/写入第一控制电路CRW1输出信号，从列读出/写入第一控制电路CRW1对应于读出或写入把电压、电流施加到选择位线上。

行地址缓冲器(row address buffer)RAB接收列地址信号，反转或放大信号并输出行解码器RD。

行解码器RD解码行地址信号，根据解码的行地址信号选择字线。同时向连接于字线一端的行读出/写入第一控制电路RRW1输出信号，从行读出/写入第一控制电路RRW1对应于读出或写入把电压、电流施加到选择字线上。

从MRAM单元阵列MCA读出的数据或写入MRAM单元阵列MCA的数据经输出缓冲器IOB在与外部之间进行数据输入输出。

位线的另一端连接列读出/写入第二控制电路CRW2、字线的另一端连接行读出/写入第二控制电路RRW2。

<B-1-2.MRAM的具体结构>

图27表示图26所示的MRAM中除多路复用器MUX、列解码器CD、行解码器RD、输入输出缓冲器IOB的结构的电路图。为简单起见，图中省略了列地址缓冲器CAB和行地址缓冲器RAB。图27所示的结构的MRAM叫作MRAM100。

图27中，MRAM单元阵列MCA具有MRAM单元MC11、MC21、MC12和MC22。任一MRAM单元具有串联连接磁隧道结(MTJ)和pn结二极管的结构，图27中，用可变电阻表示MTJ，作为等效电路表示和二极管的串联连接电路。

用可变电阻表示MTJ是因为在构成MTJ的软铁磁层(电子自旋方向可变更，即磁化方向可变更)和铁磁层(电子自旋方向固定，即磁化方向固定)中，二者的自旋方向相同时隧道电阻减小，相反时隧道电阻增大。因此，该可变电阻具有2个电阻值。

MRAM单元MC11具有串联连接在位线BL1和字线WL1之间的可变电阻R11和二极管D11，MRAM单元MC21具有串联连接在位线BL1和字线WL2之间的可变电阻R21和二极管D21，MRAM单元MC12具有串联连接在位线BL2和字线WL1之间的可变电阻R12和二极管D12，MRAM单元MC22具有串联连接在位线BL2和字线WL2之间的可变电阻R22和二极管D22。

位线BL1和BL2是在列读出/写入第二控制电路CRW2中经各个NMOS晶体管MN11和MN21提供漏电压V_DD的结构。并且，是NMOS晶体管MN11和MN21的漏电极上分别连接NMOS晶体管MN12和MN22的漏电极，向NMOS晶体管MN12和MN22的源电极施加源电压V_SS的结构。

NMOS晶体管MN11、MN12、MN21和MN22的栅电极上分别提供NAND门ND1、ND2、ND3和ND4的输出，NAND门ND1～ND4的各自的3个输入连接于多路复用器MUX。

位线BL1和BL2是在列读出/写入第一控制电路CRW1中经各个NMOS晶体管MN13、可变电阻R31和MN23、可变电阻R32提供漏电压V_DD的结构。并且，是NMOS晶体管MN13和MN23的漏电极上分别连接NMOS晶体管MN14和MN24的漏电极，向NMOS晶体管MN14和MN24的源电极施加源电压V_SS的结构。

NMOS晶体管MN13和MN23的源电极为检测传感电流也连接于包含传感放大器的多路复用器MUX。

NMOS晶体管MN13、MN14、MN23和MN24的栅电极上分别提供NAND门ND5、ND6、ND7和ND8的输出，NAND门ND1～ND4的各自的3个输入连接于多路复用器MUX。

字线WL1和WL2是在行读出/写入第一控制电路RRW1中经各个NMOS晶体管QN11和QN21提供漏电压V_DD的结构。并且，是NMOS晶体管QN11和QN21的漏电极上分别连接NMOS晶体管QN12和QN22的漏电极，向NMOS晶体管QN12和QN22的源电极施加源电压V_SS的结构。

NMOS晶体管QN11、QN12、QN21和QN22的栅电极连接于行解码器RD。

字线WL1和WL2是在行读出/写入第二控制电路RRW2中经各个NMOS晶体管QN13和QN14提供源电压V_SS的结构。

图27中，MRAM单元阵列MCA是2行2列的单元阵列，但行和列的大小不限于此。

<B-2.装置动作>

下面使用图27～图29说明MRAM100的动作。

图28是读出和写入时的MRAM100的各种电流和电压的定时图。

图28中，表示传感电流的定时图、MRAM单元MC11，MC21，MC12的写入和读出时提供给字线和位线的电压的定时图的同时，还表示提供给NMOS晶体管MN11，MN12，MN13和MN14的各栅电极的栅电压V₁₁，V₁₂，V₁₃和V₁₄的定时图、提供给NMOS晶体管QN11、QN12、和QN13的栅电极的栅电压V_w1、V_w2和V_w3的定时图以及NMOS晶体管MN13的源电压V_s1的定时图。

图28中，字线和位线的备用时的电压为电压V_w和V_b。

由于各MRAM单元中包含pn结二极管，分别向字线和位线施加电压V_w和V_b，使得向该pn结施加反偏压。如图27所示，各二极管构成为字线上连接阴极，所以，设定成V_w＞V_b关系。

下面设定电压V_b＝源电压V_ss，说明位线BL1的控制。

<B-2-1.备用状态>

如图28所示，在备用状态下，全部字线施加电压V_w、全部位线施加电压V_b。为实现这一点，配置图28所示的4个NMOS晶体管MN11，MN12，MN13和MN14。

即，备用时，向栅电压V₁₁和V₁₃加上源电压V_ss使得NMOS晶体管MN11和MN13为断开状态，向栅电压V₁₂和V₁₄加上漏电压V_DD使得NMOS晶体管MN12和MN14为接通状态。

施加栅电压V_w1使得NMOS晶体管QN11为接通状态，施加栅电压V_w2使得NMOS晶体管QN12为断开状态，施加栅电压V_w3使得NMOS晶体管QN13为断开状态。

由于NMOS晶体管QN11的源电极连接于漏电压V_DD，作为栅电压V_w1施加V_DD+ΔV_DD的电压。这是为了补偿晶体管的阀值电压引起的压降。

其结果向位线BL1施加源电压V_ss，向字线WL施加漏电压V_DD。

<B-2-2.写入状态(写入1)>

MRAM单元MC11中写入数据“1”(反转自旋方向)时，必须在选择字线WL1和选择位线BL1中流过电流。图27所示的MRAM100中，设定仅向位线流过双向电流。

此时，NMOS晶体管MN11和MN14为接通状态，NMOS晶体管MN12和MN13为断开状态。但是，NMOS晶体管MN11的源电极连接于漏电压V_DD，因此作为栅电压V₁₁施加V_DD+ΔV_DD的电压。

其结果流过位线BL1的电流I_BT为从图27的上面向下面流动。

另一方面，NMOS晶体管MN11和MN13为接通状态，NMOS晶体管MN12为断开状态，使得流过选择字线WL1的电流I_WD为从图27的左侧向右侧流动。NMOS晶体管MN11的源电极连接于漏电压V_DD，因此作为栅电压V_w1施加V_DD+ΔV_DD的电压。

这样，通过流过选择字线WL1和选择位线BL1的电流I_WD和I_BT引起的磁场，旋转MRAM单元MC11的MTJ的软铁磁层的自旋，写入数据。

<B-2-3.读出状态1(读出1)>

读出写入在MRAM单元MC11中的数据“1”时，仅在MRAM单元MC11的二极管D11上施加正偏压，流过传感电流I_sc。该传感电流I_sc流过MRAM单元MC11时，引起位线BL1压降。通过该压降的大小判断数据为“0”还是“1”。

为对二极管D11施加正偏压，向选择字线WL11施加电压V_b、向选择位线BL1施加电压V_w。为实现这种状态，NMOS晶体管MN11和MN13为接通状态，NMOS晶体管MN12和MN14为断开状态。

但是，由于NMOS晶体管MN11和MN13的源线为V_DD，作为栅电压V₁₁和V₁₃，施加V_DD+ΔV_DD的电压。

此时，在非选择地址的MRAM单元MC22的pn结二极管D22上仍施加反偏压(字线WL2上施加电压V_w，位线BL2上施加电压V_b)，半选择地址的MRAM单元MC12和MC21的二极管D12和D21上不产生电位差(0偏压)，MRAM单元MC12和MC21以及MC22中不流过电流。

这里，可变电阻R11(即MTJ)的2个电阻值中高的那个值为R_H、低的那个为R_L。

流过MRAM单元MC11的传感电流I_sc由MTJ的电阻值(即可变电阻R11的值)改变大小。MTJ的电阻为R_H和R_L时的传感电流值为I_L和I_H，则由于R_H＞R_L，I_L＞I_H成立。

由于MRAM单元MC11中流过电流，NMOS晶体管MN13的源电极(连接于多路复用器MUX)的电压V_s1比漏电压V_DD低。

该压降依赖于磁隧道电阻值，用多路复用器MUX中包含的传感放大器比较该压降和参考电压，检测出数据“1”。

<B-2-4.写入状态(写入0)>

MRAM单元MC11中写入数据“0”(维持自旋方向)时，与写入状态1的情况不同的是流过选择位线BL1的电流的方向相反。为实现这一点，NMOS晶体管MN11和MN14为断开状态，NMOS晶体管MN12和MN13为接通状态。

其结果流过位线BL1的电流I_BT为从图27的下面向上面流动。

<B-2-5.读出状态0(读出0)>

读出写入在MRAM单元MC11中的数据“0”时，NMOS晶体管MN11，MN12，MN13和MN14的动作与读出状态1(读出1)相同。但是，读出的数据为“0”时的NMOS晶体管MN13的源电极V_s1与读出的数据为“1”时的电压V_s1的电压差ΔV随着磁隧道电阻变化率(R_H-R_L)/R_L的增大而增大。电压差ΔV越大，相对传感放大器可检测出的参考电压的裕量越大，因此容易检测出。

这里，图29表示磁隧道电阻的变化率与施加电压的依赖性。图29中，横轴表示施加给MTJ的偏压，纵轴表示磁隧道电阻的变化率。图29中，表示出作为至此说明的MTJ的隧道阻挡层为1层的单磁隧道结的特性，同时还表示出隧道阻挡层为2层的双磁隧道结的特性。

从图29可见，施加给(单层或双层)磁隧道结上的电压为0.1V时，磁隧道电阻的变化率最大。因此，读出时，希望施加给选择位线BL1的电压V_w是比施加给pn结二极管的电压仅高0.1V左右的电压。该电压通过调节NMOS晶体管MN11和MN13的栅电压V_DD+ΔV_DD的值实现。

这里，使用图30说明双层磁隧道结的结构。如图30所示，双层磁隧道结具有层叠第一反铁磁层AF1、铁磁层FM1、第一隧道阻挡层TB1、软铁磁层FMS、第二隧道阻挡层TB2、第二反铁磁层AF2的结构。

在这样的结构中，第一和第二反铁磁层AF1和AF2的端子TA和TB之间施加电压V_x的情况下，第一和第二隧道阻挡层TB1和TB2上施加相差V_x/2的电压。

另一方面，单层磁隧道结的情况下，向隧道阻挡薄膜施加电压V_x，但磁隧道电阻的变化率随施加电压增大而减小，因此双层磁隧道结的磁隧道电阻的变化率增大，如图29所示，双层磁隧道结与单层磁隧道结产生特性差别。

<B-3.作用效果>

如上说明那样，根据本发明的实施例2的MRAM，在MRAM单元阵列MCA的位线和字线两端配备列读出/写入第一控制电路CRW1和列读出/写入第二控制电路CRW2，每一个中具有连接位线和电压V_DD的第一MOS晶体管(MN11，MN21，MN13，MN23)、具有连接位线和电压V_ss的第二MOS晶体管(MN12，MN22，MN14，MN24)，所以通过切换NMOS晶体管可变更流过选择位线的电流的方向，可任意变更构成MTJ的软铁磁层的自旋方向。由于NMOS晶体管MN11和MN12、MN21和MN22、MN12和MN14、MN23以及MN24可把位线的两端的连接端切换到电压V_DD或电压V_ss，可叫作切换部件。

由于列读出/写入第一控制电路CRW1的上述第一MOS晶体管连接于包含传感放大器的多路复用器MUX，数据读出时，可向多路复用器MUX输出传感电流引起的电压。

<B-4.变形例1>

作为本发明的实施例2的变形例1，图31表示出MRAM200。MRAM200具有与用图27说明的MRAM100几乎相同的结构，不同的是替代MRAM100中的NMOS晶体管MN11、MN13、MN21、MN23、QN11和QN21，设置PMOS晶体管MP11、MP13、MP21、MP23、QP11和QP21，并且PMOS晶体管MP11和NMOS晶体管MN12的栅电极上提供输入NAND门ND11的输出，PMOS晶体管MP13和NMOS晶体管MN14的栅电极上提供NAND门ND13的输出，PMOS晶体管MP23和NMOS晶体管MN24的栅电极上提供NAND门ND14的输出，共用门输入。

图27所示的MRAM100中，在NMOS晶体管MN11、MN13、MN21和MN23的栅极上在接通状态中施加处V_DD+ΔV_DD的电压，所以与仅栅电压为V_DD的NMOS晶体管MN12、MN14、MN22和MN24相比，栅绝缘膜的负担可能增大。

但是，图31所示的MRAM200中，采用PMOS晶体管MP11、MP13、MP21和MP23，使得不向栅极施加V_DD以上的电压，栅绝缘膜的负担可能减小。

采用PMOS晶体管MP11、MP13、MP21和MP23，可将NMOS晶体管MN12、MN14、MN22和MN24和门输入公共化，PMOS晶体管MP11与NMOS晶体管MN12、PMOS晶体管MP21与NMOS晶体管MN22、PMOS晶体管MP13与NMOS晶体管MN14、PMOS晶体管MP23与NMOS晶体管MN24形成反向器(驱动器、缓冲器)，耗电比MRAM100降低。

图32是读出和写入时MRAM200的各种电流和电压的定时图。

MRAM200中，共用PMOS晶体管MP11、MP13和NMOS晶体管MN12、MN14的每一个的门输入，因此栅电压V₁₁和V₁₂的定时相同，栅电压V₁₃和V₁₄的定时相同。

由于共用PMOS晶体管MQ11和NMOS晶体管QN12的门输入(PMOS晶体管MP21和NMOS晶体管QN23的门输入也同样)，栅电压V_w1和V_w2的定时相同，基本动作与MRAM100相同。

本例中，假定电压V_b＝源电压V_ss、电压V_w＝漏电压V_DD。即，MJT的特性与图29所示相同时，把漏电压V_DD大体设置成等于施加给各MRAM单元的pn结二极管的电压加上0.1v的值。

图中未示出，但MRAM100和MRAM 200的读出/写入控制电路可共用相邻的MRAM单元阵列。此时，实现的效果是把装置面积缩小了共有的部分。

<B-5.变形例2>

作为本发明的实施例2的变形例2，图33表示MRAM300。MRAM300具有与用图31说明的MRAM200几乎相同的结构，不同的是在PMOS晶体管MP11与NMOS晶体管MN12、PMOS晶体管MP13与NMOS晶体管MN14、PMOS晶体管MP21与NMOS晶体管MN22、PMOS晶体管MP23与NMOS晶体管MN24的各个漏电极之间插入NMOS晶体管MN15、MN16、MN25和MN26以及在PMOS晶体管QP11和NMOS晶体管QN12、PMOS晶体管QP21和NMOS晶体管QN22的漏电极之间插入NMOS晶体管QN1和QN2。

NMOS晶体管MN15、MN16、MN25、MN26、QN1和QN2的栅电压固定到直流电压V_GG。

这些NMOS晶体管的目的是降低漏电流。即，MOSFET的漏电流的原因在于漏端的高电场引起的BTBT(Band to band tunneling)TAT(Trap Assisted Tunneling)、碰撞电离(Impact Ionization)和SRH(Schockley-Read-hall process)。

为降低漏电流，可降低漏端电场，例如通过在PMOS晶体管MP11与NMOS晶体管MN12的漏电极之间插入NMOS晶体管MN15、把NMOS晶体管MN15的漏电压设定到规定直流电压(这里是电压V_GG)，可降低提供给NMOS晶体管MN12和MN15的漏电压。

例如，把电压V_GG设定到V_DD/2+V_thn(NMOS晶体管MN15的阀值电压)，把NMOS晶体管MN15提供到时常接通状态。这样，NMOS晶体管MN12为接通状态时，与NMOS晶体管MN15配合，为2个电阻串联连接的状态，因为电阻分割施加给NMOS晶体管MN12和MN15的应力电压(漏电压V_DD)相等，因此与不插入NMOS晶体管MN15的情况，即仅NMOS晶体管MN12的情况的漏电流相比，MN12和MN15的总漏电流可大大降低，可降低耗电。

把电压V_GG设定到V_DD/2+V_thn基于通过这样设定施加给NMOS晶体管MN12和MN15的应力电压相等且最小这样的常识，但实施中，若可降低耗电，则不限于该电压。

以上的效果在NMOS晶体管MN16，MN25和MN26中也同样。

通过在PMOS晶体管QP11与NMOS晶体管QN12、PMOS晶体管QP21与NMOS晶体管QN22的各漏电极之间插入的NMOS晶体管QN1和QN2也大大降低漏电流，降低耗电。

以上的说明中，假定数据写入时MRAM单元阵列的位线中流过双向电流、字线中流过单向电流，但也可以是位线中流过单向电流、字线中流过双向电流。

替代MRAM单元中的pn结二极管，可使用具有MOSFET和TFT(Thin Film Transistor)和双极性晶体管等的开/关特性的元件。

<C.实施例3>

<本实施例的特征>

本发明的实施例3的MRAM的特征在于MRAM单元阵列的字线或位线被分割成多个子字线和子位线。

即，布线的电阻率为ρ、布线长度为1、布线的截面面积为S时，布线电阻R由下面式(9)给出。

[式9]

$R=\mathrm{\&rho;}\frac{l}{\mathrm{\&rho;}}...\left(9\right)$

流过布线的电流为I时，消耗功率P按下面的式(10)给出。

[式10]

$P=R{I}^2=\mathrm{\&rho;}\frac{l{I}^2}{\mathrm{\&rho;}}...\left(10\right)$

因此，若缩短布线长度l，则判断出降低消耗功率。例如，把布线2分割时，消耗功率变为1/2，进行n(其中n是2以上的整数)分割时，消耗功率变为1/n，可降低MRAM中写入时的消耗功率。

增加连接于同一字线的存储器单元的个数时，增加负载电容。其结果，增加了传送字线的信号的延迟时间，产生不能高速访问的缺点。

但是，由于通过把字线分割为多个子字线缩短布线的长度减少连接于同一布线的存储器单元的个数，降低负载电容。其结果是与不分割字线的存储器装置相比，可缩短延迟时间，可实现高速访问。这在位线中也同样。下面说明本发明的实施例3的MRAM的具体结构。

<C-1.字线分割>

<C-1-1.装置结构>

图34是表示分割字线的MRAM400的结构的框图。如图34所示，MRAM400具有多个MRAM单元阵列66。

各MRAM单元阵列66具有连接于多个字线64的第一端的行读出/写入第一控制电路RRW1、连接于第二端的行读出/写入第二控制电路RRW2、连接于多个位线69的第一端的列读出/写入第一控制电路CRW1、连接于第二端的列读出/写入第二控制电路CRW2。

上述各控制电路与实施例2说明的MRAM100～300相同，附加相同的符号，但并不限于此。

并且，对应于各MRAM单元阵列66，配置多个连接于未示出的列解码器的存储器单元阵列选择线70。

在构成行解码器的多个AND门62的输出上分别连接主字线67。主字线67的根数与各MRAM单元阵列66的字线的根数一致。

多个存储器单元阵列选择线70和多个主字线67的交叉部上分别连接输入存储器单元阵列选择线70和主字线67的2输入AND门61，该输出经行读出/写入第一控制电路RRW1连接于子字线64。该子字线64为各MRAM单元阵列66的字线。

<C-1-2.装置动作>

下面说明MRAM400的动作。

例如，存储器单元阵列选择线70之一与主字线67之一活化时，将连接于活化的存储器单元阵列选择线70与主字线67的AND门61活化连接于其输出的子字线64。

这种情况下，活化的主字线67由于不直接连接于MRAM单元，其电容不包含构成MRAM单元阵列66的MRAM单元的电容。因此，与通过横过多个MRAM单元阵列的1根字线选择MRAM单元的结构相比，字线上包含的电容大大降低。

仅横过1个MRAM单元阵列66的子字线64是无视电容和电阻引起的延迟(CR延迟)的很短的结构，MRAM400可本质上降低选择特定MRAM单元的时间，可提高MRAM的动作速度。

这里，说明MRAM单元的电容。举例说，设定MRAM单元为MTJ(磁隧道结)和pn结二极管串联连接的结构。

这种情况下，MRAM单元电容C_M如下面的式(11)那样，为串联连接MTJ的电容C_TMR和pn结二极管的耦合电容C_D的电容。

[式11]

$\frac{1}{C_M}=\frac{1}{C_{\mathrm{TMR}}}+\frac{1}{C_D}...\left(11\right)$

图34所示的MRAM400中，仅访问选择的MRAM单元阵列66中的子字线64上连接的MRAM单元，子字线64和位线69之间流过的电流与不分割字线的结构相比，与MRAM单元阵列的个数的倒数成比例减少，可降低消耗功率。

MRAM400中，作为控制子字线64的逻辑门，使用AND门，但并不限于AND门，例如，可使用NAND门、NOR门、XOR门等其他逻辑门，组合表示存储器单元阵列选择线70和主字线67的“高”或“低”的逻辑和其非逻辑(“低”或“高”)来输入到上述逻辑门，则实现与MRAM400相同的效果。这里，逻辑的“高”和“低”与各信号电压的高值或低值相当。

<C-2.字线的分层化>

<C-2-1.装置结构>

图35表示分层字线的MRAM500的结构的框图。如图35所示，MRAM500备有m个MRAM单元阵列85构成的n个存储器单元阵列组861～86n。

以采用存储器单元阵列组861为例，则各MRAM单元阵列85具有连接于多个字线83的第一端的行读出/写入第一控制电路RRW1、连接于第二端的行读出/写入第二控制电路RRW2、连接于多个位线89的第一端的列读出/写入第一控制电路CRW1、连接于第二端的列读出/写入第二控制电路CRW2。

与各MRAM单元阵列85对应，配置连接于图中未示出的列解码器的m根存储器单元阵列选择线911～91m。

多个AND门(子总解码器)81的输出上连接各个主字线84。主字线84的根数与各MRAM单元阵列85的字线根数一致。

存储器单元阵列选择线911～91m与多个主字线84的交叉部上分别连接输入存储器单元阵列选择线911～91m中的几个和主字线84之一的2输入AND门(局部行解码器)82，其输出经行读出/写入第一控制电路RRW1连接于子字线83。该子字线83为各MRAM单元阵列85的字线。

多个子总解码器81的全部第一输入公共连接于对应于存储器单元阵列组861配置的存储器单元阵列组选择线901。

之后，多个子总解码器81的第二输入分别经连接于多个AND门(主总解码器)80的输出的总字线87连接于主总解码器80的输出。

存储器单元阵列组选择线901～90n是与总字线87不同的布线，配置成二者交叉。

其他存储器单元阵列组也与存储器单元阵列组861结构相同，分别连接于多个子总解码器81，多个子总解码器81的每一个连接于存储器单元阵列组选择线。

即，对应于每一个存储器单元阵列组861～86n配置存储器单元阵列组选择线901～90n，分别连接于存储器单元阵列组861～86n的多个子总解码器81的第二输入分别经总字线87连接于多个主总解码器80的输出。

多个主总解码器80连接于地址信号线组88。

<C-2-2.装置动作>

下面说明MRAM500的动作。

存储器单元阵列组861～86n由存储器单元阵列组选择线901～90n选择几个，存储器单元阵列组861～86n内的多个MRAM单元阵列85由存储器单元阵列选择线911～91m选择。

存储器单元阵列组861～86n的动作与用图34说明的MRAM400相同，例如，活化存储器单元阵列选择线911和主字线84之一时，连接于活化的存储器单元阵列选择线911和主字线84的AND门82活化连接于其输出的子字线83。

这种情况下，活化的主字线84的电容由于不包含构成MRAM单元阵列85的MRAM单元的电容，与通过横过多个MRAM单元阵列的1根字线选择MRAM单元的原有MRAM相比，字线上包含的电容大大降低。

例如，活化存储器单元阵列组选择线901和总字线87之一时，连接于活化的存储器单元阵列组选择线901和总字线87的AND门81活化连接于其输出的主字线84。

这种情况下，活化的总字线87的电容由于不包含构成存储器单元阵列组861～86n的MRAM单元阵列85的电容，与通过横过多个存储器单元阵列组的1根字线选择MRAM单元的结构相比，字线上包含的电容大大降低。

因此，字线83和位线89之间流过的电流与不分层字线的原有MRAM相比，不仅与MRAM单元阵列的个数的倒数成比例减少，而且与存储器单元阵列组的个数的倒数成比例减少，可降低消耗功率。

<C-2-3.字线分层的MRAM的整个结构>

图36表示字线分层的MRAM的整体结构的一例。图36中，表示出配备具有4个MRAM单元阵列851～854的4个存储器单元阵列组861～864的MRAM，对应于4个存储器单元阵列组861～864的每一个，配置4个存储器单元阵列组选择线901～904。各存储器单元阵列组中，对应于4个MRAM单元阵列851～854，配置4个存储器单元阵列选择线911～914。

图36中用简单的框图表示出MRAM单元阵列85等的各个结构，用箭头简单表示总字线87等的各布线路径。从图36判断出所谓的字线分层化。

<C-3.位线分割>

<C-3-1.装置结构>

图37中用框图表示分割位线的MRAM600的结构。如图37所示，MRAM600具有多个MRAM单元阵列166。

各MRAM单元阵列166具有连接于多个字线160的第一端的行读出/写入第一控制电路RRW1、连接于第二端的行读出/写入第二控制电路RRW2、连接于多个位线164的第一端的列读出/写入第一控制电路CRW1、连接于第二端的列读出/写入第二控制电路CRW2。

上述各控制电路与实施例2说明的MRAM100～300相同，附加相同的符号，但并不限于此。

并且，对应于各MRAM单元阵列166，配置多个连接于未示出的行解码器的存储器单元阵列选择线170。

在构成列解码器的多个AND门162的输出上分别连接主位线167。主位线67的根数与各MRAM单元阵列166的位线的根数一致。

多个存储器单元阵列选择线170和多个主位线167的交叉部上分别连接输入存储器单元阵列选择线170和主位线167的2输入NAND门161，该输出经列读出/写入第一控制电路CRW1连接于子位线164。该子位线164为各MRAM单元阵列166的位线。

<C-3-2.装置动作>

下面说明MRAM600的动作。

例如，存储器单元阵列选择线170之一与主位线167之一活化时，将连接于活化的存储器单元阵列选择线170与主位线167的NAND门61活化连接于其输出的子位线164。

这种情况下，活化的主位线167由于不直接连接于MRAM单元，其电容不包含构成MRAM单元阵列166的MRAM单元的电容。因此，与通过横过多个MRAM单元阵列的1根位线选择MRAM单元的结构相比，位线上包含的电容大大降低。

仅横过1个MRAM单元阵列166的子位线164是无视电容和电阻引起的延迟(CR延迟)的很短的结构，MRAM600可本质上降低选择特定MRAM单元的时间，可提高MRAM的动作速度。

这里，说明MRAM单元的电容。由于用式(11)说明了，省略其重复说明，但图37所示的MRAM600中，由于仅访问选择的MRAM单元阵列166中的子位线164上连接的MRAM单元，子位线164和字线169之间流过的电流与不分割位线的结构相比，与MRAM单元阵列的个数的倒数成比例减少，可降低消耗功率。

MRAM600中，作为控制子位线164的逻辑门，使用NAND门，但并不限于NAND门，例如，可使用AND门、NOR门、XOR门等其他逻辑门，组合表示存储器单元阵列选择线170和主位线167的“高”或“低”的逻辑和其非逻辑(“低”或“高”)来输入到上述逻辑门，则实现与MRAM600相同的效果。这里，逻辑的“高”和“低”与各信号电压的高值或低值相当。

<C-4.位线的分层化>

<C-4-1.装置结构>

图38表示分层位线的MRAM700的结构的框图。如图38所示，MRAM700备有m个MRAM单元阵列185构成的n个存储器单元阵列组1861～186n。

以采用存储器单元阵列组1861为例，则各MRAM单元阵列185具有连接于多个字线189的第一端的行读出/写入第一控制电路RRW1、连接于第二端的行读出/写入第二控制电路RRW2、连接于多个位线183的第一端的列读出/写入第一控制电路CRW1、连接于第二端的列读出/写入第二控制电路CRW2。

与各MRAM单元阵列185对应，配置连接于图中未示出的列解码器的m根存储器单元阵列选择线1911～191m。

多个AND门(子总解码器)181的输出上连接各个主位线184。主位线184的根数与各MRAM单元阵列185的位线根数一致。

存储器单元阵列选择线1911～191m与多个主位线184的交叉部上分别连接输入存储器单元阵列选择线1911～191m中的几个和主位线184之一的2输入AND门(局部列解码器)182，其输出经列读出/写入第一控制电路CRW1连接于子位线183。该子位线183为各MRAM单元阵列185的字线。

多个子总解码器181的全部第一输入公共连接于对应于存储器单元阵列组1861配置的存储器单元阵列组选择线1901。

之后，多个子总解码器181的第二输入分别经连接于多个AND门(主总解码器)180的输出的总位线187连接于主总解码器180的输出。

存储器单元阵列组选择线1901～190n是与总位线187不同的布线，配置成二者交叉。

其他存储器单元阵列组也与存储器单元阵列组1861结构相同，分别连接于多个子总解码器181，多个子总解码器181的每一个连接于存储器单元阵列组选择线。

即，对应于每一个存储器单元阵列组1861～186n配置存储器单元阵列组选择线1901～190n，分别连接于存储器单元阵列组1861～186n的多个子总解码器181的第二输入分别经总位线187连接于多个主总解码器180的输出。

多个主总解码器180连接于地址信号线组188。

<C-4-2.装置动作>

下面说明MRAM700的动作。

存储器单元阵列组1861～186n由存储器单元阵列组选择线1901～190n选择几个，存储器单元阵列组1861～186n内的多个MRAM单元阵列185由存储器单元阵列选择线1911～191m选择。

存储器单元阵列组1861～186n的动作与用图37说明的MRAM600相同，例如，活化存储器单元阵列选择线1911和主位线184之一时，连接于活化的存储器单元阵列选择线1911和主位线184的AND门182活化连接于其输出的子位线183。

这种情况下，活化的主位线184的电容由于不包含构成MRAM单元阵列185的MRAM单元的电容，与通过横过多个MRAM单元阵列的1根位线选择MRAM单元的原有MRAM相比，位线上包含的电容大大降低。

例如，活化存储器单元阵列组选择线1901和总位线187之一时，连接于活化的存储器单元阵列组选择线1901和总位线187的AND门181活化连接于其输出的主位线184。

这种情况下，活化的总位线187的电容由于不包含构成存储器单元阵列组1861～186n的MRAM单元阵列185的电容，与通过横过多个存储器单元阵列组的1根位线选择MRAM单元的结构相比，位线上包含的电容大大降低。

因此，位线183和字线189之间流过的电流与不分层位线的原有MRAM相比，不仅与MRAM单元阵列的个数的倒数成比例减少，而且与存储器单元阵列组的个数的倒数成比例减少，可降低消耗功率。

以上说明的实施例3中，对于字线和位线的每一个，说明分割和分层的例子，但组合它们并分割字线和位线二者的结构或分层字线和位线二者的结构也可以。采用这种结构，还提高消耗功率的降低和提高MRAM的动作速度。

<D.实施例4>

<本实施例的特征>

本实施例4的MRAM的特征在于使用电感产生的磁场统一擦除或统一写入多个MRAM单元的存储数据。

<D-1.装置结构>

图39是表示本发明的实施例4的MRAM800的结构的透视图。图39中，彼此平行配置位线4、5和6使得其在彼此平行配置的字线1、2和3的上部交叉，字线和位线夹持住的各交叉点上形成MRAM单元MC并构成MRAM单元阵列MCA1。

MRAM单元MC的结构使用图1说明，省略重复的说明，构成MRAM单元MC的软铁磁层的易磁化轴方向如箭头所示是各字线的延伸方向。

之后，围绕MRAM单元阵列MCA1配置线圈状电感ID。

电感ID连接金属线配置成线圈状，沿着字线1～3的延伸方向缠绕。

之后，电感ID的两端连接于可双向流动电流的电感驱动电路(未示出)，通过改变流过电感ID的电流的方向可改变电感ID包围的区域中产生的电场方向。电感ID产生的磁场与字线1～3的延伸方向，即构成MRAM单元MC的软铁磁层的易磁化轴方向大致一致。

因此，相对MRAM单元阵列MCA1的多个MRAM单元MC，进行数据的统一擦除或统一写入时，从电感驱动电路兄电感ID流过电流，由产生的磁场把软铁磁层的自旋方向变更到一致的方向。

图39中为说明简便，表示出3行3列的存储器单元阵列，但行和列的大小并不限定于此。

电感ID、字线1～3、位线4～6等的各导线之间配置气体或固体的绝缘体，但在图39中简单地省略了对其的表示。

图39中，为说明简便，电感ID的绕线的间距表示为比MRAM单元阵列MCA1的间距大，但并不限制于此。

MRAM单元MC的结构并不特别限定，例如可以是具有用图30说明的双磁隧道结的结构，也可以是具有至少一个磁隧道结的结构。例如，用与至少一个磁隧道结的静磁耦合把磁力线构成环路，配备磁体/非磁体/磁体结构的存储器单元也可以。

电感只要是产生与软铁磁层的易磁化轴方向一致的磁场，不是线圈状也可以。

这里，使用作为图39的A-A线的剖面图的图40～图42，说明MRAM800的动作。为说明简便，电感ID的绕线间距用与图39的不同的间距表示。

图40表示统一擦除前的状态的一例。如图40所示，MRAM单元MC在pn结二极管pn上部具有配置了磁隧道结(MTJ)的结构。并且，构成位线5的下部的MRAM单元MC的软铁磁层22的自旋方向面对图面向左，其他MRAM单元MC的自旋方向向右。并且，在不进行统一擦除操作和统一写入操作的状态，即电感ID为备用状态时，电感ID接地。由此，屏蔽外部噪声，实现保护MRAM单元阵列MCA1的效果。

图41表示统一擦除状态的一例。统一擦除的信号输入到电感驱动电路时，电感ID上流过第一方向电流，如箭头所示，产生右方向的磁场。此时，电感ID的间距越狭窄，电感内部的磁场越少泄漏到外部，产生更高效的磁场。

这里，表示擦除的自旋方向为图中的向右方向时，通过电感内部产生的右方向的磁场，全部MRAM单元MC的软铁磁层22的自旋同时向右侧，统一擦除数据。

图42表示统一写入的状态的一例。统一写入的信号输入到电感驱动电路时，电感ID上流过与第一方向相反的第二方向的电流，如箭头所示，产生左方向的磁场。

这里，表示写入的自旋方向为图中的向左方向时，通过电感内部产生的左方向的磁场，全部MRAM单元MC的软铁磁层22的自旋同时向左侧，统一写入数据。

<D-2.作用效果>

统一擦除或统一写入多个MRAM单元的存储数据时，在用字线和位线逐一选择地址擦除或写入存储数据的方法中，花费时间并且消耗功率大。

另一方面，在根据本实施例的MRAM中，由于可统一擦除或统一写入多个MRAM单元的数据，可短时间处理，并且由电感ID可高效地产生磁场，因此消耗功率降低。

<D-3.变形例>

为统一擦除或统一写入多个MRAM单元的存储数据，可采用电感以外的结构。

图43中表示作为实施例4的变形例的MRAM900的平面结构。图43中，为说明简便，表示出4行4列的MRAM单元阵列MCA2，但行和列的大小并不限于此。

如图43所示，MRAM单元阵列MCA2上下配置用于统一处理数据的闪速位线FBL和闪速字线FWL。

闪速位线FBL和闪速字线FWL对应于配置多个位线BL1和字线WL1的整个区域设置，在图43中任一个平面形状都是矩形。

图43中是字线WL1上部与位线BL1交叉的结构，字线WL1和位线BL1的交叉部的两线之间配置MRAM单元MC。

并且，闪速字线FWL配置在字线WL1下部、闪速位线FBL配置在位线BL1上部。图43中，为简便起见，部分去除最上部的闪速位线FBL来表示。

图43中的A-A线和B-B线的剖面结构分别表示在图44和图45中。

如图45所示，MRAM单元MC具有在pn结二极管pn上部设置有磁隧道结(MTJ)的结构。

这样，在MRAM单元阵列MCA2上下配置闪速位线FBL和闪速字线FWL，统一擦除或统一写入时，闪速位线FBL和闪速字线FWL中流过规定方向的电流，同时把全部MRAM单元MC的软铁磁层的自旋转向相同方向而实现统一擦除或统一写入。

在闪速位线FBL和闪速字线FWL中，在MRAM单元MC中，为统一擦除或统一写入而流动的电流的方向可以与分别进行数据擦除或写入时流过位线BL和字线WL的电流的方向相同。

可配置闪速位线FBL和闪速字线FWL二者，配置其中一个也可。即，产生的磁场与电流大小成比例，因此若流过大电流，仅一方自旋反转也是可能的。

使用闪速位线FBL和闪速字线FWL二者由两线产生相同大小的磁场这一方面可以使反转自旋需要的电流的总和小。

不进行统一擦除或统一写入动作的状态，即闪速位线FBL和闪速字线FWL备用时，通过闪速位线FBL和闪速字线FWL接地，屏蔽外部的磁场、电场引起的噪声，起到保护MRAM单元阵列MCA2的效果。

以上说明的MRAM900中，表示的是具有一个MRAM单元阵列MCA2的结构，但可适用于具有多个MRAM单元阵列的结构。将该结果作为MRAM900A表示在图46中。

如图46所示，MRAM900A中把多个MRAM单元阵列MCA2配置成矩阵状，对应于MRAM单元阵列MCA2的排列在MRAM单元阵列MCA2的排列上下把用于数据统一处理的总闪速位线GBL和总闪速字线GWL配置成矩阵状。

总闪速位线GBL和总闪速字线GWL具有与图43所示的闪速位线FBL和闪速字线FWL相同功能，说明从略，但由于公共使用多个MRAM单元阵列MCA2，变更名称。

以上说明的闪速位线FBL和闪速字线FWL、总闪速位线GBL和总闪速字线GWL的控制电路可使用图27、图31、图33中说明的行读出/写入第一控制电路RRW1、行读出/写入第二控制电路RRW2、列读出/写入第一控制电路CRW1、列读出/写入第二控制电路CRW2。

如图46所示的MRAM900A所示，具有多个MRAM单元阵列MCA2的结构中，与成为统一擦除或统一写入的对象的MRAM单元阵列MCA2有相同列和行的非选择的MRAM单元阵列MCA2中也可能流过电流，因此按照降低消耗电流的目的，可把使用图33～图38说明的分割的字线、分割的位线、分层的字线、分层的位线的技术思想适用于总闪速位线GBL和总闪速字线GWL。

<E.实施例5>

<本实施例的特征>

本发明的实施例5的MRAM的特征在于利用电感和电容的LC谐振，再循环电流、用于至少一次以上的存储数据的更换。

<E-1.装置结构>

图47是表示本发明的实施例5的MRAM1000的平面结构的图。图47中，MRAM单元阵列MCA3的多个位线BL1的第一端连接多路复用器MUX1、第二端连接多路复用器MUX2。多个字线WL1的第一端提供漏电压V_DD、多个字线WL1的各个第二端连接NMOS晶体管QN1。

多路复用器MUX1上连接对应于多个位线BL1的根数设置的多个NMOS晶体管QM1，各NMOS晶体管QM1的源电极上连接电容CP1。

多路复用器MUX2由对2根位线BL1连接1个电感ID1的结构构成，结果多路复用器MUX2上连接相当于多个位线BL1的总数的一半的个数的电感ID1。

位线BL1和字线WL1上连接用图26说明的列解码器、行解码器和控制电路，这些与本实施例关系不大，为说明简便，省略了图示和说明。

<E-2.装置动作>

接着，说明MRAM1000的动作。下面有时简单地对位线BL1附加符号BL1a和BL1b进行区别。

首先，选择包含选择地址的字线WL1，向该选择的字线WL1流过直流电流I_DC。

接着，由多路复用器MUX1选择包含选择地址的位线BL1，经该选择位线BL1a把写入电流I₁流入多路复用器MUX2。此时，通过多路复用器MUX2选择连接于选择位线BL1a的电感ID1，将写入电流I₁的能量作为磁场保存在电感ID1中。

由多路复用器MUX2选择连接于上述电感ID1的又一方的位线BL1，流过电感ID1的写入电流I₁流入对应选择位线BL1b，作为电流I₂可再利用。

该电流I₂可经多路复用器MUX1作为电荷蓄积在空闲的电容CP1上，原理上可再次通过适当连接多路复用器MUX1和MUX2进行数次的写入。

多个NMOS晶体管QM1配合对电容CP1的电荷蓄积以及来自电容CP1的电荷释放的定时通断控制。多个NMOS晶体管QN1配合把直流电流I_DC流过字线WL1的定时进行通断控制。

<E-3.作用效果>

如上说明，通过利用电感ID1和电容CP1的LC谐振再循环位线BL1的写入电流可降低写入时的消耗功率。

<E-4.变形例>

作为本实施例的变形例，图48表示MRAM1100的平面结构。MRAM1100中，除图47所示的MRAM1000的结构外，MRAM单元阵列MCA3的多个字线WL1的第一端连接多路复用器MUX3、第二端连接多路复用器MUX4。

多路复用器MUX3上连接对应多个字线WL1的根数设置的多个NMOS晶体管QN1、各NMOS晶体管QN1的源电极上连接电容CP2。

多路复用器MUX4为对2根字线WL1连接1个电感ID2的结构，结果多路复用器MUX4上连接相当于多个位线BL1的总数的一半的个数的电感ID2。

这样结构的MRAM1100中，不仅再循环位线BL1上的写入电流，而且可利用电感ID2和电容CP2的LC谐振再循环字线WL1的写入电流，进一步降低写入电流的消耗引起的消耗功率。

由电感ID2和电容CP2的LC谐振带来的写入电流的再循环动作与电感ID1和电容CP1的LC谐振一样，其说明从略。

电感ID1和电容CP1、电感ID2和电容CP2中消耗的电流，由设置在多路复用器MUX1～MUX4上的一般的电流检测型补偿电路补偿。

作为电感ID1和ID2可使用例如把绕线绕成涡旋状形成的螺旋电感。

图47和图48所示的结构是一个例子，只要利用LC谐振可实现写入电流的再循环，则并不限于上述结构。

<F.实施例6>

<本实施例的特征>

本发明的实施例5的磁基片的特征在于预先在主表面上形成构成磁隧道结(MTJ)的多层膜。

<F-1.基本结构>

图49表示本发明的实施例5的磁基片的剖面结构。图49中，硅衬底SB的整个主表面上设置氧化硅或氮化硅膜等的绝缘膜IL1，在其上配置后面构成字线或位线的导体层ML1。

导体层ML1上部层叠具有比较高的浓度的n型杂质的n型硅层SF1和具有比较高的浓度的p型杂质的p型硅层SF2。这两层在后面成为pn结二极管。

之后，在p型硅层SF2上部形成在后面构成钨接线住的钨层STD，在STD层上配置后面成为MTJ的多层膜。

即，从下面开始顺序配置铂(Pt)构成的模板层TPL、Ni₈₁Fe₁₉的坡莫合金构成的初始铁磁层IFL(膜厚4nm)、Mn₅₄Fe₄₆构成的反铁磁层AFL(膜厚10nm)、CoFe或Ni₈₁Fe₁₉的坡莫合金构成的铁磁层FFL(膜厚8nm)、Al₂O₃构成的隧道阻挡层TBL、膜厚2nm的CoFe和膜厚20nm的Ni₈₁Fe₁₉的多层膜构成的软铁磁层FML、Pt构成的接触层CL。

接触层CL上部配置后面成为字线或位线的导体层ML2，在最上部配置作为金属层的防氧化膜的绝缘膜IL2。

销售这样的磁基片时，用户使用光刻胶，例如通过氩离子研磨构成，可形成例如图39所示的MRAM单元阵列MCA1。

<F-2.作用效果>

这样，基片制造商销售在主表面上预先形成成为pn结二极管和MTJ的多层膜的磁基片，用户使用该磁基片，与准备简单的硅衬底、在其主表面上形成多层膜的情况相比，可减省制造工序，降低制造成本。

<F-3.变形例>

图50表示在SOI(Silicon On Insulator)衬底的主表面上预先形成成为pn结二极管和MTJ的多层膜的磁基片。

图50中，硅衬底SB上配置埋置氧化膜BX，在埋置氧化膜BX上设置SOI层SI。并且在SOI层SI上设置与图49所示相同的多层膜。

如使用图31和图33说明的那样，MRAM上需要MOSFET。并且SOI层上形成MOSFET时降低寄生电容，因此加快MOSFET的动作速度，结果加快MRAM的动作速度。

以上说明的实施例6中，表示在体硅衬底、SOI衬底上层叠成为磁隧道结的多层膜的结构，将其叫作磁基片，但成为磁隧道结的多层膜也可层叠在玻璃衬底和树脂衬底上，成为基台的衬底种类也不限于半导体衬底。

因此，本发明中，以集中衬底作为基台层叠薄膜磁性多层膜的结构都叫作薄膜磁性基片。

<G.实施例7>

<本实施例的特征>

本发明的实施例7的MRAM的特征在于形成在衬底的主表面上所形成的各种功能块上。

<G-1.装置结构>

首先，为说明与本实施例的差异，图51表示原来的一般的半导体存储装置的结构的框图。

图51中，作为存储器单元阵列31的周边电路，在存储器单元阵列31周围配置列地址缓冲器31、列解码器32、列读出/写入控制电路33、行地址缓冲器34、行解码器35、行读出/写入控制电路36。

作为其他功能块，配备：在与外部装置进行信号收发的输入输出缓冲器(I/O缓冲器)和上述信号比规定值大(overshoot)或小(undershoot)的情况下，返回规定值的ESD(Electric Static Discharge)电路44；具有解调调制的信号、调制信号的功能的调制/解调电路(Modulator/Demodulator)43；具有处理数字信号功能的DSP(DigitalSignal Processing)42；进行存储器单元阵列31和周边电路的数据交换的中介(暂时保持数据、在周边电路与存储器单元阵列31之间取得数据的收发同步等)的第一高速缓冲存储器51和第二高速缓冲存储器52；控制存储器单元阵列31的数据输入输出的输出输出控制器(I/O控制器53)；进行数据运算处理的CPU(Micro processor)41。

原来的半导体存储装置中，例如是DRAM、SRAM和EEPROM等，由于存储器单元阵列中含有MOSFET，必须在半导体衬底的主表面上形成，结果存储器单元阵列形成在与各功能块相同的半导体衬底的主表面上。

这里，图52中用框图表示本发明的实施例7的MRAM1200的结构。

图52中，MRAM单元阵列MCA在MRAM单元阵列MCA的周边电路，即列地址缓冲器CAB、列解码器CD、列读出/写入控制电路CRW、行地址缓冲器RAB、行解码器RD和行读出/写入控制电路RRW的配置区域的上部叠加配置。

周边电路的结构例如与使用图26说明的结构相同，其他功能块与原来的半导体存储装置相同，其说明从略。

<G-2.作用效果>

MRAM单元阵列MCA如使用图28、图31和图33说明的那样，在其内部不包含MOSFET，作为半导体元件仅包含pn结二极管，因此形成区域不限于衬底的主表面上。

因此，MRAM单元阵列MCA以外的结构，即包含MRAM单元阵列MCA的周边电路，各功能块形成在衬底的主表面上，通过MRAM单元阵列MCA形成在其上层，可降低装置面积。

<G-3.变形例>

图53用框图表示作为本实施例的变形例的MRAM1300的结构。

如图53所示，在MRAM1300中，MRAM单元阵列MCA叠加设置在形成周边电路和各种功能块的整个区域的上部。

这样，通过在不同层中形成MRAM单元阵列MCA、周边电路和各种功能块，增加MRAM单元阵列MCA的配置位置和大小选择的自由度，降低装置面积，同时可提高装置布局的选择性。

<H.实施例8>

<本实施例特征>

本发明的实施例8的MRAM的特征在于将MRAM单元阵列、MRAM单元阵列的周边电路和各种功能块作为独立的半导体芯片并将两个芯片作为一个模块，采用在1个组件中容纳的MCP(Multi ChipPackage)的状态。

<序论>

MRAM单元阵列的周边电路和各种功能块制造时的最大形成温度为1000～1200℃左右，另一方面，MRAM单元阵列制造时的最大形成温度由居里温度决定，为400～700℃左右。

将二者形成的同一半导体衬底上时，为防止形成温度不同带来的不适当，最大形成温度为400～700℃的布线工序中，形成MRAM单元阵列。

因此，MRAM制造工序中，工序按顺序进行，出现花费制造成本的问题。

另一方面，至今仍使用在1个组件中容纳多个半导体芯片的MCP结构。鉴于这一现状，发明人等将MRAM单元阵列和MRAM单元阵列的周边电路和各种功能块作为独立的半导体芯片，若是将两个芯片作为一个模块容纳在1个组件中的结构的MRAM，则实现上述问题的解决，但实际上，为得到MCP结构的MRAM，仍有这样的认识：用原来的组件结构不能对应于MRAM。

下面除说明实现MCP结构的MRAM的课题外，说明实施例8的MRAM2000的结构。

<H-1.原来的MCP结构>

包含半导体装置的半导体芯片的安装方法原来使用QFP(Quad FlatPackage)，但有安装面积大的问题。因此，近年开始使用与芯片面积相同大小的安装面积来实现的CSP(Chip Size Package)。该安装方法与QFP相比，由于安装面积小得多，可用于便携电话用LSI、PC(PersonalComputer)用RAM等。

图54用剖面图表示原来的CSP的结构的一例。图54中，半导体芯片122容纳在箱状的组件129内部，半导体芯片122的下主表面由钝化膜123覆盖，从外部环境进行保护。

钝化膜123由氮化硅膜、氧氮化硅膜等的绝缘膜构成，在钝化膜123上设置多个开口，成为半导体芯片122的输入输出端子的芯片电极132是贯通钝化膜123的结构。

钝化膜123作成有底无盖的箱状，从其开口插入半导体芯片122。这里，组件129的开口最终由底面基板134覆盖。该底面基板134的本体用聚酰胺树脂等绝缘材料构成，在面对其外侧的主表面上设置多个屏蔽用焊锡凸块125和信号传送用焊锡凸块127。

底面基板134具有将屏蔽用焊锡凸块125和信号传送用焊锡凸块127电连接于内部结构的多个内部布线130和131。

内部布线130和131都连接于在面向底面基板134的主表面上设置的承载膜124。如后说明的那样，承载膜124具有在绝缘膜上设置的电布线(包含垫片)和接合层133。来自信号传送用焊锡凸块127的电信号经连接于内部布线130和承载膜124的垫片的芯片电极132传送到半导体芯片122。接合层133接合承载膜124和半导体芯片122。图54未示出，但承载膜124与底面基板134由其他接合层接合。

底面基板134内部埋置导体构成的屏蔽电极126。屏蔽电极126的平面形状为矩形形状，内部布线130是具有不接触屏蔽电极126而通过的开口的结构。图54是切断屏蔽电极126的开口的位置处的剖面图，该开口用虚线表示。

屏蔽电极126经屏蔽用焊锡块125和内部布线131固定到电源电位或接地电位，防止内部布线130拾取外部噪声。

在承载膜124的上主表面上设置屏蔽电极126b以包围半导体芯片122。屏蔽电极126b是平面形状为矩形环状的平板，经承载膜124上的电布线电连接于内部布线131，固定到电源电位或接地电位。

配置应力缓解膜135来覆盖屏蔽电极126b。应力缓解膜135作用是缓和半导体芯片122和底面基板134之间的应力。

应力缓解膜135的剖面形状本来为矩形，但夹持在半导体芯片122的端缘部与承载膜124之间并变形，局部厚度变薄。即，应力集中在半导体芯片122的端缘部与承载膜124夹持的部分，但通过厚度减薄，应力得到缓和。

应力缓解膜135上使用例如热塑性合成橡胶。热塑性合成橡胶是在常温下表示出橡胶弹性，但高温下可塑，可加工成各种形状的高分子材料。

半导体芯片122和应力缓解膜135的接合材料中使用环氧树脂等。热塑性合成橡胶的体积膨胀率约为2.7×10^-6，硅的体积膨胀率约为3.1×10^-6，由于体积膨胀率之差小，可缓解热应力。

半导体组件中，由于端子数目增多和组件小型化彼此对立，出现内部布线长、并且变细、容易拾取噪声的问题，因此配置屏蔽电极126和屏蔽用焊锡凸块125。为防止半导体芯片122和底面基板134之间的热应力增大、电连接的可靠性降低，配置应力缓解膜135。

屏蔽电极126的功能正如上述，屏蔽电极126经内部布线131连接于屏蔽用焊锡凸块125。之后，屏蔽用焊锡凸块125配置成包围信号传送用焊锡凸块127的周围，具有防止内部布线130经信号传送用焊锡凸块127拾取外部电噪声的功能。

原来，MCP结构仅在QFP中实现。图55表示使用QFP的MCP结构的剖面结构。图55中，在1个组件107内层叠配置3个半导体芯片102a，102b和102c，用树脂106封装。

作为一个例子，半导体芯片102a和102c为SRAM、半导体芯片102b是闪速EEPROM。

各半导体芯片之间由内部布线109连接，与外部的电连接经焊线(bonding wire)通过外部引线113进行。

在这样的结构中，与1个组件中仅有1个半导体芯片的结构相比，相对它一占据面积，得到更多的存储器电容。也就是说，对便携信息终端的需要增多。

但是，QFP有与芯片面积相比安装面积增大，并且外部引线容易拾取噪声的问题。

这样，CSP、QFP一长一短，并且MRAM中，必须防止因外部磁场影响反转软铁磁层的自旋，所以不能原样采用原来的组件的结构。

<H-2.装置结构>

下面使用图56～图65说明实施例8的MRAM2000的结构。

图56表示MRAM2000的剖面结构，图57表示从下部一侧看MRAM2000的平面结构。图56是沿着图57的A-A线的剖面。

如图56所示，包含MRAM单元阵列的周边电路和各种功能块的半导体芯片122被容纳在坡莫合金(Ni₈₀Fe₂₀)等的高导磁率的导体构成的箱状屏蔽件SHB中。

作为屏蔽件SHB的材料，例如使用具有与用于MRAM存储器单元的软铁磁体相同或比其大的导磁率的铁磁体，也可使用坡莫合金外的超坡莫合金(Mo₅Ni₇₉Fe₁₆)。矫顽力大的铁磁体用作永磁，可能对周围的电子装置影响产生，因此希望是矫顽力小的铁磁体。坡莫合金和超坡莫合金、Mn₅₀Zn₅₀等的铁氧体是满足该条件的材料。

屏蔽件SHB的内壁上配置热塑性合成橡胶构成的应力缓解膜235。应力缓解膜235启动缓解半导体芯片122和屏蔽件SHB的应力的作用。

屏蔽件SHB包括构成其本体部的筒状外框237、覆盖外框237的一端的上板238、覆盖外框237的另一端的下板236，应力缓解膜235配置在上板238和外框237的内面。

下板236上开设开口，是将连接于半导体芯片122内部布线130贯通该开口的结构。

组件129是有底无盖的箱状，从该开口插入具有半导体芯片122的屏蔽件SHB。

组件129是容纳屏蔽件SHB具有空余空间的大小，屏蔽件SHB与组件129的内壁之间配置环氧树脂等树脂构成的树脂键128。

组件129的开口最终由底面基片134覆盖。该底面基片134的本体用聚酰胺树脂等的绝缘材料构成，面对其外侧的主表面上配置多个屏蔽用焊锡凸块125和信号传送用焊锡凸块127。底面基片134由在承载膜124和下板236等上涂布的接合剂固定。

底面基片134具有将屏蔽用焊锡凸块125和信号传送用焊锡凸块127电连接于内部结构的内部布线130和131。

内部布线130和131都连接于在面向底面基板134的内侧的主表面上设置的承载膜124来配置，内部布线131经配置在承载膜124上的垫片和电布线电连接于屏蔽件SHB的下板236。

内部布线131电连接于用埋置在底面基片134的内部的导体构成的屏蔽电极126。由于部分屏蔽电极126并不一定存在与和内部布线130和131相同的剖面内，图56中以虚线表示。

屏蔽电极126被固定在电源电位或接地电位，防止内部布线130拾取外部电噪声。

成为半导体芯片122的输入输出端子的芯片电极132直接连接于在承载膜124上设置的垫片(膜电极)，经在该载膜124上构图的膜电极和电布线电连接于内部布线130。内部布线130连接于信号传送用焊锡凸块127。

信号传送用焊锡凸块127是用于交换外部与内部的半导体芯片的电信号的端子，屏蔽用焊锡凸块125是将屏蔽件SHB的电位固定到接地电位的端子。

如图57所示，屏蔽用焊锡凸块125配置成包围信号传送用焊锡凸块127。

信号传送用焊锡凸块127和屏蔽用焊锡凸块125具有将施加到底面基板134的应力分散到安装基板(母板)的功能，通过设置屏蔽用焊锡凸块125，减少每一焊锡凸块1上施加的应力。

<H-3.安装方法>

下面使用图58～图62简要说明MRAM2000的安装方法。图58～图62简单表示MRAM2000的安装方法，未正确表示出图56所示的结构。

图58中，底面基板134的上部接合承载膜124，在承载膜124上接合应力缓解膜223。

应力缓解膜223作成矩形形状，包围在承载膜124上设置的膜电极219的配置区域来设置。应力缓解膜223上形成矩形环状槽224，槽224内设置屏蔽件SHB的下板236(图56)。槽224内设置下板236的结构表示在图64(a)、64(b)中。

图中未示出，但后面的工序中，沿着槽224配置屏蔽件SHB的外框237(图46)，连接于下板236。

由于应力缓解膜223作成矩形形状，在图58所示的X方向和Y方向上同样缓和应力。

作为绝缘体的承载膜124上设置的膜电极219经内部布线130连接于信号传送用焊锡凸块127。

适当构图承载膜124上的膜电极219和内部布线130，可任意设定各凸块和各芯片电极的连接。

承载膜124上除膜电极219外还选择地设置接合层133。接合层133将半导体芯片122和承载膜124接合。

接着，在图59所示的工序中，装载半导体芯片122使得半导体芯片122的各芯片电极与承载膜124的各膜电极接触，通过接合层133固定半导体芯片122。

图60表示反转图59所示的状态的底面基板134的状态，底面基板134上配置半球形的焊锡凸块形成孔211。内部布线130和131(参考图56)到达焊锡凸块形成孔211的内壁面，在后面的工序中将含意凸块埋置在焊锡凸块形成孔211内时，电连接焊锡凸块和内部布线130和131。替代焊锡凸块，可使用导电性聚合物。

图61表示在焊锡凸块形成孔211上设置信号传送用焊锡凸块127和屏蔽用焊锡凸块125的状态。

之后，用在内部具有应力缓解膜235(图56)的屏蔽件SHB覆盖半导体芯片122后，插入有底无盖的组件129中，在空隙中注入树脂等的封装剂，如图62所示，得到在里面具有信号传送用焊锡凸块127和屏蔽用焊锡凸块125的结构。

这里，使用图63、图64(a)和图64(b)说明构成屏蔽件SHB的下板236和应力缓解膜223的平面形状。图63表示沿着图56的B-B线的剖面形状，图64(a)和64(b)表示沿着图63的C-C线和D-D线的剖面结构。

如图63所示，下板236用中央有矩形开口OP的矩形平板构成，底面基板134侧上配置电连接于屏蔽用焊锡凸块125的矩形环状屏蔽电极126(图56)。屏蔽电极126的外形尺寸与下板236的外形尺寸基本相同。

应力缓解膜223配置在屏蔽件SHB的开口端缘的内侧和外侧，应力缓解膜235(参考图56)配置在屏蔽件SHB的整个内侧，因此施加在半导体芯片231和半导体芯片232上的外部的应力降低。

<H-4.作用效果>

根据以上说明的实施例8的MRAM2000，用从外部磁场屏蔽包含MRAM单元阵列的半导体芯片122的屏蔽件SHB包围，因此外部磁场反转MRAM单元的自旋，防止磁化方向，即数据更换。

应力缓解膜223配置在屏蔽件SHB的开口端缘内侧和外侧，在屏蔽件SHB的内侧上配置应力缓解膜235，因此减少安装MRAM2000的安装基板(母板)的翘曲、温度循环引起的外部的应力施加到半导体芯片122上。

<H-5.变形例1>

半导体芯片122a在两个主表面上配置芯片电极，半导体芯片122a和半导体芯片122b由在二者之间配置的承载膜124b上的膜电极和电布线连接。半导体芯片122a和半导体芯片122b由接合层133接合固定。

半导体芯片122a和信号传送用焊锡凸块127的电连接与图65所示的半导体芯片122和信号传送用焊锡凸块127的电连接相同，除承载膜124为承载膜124a外，与MRAM2000的结构基本相同，因此省略说明。

半导体芯片122a和半导体芯片122b掉转上下关系来配置也可。这种情况下，半导体芯片122b两个主表面上设置芯片电极即可。

半导体芯片122a和半导体芯片122b的组合可在至少一个芯片上配置MRAM单元阵列，也可以是公知的半导体芯片的任意的组合。

图65所示的MRAM2100中，由于包含MRAM单元阵列的周边电路与各种功能块的半导体芯片122a和包含MRAM单元阵列的半导体芯片122b分别制造并组合，不必要考虑形成温度不同，把各个形成温度最佳化。之后，由于分别制造半导体芯片122a和半导体芯片122b，制造工序并行进行，制造时间缩短。

<H-6.变形例2>

图56所示的MRAM2000中，屏蔽件SHB的材料使用铁磁体，但代替其，使用含Ir(铟)20～30at％的IrMn等的反铁磁体，也实现相同的效果。

如图66所示的MRAM2200所示，用铁磁体136a和反铁磁体136b的多层膜构成屏蔽件SHB也可。这种情况下，底面基板134中的屏蔽电极136同样为铁磁体126a和反铁磁体126b的多层膜。多层膜的上下关系不限定于上述。

Claims (4)

1.一种磁存储装置，配备具有多个存储器单元阵列、跨过所述多个存储器单元阵列的多个主字线、对应于所述多个存储器单元阵列的每一个配置的多个存储器单元阵列选择线的至少一个存储器单元阵列组，该存储器单元阵列由多个存储器单元构成，该存储器单元包括非接触地交叉、构成矩阵的多个位线和多个字线以及分别配置在所述多个位线和所述多个字线的交叉部上的至少一个磁隧道结，

所述多个字线分别连接于分别设置在所述多个主字线和所述多个存储器单元阵列选择线的交叉部上的第一组合逻辑门的输出，

所述第一组合逻辑门的输入连接于处于交叉状态的所述多个主字线之一与所述多个存储器单元阵列选择线之一。

2.根据权利要求1所述的磁存储装置，其中所述至少一个存储器单元阵列组为多个存储器单元阵列组，还包括跨过所述多个存储器单元阵列组的多个总字线和对应于所述多个存储器单元阵列组的每一个设置的多个存储器单元阵列选择线，

所述多个主字线分别连接于分别设置在所述多个总字线和所述多个存储器单元阵列组选择线的交叉部上的第二组合逻辑门的输出，

所述第二组合逻辑门的输入连接于处于交叉状态的所述多个总字线之一与所述多个存储器单元阵列组选择线之一。

3.一种磁存储装置，配备具有多个存储器单元阵列、跨过所述多个存储器单元阵列的多个主位线、对应于所述多个存储器单元阵列的每一个配置的多个存储器单元阵列选择线的至少一个存储器单元阵列组，该存储器单元阵列由多个存储器单元构成，该存储器单元包括非接触地交叉、构成矩阵的多个位线和多个字线以及分别配置在所述多个位线和所述多个字线的交叉部上的至少一个磁隧道结，

所述多个位线分别连接于分别设置在所述多个主位线和所述多个存储器单元阵列选择线的交叉部上的第一组合逻辑门的输出，

所述第一组合逻辑门的输入连接于处于交叉状态的所述多个主位线之一与所述多个存储器单元阵列选择线之一。

4.根据权利要求3所述的磁存储装置，其中所述至少一个存储器单元阵列组为多个存储器单元阵列组，还包括跨过所述多个存储器单元阵列组的多个总位线和对应于所述多个存储器单元阵列组的每一个设置的多个存储器单元阵列选择线，

所述多个主位线分别连接于分别设置在所述多个总位线和所述多个存储器单元阵列组选择线的交叉部上的第二组合逻辑门的输出，

所述第二组合逻辑门的输入连接于处于交叉状态的所述多个总位线之一与所述多个存储器单元阵列组选择线之一。

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