JPH0595055A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH0595055A JPH0595055A JP3253769A JP25376991A JPH0595055A JP H0595055 A JPH0595055 A JP H0595055A JP 3253769 A JP3253769 A JP 3253769A JP 25376991 A JP25376991 A JP 25376991A JP H0595055 A JPH0595055 A JP H0595055A
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- JP
- Japan
- Prior art keywords
- layer
- chip
- circuit board
- resin
- noise
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
- H01L23/3135—Double encapsulation or coating and encapsulation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/3025—Electromagnetic shielding
Abstract
(57)【要約】
【構成】チップを機械的・化学的に保護する封止部材を
持つ半導体集積回路において、チップを導電率・透磁率
の高い物質で覆い半導体集積回路自体を静電的・電磁的
に遮へいする半導体集積回路。 【効果】実装する電子回路基板の電磁遮へい効率を向上
させて電子回路基板のノイズ対策を簡素化し、電子回路
基板の高密度実装および、電子機器の軽薄短小化に容易
にする。
持つ半導体集積回路において、チップを導電率・透磁率
の高い物質で覆い半導体集積回路自体を静電的・電磁的
に遮へいする半導体集積回路。 【効果】実装する電子回路基板の電磁遮へい効率を向上
させて電子回路基板のノイズ対策を簡素化し、電子回路
基板の高密度実装および、電子機器の軽薄短小化に容易
にする。
Description
【０００１】
【産業上の利用分野】本発明はチップを機械的、化学的
に保護する封止部材を持つ半導体集積回路（以下、ＩＣ
という）に関し、例えばディジタルのＣＭＯＳＩＣにお
いて、論理’Ｈ’ないしは論理’Ｌ’の定常状態では、
ｎチャンネルのトランジスタかｐチャンネルのどちらか
が’ＯＦＦ’つまり非導通になっているため、極めて小
さな電流しか流れていないが、論理が’Ｈ’から’Ｌ’
または’Ｌ’から’Ｈ’に変化する場合にｐチャンネル
トランジスタとｎチャンネルトランジスタの両方が同時
に導通する瞬間が存在するため、貫通電流が過渡的にな
がれることにより電源電圧とグランドの電位が変動す
る。また、同じくＣＭＯＳＩＣにおいて、同一の電源線
に接続された多数の論理ゲートが同時に変化した場合に
おいて、大きな過渡電流が流れるために電源電圧とグラ
ンドの電位が変動し、電源ノイズとなる。また、ディジ
タル信号は方形波パルスであり、高調波信号を含んでお
りノイズを発生する。一方、アナログのＩＣにおいて
も、熱雑音やフリッカ雑音と呼ばれるノイズが発生す
る。
に保護する封止部材を持つ半導体集積回路（以下、ＩＣ
という）に関し、例えばディジタルのＣＭＯＳＩＣにお
いて、論理’Ｈ’ないしは論理’Ｌ’の定常状態では、
ｎチャンネルのトランジスタかｐチャンネルのどちらか
が’ＯＦＦ’つまり非導通になっているため、極めて小
さな電流しか流れていないが、論理が’Ｈ’から’Ｌ’
または’Ｌ’から’Ｈ’に変化する場合にｐチャンネル
トランジスタとｎチャンネルトランジスタの両方が同時
に導通する瞬間が存在するため、貫通電流が過渡的にな
がれることにより電源電圧とグランドの電位が変動す
る。また、同じくＣＭＯＳＩＣにおいて、同一の電源線
に接続された多数の論理ゲートが同時に変化した場合に
おいて、大きな過渡電流が流れるために電源電圧とグラ
ンドの電位が変動し、電源ノイズとなる。また、ディジ
タル信号は方形波パルスであり、高調波信号を含んでお
りノイズを発生する。一方、アナログのＩＣにおいて
も、熱雑音やフリッカ雑音と呼ばれるノイズが発生す
る。
【０００２】最近、電子機器の軽薄短小化が進み、電子
回路のデジタル・アナログ混在、高密度実装化、低消費
電力化の要求が強まり、こういった環境下で電子回路が
正常に動作するために電子回路のノイズ対策は重要度が
増している。
回路のデジタル・アナログ混在、高密度実装化、低消費
電力化の要求が強まり、こういった環境下で電子回路が
正常に動作するために電子回路のノイズ対策は重要度が
増している。
【０００３】
【従来の技術】上記のＩＣ内部で発生するノイズを軽減
させるために、ディジタルのＣＭＯＳＩＣでは、論理’
Ｈ’から’Ｌ’または’Ｌ’から’Ｈ’に変化する場合
に出力ドライバのｐチャンネルトランジスタとｎチャン
ネルトランジスタが同時に導通しないようにしたり、電
源端子とグランド端子間にコンデンサーを入れたりとい
った対策がなされている。
させるために、ディジタルのＣＭＯＳＩＣでは、論理’
Ｈ’から’Ｌ’または’Ｌ’から’Ｈ’に変化する場合
に出力ドライバのｐチャンネルトランジスタとｎチャン
ネルトランジスタが同時に導通しないようにしたり、電
源端子とグランド端子間にコンデンサーを入れたりとい
った対策がなされている。
【０００４】一方、ＩＣのパッケージやＩＣが実装され
る電子回路基板に存在する浮遊容量を介して伝わるノイ
ズや、電磁波ノイズへの対策としては、金属板等で遮へ
いする方法をとるが、電子部品の実装設計に制限が多く
なり、高密度実装や電子機器の軽薄短小化が困難とな
る。
る電子回路基板に存在する浮遊容量を介して伝わるノイ
ズや、電磁波ノイズへの対策としては、金属板等で遮へ
いする方法をとるが、電子部品の実装設計に制限が多く
なり、高密度実装や電子機器の軽薄短小化が困難とな
る。
【０００５】
【発明が解決しようとする課題】本発明の目的は、ＩＣ
自体を静電的、電磁的に遮へいする事により、電子回路
基板の電磁遮へい効率を向上させ、ＩＣ内部で発生する
雑音の外部への放出を軽減させる事にある。
自体を静電的、電磁的に遮へいする事により、電子回路
基板の電磁遮へい効率を向上させ、ＩＣ内部で発生する
雑音の外部への放出を軽減させる事にある。
【０００６】
【課題を解決するための手段】上記目的は、ＩＣチップ
を導電率、透磁率の高い物質で覆い、ＩＣ自体を静電的
・電磁的に遮へいする事により達成する。
を導電率、透磁率の高い物質で覆い、ＩＣ自体を静電的
・電磁的に遮へいする事により達成する。
【０００７】
【作用】本発明の上記構成によれば、ＩＣ自体を静電
的、電磁的に遮へいする事により、遮へい効率を向上さ
せ、ＩＣ内部で発生する雑音の外部への放出を軽減させ
て電子回路基板のノイズ対策を容易にする事が可能とな
る。
的、電磁的に遮へいする事により、遮へい効率を向上さ
せ、ＩＣ内部で発生する雑音の外部への放出を軽減させ
て電子回路基板のノイズ対策を容易にする事が可能とな
る。
【０００８】
【実施例】以下、本発明の実施例を説明する。
【０００９】ＩＣの封止方法は、セラミックパッケージ
等を用いた気密封止や、プラスチックなどで封止される
樹脂封止に大別され、セラミックパッケージが高い信頼
性が必要とされるＩＣや高い放熱効果を必要とするＩＣ
等に使用される他は、プラスチックパッケージによる樹
脂封止となっている。
等を用いた気密封止や、プラスチックなどで封止される
樹脂封止に大別され、セラミックパッケージが高い信頼
性が必要とされるＩＣや高い放熱効果を必要とするＩＣ
等に使用される他は、プラスチックパッケージによる樹
脂封止となっている。
【００１０】プラスチックパッケージの中で最も一般的
なものがモールド型パッケージと呼ばれるエポキシ樹脂
により封止されるパッケージであり、本発明をこのプラ
スチックのモールド型パッケージに実施した場合を図１
に示す。
なものがモールド型パッケージと呼ばれるエポキシ樹脂
により封止されるパッケージであり、本発明をこのプラ
スチックのモールド型パッケージに実施した場合を図１
に示す。
【００１１】通常のモールド型パッケージの製造工程
は、リードフレームにＩＣチップを接着し、ＩＣチップ
の入出力の信号及び電源パッドとリードフレームをワイ
ヤーボンディングしたのち、金型にセットし樹脂成形す
る。この樹脂封止材を以下のように３層とする。
は、リードフレームにＩＣチップを接着し、ＩＣチップ
の入出力の信号及び電源パッドとリードフレームをワイ
ヤーボンディングしたのち、金型にセットし樹脂成形す
る。この樹脂封止材を以下のように３層とする。
【００１２】第１層に充填される樹脂により、ＩＣチッ
プ表面保護、フレームとＩＣチップ上のパッドを接続す
るボンディングワイヤーの保護及び、ＩＣの入出力端子
間の電気的な絶縁材として機能する。
プ表面保護、フレームとＩＣチップ上のパッドを接続す
るボンディングワイヤーの保護及び、ＩＣの入出力端子
間の電気的な絶縁材として機能する。
【００１３】第２層に導電率・透磁率の高い物質を含ん
だ樹脂を充填し、この充填層を接地することにより、こ
の充填層が静電的・電磁的な遮へいのシールド材とし
て、ＩＣパッケージの寄生容量を除去する事により、ノ
イズの伝わる経路を切断する。またこの充填層を接地し
ない場合は、ノイズの電磁波が導電体を通過する際に発
生する渦電流により、通過する磁力線と逆向きの磁力線
を発生し、磁力線が合成されて弱められ、電磁シールド
材として機能する。
だ樹脂を充填し、この充填層を接地することにより、こ
の充填層が静電的・電磁的な遮へいのシールド材とし
て、ＩＣパッケージの寄生容量を除去する事により、ノ
イズの伝わる経路を切断する。またこの充填層を接地し
ない場合は、ノイズの電磁波が導電体を通過する際に発
生する渦電流により、通過する磁力線と逆向きの磁力線
を発生し、磁力線が合成されて弱められ、電磁シールド
材として機能する。
【００１４】第３層は、ＩＣの入出力端子間及び、第２
層の充填層とＩＣを実装する基板の間を電気的に絶縁す
る。
層の充填層とＩＣを実装する基板の間を電気的に絶縁す
る。
【００１５】
【発明の効果】以上に述べたように本発明は、ＩＣ自体
に静電的・電磁的に遮へいする事により、電子回路基板
や電子機器におけるノイズ対策の効果を向上させる効果
を実現し、電子回路基板の高密度実装および、電子機器
の軽薄短小化に容易にする効果を有する。
に静電的・電磁的に遮へいする事により、電子回路基板
や電子機器におけるノイズ対策の効果を向上させる効果
を実現し、電子回路基板の高密度実装および、電子機器
の軽薄短小化に容易にする効果を有する。
【図１】本発明をプラスチックパッケージ応用した場合
の実施例の断面図である。
の実施例の断面図である。
１ モールド樹脂 ２ 導電率・透磁率の高い物質を含有した樹脂 ３ モールド樹脂 ４ ＩＣチップ ５ ワイヤー（Ａｕ線） ６ 入出力端子
Claims (1)
- 【請求項１】 半導体集積回路を機械的、化学的に保護
する封止部材において、静電的、電磁的に遮へいする機
能を持った封止部材を持つ事を特徴とする半導体集積回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3253769A JPH0595055A (ja) | 1991-10-01 | 1991-10-01 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3253769A JPH0595055A (ja) | 1991-10-01 | 1991-10-01 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0595055A true JPH0595055A (ja) | 1993-04-16 |
Family
ID=17255889
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3253769A Pending JPH0595055A (ja) | 1991-10-01 | 1991-10-01 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0595055A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5650659A (en) * | 1995-08-04 | 1997-07-22 | National Semiconductor Corporation | Semiconductor component package assembly including an integral RF/EMI shield |
| US6950369B2 (en) | 2001-02-06 | 2005-09-27 | Mitsubishi Denki Kabushiki Kaisha | Magnetic memory device capable of passing bidirectional currents through the bit lines |
| US10043762B2 (en) | 2016-01-19 | 2018-08-07 | Mitsubishi Electric Corporation | Semiconductor device |
| US10134661B2 (en) | 2016-09-29 | 2018-11-20 | Kabushiki Kaisha Toshiba | Semiconductor device |
-
1991
- 1991-10-01 JP JP3253769A patent/JPH0595055A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5650659A (en) * | 1995-08-04 | 1997-07-22 | National Semiconductor Corporation | Semiconductor component package assembly including an integral RF/EMI shield |
| US6950369B2 (en) | 2001-02-06 | 2005-09-27 | Mitsubishi Denki Kabushiki Kaisha | Magnetic memory device capable of passing bidirectional currents through the bit lines |
| US10043762B2 (en) | 2016-01-19 | 2018-08-07 | Mitsubishi Electric Corporation | Semiconductor device |
| US10134661B2 (en) | 2016-09-29 | 2018-11-20 | Kabushiki Kaisha Toshiba | Semiconductor device |
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