JP3016663B2 - 半導体装置 - Google Patents

半導体装置

Info

Publication number
JP3016663B2
JP3016663B2 JP4247757A JP24775792A JP3016663B2 JP 3016663 B2 JP3016663 B2 JP 3016663B2 JP 4247757 A JP4247757 A JP 4247757A JP 24775792 A JP24775792 A JP 24775792A JP 3016663 B2 JP3016663 B2 JP 3016663B2
Authority
JP
Japan
Prior art keywords
semiconductor
insulating film
semiconductor circuit
light
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP4247757A
Other languages
English (en)
Other versions
JPH0697328A (ja
Inventor
靖 河南
Original Assignee
松下電子工業株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 松下電子工業株式会社 filed Critical 松下電子工業株式会社
Priority to JP4247757A priority Critical patent/JP3016663B2/ja
Publication of JPH0697328A publication Critical patent/JPH0697328A/ja
Application granted granted Critical
Publication of JP3016663B2 publication Critical patent/JP3016663B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02163—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body on the bonding area
    • H01L2224/02165—Reinforcing structures
    • H01L2224/02166—Collar structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05541—Structure
    • H01L2224/05548—Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体装置に関し、特
に小型で薄型のパッケージや高速・大容量化に適した半
導体装置に関するものである。
【０００２】
【従来の技術】近年、半導体装置は実装密度を上げるた
めにそのパッケージは薄型で小型化が要求されるように
なってきている。これに伴って、従来ではパッケージの
肉厚が大きいために問題にならなかった遮光性の問題が
大きくクローズアップされるようになってきた。
【０００３】また、素子の高性能化及び大容量化によ
り、動作周波数の上昇に伴う不要輻射が発生するという
問題、及びチップサイズの増大に伴ってボンディングパ
ッドがチップ内において占める面積割合が増加するとい
う問題が生じてきた。
【０００４】以下、従来の半導体装置について説明す
る。
【０００５】図６は従来の半導体装置の平面構造を示
し、図７は従来の半導体装置の断面構造を示している。
同図において、１は半導体チップ、２は半導体基板の表
面に形成された半導体回路、３Ａ，３Ｂ，３Ｃ，３Ｄ，
３Ｅ，３Ｆ，３Ｇ，３Ｈはそれぞれ半導体基板１の表面
に形成されたボンディングパッド、５は半導体基板１の
表面を覆う酸化膜からなる保護膜、７Ａは保護膜５を覆
う樹脂系材料からなる絶縁膜、８は図示しない外部引き
出し用端子とボンディングパッド３Ａ〜３Ｈとを接続す
るボンディングワイヤである。
【０００６】図７から明らかなように、半導体チップ１
の表面には半導体回路２とボンディングパッド３Ａ〜３
Ｈとが形成され、半導体チップ１の表面におけるボンデ
ィングパッド３Ａ〜３Ｈを除く部分は保護膜５によって
覆われ、該保護膜５の表面は樹脂系材料からなる絶縁膜
７Ａによって覆われており、該絶縁膜７Ａは半導体チッ
プ１に加わる応力から半導体回路２を保護している。
【０００７】
【発明が解決しようとする課題】ところが、上記従来の
半導体装置の構造によると、図７に示すように、半導体
回路２の上には保護膜５と絶縁膜７Ａとが設けられてい
るのみであり、これら保護膜５及び絶縁膜７は通常遮光
性に乏しいので、半導体チップ１が樹脂パッケージに覆
われていない裸の状態である場合、或いは半導体チップ
１を封止する樹脂パッケージの肉厚が薄い場合には、外
部からの光が保護膜５及び絶縁膜７Ａを透過して半導体
回路２に到達するため、半導体回路２の動作が不安定に
なるという第１の問題がある。
【０００８】また、高速に動作する半導体回路２から電
磁波などの不要輻射が発生し、この不要輻射が外部の電
気回路や機器に悪影響を及ぼすという第２の問題もあ
る。
【０００９】さらに、図６に示すように、半導体チップ
１の表面においては、半導体回路２とボンディングパッ
ド３Ａ〜３Ｈとは別々の領域を占めており、半導体チッ
プ１の集積化技術が進み半導体回路２の面積が少なくな
っても、ボンディングパッド３Ａ〜３Ｈの面積は変わら
ない。このため、半導体チップ１の集積率が向上しても
半導体チップの面積の減少率は鈍化するという第３の問
題もある。
【００１０】本発明は、少なくとも上記第１の問題を解
決し、外部からの光が保護膜及び絶縁膜を透過して半導
体回路に到達する事態を防止し、半導体回路の動作の安
全性を確保することを目的とする。
【００１１】
【課題を解決するための手段】請求項１の発明は、上記
の目的を達成するため、半導体チップに形成された半導
体回路の上面を遮光膜によって覆うものであって、具体
的には、半導体装置を、半導体回路が形成された半導体
チップの上面は略全面に亘って樹脂系材料からなる第１
の絶縁膜によって覆われ、該第１の絶縁膜における少な
くとも上記半導体回路の上側部分は遮光膜によって覆わ
れ、該遮光膜の上面は略全面に亘って樹脂系材料からな
る第２の絶縁膜によって覆われている構成とするもので
ある。
【００１２】請求項２の発明は、上記第１の問題に加え
て上記第２の問題をも解決するものであって、具体的に
は、請求項１の構成に、上記遮光膜は導電性材料により
形成されており且つ上記半導体回路の接地線に接続され
ているという構成を付加するものである。
【００１３】請求項３の発明は、上記第１の問題に加え
て上記第３の問題をも解決するものであって、具体的に
は、半導体装置を、半導体回路が形成された半導体チッ
プの上面は略全面に亘って樹脂系材料からなる第１の絶
縁膜によって覆われ、該第１の絶縁膜における上記半導
体回路の上側部分の上面に沿って遮光性材料からなり上
記半導体回路の入出力端子に接続されたボンディングパ
ッドが設けられ、該ボンディングパッドにおけるボンデ
ィングワイヤが取り付けられていない部位の上面は略全
面に亘って樹脂系材料からなる第２の絶縁膜によって覆
われている構成とするものである。
【００１４】
【作用】請求項１の構成により、半導体チップの上面を
覆う第１の絶縁膜における少なくとも半導体回路の上側
部分は遮光膜によって覆われているため、外部からの光
は遮光膜によって遮られ、半導体回路に到達することは
ない。
【００１５】請求項２の構成により、遮光膜は半導体回
路の接地線に接続されているため、半導体回路が高速動
作する際に発生する不要輻射は電磁シールドされる。
【００１６】請求項２の構成により、半導体チップの上
面を覆う第１の絶縁膜における半導体回路の上側部分の
上面に沿って遮光性材料からなり半導体回路の入出力端
子に接続されたボンディングパッドが設けられているた
め、ボンディングパッドを半導体回路と平面的に配置し
なくてもよいので、半導体チップの面積を小さくするこ
とができる。また、ボンディングパッドは遮光性材料か
らなり且つ半導体回路の上側に設けられているため、該
ボンディングパッドは外部からの光が半導体回路に到達
することを防止している。
【００１７】
【実施例】以下、本発明の一実施例について、図面を参
照しながら説明する。
【００１８】図１は本発明の第１実施例に係る半導体装
置の平面構造を、図２は上記半導体装置の断面構造をそ
れぞれ示している。同図に示すように、半導体チップ１
の表面における中央部には半導体回路２が形成されてい
ると共に、半導体チップ１の表面における周辺部にはボ
ンディングパッド３Ａ，３Ｂ，３Ｃ，３Ｄ，３Ｅ，３
Ｆ，３Ｇ，３Ｈがそれぞれ形成されている。半導体チッ
プ１の表面におけるボンディングパッド３Ａ〜３Ｈを除
く部分は酸化膜からなる保護膜５により覆われ、保護膜
５の表面は全面に亘って樹脂系材料からなる第１の絶縁
膜６によって覆われている。第１の絶縁膜６の表面にお
ける周縁部を除く部分はアルミニウムよりなる遮光膜４
によって覆われ、第１の絶縁膜６の表面における遮光膜
４により覆われていない部分の表面及び遮光膜４の表面
は全面に亘って樹脂系材料からなる第２の絶縁膜７Ｂに
よって覆われている。尚、同図において、８は図示しな
い外部引き出し用端子とボンディングパッド３Ａ〜３Ｈ
とを接続するボンディングワイヤである。
【００１９】本第１実施例に係る半導体装置によると、
外部からの光は第２の絶縁膜７Ｂを透過しても遮光膜４
に遮られるので半導体回路２には到達しない。このた
め、内部に侵入した光による半導体回路２の誤動作は防
止される。また、遮光膜４は第２の絶縁膜７Ｂによって
覆われているため、面積の大きい遮光膜４に生じる応力
の緩和が図られている。このため、半導体チップ１が樹
脂パッケージによって封止されていない裸の状態或いは
樹脂パッケージの薄型化により樹脂パッケージの肉厚が
薄くなっても半導体装置の遮光性は確保される。
【００２０】図３は本発明の第２実施例に係る半導体装
置の平面構造を示している。
【００２１】本第２実施例においては、第１実施例と同
様に、半導体チップ１の表面には半導体回路２が形成さ
れ、半導体チップ１の表面における周辺部にはボンディ
ングパッド３Ａ，３Ｂ，３Ｃ，３Ｄ，３Ｅ，３Ｆ，３Ｇ
が形成され、半導体チップ１の表面におけるボンディン
グパッド３Ａ〜３Ｇを除く部分は酸化膜からなる保護膜
５により覆われ、保護膜５の表面は全面に亘って樹脂系
材料からなる第１の絶縁膜６によって覆われ、第１の絶
縁膜６の表面はアルミニウムよりなる遮光膜４によって
覆われ、遮光膜４の表面は全面に亘って樹脂系材料から
なる第２の絶縁膜７Ｂによって覆われている。
【００２２】本第２実施例の特徴として、半導体回路２
の接地線と遮光膜４とを接続するコンタクト部９Ａ，９
Ｂ，９Ｃ，９Ｄ，９Ｅ，９Ｆがそれぞれ設けられてい
る。
【００２３】従って、半導体回路２は高速動作する際
に、さまざまな不要輻射を発生し外部の機器に悪影響を
及ぼす原因になるが、本第２実施例においては、電磁シ
ールドされているので上述の不要輻射を防止することが
できる。
【００２４】また、アルミニウムよりなる遮光膜４は、
極めて低インピーダンスの接地線として働くので、半導
体回路２の動作時に流れる瞬時電流による接地線の電位
変動を抑制することができる。このため、本第２実施例
によると、半導体チップ１の面積を増大することなく、
接地線インピーダンスを下げることが可能になる。
【００２５】図４は本発明の第３実施例に係る半導体装
置の平面構造を、図５は該半導体装置の断面構造をそれ
ぞれ示している。
【００２６】本第３実施例においては、第１実施例と同
様に、半導体チップ１の表面には半導体回路２が形成さ
れ、半導体チップ１の表面における周辺部には内部側ボ
ンディングパッド３Ｋが形成されており、半導体チップ
１の表面における内部側ボンディングパッド３Ｋを除く
部分は酸化膜からなる保護膜５により覆われ、保護膜５
の表面は全面に亘って樹脂系材料からなる第１の絶縁膜
６によって覆われている。これにより、保護膜５及び第
１の絶縁膜６における内部側ボンディングパッド３Ｋの
上側にはコンタクトホールが形成されている。第１の絶
縁膜６の周縁部上面には、アルミニウムよりなる外部側
ボンディングパッド１０Ａ，１０Ｂ，１０Ｃ，１０Ｄ，
１０Ｅ，１０Ｆ，１０Ｇ，１０Ｈが半導体回路２の一部
分を覆うように形成されており、各外部側ボンディング
パッド１０Ａ〜１０Ｈは対応する内部側ボンディングパ
ッド３Ｋと上記のコンタクトホールを通して電気的に接
続されている。外部側ボンディングパッド１０Ａ〜１０
Ｈにおける中央部を除く部分の表面及び第１の絶縁膜６
の表面は、樹脂系材料からなる第２の絶縁膜７Ｂによっ
て覆われており、外部側ボンディングパッド１０Ａ〜１
０Ｈの中央部には、該外部側ボンディングパッド１０Ａ
〜１０Ｈと図示しない外部引き出し用端子とを接続する
ボンディングワイヤ８が取り付けられている。
【００２７】本第３実施例に係る半導体装置において
は、内部側ボンディングパッド３Ｋは外部側ボンディン
グパッド１０Ａ〜１０Ｈと接続する機能を有しておれば
よいので、従来のように大きな面積は必要としない。
【００２８】また、外部側ボンディングパッド１０Ａ〜
１０Ｈを半導体回路２の上側に設けることができるの
で、半導体チップ１の面積を小さくすることができる。
この場合、第１の絶縁膜６は、ワイヤボンディング時の
衝撃から半導体回路２を守る機能を有している。
【００２９】尚、上記第１〜第３実施例においては、遮
光膜４はアルミニウムにより形成したが、遮光膜４を形
成する材料はこれに限られず、他の材料により形成して
もよいのは当然である。
【００３０】
【発明の効果】以上説明したように、請求項１の発明に
係る半導体装置によると、半導体チップの上面を覆う第
１の絶縁膜における少なくとも半導体回路の上側部分を
遮光膜によって覆ったため、外部からの光は、遮光膜に
よって遮られ半導体回路に到達することがないので、半
導体チップが樹脂パッケージに覆われていない裸の状態
である場合或いは半導体チップを封止する樹脂パッケー
ジの肉厚が薄い場合でも、半導体回路の動作の安全性を
確保することができる。
【００３１】また、請求項２の発明に係る半導体装置に
よると、遮光膜を半導体回路の接地線に接続したため、
請求項１と同様半導体回路の動作の安全性を確保するこ
とができる上に、半導体回路が高速動作する際に発生す
る不要輻射を確実に抑制することができる。
【００３２】さらに、請求項３の発明に係る半導体装置
によると、半導体チップの上面を覆う第１の絶縁膜にお
ける半導体回路の上側部分の上面に沿って遮光性材料か
らなり半導体回路の入出力端子に接続されたボンディン
グパッドを設けたため、ボンディングパッドを半導体回
路と平面的に配置しなくてもよいので半導体チップの面
積を小さくすることができると共に、該ボンディングパ
ッドは外部からの光が半導体回路に到達することを防止
するので半導体チップが樹脂パッケージに覆われていな
い裸の状態である場合或いは半導体チップを封止する樹
脂パッケージの肉厚が薄い場合でも半導体回路の動作の
安全性を確保することができる。
【図面の簡単な説明】
【図１】本発明の第１実施例に係る半導体装置の平面図
である。
【図２】本発明の第１実施例に係る半導体装置の断面図
である。
【図３】本発明の第２実施例に係る半導体装置の上面図
である。
【図４】本発明の第３実施例に係る半導体装置の上面図
である。
【図５】本発明の第３実施例に係る半導体装置の断面図
である。
【図６】従来の半導体装置の平面図である。
【図７】従来の半導体装置の断面図である。
【符号の説明】
１ 半導体チップ ２ 半導体回路 ３Ａ，３Ｂ，３Ｃ，３Ｄ，３Ｅ，３Ｆ，３Ｇ，３Ｈ ボ
ンディングパッド ３Ｋ 内側のボンディングパッド ４ 遮光膜 ５ 保護膜 ６ 第１の絶縁膜 ７Ａ 絶縁膜 ７Ｂ 第２の絶縁膜 ８ ボンディングワイヤ ９Ａ，９Ｂ，９Ｃ，９Ｄ，９Ｅ，９Ｆ コンタクト部 １０Ａ，１０Ｂ，１０Ｃ，１０Ｄ，１０Ｅ，１０Ｆ，１
０Ｇ，１０Ｈ 外側のボンディングパッド
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 23/29 H01L 21/60 301 H01L 23/31

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項１】 半導体回路が形成された半導体チップの
    上面は略全面に亘って樹脂系材料からなる第１の絶縁膜
    によって覆われ、該第１の絶縁膜における少なくとも上
    記半導体回路の上側部分は遮光膜によって覆われ、該遮
    光膜の上面は略全面に亘って樹脂系材料からなる第２の
    絶縁膜によって覆われていることを特徴とする半導体装
    置。
  2. 【請求項２】 上記遮光膜は、導電性材料により形成さ
    れており且つ上記半導体回路の接地線に接続されている
    ことを特徴とする請求項１に記載の半導体装置。
  3. 【請求項３】 半導体回路が形成された半導体チップの
    上面は略全面に亘って樹脂系材料からなる第１の絶縁膜
    によって覆われ、該第１の絶縁膜における上記半導体回
    路の上側部分の上面に沿って遮光性材料からなり上記半
    導体回路の入出力端子に接続されたボンディングパッド
    が設けられ、該ボンディングパッドにおけるボンディン
    グワイヤが取り付けられていない部位の上面は略全面に
    亘って樹脂系材料からなる第２の絶縁膜によって覆われ
    ていることを特徴とする半導体装置。
JP4247757A 1992-09-17 1992-09-17 半導体装置 Expired - Fee Related JP3016663B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP4247757A JP3016663B2 (ja) 1992-09-17 1992-09-17 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP4247757A JP3016663B2 (ja) 1992-09-17 1992-09-17 半導体装置

Publications (2)

Publication Number Publication Date
JPH0697328A JPH0697328A (ja) 1994-04-08
JP3016663B2 true JP3016663B2 (ja) 2000-03-06

Family

ID=17168215

Family Applications (1)

Application Number Title Priority Date Filing Date
JP4247757A Expired - Fee Related JP3016663B2 (ja) 1992-09-17 1992-09-17 半導体装置

Country Status (1)

Country Link
JP (1) JP3016663B2 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011053459A (ja) 2009-09-02 2011-03-17 Morita Mfg Co Ltd 放射線像の読み取り装置

Also Published As

Publication number Publication date
JPH0697328A (ja) 1994-04-08

Similar Documents

Publication Publication Date Title
JP3407971B2 (ja) 集積回路パッケージおよびその組立構造
US5440169A (en) Resin-packaged semiconductor device with flow prevention dimples
US5679975A (en) Conductive encapsulating shield for an integrated circuit
US5486720A (en) EMF shielding of an integrated circuit package
US7088009B2 (en) Wirebonded assemblage method and apparatus
US9087710B2 (en) Semiconductor device with stacked semiconductor chips
GB2395601A (en) Noise eliminating system on chip and method of manufacture
JP2002524858A (ja) 電磁干渉シールド装置及び方法
US9508657B2 (en) Semiconductor package
JP4284744B2 (ja) 高周波集積回路装置
JP2689467B2 (ja) 半導体集積回路装置のパッケージ
JP3016663B2 (ja) 半導体装置
US9281243B2 (en) Chip scale package structure and manufacturing method thereof
JP2870162B2 (ja) 半導体装置およびその製造方法
US5801434A (en) TAB tape and semiconductor device including TAB tape
JPH05114776A (ja) ベアチツプｌｓｉの実装構造
JP2993456B2 (ja) 半導体装置及びその製造方法
JPS59161843A (ja) 半導体装置
CN211238248U (zh) 半导体封装
JPH077105A (ja) 半導体素子及び樹脂封止型半導体装置
JP2682227B2 (ja) 半導体集積回路
JP2630294B2 (ja) 混成集積回路装置およびその製造方法
JPS5951555A (ja) 半導体集積回路装置
JPS59224152A (ja) 集積回路装置
JP2513145B2 (ja) 半導体集積回路装置

Legal Events

Date Code Title Description
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 19991207

LAPS Cancellation because of no payment of annual fees