JPS5951555A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS5951555A JPS5951555A JP57161854A JP16185482A JPS5951555A JP S5951555 A JPS5951555 A JP S5951555A JP 57161854 A JP57161854 A JP 57161854A JP 16185482 A JP16185482 A JP 16185482A JP S5951555 A JPS5951555 A JP S5951555A
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- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の属する技術分野
この発明は・半導体集積回路用パッケージに関する。
（２）従来技術の説明
半導体集積回路用パッケージは構造よシ分類すると、ア
ルミニウムなどを用いたメタルパッケージ、焼きものの
１釉であるセラミックパッケージ、ガラスでシールする
サーディッグパッケージ、樹脂で封止するプラスチック
パッケージの４種類がある。この順はパッケージのコス
ト低減化の流れを示すものである。また形状より分類す
るとトランジスタと同形状のＴ（Ｊ（トランジスタアウ
トライン）型、リードが１列に配列された８１Ｐ（シン
グルインラインパッケージ）型、リード５本体の両側か
ら２列に並んで出ているＤＩＰ （デュアルインライン
パッケージ）型、リードが４方向に伸びてハンダで面取
シ付けする型のフラットパッケージ型、リードがない面
取９付けのチップキャリア型などがある。
ルミニウムなどを用いたメタルパッケージ、焼きものの
１釉であるセラミックパッケージ、ガラスでシールする
サーディッグパッケージ、樹脂で封止するプラスチック
パッケージの４種類がある。この順はパッケージのコス
ト低減化の流れを示すものである。また形状より分類す
るとトランジスタと同形状のＴ（Ｊ（トランジスタアウ
トライン）型、リードが１列に配列された８１Ｐ（シン
グルインラインパッケージ）型、リード５本体の両側か
ら２列に並んで出ているＤＩＰ （デュアルインライン
パッケージ）型、リードが４方向に伸びてハンダで面取
シ付けする型のフラットパッケージ型、リードがない面
取９付けのチップキャリア型などがある。
従来、これらのパッケージの構造および形状は動作速度
、要求信頼度、価格、実装方法などによシ適宜選択され
ている。現在では半導体集積回路装置を使用した電子装
置は小形化、軽量化、薄形化の方向にあシ半導体集積回
路装置においても小形化、軽量化、薄形化および低価格
化が要求されている。それにともない半導体集積回路用
パッケージはプラスチックパッケージのフラットパッケ
ージ型、ＤＩＰ型、ＳＩＰ型が多く使用されている。
、要求信頼度、価格、実装方法などによシ適宜選択され
ている。現在では半導体集積回路装置を使用した電子装
置は小形化、軽量化、薄形化の方向にあシ半導体集積回
路装置においても小形化、軽量化、薄形化および低価格
化が要求されている。それにともない半導体集積回路用
パッケージはプラスチックパッケージのフラットパッケ
ージ型、ＤＩＰ型、ＳＩＰ型が多く使用されている。
第１図（ａ） 、 （ｂ）はプラスチックパッケージの
フラットパッケージの１例を示す。同図において（ａ）
は外観図、（ｂ）は（ａ）図中Ａ−Ａ’面の断面図を示
す。１１はプラスチック樹脂、１２はリード端子、１３
はベレット、１４は配線ワイヤーである。上記のような
半導体集積回路用パッケージにおいて、ベレット１３、
配線ワイヤー１４は絶縁性のプラスチック樹脂１１で被
覆されているが、電磁シールドは行なわれていない０し
たがって外部電界、外部磁界、外部雑音の影響により電
気特性の変化まだは誤動作などを発生することが多い。
フラットパッケージの１例を示す。同図において（ａ）
は外観図、（ｂ）は（ａ）図中Ａ−Ａ’面の断面図を示
す。１１はプラスチック樹脂、１２はリード端子、１３
はベレット、１４は配線ワイヤーである。上記のような
半導体集積回路用パッケージにおいて、ベレット１３、
配線ワイヤー１４は絶縁性のプラスチック樹脂１１で被
覆されているが、電磁シールドは行なわれていない０し
たがって外部電界、外部磁界、外部雑音の影響により電
気特性の変化まだは誤動作などを発生することが多い。
このような不都合を改善するために多くの試みがなされ
ている。外部電界、外部磁界、外部雑音の影響による電
気特性の変化または誤動作を軽減するために、半導体集
積回路装置を含んだ電子回路装置の全体まだは個別の半
導体集積回路装置を導電性金属材料を用いたシールド板
によシ取シ囲み接地電位に接続することによって電磁シ
ールドを行うことが多い。
ている。外部電界、外部磁界、外部雑音の影響による電
気特性の変化または誤動作を軽減するために、半導体集
積回路装置を含んだ電子回路装置の全体まだは個別の半
導体集積回路装置を導電性金属材料を用いたシールド板
によシ取シ囲み接地電位に接続することによって電磁シ
ールドを行うことが多い。
また、論理回路を含んだ電子回路装置においては、その
クロック信号がノイズ源となシ回路の誤動作または電気
特性の勧化を引きおこすことがある。このような場合は
電子回路を構成する装置内部を必要に応じてシールドを
行い分離するという対策がとられていた。しかしながら
、これらの導電性金属材料を使用したシールド板による
対策は、複雑な形状をした機構部品点数を増加すること
になシ組立時間の増加、重量の増加、形状の大形化など
の点が、装置の小型化、軽量化、薄形化、低価格化を進
める上で重大な問題点となる。
クロック信号がノイズ源となシ回路の誤動作または電気
特性の勧化を引きおこすことがある。このような場合は
電子回路を構成する装置内部を必要に応じてシールドを
行い分離するという対策がとられていた。しかしながら
、これらの導電性金属材料を使用したシールド板による
対策は、複雑な形状をした機構部品点数を増加すること
になシ組立時間の増加、重量の増加、形状の大形化など
の点が、装置の小型化、軽量化、薄形化、低価格化を進
める上で重大な問題点となる。
さらに数百ＭＨｚ以上の高周波動作する半導体集積回路
装置は、絶縁性のプラスチック樹脂１１に、他の重子部
品又は機構部品が接近するとベレット１３、配線ワイヤ
ー１４およびリード端子１２との間に静電容量を発生し
周波数特性や雑音特性などの電気特性が変化する場合が
多い。
装置は、絶縁性のプラスチック樹脂１１に、他の重子部
品又は機構部品が接近するとベレット１３、配線ワイヤ
ー１４およびリード端子１２との間に静電容量を発生し
周波数特性や雑音特性などの電気特性が変化する場合が
多い。
（３）発明の目的
本発明の目的は、半導体集積回路用パッケージを電磁シ
ールドすることによって外部電界、外部磁界、外部雑音
の影響を軽減した半導体集積回路用パッケージを提供す
ることにある。
ールドすることによって外部電界、外部磁界、外部雑音
の影響を軽減した半導体集積回路用パッケージを提供す
ることにある。
（４）発明の構成
本発明の特徴は、外装が絶縁材料によシ構成された半導
体集積回路用パッケージにおいて、前記半導体集積回路
用パッケージの接地リード端子以外のリード端子の取付
部分を除いた表面全体に導電性被膜を塗付し少なくとも
１本以上の接地リード端子と前記導電性被膜を同一電位
に接続することによって電磁シールドされた半導体集積
回路用パッケージにある。
体集積回路用パッケージにおいて、前記半導体集積回路
用パッケージの接地リード端子以外のリード端子の取付
部分を除いた表面全体に導電性被膜を塗付し少なくとも
１本以上の接地リード端子と前記導電性被膜を同一電位
に接続することによって電磁シールドされた半導体集積
回路用パッケージにある。
（５）実施例
以下、図面を参照してこの発明の一実施例を説明する。
第２図（ａ）〜（Ｃ）は、プラスチックパッケージのフ
ラットパッケージに本発明を実施した一例を示す。（ａ
）は外観図を示しくｂ）は（ａ）図中Ｂ−Ｂ′面の断面
図、（Ｃ）はｃ−ｃ’面の側面図を示す。同図において
１１はプラスチック樹脂、１２はリード端子、１３はベ
レット１４は配線ワイヤー、１５は導電性被膜を示す。
ラットパッケージに本発明を実施した一例を示す。（ａ
）は外観図を示しくｂ）は（ａ）図中Ｂ−Ｂ′面の断面
図、（Ｃ）はｃ−ｃ’面の側面図を示す。同図において
１１はプラスチック樹脂、１２はリード端子、１３はベ
レット１４は配線ワイヤー、１５は導電性被膜を示す。
１２ａは接地リード端子、１２ｂは接地リード端子以外
のリード端子を示す。
のリード端子を示す。
ここで樹脂封入工程までは通常の製造工程と同様である
のでその説明は省略し、第１図に示した樹脂封入工程以
降について説明する。このプラスチック樹脂１１の表面
に導電性被膜１５を被着する。この場合、第２図（Ｃ）
に示すように接地リード端子以外のリード端子１２ｂの
周囲はフォトリソグラフィーによるバター二／グおよび
エツチング等の技術により前記導電性被膜１５よ部分離
し、接地リード端子１２ａは前記導電性被膜１５と接続
し同一電位とする。この導電性被膜１５の被着方法は導
電性塗料を使用した浸漬法、蒸着法、スパッタリング法
などを用いる。この導電性被膜の固有抵抗値が小さい程
、電磁シールドの効果は大きくなる。
のでその説明は省略し、第１図に示した樹脂封入工程以
降について説明する。このプラスチック樹脂１１の表面
に導電性被膜１５を被着する。この場合、第２図（Ｃ）
に示すように接地リード端子以外のリード端子１２ｂの
周囲はフォトリソグラフィーによるバター二／グおよび
エツチング等の技術により前記導電性被膜１５よ部分離
し、接地リード端子１２ａは前記導電性被膜１５と接続
し同一電位とする。この導電性被膜１５の被着方法は導
電性塗料を使用した浸漬法、蒸着法、スパッタリング法
などを用いる。この導電性被膜の固有抵抗値が小さい程
、電磁シールドの効果は大きくなる。
このように半導体集積回路用パッケージの外装表面を接
地電位と同一電位とした導電性被膜１５で覆うことによ
シベレット１３、配線ワイヤー１４、リード端子１２の
一部は電磁シールドされ、外部電界、外部磁界、外部雑
音の影響が軽減される。その結果、個々に電磁シールド
された半導体集積回路装置を使用することによシ、電子
装置の導電性金属材料を用いたシールド板を大幅に削減
できさらに部品の高密度実装が可能となり、電子装置の
小型化、軽量化、薄形化、低価格化にはだす効果は大き
い。また高周波動作する半導体集積回路装置もパッケー
ジ表面が電磁シールドされているため、部品の高密度実
装などの外的要因によ＃）電気特性が変化するというよ
うな現象は発生しない。
地電位と同一電位とした導電性被膜１５で覆うことによ
シベレット１３、配線ワイヤー１４、リード端子１２の
一部は電磁シールドされ、外部電界、外部磁界、外部雑
音の影響が軽減される。その結果、個々に電磁シールド
された半導体集積回路装置を使用することによシ、電子
装置の導電性金属材料を用いたシールド板を大幅に削減
できさらに部品の高密度実装が可能となり、電子装置の
小型化、軽量化、薄形化、低価格化にはだす効果は大き
い。また高周波動作する半導体集積回路装置もパッケー
ジ表面が電磁シールドされているため、部品の高密度実
装などの外的要因によ＃）電気特性が変化するというよ
うな現象は発生しない。
ここでは、本発明の一実施例としてプラスチックパッケ
ージのフラットパッケージ型につぃて説明したが、ＤＩ
Ｐ型、ＳＩＰ型、チップキャリア型あるいはサーティッ
プパッケージ、セラミックパッケージにおいても発明の
効果は同様である。
ージのフラットパッケージ型につぃて説明したが、ＤＩ
Ｐ型、ＳＩＰ型、チップキャリア型あるいはサーティッ
プパッケージ、セラミックパッケージにおいても発明の
効果は同様である。
（６）発明の効果
本発明は以上に説明したように、半導体集積回路用パッ
ケージの外装表面を電、磁シールドすることにより、外
部電界、外部磁界、外部雑音の影響を軽減した半導体集
積回路用パッケージを提供するものである。
ケージの外装表面を電、磁シールドすることにより、外
部電界、外部磁界、外部雑音の影響を軽減した半導体集
積回路用パッケージを提供するものである。
第１図（ａ） 、 （ｂ）は各々従来のプラスチックパ
ッケージのフラットパッケージの外観図および（ａ）中
Ａ−Ａ’面の断面図、第２図（ａ） 、 （ｂ） 、
（Ｃ）は各々本発明の一実施例に係るプラスチックパッ
ケージのフラットパッケージの外観図、Ｂ−Ｂ’面の断
面図、Ｃ−Ｃ’面の側面図を示す。 なお図において、１１・・・ プラスチック拉・を脂、
１２・・・・・・リード端子、１３・・・・・ベレット
、 １４・・・・・配線ワイヤー、１５ ・ 導電性被
膜、１２ａ・・・・接地リート端子、１２ｂ・・・接地
リード端子以外のリード端子、である。 −２・ ’Ａｆ 図 （０） １２’ χで （ｂ） 、ｆ！７ Ｚ 固 １２ｂ １２’ｔｌ ＩＺｂ
ッケージのフラットパッケージの外観図および（ａ）中
Ａ−Ａ’面の断面図、第２図（ａ） 、 （ｂ） 、
（Ｃ）は各々本発明の一実施例に係るプラスチックパッ
ケージのフラットパッケージの外観図、Ｂ−Ｂ’面の断
面図、Ｃ−Ｃ’面の側面図を示す。 なお図において、１１・・・ プラスチック拉・を脂、
１２・・・・・・リード端子、１３・・・・・ベレット
、 １４・・・・・配線ワイヤー、１５ ・ 導電性被
膜、１２ａ・・・・接地リート端子、１２ｂ・・・接地
リード端子以外のリード端子、である。 −２・ ’Ａｆ 図 （０） １２’ χで （ｂ） 、ｆ！７ Ｚ 固 １２ｂ １２’ｔｌ ＩＺｂ
Claims (1)
- 外装が絶縁材料によ多構成された半導体集積回路用パッ
ケージにおいて、前記半導体集積回路用パッケージの接
地リード端子以外のリード端子の −取付部分を除いた
表面全体に導電性被膜が設けられ、少なくとも１本以上
リード端子と前記導電性被膜とが接続されたことを特徴
とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57161854A JPS5951555A (ja) | 1982-09-17 | 1982-09-17 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57161854A JPS5951555A (ja) | 1982-09-17 | 1982-09-17 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5951555A true JPS5951555A (ja) | 1984-03-26 |
Family
ID=15743207
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57161854A Pending JPS5951555A (ja) | 1982-09-17 | 1982-09-17 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5951555A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5110628A (en) * | 1990-03-15 | 1992-05-05 | Vlsi Technology, Inc. | Method and apparatus for marking or erasing a marking on a semiconductor chip package |
| EP0617467A2 (en) * | 1993-03-25 | 1994-09-28 | Nec Corporation | High frequency module and method of producing the same |
| JPH09199634A (ja) * | 1996-09-17 | 1997-07-31 | Shinko Electric Ind Co Ltd | 超高周波素子用パッケージ |
| FR2774810A1 (fr) * | 1998-02-10 | 1999-08-13 | St Microelectronics Sa | Boitier semi-conducteur blinde et procede pour sa fabrication |
-
1982
- 1982-09-17 JP JP57161854A patent/JPS5951555A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5110628A (en) * | 1990-03-15 | 1992-05-05 | Vlsi Technology, Inc. | Method and apparatus for marking or erasing a marking on a semiconductor chip package |
| EP0617467A2 (en) * | 1993-03-25 | 1994-09-28 | Nec Corporation | High frequency module and method of producing the same |
| EP0617467A3 (en) * | 1993-03-25 | 1995-04-05 | Nippon Electric Co | High frequency module and method for its production. |
| US5455384A (en) * | 1993-03-25 | 1995-10-03 | Nec Corporation | High frequency module and method of producing the same |
| JPH09199634A (ja) * | 1996-09-17 | 1997-07-31 | Shinko Electric Ind Co Ltd | 超高周波素子用パッケージ |
| FR2774810A1 (fr) * | 1998-02-10 | 1999-08-13 | St Microelectronics Sa | Boitier semi-conducteur blinde et procede pour sa fabrication |
| US6312975B1 (en) | 1998-02-10 | 2001-11-06 | Stmicroelectronics S.A. | Semiconductor package and method of manufacturing the same |
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