JP2682227B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- semiconductor integrated
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- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は半導体集積回路に関し、特にプラスチックパ
ッケージに封止される半導体集積回路に関する。
ッケージに封止される半導体集積回路に関する。
［従来の技術］ 従来の半導体集積回路は第３図に示すように、２層の
配線構造で構成され、電源配線１と接地配線２ともに閉
環状形に配置されている。又、内部ゲート規模尾の増大
により、必要なピン数が増加し、半導体チップのコーナ
ー部分にもボンディングパット3a,3bを配置している場
合が多い。コーナー部分に配置されるボンディングパッ
ド3a,3bnは、コーナー部分に入出力バッファ等のアクテ
ィブ素子を配置するスペースがないため、電源配線１あ
るいは接地配線２と接続される場合が多い。例えば、電
源配線１は接地配線２の内側に配置され、ボンディング
パッド3bとチップのコーナー部分においてスルーホール
４を介して接地配線２と異なった層の電源配線５を経由
して接続されている。
配線構造で構成され、電源配線１と接地配線２ともに閉
環状形に配置されている。又、内部ゲート規模尾の増大
により、必要なピン数が増加し、半導体チップのコーナ
ー部分にもボンディングパット3a,3bを配置している場
合が多い。コーナー部分に配置されるボンディングパッ
ド3a,3bnは、コーナー部分に入出力バッファ等のアクテ
ィブ素子を配置するスペースがないため、電源配線１あ
るいは接地配線２と接続される場合が多い。例えば、電
源配線１は接地配線２の内側に配置され、ボンディング
パッド3bとチップのコーナー部分においてスルーホール
４を介して接地配線２と異なった層の電源配線５を経由
して接続されている。
しかし、この様なコーナー部を有する半導体集積回路
は、モールド樹脂で封止した場合、温度サイクルに対す
る耐性が劣化することが知られている。例えば−65℃〜
＋150℃の温度サイクル試験を行なった場合、樹脂の伸
び縮みにより応力が発生し、この応力がチップコーナー
部分で特に強く働き、コーナー部分において電源配線１
と接地配線２を囲む保護膜や、電源配線５と接地配線２
の交差部分の層間絶縁膜にクラックが生じ、最悪の場合
には電源配線１と接地配線２が交差部分においてショー
トしてしまうという欠点を有している。
は、モールド樹脂で封止した場合、温度サイクルに対す
る耐性が劣化することが知られている。例えば−65℃〜
＋150℃の温度サイクル試験を行なった場合、樹脂の伸
び縮みにより応力が発生し、この応力がチップコーナー
部分で特に強く働き、コーナー部分において電源配線１
と接地配線２を囲む保護膜や、電源配線５と接地配線２
の交差部分の層間絶縁膜にクラックが生じ、最悪の場合
には電源配線１と接地配線２が交差部分においてショー
トしてしまうという欠点を有している。
この様な理由の為第４図に示すように、接地配線２の
一部を欠落させ、開環状形で接地配線2a,2bを構成する
ことにより、コーナー部分における電源配線１と接地配
線の交差部分を排除し、前記ショートを防ぐ構造に改良
する方法が提案されている。
一部を欠落させ、開環状形で接地配線2a,2bを構成する
ことにより、コーナー部分における電源配線１と接地配
線の交差部分を排除し、前記ショートを防ぐ構造に改良
する方法が提案されている。
しかしながら第４図に示したような従来の半導体集積
回路は、接地配線が開環状形で配置されているため、閉
環状形で配置されている接地配線に比較して配線のイン
ピーダンスが高いという欠点があった。
回路は、接地配線が開環状形で配置されているため、閉
環状形で配置されている接地配線に比較して配線のイン
ピーダンスが高いという欠点があった。
また、第３図に示したような半導体集積回路は、モー
ルド樹脂で封止した場合にその応力を受け、温度サイク
ルに対する耐性が劣化し、特にチップコーナー部分では
応力が集中することにより、電源配線と接地配線の交差
部分の層間絶縁膜にクラックが生じ、ひどい場合には電
源配線と接地配線が交差部分でショートするという欠点
を有していた。
ルド樹脂で封止した場合にその応力を受け、温度サイク
ルに対する耐性が劣化し、特にチップコーナー部分では
応力が集中することにより、電源配線と接地配線の交差
部分の層間絶縁膜にクラックが生じ、ひどい場合には電
源配線と接地配線が交差部分でショートするという欠点
を有していた。
本発明の半導体集積回路は、半導体チップの周辺部に
閉環状に配置された接地配線と電源配線を有する半導体
集積回路において、前記接地配線及び電源配線の一方が
閉環状に配置された他方の配線と交差する箇所を有し、
この交差箇所が半導体チップのコーナー部以外の周辺部
領域に存在するものである。
閉環状に配置された接地配線と電源配線を有する半導体
集積回路において、前記接地配線及び電源配線の一方が
閉環状に配置された他方の配線と交差する箇所を有し、
この交差箇所が半導体チップのコーナー部以外の周辺部
領域に存在するものである。
次に本発明について図面を参照して説明する。第１図
は、本発明の第１の実施例の平面図である。
は、本発明の第１の実施例の平面図である。
第１図において、半導体チップの周辺部に形成された
ボンディングパッド３の内側にある接地配線２は、モー
ルド樹脂で封止した際に応力が集中するチップコーナー
部分に対して、応力の影響が小さいチップ周辺部の中心
領域において、スルーホール４を介して電源配線１と異
なる層で形成された接地配線６により閉環状形の電源配
線１と交差し、閉環状形で配置されている。
ボンディングパッド３の内側にある接地配線２は、モー
ルド樹脂で封止した際に応力が集中するチップコーナー
部分に対して、応力の影響が小さいチップ周辺部の中心
領域において、スルーホール４を介して電源配線１と異
なる層で形成された接地配線６により閉環状形の電源配
線１と交差し、閉環状形で配置されている。
このように応力の影響が小さいチップ周辺部の中心領
域で接地配線２と電源配線１を交差させることにより、
第３図に示した従来の半導体集積回路のチップコーナー
部分における異なる層で形成された電源配線５と接地配
線２のショート不良を回避することが可能となる。ま
た、接地配線２と電源配線１はともに閉環状形で構成さ
れているため、第４図に示した従来の半導体集積回路に
おける環状形の一部が欠落した開環状形で構成されてい
る接地配線2a,2bに比較して配線のインピーダンスを低
くすることが可能となる。
域で接地配線２と電源配線１を交差させることにより、
第３図に示した従来の半導体集積回路のチップコーナー
部分における異なる層で形成された電源配線５と接地配
線２のショート不良を回避することが可能となる。ま
た、接地配線２と電源配線１はともに閉環状形で構成さ
れているため、第４図に示した従来の半導体集積回路に
おける環状形の一部が欠落した開環状形で構成されてい
る接地配線2a,2bに比較して配線のインピーダンスを低
くすることが可能となる。
例えば、10mm角の半導体チップの周辺部分に配線を配
置した場合、膜厚0.1mm,配線幅50μｍのアルミ配線で接
地配線２と電源配線１を構成した時、配線長1mm当りの
抵抗は約0.6Ωとなり、第１図に示した第１の実施例の
配線抵抗比較端子７と配線抵抗比較箇所８間の抵抗は、
配線が閉環状形で構成されているため、電流パスが２本
あると考えられ、５Ωと16Ωの抵抗がパラレルに接続さ
れている場合の抵抗値約3.8Ωとなる。
置した場合、膜厚0.1mm,配線幅50μｍのアルミ配線で接
地配線２と電源配線１を構成した時、配線長1mm当りの
抵抗は約0.6Ωとなり、第１図に示した第１の実施例の
配線抵抗比較端子７と配線抵抗比較箇所８間の抵抗は、
配線が閉環状形で構成されているため、電流パスが２本
あると考えられ、５Ωと16Ωの抵抗がパラレルに接続さ
れている場合の抵抗値約3.8Ωとなる。
一方、第４図に示した従来の半導体集積回路の配線抵
抗比較端子7bと配線抵抗比較箇所8b間の配線抵抗は、約
５Ωと見積ることができ、本実施例のような閉環状形の
設置配線２の方がインピーダンスを低くすることができ
る。配線のインピーダンスを低くすることにより、電圧
効果を減少させることができ、かつ電源ノイズに対する
耐量が増加し、内部回路の動作特性を向上させることが
可能となる。
抗比較端子7bと配線抵抗比較箇所8b間の配線抵抗は、約
５Ωと見積ることができ、本実施例のような閉環状形の
設置配線２の方がインピーダンスを低くすることができ
る。配線のインピーダンスを低くすることにより、電圧
効果を減少させることができ、かつ電源ノイズに対する
耐量が増加し、内部回路の動作特性を向上させることが
可能となる。
第２図は、本発明の第２の実施例の平面図である。電
源配線１と接地配線２をチップコーナー部分以外の領域
で４カ所交差させている。
源配線１と接地配線２をチップコーナー部分以外の領域
で４カ所交差させている。
第１の実施例では電源配線１に接続されるボンディン
グパッド3b及び接地配線２に接続されるボンディングパ
ッド3aは、それぞれチップの同一辺に配置されている
が、本第２の実施例では、電源配線に接続されるボンデ
ィングパッド3bと接地配線に接続されるボンディングパ
ッド3aをそれぞれチップの対角線上に配置しており、配
線抵抗比較端子7aと配線抵抗比較箇所8a間の配線抵抗
は、電流パスが２本あると考えられるため、配線抵抗比
較端子7aと配線抵抗比較箇所8a間の抵抗５Ωとボンディ
ングパッド3aと配線抵抗比較箇所8a間の抵抗５Ωがパラ
レルに接続されている場合の抵抗値約2.5Ωとなり、第
４図に示した従来の半導体集積回路と比較すると、配線
のインピーダンスは約50％改善されたことになる。
グパッド3b及び接地配線２に接続されるボンディングパ
ッド3aは、それぞれチップの同一辺に配置されている
が、本第２の実施例では、電源配線に接続されるボンデ
ィングパッド3bと接地配線に接続されるボンディングパ
ッド3aをそれぞれチップの対角線上に配置しており、配
線抵抗比較端子7aと配線抵抗比較箇所8a間の配線抵抗
は、電流パスが２本あると考えられるため、配線抵抗比
較端子7aと配線抵抗比較箇所8a間の抵抗５Ωとボンディ
ングパッド3aと配線抵抗比較箇所8a間の抵抗５Ωがパラ
レルに接続されている場合の抵抗値約2.5Ωとなり、第
４図に示した従来の半導体集積回路と比較すると、配線
のインピーダンスは約50％改善されたことになる。
以上説明したように本発明は、半導体チップの周辺部
に配置された接地配線及び電源配線を閉環状形で構成す
ることにより、閉環状形の一部が欠落した開環状形の接
地配線及び電源配線に比較して配線インピーダンスを低
く抑えることが可能となり、ノイズに対する耐量が向上
する。また、この閉環状形の接地配線と電源配線の交差
箇所を半導体チップのコーナー部以外の領域に設けるこ
とにより、チップコーナー部における接地配線と電源配
線のショート不良の発生をなくすことができるという効
果を有する。
に配置された接地配線及び電源配線を閉環状形で構成す
ることにより、閉環状形の一部が欠落した開環状形の接
地配線及び電源配線に比較して配線インピーダンスを低
く抑えることが可能となり、ノイズに対する耐量が向上
する。また、この閉環状形の接地配線と電源配線の交差
箇所を半導体チップのコーナー部以外の領域に設けるこ
とにより、チップコーナー部における接地配線と電源配
線のショート不良の発生をなくすことができるという効
果を有する。
第１図及び第２図は本発明の第１及び第２の実施例の平
面図、第３図及び第４図は従来の半導体集積回路の平面
図である。 １……電源配線、2,2a,2b……接地配線、3,3a,3b……ボ
ンディングパッド、４……スルーホール、５……電源配
線（接地配線２と異なる層の配線）、６……接地配線
（電源配線１と異なる層の配線）、7,7a,7b……配線抵
抗比較端子（ボンディングパッド）、8,8a,8b……配線
抵抗比較箇所。
面図、第３図及び第４図は従来の半導体集積回路の平面
図である。 １……電源配線、2,2a,2b……接地配線、3,3a,3b……ボ
ンディングパッド、４……スルーホール、５……電源配
線（接地配線２と異なる層の配線）、６……接地配線
（電源配線１と異なる層の配線）、7,7a,7b……配線抵
抗比較端子（ボンディングパッド）、8,8a,8b……配線
抵抗比較箇所。
Claims (1)
- 【請求項１】半導体チップの周辺部に閉環状に配置され
た接地配線と電源配線を有する半導体集積回路におい
て、前記接地配線及び電源配線の一方が閉環状に配置さ
れた他方の配線と交差する箇所を有し、この交差箇所が
半導体チップのコーナー部以外の周辺部領域に存在する
ことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2288964A JP2682227B2 (ja) | 1990-10-26 | 1990-10-26 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2288964A JP2682227B2 (ja) | 1990-10-26 | 1990-10-26 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04162649A JPH04162649A (ja) | 1992-06-08 |
| JP2682227B2 true JP2682227B2 (ja) | 1997-11-26 |
Family
ID=17737082
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2288964A Expired - Fee Related JP2682227B2 (ja) | 1990-10-26 | 1990-10-26 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2682227B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6365978B1 (en) * | 1999-04-02 | 2002-04-02 | Texas Instruments Incorporated | Electrical redundancy for improved mechanical reliability in ball grid array packages |
| JP4820683B2 (ja) | 2006-04-28 | 2011-11-24 | 川崎マイクロエレクトロニクス株式会社 | 半導体装置と半導体装置の絶縁破壊防止方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4568961A (en) * | 1983-03-11 | 1986-02-04 | Rca Corporation | Variable geometry automated universal array |
-
1990
- 1990-10-26 JP JP2288964A patent/JP2682227B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04162649A (ja) | 1992-06-08 |
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Legal Events
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