JPH11312786A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH11312786A JPH11312786A JP12057298A JP12057298A JPH11312786A JP H11312786 A JPH11312786 A JP H11312786A JP 12057298 A JP12057298 A JP 12057298A JP 12057298 A JP12057298 A JP 12057298A JP H11312786 A JPH11312786 A JP H11312786A
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- JP
- Japan
- Prior art keywords
- input protection
- connection electrode
- resistor
- protection resistor
- external connection
- Prior art date
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Abstract
(57)【要約】
【課題】 入力保護抵抗の形成に専用化されるチップ面
積を低減する。 【解決手段】 ファイナルパッシベーション膜を開口し
た外部接続電極（２）の周囲に額縁状に入力保護抵抗
（４）をレイアウトする。入力保護抵抗の一端は外部接
続電極に、他端は入力保護回路の後段回路に接続され
る。所定のレイアウトルールに従って配置される外部接
続電極と隣の外部接続電極又は別の回路領域との間隔領
域、若しくはその周囲の領域を、入力保護抵抗の形成に
流用するから、入力保護抵抗の形成に専用化されるチッ
プ面積を低減できる。更に、入力保護抵抗は、外部接続
電極を挟んでその周囲に形成され、外部接続電極がワイ
ヤボンディングされ或いはワイヤレスボンディングされ
るときの機械的なストレスを直接受けず、不所望に破壊
される事態が防止される。
積を低減する。 【解決手段】 ファイナルパッシベーション膜を開口し
た外部接続電極（２）の周囲に額縁状に入力保護抵抗
（４）をレイアウトする。入力保護抵抗の一端は外部接
続電極に、他端は入力保護回路の後段回路に接続され
る。所定のレイアウトルールに従って配置される外部接
続電極と隣の外部接続電極又は別の回路領域との間隔領
域、若しくはその周囲の領域を、入力保護抵抗の形成に
流用するから、入力保護抵抗の形成に専用化されるチッ
プ面積を低減できる。更に、入力保護抵抗は、外部接続
電極を挟んでその周囲に形成され、外部接続電極がワイ
ヤボンディングされ或いはワイヤレスボンディングされ
るときの機械的なストレスを直接受けず、不所望に破壊
される事態が防止される。
Description
【０００１】
【発明の属する技術分野】本発明は、入力保護抵抗を有
する半導体集積回路に係り、入力保護抵抗のレイアウト
並びに構造の改良に関するものであり、例えば、ボンデ
ィングパッドを有する半導体集積回路に適用して有効な
技術に関するものである。
する半導体集積回路に係り、入力保護抵抗のレイアウト
並びに構造の改良に関するものであり、例えば、ボンデ
ィングパッドを有する半導体集積回路に適用して有効な
技術に関するものである。
【０００２】
【従来の技術】半導体集積回路の入力保護回路は、例え
ば、ボンディングパッドに入力保護抵抗が接続され、そ
の後段にサージ電圧を電源端子及び接地端子に逃がすた
めのトランジスタが設けられている。従来は、入力保護
抵抗はボンディングパッドの隣の別の方形領域にレイア
ウトされていた。即ち、ボンディングパッドは所定のレ
イアウトルールに従って所定間隔で並列配置されてお
り、その並列方向とは別の方向に向けて入力保護抵抗が
形成される。
ば、ボンディングパッドに入力保護抵抗が接続され、そ
の後段にサージ電圧を電源端子及び接地端子に逃がすた
めのトランジスタが設けられている。従来は、入力保護
抵抗はボンディングパッドの隣の別の方形領域にレイア
ウトされていた。即ち、ボンディングパッドは所定のレ
イアウトルールに従って所定間隔で並列配置されてお
り、その並列方向とは別の方向に向けて入力保護抵抗が
形成される。
【０００３】
【発明が解決しようとする課題】しかしながら、ポリシ
リコン抵抗などによって構成される入力保護抵抗には、
比較的大きな抵抗値が必要であることから、入力保護抵
抗を形成するには、ボンディングパッドの形成領域とは
別に比較的大きな面積を必要としていた。本発明者は、
入力保護抵抗の形成に、ボンディングパッドを配列する
間隔領域が有効に利用されていないことを見出した。
リコン抵抗などによって構成される入力保護抵抗には、
比較的大きな抵抗値が必要であることから、入力保護抵
抗を形成するには、ボンディングパッドの形成領域とは
別に比較的大きな面積を必要としていた。本発明者は、
入力保護抵抗の形成に、ボンディングパッドを配列する
間隔領域が有効に利用されていないことを見出した。
【０００４】本発明の目的は、入力保護抵抗の形成に専
用化されるチップ面積を低減できる半導体集積回路を提
供することにある。
用化されるチップ面積を低減できる半導体集積回路を提
供することにある。
【０００５】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
【０００６】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
【０００７】すなわち、入力保護抵抗（４）を、外部接
続電極（２）の外側に周回形成する。見方を変えれば、
前記外部接続電極の中央部を挟んで前記入力保護抵抗を
レイアウト形成する。上記によれば、所定のレイアウト
ルールに従って配置される外部接続電極と隣の外部接続
電極又は別の回路領域との間隔領域、若しくはその周囲
の領域を、入力保護抵抗の形成に流用するから、入力保
護抵抗の形成に専用化されるチップ面積を低減すること
ができる。更に、入力保護抵抗は、外部接続電極の周囲
若しくは中央部を除いて周辺部に形成され、外部接続電
極がワイヤボンディングされ或いはワイヤレスボンディ
ングされるときの機械的なストレス（応力）を直接受け
ず、不所望に破壊される事態が防止されている。
続電極（２）の外側に周回形成する。見方を変えれば、
前記外部接続電極の中央部を挟んで前記入力保護抵抗を
レイアウト形成する。上記によれば、所定のレイアウト
ルールに従って配置される外部接続電極と隣の外部接続
電極又は別の回路領域との間隔領域、若しくはその周囲
の領域を、入力保護抵抗の形成に流用するから、入力保
護抵抗の形成に専用化されるチップ面積を低減すること
ができる。更に、入力保護抵抗は、外部接続電極の周囲
若しくは中央部を除いて周辺部に形成され、外部接続電
極がワイヤボンディングされ或いはワイヤレスボンディ
ングされるときの機械的なストレス（応力）を直接受け
ず、不所望に破壊される事態が防止されている。
【０００８】前記入力保護抵抗はポリシリコン抵抗や拡
散抵抗などで形成できる。前記外部接続電極の形成層と
前記入力保護抵抗の形成層との間に、電気的にフローテ
ィングにされ前記外部接続電極に重ねられた状態で緩衝
用金属層（１５Ｂ）を形成することができる。緩衝用金
属層により入力保護抵抗は外部接続電極からの機械的な
ストレスを更に受けないようになる。
散抵抗などで形成できる。前記外部接続電極の形成層と
前記入力保護抵抗の形成層との間に、電気的にフローテ
ィングにされ前記外部接続電極に重ねられた状態で緩衝
用金属層（１５Ｂ）を形成することができる。緩衝用金
属層により入力保護抵抗は外部接続電極からの機械的な
ストレスを更に受けないようになる。
【０００９】
【発明の実施の形態】図３には本発明の一例に係る半導
体集積回路の全体的なレイアウト構成が概略的に示され
る。特に制限されないが、単結晶シリコンのような1個
の半導体基板１の周縁部には外部接続電極として複数個
のボンディングパッド２が配置され、その中央部には内
部回路３が形成されている。内部回路は、入力保護回
路、入力バッファや出力バッファ等のバッファ回路、そ
して半導体集積回路に要求される機能に応じて論理回路
やメモリ回路などが形成されている。
体集積回路の全体的なレイアウト構成が概略的に示され
る。特に制限されないが、単結晶シリコンのような1個
の半導体基板１の周縁部には外部接続電極として複数個
のボンディングパッド２が配置され、その中央部には内
部回路３が形成されている。内部回路は、入力保護回
路、入力バッファや出力バッファ等のバッファ回路、そ
して半導体集積回路に要求される機能に応じて論理回路
やメモリ回路などが形成されている。
【００１０】図４には入力端子の入力保護回路７Ａの一
例が示される。ボンディングパッド２に入力保護抵抗４
の一端Ｎ１が結合され、入力保護抵抗４の他端Ｎ２には
正及び負のサージ電圧を回路の電源端子Ｖｄｄ又は接地
端子Ｖｓｓに逃がすためのｎチャンネル型アルミ寄生Ｍ
ＯＳトランジスタＭ１，Ｍ２、接地端子Ｖｓｓに正及び
負のサージ電圧を逃がすｎチャンネル型クランプＭＯＳ
トランジスタＭ３を初段に有し、更に次段にも入力保護
抵抗５とクランプＭＯＳトランジスタＭ４が配置されて
いる。その後段には入力バッファ回路が配置されてい
る。前記アルミ寄生ＭＯＳトランジスタは、ソース・ド
レイン間にＳｉＯ2による素子分離領域（ＬＯＣＯＳ）
が形成され、上方にアルミニウム金属層が形成された、
所謂サージ吸収用のトランジスタとされる。
例が示される。ボンディングパッド２に入力保護抵抗４
の一端Ｎ１が結合され、入力保護抵抗４の他端Ｎ２には
正及び負のサージ電圧を回路の電源端子Ｖｄｄ又は接地
端子Ｖｓｓに逃がすためのｎチャンネル型アルミ寄生Ｍ
ＯＳトランジスタＭ１，Ｍ２、接地端子Ｖｓｓに正及び
負のサージ電圧を逃がすｎチャンネル型クランプＭＯＳ
トランジスタＭ３を初段に有し、更に次段にも入力保護
抵抗５とクランプＭＯＳトランジスタＭ４が配置されて
いる。その後段には入力バッファ回路が配置されてい
る。前記アルミ寄生ＭＯＳトランジスタは、ソース・ド
レイン間にＳｉＯ2による素子分離領域（ＬＯＣＯＳ）
が形成され、上方にアルミニウム金属層が形成された、
所謂サージ吸収用のトランジスタとされる。
【００１１】図５には入出力端子の入力保護回路７Ｂの
一例が示される。この場合の入力保護回路も基本的な構
成は図４と変わらない。相違点は、出力用にオープンド
レインＭＯＳトランジスタＭ５を有し、また、出力動作
時に入力動作を無効とする入力ゲートＧ１が追加されて
いる。信号ＳＤＡＯＵＴは出力イネーブル信号である。
一例が示される。この場合の入力保護回路も基本的な構
成は図４と変わらない。相違点は、出力用にオープンド
レインＭＯＳトランジスタＭ５を有し、また、出力動作
時に入力動作を無効とする入力ゲートＧ１が追加されて
いる。信号ＳＤＡＯＵＴは出力イネーブル信号である。
【００１２】図４及び図５の回路図ではボンディングパ
ッド２と入力保護抵抗４は離隔されているように図示さ
れているが、実際には、図３に概略的に示されるよう
に、ボンディングパッド２の外側に周回形成されてい
る。見方を変えれば、前記ボンディングパッド２の中央
部を挟んで入力保護抵抗４をレイアウトしている。
ッド２と入力保護抵抗４は離隔されているように図示さ
れているが、実際には、図３に概略的に示されるよう
に、ボンディングパッド２の外側に周回形成されてい
る。見方を変えれば、前記ボンディングパッド２の中央
部を挟んで入力保護抵抗４をレイアウトしている。
【００１３】図１にはボンディングパッド及び入力保護
抵抗が形成されている部分の概略平面図が示され、図２
には図１のＡ−Ａ線矢視断面が示される。
抵抗が形成されている部分の概略平面図が示され、図２
には図１のＡ−Ａ線矢視断面が示される。
【００１４】図２において１０は半導体基板、１１は酸
化シリコンから成る素子分離領域（ＬＯＣＯＳ）、１２
は層間絶縁膜、１３は前記入力保護抵抗を構成するポリ
シリコン（ＦＧ）、１４はボロン・リンシリケートガラ
ス（ＢＰＳＧ）などから成る層間絶縁膜、１５Ａ，１５
Ｂ，１５Ｃはアルミニウム・銅・シリコン等から成る第
1層目金属配線層、１６，１７はプラズマ酸化シリコン
（Ｐ−ＳｉＯ）などから成る層間絶縁膜、１８Ａ，１８
Ｂはアルミニウム・銅・シリコン等から成る第２層目金
属配線層、１９，２０はＰ−ＳｉＮ及びＰｉＱ等から成
るファイナルパッシベーション膜である。
化シリコンから成る素子分離領域（ＬＯＣＯＳ）、１２
は層間絶縁膜、１３は前記入力保護抵抗を構成するポリ
シリコン（ＦＧ）、１４はボロン・リンシリケートガラ
ス（ＢＰＳＧ）などから成る層間絶縁膜、１５Ａ，１５
Ｂ，１５Ｃはアルミニウム・銅・シリコン等から成る第
1層目金属配線層、１６，１７はプラズマ酸化シリコン
（Ｐ−ＳｉＯ）などから成る層間絶縁膜、１８Ａ，１８
Ｂはアルミニウム・銅・シリコン等から成る第２層目金
属配線層、１９，２０はＰ−ＳｉＮ及びＰｉＱ等から成
るファイナルパッシベーション膜である。
【００１５】前記ファイナルパッシベーション膜１９，
２０には開口２１が形成され、当該開口２１から露出さ
れた前記第２層目金属配線層１８Ａ（Ｍ２)の部分がボ
ンディングパッド２とされる。図１において開口２１は
２点鎖線で示されている。図１においてポリシリコン
（ＦＧ）１３によって構成される入力保護抵抗４は右下
がりのハッチングが付されて図示されており、開口２１
の周囲に額縁状に形成されている。１５Ｂは第１層目金
属配線層１５で形成された緩衝部であり、ボンディング
パッド２の直下で、前記開口２１よりも大きな寸法を有
している。緩衝部１５Ｂはボンディングパッド２にボン
ディングワイヤを熱圧着するときの応力によって、ボン
ディングパッド２の直下の構成を破壊しないように機械
的に補強する機能を有する。ボンディングパッド２は、
スルーホール２２を介して第１層目配線層１５Ａに接続
され、当該部分１５Ａはコンタクトホール２３を介して
入力保護抵抗４の一方（図４、図５のノードＮ１）に導
通される。入力保護抵抗４の他方のノード（図４、図５
のノードＮ２）は、コンタクトホール２４を介して第１
金属配線層１５Ｃに導通され、当該第１金属配線層１５
Ｃはスルーホール２５を介して第２の金属配線層１８Ｂ
に接続される。
２０には開口２１が形成され、当該開口２１から露出さ
れた前記第２層目金属配線層１８Ａ（Ｍ２)の部分がボ
ンディングパッド２とされる。図１において開口２１は
２点鎖線で示されている。図１においてポリシリコン
（ＦＧ）１３によって構成される入力保護抵抗４は右下
がりのハッチングが付されて図示されており、開口２１
の周囲に額縁状に形成されている。１５Ｂは第１層目金
属配線層１５で形成された緩衝部であり、ボンディング
パッド２の直下で、前記開口２１よりも大きな寸法を有
している。緩衝部１５Ｂはボンディングパッド２にボン
ディングワイヤを熱圧着するときの応力によって、ボン
ディングパッド２の直下の構成を破壊しないように機械
的に補強する機能を有する。ボンディングパッド２は、
スルーホール２２を介して第１層目配線層１５Ａに接続
され、当該部分１５Ａはコンタクトホール２３を介して
入力保護抵抗４の一方（図４、図５のノードＮ１）に導
通される。入力保護抵抗４の他方のノード（図４、図５
のノードＮ２）は、コンタクトホール２４を介して第１
金属配線層１５Ｃに導通され、当該第１金属配線層１５
Ｃはスルーホール２５を介して第２の金属配線層１８Ｂ
に接続される。
【００１６】以上説明したように、入力保護抵抗４の一
端部Ｎ１はコンタクトホール２３及びスルーホール２２
を介してボンディングパッド２の一端部に接続され、入
力保護抵抗４の他端部Ｎ２はコンタクトホール２４及び
スルーホール２５を介して後段の配線層１８Ｂに接続さ
れる。このように、所定のレイアウトルールに従って所
定間隔で配置されるボンディングパッドの間隔領域と共
にその下層領域を、入力保護抵抗４の形成に流用するか
ら、入力保護抵抗４の形成に専用化されるチップ面積を
低減することができる。
端部Ｎ１はコンタクトホール２３及びスルーホール２２
を介してボンディングパッド２の一端部に接続され、入
力保護抵抗４の他端部Ｎ２はコンタクトホール２４及び
スルーホール２５を介して後段の配線層１８Ｂに接続さ
れる。このように、所定のレイアウトルールに従って所
定間隔で配置されるボンディングパッドの間隔領域と共
にその下層領域を、入力保護抵抗４の形成に流用するか
ら、入力保護抵抗４の形成に専用化されるチップ面積を
低減することができる。
【００１７】更に、入力保護抵抗４は、ボンディングパ
ッド２に対して額縁状に形成され、ボンディングパッド
２がワイヤボンディングされ或いはワイヤレスボンディ
ングされるときの機械的なストレスを直接受けず、入力
保護抵抗４などが破壊される事態を防止することができ
る。更に、緩衝部１５Ｂにより入力保護抵抗４はボンデ
ィングパッド２からの機械的なストレスを更に受けない
ようになる。
ッド２に対して額縁状に形成され、ボンディングパッド
２がワイヤボンディングされ或いはワイヤレスボンディ
ングされるときの機械的なストレスを直接受けず、入力
保護抵抗４などが破壊される事態を防止することができ
る。更に、緩衝部１５Ｂにより入力保護抵抗４はボンデ
ィングパッド２からの機械的なストレスを更に受けない
ようになる。
【００１８】特に、図１の例から明らかかなように、額
縁状に形成された入力保護抵抗４のノードＮ１からＮ２
に至る並列的な電流経路の抵抗値を実質的に揃える（双
方の電流経路の抵抗値をバランスさせる）ことにより、
入力保護抵抗４のパターンが矩形状でなくても、入力保
護抵抗４の一部が高抵抗化して溶融断線し、入力保護機
能が低下若しくは破壊される事態を阻止することができ
る。
縁状に形成された入力保護抵抗４のノードＮ１からＮ２
に至る並列的な電流経路の抵抗値を実質的に揃える（双
方の電流経路の抵抗値をバランスさせる）ことにより、
入力保護抵抗４のパターンが矩形状でなくても、入力保
護抵抗４の一部が高抵抗化して溶融断線し、入力保護機
能が低下若しくは破壊される事態を阻止することができ
る。
【００１９】また、入力保護抵抗４は発熱部を構成する
が、ボンディングパッド２の周囲に額縁状に入力保護抵
抗４が形成されているから、ボンディングパッド２やボ
ンディングワイヤによる熱拡散を効果的に行うことがで
きる。
が、ボンディングパッド２の周囲に額縁状に入力保護抵
抗４が形成されているから、ボンディングパッド２やボ
ンディングワイヤによる熱拡散を効果的に行うことがで
きる。
【００２０】以上本発明者によってなされた発明を実施
形態に基づいて具体的に説明したが、本発明はそれに限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは言うまでもない。
形態に基づいて具体的に説明したが、本発明はそれに限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは言うまでもない。
【００２１】例えば、入力保護抵抗はポリシリコン層に
よって構成することに限定されず、拡散抵抗又はウェル
抵抗によって実現してもよい。また、緩衝部１５Ｂは省
略してもよい。また、外部接続電極はボンディングパッ
ドに限定されず、バンプ電極、ビームリードの接続電極
などであってもよい。
よって構成することに限定されず、拡散抵抗又はウェル
抵抗によって実現してもよい。また、緩衝部１５Ｂは省
略してもよい。また、外部接続電極はボンディングパッ
ドに限定されず、バンプ電極、ビームリードの接続電極
などであってもよい。
【００２２】本発明に係る外部接続電極と入力保護抵抗
との構成は、ＭＯＳ回路に限定されず、Ｂｉ−ＣＭＯ
Ｓ、バイポーラなどの各種半導体集積回路に適用でき、
また、半導体集積回路の機能は、メモリＬＳＩ、アナロ
グＬＳＩ、マイクロコンピュータＬＳＩなど種々の半導
体集積回路に適用することができる。
との構成は、ＭＯＳ回路に限定されず、Ｂｉ−ＣＭＯ
Ｓ、バイポーラなどの各種半導体集積回路に適用でき、
また、半導体集積回路の機能は、メモリＬＳＩ、アナロ
グＬＳＩ、マイクロコンピュータＬＳＩなど種々の半導
体集積回路に適用することができる。
【００２３】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
【００２４】すなわち、所定のレイアウトルールに従っ
て配置される外部接続電極の周囲や下層領域を入力保護
抵抗の形成に流用するから、入力保護抵抗の形成に専用
化されるチップ面積を低減することができる。
て配置される外部接続電極の周囲や下層領域を入力保護
抵抗の形成に流用するから、入力保護抵抗の形成に専用
化されるチップ面積を低減することができる。
【００２５】更に、入力保護抵抗を、外部接続電極の直
下を避けてその周囲に額縁状に形成するから、外部接続
電極がワイヤボンディングされ或いはワイヤレスボンデ
ィングされるときの機械的なストレスを直接受けず、入
力保護抵抗などが破壊される事態を防止することができ
る。更に、緩衝部を設けることにより入力保護抵抗は外
部接続電極からの機械的なストレスを更に受けないよう
になる。
下を避けてその周囲に額縁状に形成するから、外部接続
電極がワイヤボンディングされ或いはワイヤレスボンデ
ィングされるときの機械的なストレスを直接受けず、入
力保護抵抗などが破壊される事態を防止することができ
る。更に、緩衝部を設けることにより入力保護抵抗は外
部接続電極からの機械的なストレスを更に受けないよう
になる。
【００２６】また、入力保護抵抗は発熱部を構成する
が、外部接続電極の周囲に額縁状に入力保護抵抗が形成
されているから、ボンディングパッドやボンディングワ
イヤによる熱拡散を効果的に行うことができる。
が、外部接続電極の周囲に額縁状に入力保護抵抗が形成
されているから、ボンディングパッドやボンディングワ
イヤによる熱拡散を効果的に行うことができる。
【図１】ボンディングパッドに対する入力保護抵抗のレ
イアウト構成の一例を示す概略平面図である。
イアウト構成の一例を示す概略平面図である。
【図２】図１のＡ−Ａ線矢視断面図である。
【図３】本発明の一例に係る半導体集積回路の全体を概
略的に示すレイアウト図である。
略的に示すレイアウト図である。
【図４】入力端子に接続する入力保護回路の一例を示す
回路図である。
回路図である。
【図５】入出力端子に接続する入力保護回路の一例を示
す回路図である。
す回路図である。
１ 半導体基板 ２ ボンディングパッド ４ 入力保護抵抗 ７Ａ，７Ｂ 入力保護回路 １２ ポリシリコン １５Ａ，１５Ｂ，１５Ｃ 第１層目金属配線層 １８Ａ，１８Ｂ 第２層目金属配線層 ２１ 開口
───────────────────────────────────────────────────── フロントページの続き (72)発明者 沖永 隆幸 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 白井 正喜 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 永島 茂幸 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 寺沢 正明 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内
Claims (5)
- 【請求項１】 入力保護回路に接続された外部接続電極
を有する半導体集積回路であって、前記入力保護回路は
入力保護抵抗を有し、前記入力保護抵抗は、前記外部接
続電極の外側に周回形成されて成る半導体集積回路。 - 【請求項２】 入力保護回路に接続された外部接続電極
を有する半導体集積回路であって、前記入力保護回路は
入力保護抵抗を有し、前記入力保護抵抗は、前記外部接
続電極の中央部を挟んでレイアウトされて成る半導体集
積回路。 - 【請求項３】 前記入力保護抵抗はポリシリコン抵抗で
ある請求項1又は2に記載の半導体集積回路。 - 【請求項４】 前記外部接続電極はボンディングパッド
である請求項1乃至３の何れか1項に記載の半導体集積回
路。 - 【請求項５】 前記外部接続電極の形成層と前記入力保
護抵抗の形成層との間に、電気的にフローティングにさ
れ前記外部接続電極に重ねられた状態で緩衝用金属層が
形成されて成る請求項4に記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12057298A JPH11312786A (ja) | 1998-04-30 | 1998-04-30 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12057298A JPH11312786A (ja) | 1998-04-30 | 1998-04-30 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11312786A true JPH11312786A (ja) | 1999-11-09 |
Family
ID=14789624
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12057298A Withdrawn JPH11312786A (ja) | 1998-04-30 | 1998-04-30 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11312786A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2019197920A (ja) * | 2013-11-28 | 2019-11-14 | ローム株式会社 | 半導体装置および半導体モジュール |
-
1998
- 1998-04-30 JP JP12057298A patent/JPH11312786A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2019197920A (ja) * | 2013-11-28 | 2019-11-14 | ローム株式会社 | 半導体装置および半導体モジュール |
| US10886300B2 (en) | 2013-11-28 | 2021-01-05 | Rohm Co., Ltd. | Semiconductor device |
| US11367738B2 (en) | 2013-11-28 | 2022-06-21 | Rohm Co., Ltd. | Semiconductor device |
| US11908868B2 (en) | 2013-11-28 | 2024-02-20 | Rohm Co., Ltd. | Semiconductor device |
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