JPH077105A - 半導体素子及び樹脂封止型半導体装置 - Google Patents

半導体素子及び樹脂封止型半導体装置

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JPH077105A
JPH077105A JP5169637A JP16963793A JPH077105A JP H077105 A JPH077105 A JP H077105A JP 5169637 A JP5169637 A JP 5169637A JP 16963793 A JP16963793 A JP 16963793A JP H077105 A JPH077105 A JP H077105A
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Japan
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semiconductor element
resin
wiring board
protrusion
heat dissipation
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JP5169637A
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Tomonori Nishino
友規 西野
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Sony Corp
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    • H01L2924/181Encapsulation

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  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Wire Bonding (AREA)

Abstract

(57)【要約】 【目的】 半導体素子1を配線基板15にフェイスボン
ディングしたとき半導体素子1側の回路素子、配線膜
と、配線基板15側の回路素子、配線膜との間に生じる
寄生容量を小さくし、且つ放熱性を高くする。 【構成】 電子回路が形成された主面上に複数の突起電
極2、2、…と共に、外側からの封止樹脂の侵入を阻む
放熱用の突起3を配設する。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、半導体素子及び樹脂封
止型半導体装置、特に半導体素子と、その半導体素子を
配線基板にフェイスボンディングして樹脂封止した樹脂
封止型半導体装置に関する。
【0002】
【従来の技術】近年、ワークステーションやパーソナル
コンピュータ等の電子機器の低価格化と、高性能化と、
小型化が著しく、それは半導体装置の低価格化、小型
化、高集積化、高性能化によって可能なのであるが、半
導体装置に対する低価格化、小型化、高集積化等の要求
はとどまるところをしらない。
【0003】電子機器に組み込む半導体素子のパッケー
ジングには、半導体素子の信号伝達速度の高速化、高発
熱化、高集積化に対応してセラミックを用いることが多
かったが、セラミックパッケージはコスト、重量の面で
問題があるので用途が徐々に限定され、それに代って表
面実装型の樹脂封止型半導体装置が著しく普及するよう
になった。これは、QFP(Quad Flat Pa
ckage)に代表されるリフロー一括実装可能なガル
ウィング状のアウターリードを有した樹脂封止型半導体
装置で、電子機器の小型化、軽量化、高生産効率化に大
きく寄与している。
【0004】しかしながら、そのような表面実装型樹脂
封止型半導体装置においても一部ではあるが排熱性(熱
放散性)を十分に得ることが難しいという問題が生じつ
つある。そこで、信号伝達速度の高速化、高集積化と共
に熱放散性の向上を図った図4に示すような表面実装型
の樹脂封止型半導体装置が提案されるに至った。図4に
おいて、aは半導体素子、bはリードで、そのインナー
リード部分の先端はコネクトワイヤcを介して電極に接
続されている。dはリードbのアウターリード部分で、
ガルウィング上になっている。eはダイパッドで、この
上に例えば導電性エポキシ接着剤fを介して上記半導体
素子が接着されている。gは各リードbのインナーリー
ドの先端部をダイパッドeに接着するポリイミド系絶縁
体、hは封止樹脂である。
【0005】
【発明が解決しようとする課題】しかしながら、図4に
示すような樹脂封止型半導体装置においても充分な放熱
性が得られず、また信号伝達速度の高速化にも限界があ
る。というのは、パーソナルコンピュータにおいてバス
幅が32ビット化から64ビットへ移行する傾向が現わ
れ、CPUの動作クロック周波数が50MHzから10
0MHzに移行し、半導体素子内の素子数が10万素子
から100万素子に増やさなければならなくなりつつあ
り、信号伝達速度の高速化の要請が著しく、また、発熱
量が急増しているからである。
【0006】そこで、本願発明者は、半導体素子の周縁
部に突起電極を配設し、配線基板に半導体素子をフェイ
スダウンボンディングし、半導体素子と配線基板との間
に樹脂を注入した樹脂封止型半導体装置の実用化を試み
た。しかし、これによれば、突起電極により放熱される
ので放熱性を多少高めることができたが、充分とはいえ
ない。また、封止樹脂が半導体素子の電子回路形成面と
配線基板の間に完全に充填されてしまい、半導体素子側
の回路素子、配線膜と、配線基板側の回路素子、配線膜
との間に生じる寄生容量を大きくし、ICの性能が劣化
(例えば高速性の低下)するという問題が生じた。とい
うのは、樹脂の誘電率は空気のそれよりも高いからであ
る。
【0007】本発明はこのような問題点を解決すべく為
されたものであり、半導体素子の放熱性を高め、且つ半
導体素子を配線基板にフェイスボンディングしたとき半
導体素子側の回路素子、配線膜と、配線基板側の回路素
子、配線膜との間に生じる寄生容量を小さくすることを
目的とする。
【0008】
【課題を解決するための手段】請求項1の半導体素子
は、電子回路が形成された主面上に複数の突起電極と共
に、放熱用突起を配設したことを特徴とする。請求項2
の半導体素子は、請求項1の半導体素子において、放熱
用突起が外側からの封止樹脂の侵入を阻むように形成さ
れたことを特徴とする。
【0009】請求項3の半導体素子は、請求項1又は2
の半導体素子において、各突起電極及び放熱用突起の頂
部を略同一平面上に位置するようにしたことを特徴とす
る。請求項4の半導体素子は、請求項1、2又は3の半
導体素子において、放熱用突起を金属により形成し、少
なくとも一つの突起電極と電気的に接続してなることを
特徴とする。
【0010】請求項5の樹脂封止型半導体装置は、請求
項1、2、3又は4記載の半導体素子を配線基板にフェ
イスボンディングし該半導体素子と配線基板の間の突起
より外側の部分に樹脂を充填してなることを特徴とす
る。
【0011】
【作用】請求項1の半導体素子によれば突起電極により
放熱されるだけでなく、放熱用突起によっても放熱でき
るので、放熱性の向上を図ることができる。請求項2の
半導体素子によれば、配線基板にフェイスボンディング
して封止樹脂を半導体素子・配線基板間に注入するとき
突起が封止樹脂の内部への侵入を阻むので、半導体素子
の回路形成面主要部と配線基板表面との間に樹脂を存在
させない形態で半導体素子を封止することができ、延い
ては半導体素子側の回路素子、配線膜と、配線基板側の
回路素子、配線膜との間に生じる寄生容量を小さくする
ことができる。
【0012】請求項3の半導体素子によれば、放熱用突
起と突起電極の頂部が略同一平面上に位置するので、配
線基板にフェイスボンディングに際し突起の接合が同時
にできるし、請求項2の半導体素子の場合、各突起電極
がすべて完全に接合したとき突起がそれより内側の空間
を外側から完全に密閉し、封止樹脂の侵入をより完全に
阻むことができる。請求項4の半導体素子によれば、放
熱用突起を金属により形成し、突起電極の少なくとも一
つと接続したので、突起に一定の電位、例えばアース電
位を与えることができる。従って、半導体素子の表面に
形成された電子回路を突起により外部から静電的にシー
ルドすることができ、また、突起の電位が不安定になっ
て電子回路に悪影響を及ぼす虞れもない。
【0013】請求項5の樹脂封止型半導体装置によれ
ば、上記半導体素子を配線基板にフェイスボンディング
し、半導体素子と配線基板の突起より外側の部分に樹脂
を充填したので、封止樹脂が突起よりも内側に侵入し得
ず、半導体素子側の回路素子、配線膜と、配線基板側の
回路素子、配線膜との間に生じる寄生容量を小さくでき
る。
【0014】
【実施例】以下、本発明半導体素子及び樹脂封止型半導
体装置を図示実施例に従って詳細に説明する。図1
(A)、(B)は本発明半導体素子の一つの実施例を示
すもので、(A)は斜視図、(B)は(A)のB−B線
に沿って切欠いた突起電極と放熱用の突起を示す拡大断
面図である。1は半導体素子、例えば半導体素子あるい
は半導体記憶素子等であり、その主面部に図面に現われ
ない電子回路が形成されており、その主面の周縁部には
その電子回路から引き出された合金系の突起電極2、
2、…が配設されている。
【0015】3は突起電極2、2、…の内側に形成され
た矩形枠状の放熱用そして樹脂侵入防止用突起で、例え
ばアルミニウム合金からなり、突起電極2、2、…の一
つであるアース電極2sと図2に示すように電気的に接
続されている。4は半導体基板、5は該半導体基板4の
表面上に形成された第1の酸化膜、6は第1層目の金属
膜、7は第2層目の金属膜、8は該第2層目の金属膜7
の突起電極2s、突起3が配設されるパッド電極部分、
12は第2の酸化膜で、突起3が配設されるパッド電極
部分8と第1層目の金属膜6との間はこの第2の酸化膜
12により絶縁されている。
【0016】突起電極2、2、…と、突起3とは、共
に、パッド電極部8、8、…を覆うように例えばクロム
Cr、銅Cuの如き金属を順に積層したバリア金属膜9
と、例えば銅Cuからなる突起芯10と、例えばSn:
Pb=1:9の合金からなる合金系突起11から構成さ
れており、これらはスパッタリング技術、露光技術、エ
ッチング技術、メッキ技術を駆使することによって形成
することができる。尚、13は第3の酸化膜で、保護膜
と呼ばれるものであり、突起電極2、2、…が位置する
各部分においては略正方形状にエッチングされ、突起3
が位置する部分においては額縁状にエッチングされてい
る。
【0017】そして、合金系の突起電極2、2、…と合
金系の突起3とは、共に約230℃の温度でリフロー溶
融され、Sn:Pb=1:9の半田の表面張力で球状を
成し、その高さはリフロー処理を終えた状態では50〜
100μmである。ここで、硬度の低いその球状半田の
全部を一つの平板で押し潰せば、図1(B)に示すよう
に、突起電極2、2、…と突起とはその頂部が同一平面
27上に位置した状態になる。そして、このようにする
と、半導体素子1を配線基板に対してフェイスボンディ
ング実装するときに全突起電極2、2、…及び矩形形状
放熱用及び樹脂侵入防止突起3を一斉にボンディングす
ることができ、樹脂侵入防止突起3と配線基板との間に
隙間が生じないようにしつつ各突起電極2、2、…を配
線基板側の配線端子に完全に接合させることができる。
【0018】尚、突起3は必ずしも枠状にすることは必
要ではなく、例えば十字状でも田字状でも良い。要する
に、突起電極2、2、…だけでなく突起3からも放熱さ
れるようにさえすれば放熱性が高くなるので形状の如何
を問わない。但し、例えば突起3を十字状に形成したよ
うな場合には樹脂侵入防止効果は得られない。
【0019】図2(A)、(B)は図1(A)、(B)
に示した半導体素子1を配線基板15にフェイスダウン
ボンディングして樹脂封止した樹脂封止型半導体装置の
一例を示すもので、(A)は一部切欠斜視図、(B)は
(A)のB−B線に沿う断面図である。14はトランス
ファーモールド成形法により形成された封止樹脂である
が、ポッティングにより形成するようにしても良い。
【0020】15は配線基板で、例えばガラスエポキ
シ、セラミック、アルミナ等からなり、表裏両面に配線
膜を有している。16はランドで、合金系の突起電極
2、2、…と対応する位置に配設されている。17はバ
イアホール、18はランド16と該バイアホール17と
の間を接続する第1の配線膜、19は配線基板15の裏
面に形成された第2の配線膜である。
【0021】20は半導体素子1と配線基板15からな
る樹脂封止型半導体装置を搭載するメイン配線基板、2
1は配線基板15の裏面に形成されたところの本樹脂封
止型半導体装置をメイン配線基板20にフェイスボンデ
ィングするための突起電極である。尚、22、23は配
線基板15の表裏両面に形成されたソルダーレジスト膜
である。24は配線基板15の上面に形成された金属膜
で、上記ソルダーレジスト膜22に形成された額縁状の
エッチング部は該金属膜24の周縁部に位置している。
【0022】そして、上記ソルダーレジスト膜22のエ
ッチングに露出する金属膜24表面上に矩形枠状の突起
3が合金接合されている。ソルダーレジスト膜22の額
縁状のエッチング部の外側には各突起電極2、2、…に
対応してエッチング部が配設されており、第1の配線膜
18の各エッチング部に露出する部分には半導体素子1
の各突起電極2、2、…が合金接合されている。
【0023】突起電極2、2、…は半導体素子1の周縁
部に配設され、そしてそのすぐ内側に矩形枠状の突起3
が配設されており、突起3は半導体素子1の入出力増幅
回路等の周辺回路近傍であって最も発熱量の大きい部分
上に位置している。従って、半導体素子1で発生した熱
は、突起電極2、2、…と矩形枠状突起3を経由して効
率よく配線基板15に伝達され、更には、配線基板15
の主としてバイアホール17、金属膜24を経由し更に
は突起電極21、21、…を経てメイン配線基板20に
伝達される。従って、放熱性が非常に高くなる。
【0024】また、矩形枠状の突起3は樹脂封止時にお
いて封止樹脂14の侵入を阻むので、即ちダムブロック
として機能するので、半導体素子1の主面の周縁部を除
く部分と配線基板15との間には封止樹脂が充填されて
いない空間が生じる。従って、その部分における誘電率
は樹脂がある場合に比較して小さくなり、半導体素子1
と配線基板15との間に生じる寄生容量は小さくなる。
【0025】というのは、封止樹脂14は誘電率の高い
溶融シリカを含有しているので、空気の誘電率に比較し
て誘電率が非常に高くなり、寄生容量の存在を無視でき
ないものとし、延いては信号伝達速度の遅延をもたらす
要因となるが、本樹脂封止型半導体装置によれば、矩形
突起3の内側は誘電率が小さいエアーとなるので、その
半導体素子1と配線基板15との間に生じる寄生容量を
小さくすることができ、延いては信号伝達速度をより速
くすることができる。
【0026】そして、半導体素子1の主面上の突起3に
より囲まれた部分は気密状になるため、水分の侵入を防
止することができ、更にはアルファ線の侵入を防止する
ことによりソフトエラー耐性の向上を図り、突起3によ
る静電シールド効果を得て耐ノイズ性を高めることがで
きる。また、突起3の内側に樹脂14が存在しないこと
によって半導体素子1と封止樹脂14との界面における
樹脂収縮によるストレスを緩和することができる。
【0027】図3は樹脂封止型半導体装置の別の例を示
す断面図である。本樹脂封止型半導体装置は、半導体素
子1が図1に示す半導体素子1と同じ構成であるが、配
線基板15aが内層として接地電位(Vss)が与えら
れる配線膜25と、電源電位(VddあるいはVcc)
になる配線膜26を有しており、配線膜25と配線膜2
4とがバイアホール17S、17Sを介して接地されて
いる。尚、内層数を更に増やすことは容易であり、そう
することにより電源系統が複数有する樹脂封止型半導体
装置を容易に得ることができる。
【0028】この場合、金属膜24を複数に分割してそ
の金属膜24と突起電極2との接続箇所を設けることに
より接地電極数を多数有する樹脂封止型半導体装置に対
応することができる。そして、このようにすることによ
り、電源バウンズ等の電源ノイズが低減され、配線基板
15は接地系のインピーダンスが低減されるという効果
が得られるだけでなく、放熱性が高くなるという効果も
得られる。
【0029】
【発明の効果】請求項1の半導体素子は、突起電極と共
に放熱用突起用電極を設けたことを特徴とする。従っ
て、請求項1の半導体素子によれば、放熱用突起により
有効に放熱できるので放熱性が高くなる。
【0030】請求項2の半導体素子は、放熱用突起を外
側からの封止樹脂の侵入を阻むように配設したことを特
徴とするものである。従って、請求項2の半導体素子に
よれば、配線基板にフェイスボンディングして封止樹脂
を半導体素子・配線基板間に注入するとき突起が封止樹
脂の内部への侵入を阻むので、半導体素子の回路形成面
主要部と配線基板表面との間に樹脂を存在させない形態
で半導体素子を封止することができ、延いては半導体素
子側の回路素子、配線膜と、配線基板側の回路素子、配
線膜との間に生じる寄生容量を小さくすることができ
る。
【0031】請求項3の半導体素子は、各突起電極及び
放熱用突起の頂部を略同一平面上に位置するようにした
ことを特徴とするものである。従って、請求項3の半導
体素子によれば、突起と突起電極の頂部が略同一平面上
に位置するのでそれ等の接合を同時に一括して行うこと
ができ、そして、配線基板にフェイスボンディングに際
し各突起電極がすべて完全に接合したとき突起がそれよ
り内側の空間を外側から完全に密閉し、封止樹脂の侵入
をより完全に阻むことも可能になる。
【0032】請求項4の半導体素子は、放熱用突起を金
属により形成し、この突起を少なくとも一つの突起電極
と電気的に接続してなることを特徴とするものである。
従って、請求項4の半導体素子によれば、放熱用突起を
金属により形成し、突起電極の少なくとも一つと接続し
たので、その突起に一定の電位、例えばアース電位を与
えることができる。従って、半導体素子の表面に形成さ
れた電子回路を突起により外部から静電的にシールドす
ることができ、また、突起の電位が不安定になって電子
回路に悪影響を及ぼす虞れもない。
【0033】請求項5の樹脂封止型半導体装置は、上記
半導体素子を配線基板にフェイスボンディングし該半導
体素子と該配線基板の間の突起より外側の部分に樹脂を
充填してなることを特徴とするものである。従って、請
求項4の樹脂封止型半導体装置によれば、半導体素子と
配線基板の突起より外側の部分に樹脂を充填したので、
封止樹脂が突起よりも内側に侵入し得ず、半導体素子側
の回路素子、配線膜と、配線基板側の回路素子、配線膜
との間に生じる寄生容量を小さくできる。
【図面の簡単な説明】
【図1】(A)、(B)は本発明半導体素子の一つの実
施例を示すもので、(A)は斜視図、(B)は(A)の
B−B線に沿って切断して突起電極と突起を示す拡大断
面図である。
【図2】(A)、(B)は図1に示した半導体素子を配
線基板にフェイスダウンボンディングして樹脂封止した
樹脂封止型半導体装置を示すもので、(A)は一部切欠
斜視図、(B)は(A)のB−B線に沿う断面図であ
る。
【図3】樹脂封止型半導体装置の別の例を示す断面図で
ある。
【図4】樹脂封止型半導体装置の従来例を示す断面図で
ある。
【符号の説明】
1 半導体素子 2 突起電極 2S 突起3と電気的に接続された突起電極 3 突起 14 封止樹脂 15、15a 配線基板
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成5年9月3日
【手続補正1】
【補正対象書類名】明細書
【補正対象項目名】0004
【補正方法】変更
【補正内容】
【0004】しかしながら、そのような表面実装型樹脂
封止型半導体装置においても一部ではあるが排熱性(熱
放散性)を十分に得ることが難しいという問題が生じつ
つある。そこで、信号伝達速度の高速化、高集積化と共
に熱放散性の向上を図った図4に示すような表面実装型
の樹脂封止型半導体装置が提案されるに至った。図4に
おいて、aは半導体素子、bはリードで、そのインナー
リード部分の先端はコネクトワイヤcを介して電極に接
続されている。dはリードbのアウターリード部分で、
ガルウィングになっている。eはダイパッドで、この
上に例えば導電性エポキシ接着剤fを介して上記半導体
素子が接着されている。gは各リードbのインナーリー
ドの先端部をダイパッドeに接着するポリイミド系絶縁
体、hは封止樹脂である。
【手続補正2】
【補正対象書類名】明細書
【補正対象項目名】0015
【補正方法】変更
【補正内容】
【0015】3は突起電極2、2、…の内側に形成され
た矩形枠状の放熱用そして樹脂侵入防止用突起で、例え
半田系合金からなり、突起電極2、2、…の一つであ
るアース電極2sと図2に示すように電気的に接続され
ている。4は半導体基板、5は該半導体基板4の表面上
に形成された第1の酸化膜、6は第1層目の金属膜、7
は第2層目の金属膜、8は該第2層目の金属膜7の突起
電極2s、突起3が配設されるパッド電極部分、12は
第2の酸化膜で、突起3が配設されるパッド電極部分8
と第1層目の金属膜6との間はこの第2の酸化膜12に
より絶縁されている。

Claims (5)

    【特許請求の範囲】
  1. 【請求項1】 電子回路が形成された主面上に複数の突
    起電極と共に、放熱用突起を配設したことを特徴とする
    半導体素子
  2. 【請求項2】 放熱用突起が外側からの封止樹脂の侵入
    を阻み得る形状に形成されたことを特徴とする請求項1
    記載の半導体素子
  3. 【請求項3】 各突起電極及び放熱用突起の頂部を略同
    一平面上に位置するようにしたことを特徴とする請求項
    1又は2記載の半導体素子
  4. 【請求項4】 放熱用突起を金属により形成し、少なく
    とも一つの突起電極と電気的に接続してなることを特徴
    とする請求項1、2又は3記載の半導体素子
  5. 【請求項5】 電子回路が形成された主面上に複数の突
    起電極と共に放熱用突起を配設させた請求項1、2、3
    又は4記載の半導体素子を、その突起電極と対応した電
    極を有する配線基板に、その互いに対応する電極どうし
    を接合させることによりフェイスボンディングし、 上記半導体素子と配線基板の対向部の上記突起より外側
    に樹脂を充填したことを特徴とする樹脂封止型半導体装
JP5169637A 1993-06-16 1993-06-16 半導体素子及び樹脂封止型半導体装置 Pending JPH077105A (ja)

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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08139130A (ja) * 1994-11-09 1996-05-31 Hitachi Ltd 半導体装置
JPH1126645A (ja) * 1997-07-03 1999-01-29 Mitsubishi Electric Corp 半導体集積回路装置とその製造方法
KR100297313B1 (ko) * 1997-04-28 2001-11-26 가네꼬 히사시 돌출전극을갖는반도체장치
JP2011210808A (ja) * 2010-03-29 2011-10-20 Casio Computer Co Ltd 半導体構成体及び半導体装置

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Publication number Priority date Publication date Assignee Title
JPH08139130A (ja) * 1994-11-09 1996-05-31 Hitachi Ltd 半導体装置
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