JP2867710B2 - プラスチック・ピン・グリッド・アレイ - Google Patents
プラスチック・ピン・グリッド・アレイInfo
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- JP2867710B2 JP2867710B2 JP3000792A JP79291A JP2867710B2 JP 2867710 B2 JP2867710 B2 JP 2867710B2 JP 3000792 A JP3000792 A JP 3000792A JP 79291 A JP79291 A JP 79291A JP 2867710 B2 JP2867710 B2 JP 2867710B2
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- ground plane
- signal
- plane
- semiconductor chip
- frame
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
- H01L2224/49171—Fan-out arrangements
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- Lead Frames For Integrated Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明はプラスチック・ピン・グ
リッド・アレイに関し、特に半導体装置を搭載したプラ
スチック・ピン・グリッド・アレイに関する。
リッド・アレイに関し、特に半導体装置を搭載したプラ
スチック・ピン・グリッド・アレイに関する。
【０００２】
【従来の技術】最近、半導体装置の高集積化と高機能化
及び多ピン化が著しいが、デュアル・インライン・パッ
ケージにおける６４ピンが外部端子の多ピン化の技術的
限界とされている。このような外部端子の増加に対し
て、リードレス・チップ・キャリアや、ピン・グリッド
・アレイ（以下、ＰＧＡと称す）あるいはプラスチック
・ピン・グリッド・アレイ（以下ＰＰＧＡと称す）が急
速に使用され始めている。このＰＰＧＡのコストはセラ
ミックＰＧＡのコストと同じピン密度で比較すると、３
０％〜５０％のコストであるので、最近ではこのＰＰＧ
Ａが急速に普及しつつある。
及び多ピン化が著しいが、デュアル・インライン・パッ
ケージにおける６４ピンが外部端子の多ピン化の技術的
限界とされている。このような外部端子の増加に対し
て、リードレス・チップ・キャリアや、ピン・グリッド
・アレイ（以下、ＰＧＡと称す）あるいはプラスチック
・ピン・グリッド・アレイ（以下ＰＰＧＡと称す）が急
速に使用され始めている。このＰＰＧＡのコストはセラ
ミックＰＧＡのコストと同じピン密度で比較すると、３
０％〜５０％のコストであるので、最近ではこのＰＰＧ
Ａが急速に普及しつつある。
【０００３】図５はかかる従来の一例を示すＰＰＧＡの
上面を切欠いた断面図であり、図６は図５におけるＹ−
Ｙ線断面図である。図５および図６に示すように、従来
のＰＰＧＡは絶縁体１０の上にシグナルライン配線パタ
ーン１およびそのスルー・ホール・パターン１ａを被着
し絶縁膜９で覆ったプリント配線基板とスルー・ホール
・パターン１ａに接続される外部端子７及び半導体チッ
プを封止するポッティング樹脂８，８ａとから構成され
ている。また、シグナル・グランド・ライン（以下ＳＧ
ラインと称す）またはシグナル・グランド・プレーン
（以下ＳＧプレーンと称す）から独立したプレーンを設
けたり、あるいはこのプレーンに電気的接続および磁気
的接続を施し且つ前記基板の半導体チップ搭載面や裏面
に接続したりはしていない。
上面を切欠いた断面図であり、図６は図５におけるＹ−
Ｙ線断面図である。図５および図６に示すように、従来
のＰＰＧＡは絶縁体１０の上にシグナルライン配線パタ
ーン１およびそのスルー・ホール・パターン１ａを被着
し絶縁膜９で覆ったプリント配線基板とスルー・ホール
・パターン１ａに接続される外部端子７及び半導体チッ
プを封止するポッティング樹脂８，８ａとから構成され
ている。また、シグナル・グランド・ライン（以下ＳＧ
ラインと称す）またはシグナル・グランド・プレーン
（以下ＳＧプレーンと称す）から独立したプレーンを設
けたり、あるいはこのプレーンに電気的接続および磁気
的接続を施し且つ前記基板の半導体チップ搭載面や裏面
に接続したりはしていない。
【０００４】
【発明が解決しようとする課題】上述した従来のＰＰＧ
Ａは、ＳＧライン又はＧプレーンから独立したプレーン
を設けたりしていないので、内部に搭載した半導体チッ
プに電磁波ノイズが侵入して前記半導体チップを誤動作
させたり、ＰＰＧＡ表面に帯電した静電気を外部端子を
通じて放電する時に、前記半導体チップを誤動作させた
り、あるいは前記半導体チップを３０ＭＨｚ以上の高周
波で動作させるときに外部に電磁波を放射して周辺の電
子装置を誤動作させたりするという欠点がある。
Ａは、ＳＧライン又はＧプレーンから独立したプレーン
を設けたりしていないので、内部に搭載した半導体チッ
プに電磁波ノイズが侵入して前記半導体チップを誤動作
させたり、ＰＰＧＡ表面に帯電した静電気を外部端子を
通じて放電する時に、前記半導体チップを誤動作させた
り、あるいは前記半導体チップを３０ＭＨｚ以上の高周
波で動作させるときに外部に電磁波を放射して周辺の電
子装置を誤動作させたりするという欠点がある。
【０００５】本発明の目的は、かかる電磁波ノイズや静
電気により搭載した半導体チップが誤動作するのを防止
するとともに、高周波で動作する場合にも外部に電磁波
を放射しないＰＰＧＡを提供することにある。
電気により搭載した半導体チップが誤動作するのを防止
するとともに、高周波で動作する場合にも外部に電磁波
を放射しないＰＰＧＡを提供することにある。
【０００６】
【課題を解決するための手段】本発明のＰＰＧＡは、シ
ステムを集積化した半導体チップを搭載し且つシグナル
・グランド・ライン又はシグナル・グランド・プレーン
とフレーム・グランド・プレーンとを独立して形成した
搭載基板と、前記半導体チップおよび外部電気回路網の
インターフェースになる外部端子と、前記フレーム・グ
ランド・プレーンに電気的および磁気的接続を施し、前
記搭載基板の前記半導体チップ搭載面に設置し且つシグ
ナル・ラインと前記シグナル・グランド・ライン又は前
記シグナル・グランド・プレーンとを前記フレーム・グ
ランド・プレーンとともに囲むシールド・カバーと、前
記外部端子の少なくともひとつ以上を占め且つその他の
外部端子を囲む位置に占るとともに、前記シグナル・グ
ランド・ライン又は前記シグナル・グランド・プレーン
に対応するシグナル・グランド端子から独立した前記フ
レーム・グランド・プレーンに対応するフレーム・グラ
ンド端子とを具備して構成される。
ステムを集積化した半導体チップを搭載し且つシグナル
・グランド・ライン又はシグナル・グランド・プレーン
とフレーム・グランド・プレーンとを独立して形成した
搭載基板と、前記半導体チップおよび外部電気回路網の
インターフェースになる外部端子と、前記フレーム・グ
ランド・プレーンに電気的および磁気的接続を施し、前
記搭載基板の前記半導体チップ搭載面に設置し且つシグ
ナル・ラインと前記シグナル・グランド・ライン又は前
記シグナル・グランド・プレーンとを前記フレーム・グ
ランド・プレーンとともに囲むシールド・カバーと、前
記外部端子の少なくともひとつ以上を占め且つその他の
外部端子を囲む位置に占るとともに、前記シグナル・グ
ランド・ライン又は前記シグナル・グランド・プレーン
に対応するシグナル・グランド端子から独立した前記フ
レーム・グランド・プレーンに対応するフレーム・グラ
ンド端子とを具備して構成される。
【０００７】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【０００８】図１は本発明の第一の実施例を示すＰＰＧ
Ａの上面を切欠いた断面図であり、図２は図１における
Ｙ−Ｙ線断面図である。図１および図２に示すように、
本実施例はシグナル・ラインとしてプリント配線基板技
術によって形成された配線パターン１およびスルー・ホ
ール・パターン１ａとプリント配線基板技術によって形
成されたＦＧプレーン２およびＦＧ端子４と、周囲に形
成された銅箔５と、銅入り導電性接着材６と、封止用ポ
ッティング樹脂８，８ａと、スルー・ホール・パターン
１ａに接続される外部端子７と、絶縁膜９および絶縁体
１０と、全体を覆ってシールドするシールドカバー３と
を有している。このうち、ＦＧプレーン２は銅箔５およ
び銅入り導電性接着材６を介してシールド・カバー３に
電気的且つ磁気的に接続され、ＦＧ端子４はこのＦＧプ
レーン２のスルー・ホールに接続固定される。一方、封
止用ポッティング樹脂８及び８ａは搭載した半導体チッ
プおよびボンディング・ワイヤーを保護するために用い
られる。
Ａの上面を切欠いた断面図であり、図２は図１における
Ｙ−Ｙ線断面図である。図１および図２に示すように、
本実施例はシグナル・ラインとしてプリント配線基板技
術によって形成された配線パターン１およびスルー・ホ
ール・パターン１ａとプリント配線基板技術によって形
成されたＦＧプレーン２およびＦＧ端子４と、周囲に形
成された銅箔５と、銅入り導電性接着材６と、封止用ポ
ッティング樹脂８，８ａと、スルー・ホール・パターン
１ａに接続される外部端子７と、絶縁膜９および絶縁体
１０と、全体を覆ってシールドするシールドカバー３と
を有している。このうち、ＦＧプレーン２は銅箔５およ
び銅入り導電性接着材６を介してシールド・カバー３に
電気的且つ磁気的に接続され、ＦＧ端子４はこのＦＧプ
レーン２のスルー・ホールに接続固定される。一方、封
止用ポッティング樹脂８及び８ａは搭載した半導体チッ
プおよびボンディング・ワイヤーを保護するために用い
られる。
【０００９】ここで、周波数成分がｆ（Ｈｚ）以上を有
する電磁波の強度をＨ0 とすると、ＦＧプレーン２とシ
ールド・カバー３によって電磁気シールドされたＰＰＧ
Ａ内部での電磁波強度Ｈt は、導電率σ、透磁率μの材
料では
する電磁波の強度をＨ0 とすると、ＦＧプレーン２とシ
ールド・カバー３によって電磁気シールドされたＰＰＧ
Ａ内部での電磁波強度Ｈt は、導電率σ、透磁率μの材
料では
【００１０】
【００１１】で与えられる。本実施例はこのＦＧプレー
ン２の導電率σF 、透磁率μF 、シールド・カバー３の
導電率σS ，透磁率μS である場合、電磁波強度Ｈ0 に
対して１／ｅ、即ち３６．８％に減衰した内部強度Ｈt
にするためには、シールド・カバー３とＦＧプレーン２
の厚さｄが最低ｄmin と設計されている。すなわち、
ン２の導電率σF 、透磁率μF 、シールド・カバー３の
導電率σS ，透磁率μS である場合、電磁波強度Ｈ0 に
対して１／ｅ、即ち３６．８％に減衰した内部強度Ｈt
にするためには、シールド・カバー３とＦＧプレーン２
の厚さｄが最低ｄmin と設計されている。すなわち、
【００１２】
【００１３】シールド・カバー３，銅箔５，銅入り導電
性接着材６及びＦＧプレーン２は電磁気シールドを形成
し、ＰＰＧＡ内部に侵入する電磁波ノイズに対して１／
ｅ、つまり３６．８％に減衰せしめる。また、ＦＧ端子
４を介して大地へ低インピーダンスの電流経路を形成す
ることにより、ＰＰＧＡの静電気帯電に対してもシグナ
ル・ラインに影響を与えず、大地へ放電させる。更に、
搭載した半導体チップが３０ＭＨｚ以上の高周波動作す
る時に顕著になる放射電磁波に対しても、前記電磁気シ
ールドの形成により前記放射電磁波強度を１／ｅ、すな
わち３６．８％に減衰することができる。
性接着材６及びＦＧプレーン２は電磁気シールドを形成
し、ＰＰＧＡ内部に侵入する電磁波ノイズに対して１／
ｅ、つまり３６．８％に減衰せしめる。また、ＦＧ端子
４を介して大地へ低インピーダンスの電流経路を形成す
ることにより、ＰＰＧＡの静電気帯電に対してもシグナ
ル・ラインに影響を与えず、大地へ放電させる。更に、
搭載した半導体チップが３０ＭＨｚ以上の高周波動作す
る時に顕著になる放射電磁波に対しても、前記電磁気シ
ールドの形成により前記放射電磁波強度を１／ｅ、すな
わち３６．８％に減衰することができる。
【００１４】図３は本発明の第二の実施例を示すＰＰＧ
Ａの上面を切欠いた断面図であり、図４は図３における
Ｙ−Ｙ線断面図である。図３および図４に示すように、
本実施例はシグナル・ラインとしてプリント配線基板技
術によって形成された配線パターン１およびスルー・ホ
ール・パターン１ａと、プリント配線基板技術によって
形成されたＦＧプレーン２およびＦＧ端子４と、銅メッ
キ層５ａおよび銅入り導電性接着材６と、外部端子７
と、封止用ポッティング樹脂８及び８ａと、絶縁膜９お
よび絶縁体１０と、シールド・カバー３とを有する。本
実施例においても、ＦＧプレーン２は銅メッキ層５ａと
銅入り導電性接着材６を介してシールド・カバー３に電
気的および磁気的接続が施され、ＦＧ端子４はＦＧプレ
ーン２のスルーホールと接続固定される。また、封止用
ポッティング樹脂８及び８ａは搭載した半導体チップと
ボンディング・ワイヤーとを保護している。かかる本実
施例は銅メッキ層５ａをプリント配線基板技術のスルー
ホール形成工程でスルーホール・パターン１ａと同時に
形成できるので、前述した第一の実施例における図１及
び図２の絶縁体１０に銅箔５を形成する工程を省略で
き、より低コストなＰＰＧＡを提供できるという利点が
ある。
Ａの上面を切欠いた断面図であり、図４は図３における
Ｙ−Ｙ線断面図である。図３および図４に示すように、
本実施例はシグナル・ラインとしてプリント配線基板技
術によって形成された配線パターン１およびスルー・ホ
ール・パターン１ａと、プリント配線基板技術によって
形成されたＦＧプレーン２およびＦＧ端子４と、銅メッ
キ層５ａおよび銅入り導電性接着材６と、外部端子７
と、封止用ポッティング樹脂８及び８ａと、絶縁膜９お
よび絶縁体１０と、シールド・カバー３とを有する。本
実施例においても、ＦＧプレーン２は銅メッキ層５ａと
銅入り導電性接着材６を介してシールド・カバー３に電
気的および磁気的接続が施され、ＦＧ端子４はＦＧプレ
ーン２のスルーホールと接続固定される。また、封止用
ポッティング樹脂８及び８ａは搭載した半導体チップと
ボンディング・ワイヤーとを保護している。かかる本実
施例は銅メッキ層５ａをプリント配線基板技術のスルー
ホール形成工程でスルーホール・パターン１ａと同時に
形成できるので、前述した第一の実施例における図１及
び図２の絶縁体１０に銅箔５を形成する工程を省略で
き、より低コストなＰＰＧＡを提供できるという利点が
ある。
【００１５】
【発明の効果】以上説明したように、本発明のＰＰＧＡ
は、ＦＧプレーンやシールドカバーを有することにお
り、内部に侵入する電磁波ノイズを減衰させることがで
き、静電気帯電に対してもシグナル・ラインに影響を与
えず大地へ放電させるので、半導体チップの誤動作を防
止できるという効果がある。また、本発明は搭載した半
導体チップが３０ＭＨｚ以上の高周波動作時に顕著とな
る放射電磁波の強度をシールドカバー等で減衰させるこ
とができるので、周辺電子装置の誤動作を回避すること
ができるという効果がある。
は、ＦＧプレーンやシールドカバーを有することにお
り、内部に侵入する電磁波ノイズを減衰させることがで
き、静電気帯電に対してもシグナル・ラインに影響を与
えず大地へ放電させるので、半導体チップの誤動作を防
止できるという効果がある。また、本発明は搭載した半
導体チップが３０ＭＨｚ以上の高周波動作時に顕著とな
る放射電磁波の強度をシールドカバー等で減衰させるこ
とができるので、周辺電子装置の誤動作を回避すること
ができるという効果がある。
【図１】本発明の第一の実施例を示すＰＰＧＡの上面を
切欠いた断面図である。
切欠いた断面図である。
【図２】図１におけるＹ−Ｙ線断面図である。
【図３】本発明の第二の実施例を示すＰＰＧＡの上面を
切欠いた断面図である。
切欠いた断面図である。
【図４】図３におけるＹ−Ｙ線断面図である。
【図５】従来の一例を示すＰＰＧＡの上面を切欠いた断
面図である。
面図である。
【図６】図５におけるＹ−Ｙ線断面図である。
１ シグナルライン配線パターン １ａ スルー・ホール・パターン ２ ＦＧプレーン ３ シールドカバー ４ ＦＧ端子 ５ 銅箔 ５ａ 銅メッキ層 ６ 銅入り導電性接着材 ７ 外部端子 ８，８ａ ポッティング樹脂 ９ 絶縁膜 １０ 絶縁体
Claims (3)
- 【請求項１】 システムを集積化した半導体チップを搭
載し且つシグナル・グランド・ライン又はシグナル・グ
ランド・プレーンとフレーム・グランド・プレーンとを
独立して形成した搭載基板と、前記半導体チップおよび
外部電気回路網のインターフェースになる外部端子と、
前記フレーム・グランド・プレーンに電気的および磁気
的接続を施し、前記搭載基板の前記半導体チップ搭載面
に設置し且つシグナル・ラインと前記シグナル・グラン
ド・ライン又は前記シグナル・グランド・プレーンとを
前記フレーム・グランド・プレーンとともに囲むシール
ド・カバーと、前記外部端子の少なくともひとつ以上を
占め且つその他の外部端子を囲む位置に占るとともに、
前記シグナル・グランド・ライン又は前記シグナル・グ
ランド・プレーンに対応するシグナル・グランド端子か
ら独立した前記フレーム・グランド・プレーンに対応す
るフレーム・グランド端子とを具備することを特徴とす
るプラスチック・ピン・グリッドアレイ。 - 【請求項２】 前記半導体チップ搭載基板は周囲に銅箔
を形成したことを特徴とする請求項１記載のプラスチッ
ク・ピン・グリッド・アレイ。 - 【請求項３】 前記銅箔はスルー・ホールを形成する際
の銅メッキ層で形成したことを特徴とする請求項２記載
のプラスチック・ピン・グリッド・アレイ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3000792A JP2867710B2 (ja) | 1991-01-09 | 1991-01-09 | プラスチック・ピン・グリッド・アレイ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3000792A JP2867710B2 (ja) | 1991-01-09 | 1991-01-09 | プラスチック・ピン・グリッド・アレイ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH056944A JPH056944A (ja) | 1993-01-14 |
| JP2867710B2 true JP2867710B2 (ja) | 1999-03-10 |
Family
ID=11483538
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3000792A Expired - Fee Related JP2867710B2 (ja) | 1991-01-09 | 1991-01-09 | プラスチック・ピン・グリッド・アレイ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2867710B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11355021A (ja) | 1998-06-11 | 1999-12-24 | Nec Shizuoka Ltd | 携帯用小型無線端末装置 |
-
1991
- 1991-01-09 JP JP3000792A patent/JP2867710B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH056944A (ja) | 1993-01-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19981124 |
|
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