JP6074345B2 - 半導体装置及びその製造方法 - Google Patents

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Description

実施形態は、半導体装置及びその製造方法に関する。
不揮発性半導体記憶装置として用いられるＭＲＡＭ（Ｍａｇｎｅｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）チップは、動作（書き込み、読み出し、データ保持）を、磁気抵抗効果素子の磁化で制御する。そのため、ＭＲＡＭチップ内を通過する外部磁場によって磁気抵抗効果素子の磁化が影響を受けると、動作が変化する可能性がある。そこで、この外部磁場を磁気シールド層によって遮蔽し、ＭＲＡＭチップ内に外部磁場が進入しないようにするのが望ましい。
特公平２−５０１８号公報 特開２００２−３５９２５７号公報 特開平６−２６７９６２号公報 特開平５−７４７７１号公報 特開２００４−１４０１６号公報
実施形態は、ＭＲＡＭチップ内への外部磁場の進入を遮蔽する技術を提案する。
実施形態によれば、半導体装置は、半導体基板、前記半導体基板上に配置され、複数の磁気抵抗効果素子、及び、パッドを具備し、且つ対向する一対の面を含むＭＲＡＭチップと、前記ＭＲＡＭチップの前記メモリセルアレイ領域を周方向で連続して囲み、前記ＭＲＡＭチップの前記対向する一対の面が露出した対向する一対の第１開口部、並びに、前記パッドが 露出した第２開口部を含む磁気シールド層と、を備える。
第１の実施形態を示す斜視図。 図１のＩＩ−ＩＩ線に沿う断面図。 図１のＩＩＩ−ＩＩＩ線に沿う断面図。 第２の実施形態を示す斜視図。 図４のＶ−Ｖ線に沿う断面図。 図４のＶＩ−ＶＩ線に沿う断面図。 第３の実施形態を示す平面図。 図７のＶＩＩＩ−ＶＩＩＩ線に沿う断面図。 図７のＩＸ−ＩＸ線に沿う断面図。 第４の実施形態を示す平面図。 図１０のＸＩ−ＸＩ線に沿う断面図。 図１０のＸＩＩ−ＸＩＩ線に沿う断面図。 第５の実施形態を示す平面図。 図１３のＸＩＶ−ＸＩＶ線に沿う断面図。 図１３のＸＶ−ＸＶ線に沿う断面図。 第６の実施形態を示す平面図。 図１６のＸＶＩＩ−ＸＶＩＩ線に沿う断面図。 図１６のＸＶＩＩＩ−ＸＶＩＩＩ線に沿う断面図。 製造方法の第１の例を示す平面図。 図１９のＸＸ−ＸＸ線に沿う断面図。 製造方法の第１の例を示す断面図。 製造方法の第２の例を示す平面図。 図２２のＸＸＩＩＩ−ＸＸＩＩＩ線に沿う断面図。 製造方法の第２の例を示す断面図。 製造方法の第２の例を示す断面図。 製造方法の第３の例を示す平面図。 製造方法の第３の例を示す平面図。 図２７のＸＸＶＩＩＩ−ＸＸＶＩＩＩ線に沿う断面図。 製造方法の第３の例を示す平面図。 図２９のＸＸＸ−ＸＸＸ線に沿う断面図。 製造方法の第３の例を示す断面図。 磁気抵抗効果素子を含む回路の例を示す回路図。 メモリセルの例を示す断面図。
以下、図面を参照しながら実施形態を説明する。
（第１の実施形態）
図１は、第１の実施形態を示す斜視図を示している。図２は、図１のＩＩ−ＩＩ線に沿う断面図である。図３は、図１のＩＩＩ−ＩＩＩ線に沿う断面図である。
本例の半導体装置は、メモリセルアレイ領域１３を有するＭＲＡＭチップ１０と、ＭＲＡＭチップ１０のメモリセルアレイ領域１３を周方向で囲み、閉磁路を有する磁気シールド層１１とを備える。ＭＲＡＭチップ１０は、半導体基板１２を備え、メモリセルアレイ領域１３は、半導体基板１２上に配置される。
メモリセルアレイ領域１３は、複数のメモリセルを備える。複数のメモリセルの各々は、磁気抵抗効果素子ＭＴＪを備える。例えば、１つのメモリセルは、１つの磁気抵抗効果素子ＭＴＪを備える。また、１つのメモリセルは、磁気抵抗効果素子ＭＴＪ以外に、例えば、ダイオード（クロスポイント型メモリセルアレイ領域の場合）や、選択トランジスタ（１トランジスタ−１磁気抵抗効果素子型メモリセルアレイの場合）など、を含んでいてもよい。
磁気抵抗効果素子ＭＴＪとは、磁気抵抗効果によりデータを記憶する素子のことである。磁気抵抗効果素子ＭＴＪの基本構造は、不変の磁化を持つ参照層と、可変の磁化を持つ記憶層と、参照層及び記憶層間のトンネルバリア層と、を備える。
磁気抵抗効果素子ＭＴＪは、記憶層の残留磁化の方向が参照層の残留磁化の方向と同じであるパラレル状態、及び、記憶層の残留磁化の方向が参照層の残留磁化の方向と逆であるアンチパラレル状態、のうちの１つの状態を取り得る。
例えば、パラレル状態の磁気抵抗効果素子ＭＴＪは、低抵抗であり、アンチパラレル状態の磁気抵抗効果素子ＭＴＪは、高抵抗である。即ち、磁気抵抗効果素子ＭＴＪは、この抵抗値の差を２値データとして記憶することが可能である。
ここで、磁気抵抗効果素子ＭＴＪに正確にデータを書き込み、磁気抵抗効果素子ＭＴＪから正確にデータを読み出し、かつ、磁気抵抗効果素子ＭＴＪに長期的にデータを保持するためには、磁気抵抗効果素子ＭＴＪの磁化に影響を与える外部磁場を遮蔽することが重用になる。
これに対し、上述の構造によれば、磁気シールド層１１は、ＭＲＡＭチップ１０のメモリセルアレイ領域１３を周方向で囲む。即ち、磁気シールド層１１は、半導体基板１２の主面に垂直かつ周方向に平行な第１の断面（図２参照）で閉ループ形状を有する。このため、外部磁場を磁気シールド層１１によって遮蔽し、ＭＲＡＭチップ１０内に外部磁場が進入しないようにすることができる。
従って、ＭＲＡＭチップ１０の動作（書き込み、読み出し、データ保持）を、外部磁場に影響されずに、正確に行うことができる。
尚、磁気シールド層１１は、透磁率及び飽和磁化がそれぞれ高いのが望ましい。
そのような材料としては、例えば、Ｎｉ、Ｆｅ、Ｃｏ、Ｎｉ−Ｆｅ合金、Ｆｅ−Ｃｏ合金、Ｍｎ又はＺｎを含むＦｅ２Ｏ４、Ｎｉ又はＺｎを含むＦｅ２Ｏ４など、がある。
また、磁気シールド層１１は、１００ｎｍ以上、１００μｍ以下の厚さであるのが望ましい。
ところで、磁気抵抗効果素子ＭＴＪは、半導体基板１２の主面に垂直方向の磁化を有する垂直磁化タイプ、及び、半導体基板１２の主面に平行方向の磁化を有する面内磁化タイプのうちの１つを有する。
垂直磁化タイプの磁気抵抗効果素子ＭＴＪは、記憶層の磁化の方向と同じ方向の外部磁場、即ち、半導体基板１２の主面に垂直な方向の外部磁場に影響を受け易い。しかし、このような外部磁場は、磁気シールド層１１の閉磁路によりＭＲＡＭチップ１０内に進入することがないため、メモリセルアレイ領域１３内の磁気抵抗効果素子ＭＴＪの磁化に影響を与えることもない。
また、面内磁化タイプの磁気抵抗効果素子ＭＴＪは、記憶層の磁化の方向と同じ方向の外部磁場、即ち、半導体基板１２の主面に平行な方向の外部磁場に影響を受け易い。しかし、このような外部磁場は、ＭＲＡＭチップ１０の上下に存在する磁気シールド層１１によりＭＲＡＭチップ１０内に進入することがないため、メモリセルアレイ領域１３内の磁気抵抗効果素子ＭＴＪの磁化に影響を与えることもない。
以上より、本例の半導体装置によれば、ＭＲＡＭチップ１０内への外部磁場の進入を遮蔽し、ＭＲＡＭチップ１０の動作を安定化することができる。
（第２の実施形態）
図４は、第２の実施形態を示す斜視図を示している。図５は、図４のＶ−Ｖ線に沿う断面図である。図６は、図４のＶＩ−ＶＩ線に沿う断面図である。
本例の半導体装置は、メモリセルアレイ領域１３を有するＭＲＡＭチップ１０と、ＭＲＡＭチップ１０のメモリセルアレイ領域１３を周方向で囲み、閉磁路を有する磁気シールド層１１とを備える。ＭＲＡＭチップ１０は、半導体基板１２を備え、メモリセルアレイ領域１３は、半導体基板１２上に配置される。
磁気シールド層１１は、半導体基板１２の主面に垂直かつ周方向に平行な第１の断面（図５参照）で閉ループ形状を有する。このため、外部磁場を磁気シールド層１１によって遮蔽し、ＭＲＡＭチップ１０内に外部磁場が進入しないようにすることができる。
また、磁気シールド層１１は、第１の断面に垂直な第２の断面（図６参照）で、半導体基板１２の主面に平行な方向に端部を有する。この端部とＭＲＡＭチップ１０との距離Ｘは、できるだけ大きいのが望ましい。
本例では、磁気シールド層１１は、ＭＲＡＭチップ１０から離れているが、ＭＲＡＭチップ１０に接触していてもよい。
尚、磁気抵抗効果素子ＭＴＪについては、第１の実施形態で説明したので、ここでの説明を省略する。また、磁気抵抗効果素子ＭＴＪのタイプ（垂直磁化／面内磁化）と外部磁場との関係についても、第１の実施形態と同じであるため、ここでの説明を省略する。
上述の構造によれば、第１の実施形態と同様に、外部磁場を磁気シールド層１１によって遮蔽し、ＭＲＡＭチップ１０内に外部磁場が進入しないようにすることができる。これにより、ＭＲＡＭチップ１０の動作（書き込み、読み出し、データ保持）を、外部磁場に影響されずに、安定的に行うことができる。
（第３の実施形態）
図７は、第３の実施形態を示す平面図を示している。図８は、図７のＶＩＩＩ−ＶＩＩＩ線に沿う断面図である。図９は、図７のＩＸ−ＩＸ線に沿う断面図である。
本例の半導体装置は、配線基板（例えば、エポキシ基板）ＰＢと、配線基板ＰＢ上に搭載され、メモリセルアレイ領域１３を有するＭＲＡＭチップ１０と、ＭＲＡＭチップ１０のメモリセルアレイ領域１３を周方向で囲み、閉磁路を有する磁気シールド層１１と、配線基板ＰＢ上に配置され、ＭＲＡＭチップ１０を覆う封止材（例えば、樹脂）１７と、を備える。
ＭＲＡＭチップ１０は、半導体基板１２を備え、メモリセルアレイ領域１３は、半導体基板１２上に配置される。また、ＭＲＡＭチップ１０は、パッド１４を有する。パッド１４は、例えば、ボンディングワイヤ１５、配線基板ＰＢ上の導電線１６を経由して、配線基板ＰＢの裏面に設けられた外部端子（例えば、半田ボール）１８に接続される。
この半導体装置の特徴は、ＭＲＡＭチップ１０がパッケージングされている点、及び、ＭＲＡＭチップ１０のパッド１４上に磁気シールド層１１が存在しない点にある。
ＭＲＡＭチップ内への外部磁場の進入を防止するためには、例えば、図１乃至図３の構造に示すように、磁気シールド層１１は、ＭＲＡＭチップ１０を完全に覆っているのが望ましい。しかし、ＭＲＡＭチップ１０は、外部と電気的接続をとるためのパッドを有するのが通常である。この場合、上述のように、ＭＲＡＭチップ１０のパッド１４上に磁気シールド層１１を部分的に除去する必要がある。
一方、外部磁場によるＭＲＡＭチップ１０の誤動作を防止するという観点からすれば、磁気シールド層１１は、少なくともメモリセルアレイ領域１３を周方向で囲めばよい。なぜなら、この誤動作の原因は、メモリセルアレイ領域１３内の磁気抵抗効果素子ＭＴＪの磁化が外部磁場に影響されることにあるからである。
そこで、本例では、図４乃至図６の構造に基づき、磁気シールド層１１は、少なくともメモリセルアレイ領域１３を周方向で囲む。即ち、磁気シールド層１１の開口部ＯＰは、メモリセルアレイ領域１３が存在しないＭＲＡＭチップ１０のエッジ近傍に配置される。
この場合、磁気シールド層１１は、半導体基板１２の主面に垂直かつ周方向に平行な第１の断面（図９参照）で閉ループ形状を有する。このため、外部磁場を磁気シールド層１１によって遮蔽し、ＭＲＡＭチップ１０のメモリセルアレイ領域１３内に外部磁場が進入しないようにすることができる。
また、磁気シールド層１１は、第１の断面に垂直な第２の断面（図８参照）で、半導体基板１２の主面に平行な方向に端部を有する。この端部とＭＲＡＭチップ１０との距離Ｘは、できるだけ大きいのが望ましい。
尚、磁気抵抗効果素子ＭＴＪについては、第１の実施形態で説明したので、ここでの説明を省略する。また、磁気抵抗効果素子ＭＴＪのタイプ（垂直磁化／面内磁化）と外部磁場との関係についても、第１の実施形態と同じであるため、ここでの説明を省略する。
本例では、封止材１７は、樹脂をイメージしているが、これに代えて、メタルキャップを採用してもよい。また、パッケージの外部端子１８は、半田ボールをイメージしているが、これに代えて、導電ピン（金属ピラーなど）を採用してもよい。
上述の構造によれば、外部磁場を磁気シールド層１１によって遮蔽し、ＭＲＡＭチップ１０のメモリセルアレイ領域１３内に外部磁場が進入しないようにすることができる。これにより、ＭＲＡＭチップ１０の動作（書き込み、読み出し、データ保持）を、外部磁場に影響されずに、安定的に行うことができる。
（第４の実施形態）
図１０は、第４の実施形態を示す平面図を示している。図１１は、図１０のＸＩ−ＸＩ線に沿う断面図である。図１２は、図１０のＸＩＩ−ＸＩＩ線に沿う断面図である。
本例の半導体装置は、第３の実施形態に係わる半導体装置の変形例である。本例の半導体装置が第３の実施形態に係わる半導体装置と異なる点は、磁気シールド層１１が、配線基板ＰＢ上に予めプリントされた磁気シールド層１１Ａと、ＭＲＡＭチップ１０上に配置された磁気シールド層１１Ｂと、を備える点にある。
これら２つの磁気シールド層１１Ａ，１１Ｂは、同じ材料であってもよいし、異なる材料であってもよい。また、配線基板ＰＢ上の導電層１６に磁気シールド機能を付加すれば、導電層１６と磁気シールド層１１Ａとを同じ材料で形成することが可能になる。この場合、配線基板ＰＢ上に、導電層１６と磁気シールド層１１Ａとを形成するプロセスを同時に行うことができるため、製造コストの低下に貢献できる。
尚、以上の点以外は、第３の実施形態と同じであるため、図１０乃至図１２において、図７乃至図９と同じ要素には同じ符号を付すことにより、その詳細な説明を省略する。
（第５の実施形態）
図１３は、第５の実施形態を示す平面図を示している。図１４は、図１３のＸＩＶ−ＸＩＶ線に沿う断面図である。図１５は、図１３のＸＶ−ＸＶ線に沿う断面図である。
本例の半導体装置は、第４の実施形態に係わる半導体装置の変形例である。本例の半導体装置が第４の実施形態に係わる半導体装置と異なる点は、配線基板ＰＢ上に、複数のＭＲＡＭチップ（本例では、４つのＭＲＡＭチップ）１０−１，１０−２，１０−３，１０−４が積み重ねられている点にある。
これら複数のＭＲＡＭチップ１０−１，１０−２，１０−３，１０−４は、それぞれ、半導体基板１２−１，１２−２，１２−３，１２−４と、半導体基板１２−１，１２−２，１２−３，１２−４上のメモリセルアレイ領域１３−１，１３−２，１３−３，１３−４と、を備える。
また、複数のＭＲＡＭチップ１０−１，１０−２，１０−３，１０−４は、それぞれ、磁気シールド層１１Ｂ−１，１１Ｂ−２，１１Ｂ−３，１１Ｂ−４により覆われる。複数のＭＲＡＭチップ１０−１，１０−２，１０−３，１０−４は、例えば、貫通ビア１９、例えば、ＴＳＶ（スルーシリコンビア）により互いに電気的に接続される。
このように、１つのパッケージ内に、複数のＭＲＡＭチップ１０−１，１０−２，１０−３，１０−４を搭載することにより、メモリ容量の増加、さらには、単位ビット当たりのコストの低下を図ることができる。
尚、以上の点以外は、第４の実施形態と同じであるため、図１３乃至図１５において、図１０乃至図１２と同じ要素には同じ符号を付すことにより、その詳細な説明を省略する。
（第６の実施形態）
図１６は、第６の実施形態を示す平面図を示している。図１７は、図１６のＸＶＩＩ−ＸＶＩＩ線に沿う断面図である。図１８は、図１６のＸＶＩＩＩ−ＸＶＩＩＩ線に沿う断面図である。
本例の半導体装置は、第５の実施形態に係わる半導体装置の変形例である。本例の半導体装置が第５の実施形態に係わる半導体装置と異なる点は、配線基板ＰＢ上に積み重ねられた複数のＭＲＡＭチップ１０−１，１０−２，１０−３，１０−４が、パッケージ上から見て互いにシフトしている点にある。
このように、複数のＭＲＡＭチップ１０−１，１０−２，１０−３，１０−４を互いにシフトさせたのは、ボンディングワイヤ１５により、パッド１４と導電線１６との電気的接続をとるためである。ボンディングワイヤ１５による電気的接続は、例えば、第５の実施形態の貫通ビアによる電気的接続よりも低コストで行うことができるため、半導体装置の製造コストの低下には有効である。
但し、複数のＭＲＡＭチップ１０−１，１０−２，１０−３，１０−４を互いにシフトさせることにより、磁気シールド層１１Ｂ−２，１１Ｂ−３，１１Ｂ−４により覆われない複数のＭＲＡＭチップ１０−２，１０−３，１０−４の下面が一部露出する。
そこで、本例では、パッケージ上から見たときに、複数のＭＲＡＭチップ１０−２，１０−３，１０−４のメモリセルアレイ領域１３−２，１３−３，１３−４が、磁気シールド層１１Ｂ−２，１１Ｂ−３，１１Ｂ−４により覆われない領域Ｑとオーバーラップしないように配置される。
この場合、このエリアＱとＭＲＡＭチップ１０との距離Ｙは、できるだけ大きいのが望ましい。
尚、図１６及び図１７において、ＭＲＡＭチップ１０−２，１０−３，１０−４のパッド１４に接続されるボンディングワイヤ１５は、ＭＲＡＭチップ１０−１のパッド１４に接続されるボンディングワイヤ１５と同様に、配線基板ＰＢ上の導電線（図示せず）に接続される。
以上の点以外は、第５の実施形態と同じであるため、図１６乃至図１８において、図１３乃至図１５と同じ要素には同じ符号を付すことにより、その詳細な説明を省略する。
（製造方法）
次に、上述の第１乃至第６の実施形態における半導体装置の磁気シールド層を形成する製造方法の例を説明する。
図１９乃至図２１は、製造方法の第１の例を示している。
まず、図１９及び図２０に示すように、無電界メッキ法により、ＭＲＡＭチップ１０を覆う、数原子層程度の厚さのシード層（例えば、金属層）１１’を形成する。シード層１１’は、無電解メッキ法に代えて、バイアス蒸着や、スパッタ法などにより形成してもよい。
この後、電界メッキ法により、シード層１１’を覆う磁気シールド層１１を形成する。磁気シールド層１１は、電界メッキ法に代えて、スパッタ法などにより形成してもよい。但し、ＭＲＡＭチップ１０の表面全体に磁気シールド層１１を形成するときは、ＭＲＡＭチップ１０をホルダーに固定する必要が無い電界メッキ法を用いるのが望ましい。
尚、電界メッキ法で磁気シールド層１１を形成する場合、電解液のｐＨ（ペーハー）を調整することで、シード層１１’をエッチングしながら磁気シールド層１１を形成することも可能である。この場合、最終的な半導体装置の構造としては、シード層１１’の全部又は一部が存在しないこともあり得る。
次に、図２１に示すように、シード層１１’及び磁気シールド層１１の一部を除去することにより、ＭＲＡＭチップ１０のパッド１４を露出させる。
図２２乃至図２５は、製造方法の第２の例を示している。
まず、図２２及び図２３に示すように、ＭＲＡＭチップ１０のパッド１４上にマスク層２０を形成する。
次に、図２４に示すように、無電界メッキ法により、ＭＲＡＭチップ１０を覆う、数原子層程度の厚さのシード層（例えば、金属層）１１’を形成する。シード層１１’は、無電解メッキ法に代えて、バイアス蒸着や、スパッタ法などにより形成してもよい。この後、電界メッキ法により、シード層１１’を覆う磁気シールド層１１を形成する。磁気シールド層１１は、電界メッキ法に代えて、スパッタ法などにより形成してもよい。
本例では、シード層１１’及び磁気シールド層１１は、マスク層２０が存在する領域内に形成されない。
次に、マスク層２０を除去することにより、図２５に示すように、ＭＲＡＭチップ１０のパッド１４を露出させる。
図２６乃至図３１は、製造方法の第３の例を示している。
まず、図２６に示すように、ウェハ２１上に複数のＭＲＡＭチップ１０を形成する。この時点では、複数のＭＲＡＭチップ１０は、互いに結合されている。この後、ウェハ２１をダイシングテープ２２上に配置する。また、ダイシングにより、複数のＭＲＡＭチップ１０を互いに分離する。
次に、図２７及び図２８に示すように、ウェハエキスパンダーにより、ダイシングテープ２２を引き伸ばし、ダイシングテープ２２上の複数のＭＲＡＭチップ１０の互いの間隔を広げる。
次に、図２９及び図３０に示すように、ＭＲＡＭチップ１０のパッド１４上にマスク層２０を形成する。また、ＭＲＡＭチップ１０を覆う磁気シールド層１１を形成する。磁気シールド層１１は、例えば、上述の第１の例又は第２の例に示す方法により形成可能である。また、本例では、磁気シールド層１１は、ＭＲＡＭチップ１０の底面及びマスク層２０上には形成されない。
次に、マスク層２０を除去することにより、図３１に示すように、ＭＲＡＭチップ１０のパッド１４を露出させる。
（適用例）
ＭＲＡＭチップ内のメモリセルアレイ領域の例を説明する。
図３２は、メモリセルアレイ領域の等価回路の一例を示している。
メモリセルアレイ２３は、アレイ状に配置される複数のメモリセルＭＣを備える。１つのメモリセルＭＣは、１つの磁気抵抗効果素子１０Ｂと、１つの選択トランジスタ（ＦＥＴ）ＳＷと、を備える。
磁気抵抗効果素子１０Ｂと選択トランジスタＳＷは、直列接続され、その一端は、第１のビット線ＢＬ１に接続され、他端は、第２のビット線ＢＬ２に接続される。選択トランジスタＳＷの制御端子（ゲート端子）は、ワード線ＷＬに接続される。
第１のビット線ＢＬ１は、第１の方向に延び、その一端は、ビット線ドライバ／シンカー２４に接続される。第２のビット線ＢＬ２は、第１の方向に延び、その一端は、ビット線ドライバ／シンカー＆読み出し回路２５に接続される。
但し、第１のビット線ＢＬ１がビット線ドライバ／シンカー＆読み出し回路２５に接続され、第２のビット線ＢＬ２がビット線ドライバ／シンカー２４に接続されるように、変形することも可能である。
また、ビット線ドライバ／シンカー２４及びビット線ドライバ／シンカー＆読み出し回路２５の位置は、逆でもよいし、両者が同じ位置に配置されていてもよい。
ワード線ＷＬは、第２の方向に延び、その一端は、ワード線ドライバ２６に接続される。
図３３は、メモリセルの例を示している。
選択トランジスタＳＷは、半導体基板２７内のアクティブエリアＡＡ内に配置される。アクティブエリアＡＡは、半導体基板２３内の素子分離絶縁層２８により取り囲まれる。本例では、素子分離絶縁層２８は、ＳＴＩ(Shallow Trench Isolation)構造を有する。
選択トランジスタＳＷは、半導体基板２７内のソース／ドレイン拡散層２９ａ，２９ｂと、これらの間のチャネル上のゲート絶縁層３０と、ゲート絶縁層３０上のゲート電極３１と、を備える。ゲート電極３１は、ワード線ＷＬとして機能する。
層間絶縁層３２は、選択トランジスタＳＷを覆う。層間絶縁層３２の上面は、平坦であり、下部電極３３は、層間絶縁層３２上に配置される。下部電極３３は、コンタクトプラグ３４を介して、選択トランジスタＳＷのソース／ドレイン拡散層２９ｂに接続される。
磁気抵抗効果素子１０Ｂは、下部電極３３上に配置される。また、上部電極３５は、磁気抵抗効果素子１０Ｂ上に配置される。上部電極３５は、例えば、磁気抵抗効果素子１０Ｂを加工するときのハードマスクとして機能する。
層間絶縁層３６は、層間絶縁層３２上に配置され、磁気抵抗効果素子１０Ｂを覆う。層間絶縁層３６の上面は、平坦であり、第１及び第２のビット線ＢＬ１，ＢＬ２は、層間絶縁層３６上に配置される。第１のビット線ＢＬ１は、上部電極３５に接続される。第２のビット線ＢＬ２は、コンタクトプラグ３７を介して、選択トランジスタＳＷのソース／ドレイン拡散層２９ａに接続される。
本適用例は前述の各実施形態に適用可能である。
（その他）
本実施形態は、ＭＲＡＭチップを備える半導体装置について説明したが、外部磁場の影響が問題となるような他の半導体チップ（例えば、ＣＭＯＳセンサー、MEMSセンサー、磁気センサー等）などに上述の基本思想を適用することも可能である。
（むすび）
実施形態によれば、ＭＲＡＭチップ内への外部磁場の進入を遮蔽することができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０： ＭＲＡＭチップ、 １１： 磁気シールド層、 １１’： シード層、 １２： 半導体基板、 １３： メモリセルアレイ領域、 １４： パッド、 １５： ボンディングワイヤ、 １６： 導電線、 １７： 封止材、 １８： 外部端子、 ＰＢ： 配線基板。

Claims (7)

  1. 半導体基板、前記半導体基板上に配置され、複数の磁気抵抗効果素子を備えるメモリセ ルアレイ領域、及び、パッドを具備し、且つ対向する一対の面を含むＭＲＡＭチップと、
    前記ＭＲＡＭチップの前記メモリセルアレイ領域を周方向で連続して囲み、前記ＭＲＡＭチップの前記対向する一対の面が露出した対向する一対の第１開口部、並びに、前記パッドが露出した第２開口部を含む磁気シールド層と、
    を具備する半導体装置。
  2. 前記磁気シールド層は、前記半導体基板の主面に垂直かつ前記周方向で平行な第１の断面で閉ループ形状を有する請求項１に記載の半導体装置。
  3. 前記磁気抵抗効果素子は、前記半導体基板の主面に垂直方向の磁化を有し、前記磁気抵 抗効果素子の磁化の方向は、前記第１の断面に平行である請求項２に記載の半導体装置。
  4. 前記磁気シールド層は、前記第１の断面に垂直な第２の断面で、前記半導体基板の主面 に平行な方向に端部を有する請求項２に記載の半導体装置。
  5. 前記磁気シールド層は、前記ＭＲＡＭチップの外側に形成され、前記ＭＲＡＭチップに 接触する請求項１に記載の半導体装置。
  6. 前記ＭＲＡＭチップを搭載する配線基板をさらに具備し、前記磁気シールド層の一部分は、前記配線基板上に配置される請求項１に記載の半導体装置。
  7. 半導体基板、前記半導体基板上に配置され、複数の磁気抵抗効果素子を備えるメモリセ ルアレイ領域、及び、パッドを具備し、且つ対向する一対の面を含むＭＲＡＭチップを形成する工程と、
    電解メッキ法により、前記ＭＲＡＭチップ内の前記メモリセルアレイ領域を周方向で連続して囲み、前記ＭＲＡＭチップの前記対向する一対の面が露出した対向する一対の第１開口部、並びに、前記パッドが露出した第２開口部を含む磁気シールド層を形成する工程と、
    を具備する半導体装置の製造方法。
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