KR20180032985A - 집적회로 패키지 및 그 제조 방법과 집적회로 패키지를 포함하는 웨어러블 디바이스 - Google Patents

집적회로 패키지 및 그 제조 방법과 집적회로 패키지를 포함하는 웨어러블 디바이스 Download PDF

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박수재
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강인구
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Abstract

집적회로 패키지는 인쇄회로 기판의 실장면의 제1 영역에 실장된 적어도 하나의 제1 칩과, 적어도 하나의 제1 칩을 감싸도록 실장면을 덮는 몰딩부와, 몰딩부의 표면을 덮으면서 적어도 하나의 제1 칩을 포위하는 전자기 차폐막과, 전자기 차폐막의 외부로 노출되도록 실장면의 제2 영역에 실장되고, 몰딩부를 사이에 두고 인쇄회로 기판과 이격되어 있는 제2 칩을 포함하고, 몰딩부는 제1 영역 위에 적어도 하나의 제1 칩을 덮는 칩 보호 몰딩부와, 인쇄회로 기판과 제2 칩과의 사이에서 칩 보호 몰딩부보다 더 낮은 두께로 연장되고 상면에 단차부 및 단차부에 의해 한정되는 리세스 표면을 가지는 기판 보호 몰딩부를 포함한다.

Description

집적회로 패키지 및 그 제조 방법과 집적회로 패키지를 포함하는 웨어러블 디바이스 {Integrated circuit package and method of manufacturing the same and wearable device including integrated circuit package}
본 발명의 기술적 사상은 집적회로 패키지 및 그 제조 방법과 집적회로 패키지를 포함하는 웨어러블 디바이스에 관한 것으로, 특히 복수의 칩과 전자기 차폐막을 포함하는 반도체 패키지를 포함하는 집적회로 패키지 및 그 제조 방법과 집적회로 패키지를 포함하는 웨어러블 디바이스에 관한 것이다.
최근, 스마트 폰과 같은 전자 장치들의 보급이 급속화되고, 상기 전자 장치와 연동되어 다양한 기능을 수행하는 복수 개의 개별 반도체 칩들을 하나의 패키지로 집적한 SiP (system in package) 모듈 및 이를 활용한 웨어러블(wearable) 디바이스의 개발 및 보급이 증가하고 있다. SiP 모듈, 특히 고주파 반도체 패키지 모듈에서 EMI (electro-magnetic interference) 및/또는 RFI (radio frequency interference)에 대한 내성을 확보하기 위하여 전자기 차폐 구조를 필요로 한다. 그러나, SiP 모듈을 구성하는 일부 칩은 전자기 차폐 구조로부터 분리되어 개방될 필요가 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 전자기 차폐 구조에 의한 전자기 차폐가 필요한 칩과 투광 가능한 환경에 노출될 필요가 있는 칩이 혼재하는 SiP 모듈에서, 전자기 차폐 구조와 전자기 차폐 구조의 외부로 노출되는 칩과의 사이의 이격 거리를 최소화하여, 전자기 차폐 능력을 향상시키면서 상기 이격 거리로 인한 사이즈 증가를 억제할 수 있는 구조를 가지는 집적회로 패키지 및 이를 포함하는 웨어러블 디바이스를 제공하는 것이다.
본 발명의 기술적 사상이 이루고자 하는 다른 기술적 과제는 전자기 차폐 구조에 의한 전자기 차폐가 필요한 칩과 투광 가능한 환경에 노출될 필요가 있는 칩이 혼재하는 SiP 모듈을 제조하는 데 있어서, 제조 과정에서 유발될 수 있는 오염 가능성을 최소화하고, 전자기 차폐 구조 및 전자기 차폐 구조의 외부로 노출되는 칩과의 사이의 상대적인 위치 및 크기를 용이하게 제어하여 집적회로 패키지의 사이즈가 불필요하게 증가되는 것을 방지할 수 있는 집적회로 패키지의 제조 방법을 제공하는 것이다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 패키지는 인쇄회로 기판과, 상기 인쇄회로 기판의 실장면의 제1 영역에 실장된 적어도 하나의 제1 칩과, 상기 적어도 하나의 제1 칩을 감싸도록 상기 실장면을 덮는 몰딩부와, 상기 몰딩부의 표면을 덮으면서 상기 적어도 하나의 제1 칩을 포위하는 전자기 차폐막과, 상기 전자기 차폐막의 외부로 노출되도록 상기 실장면의 제2 영역에 실장되고, 상기 몰딩부를 사이에 두고 상기 인쇄회로 기판과 이격되어 있는 제2 칩을 포함하고, 상기 몰딩부는 상기 제1 영역 위에서 상기 적어도 하나의 제1 칩을 덮는 칩 보호 몰딩부와, 상기 인쇄회로 기판과 상기 제2 칩과의 사이에서 상기 칩 보호 몰딩부보다 더 낮은 두께로 연장되고 상면에 단차부 및 상기 단차부에 의해 한정되는 리세스 표면을 가지는 기판 보호 몰딩부를 포함한다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 패키지는 제1 영역과 상기 제1 영역에 이웃하는 제2 영역을 가지는 실장면과, 상기 실장면에서 노출된 복수의 도전성 패드를 포함하는 인쇄회로 기판과, 상기 제1 영역 상에 실장된 적어도 하나의 제1 칩과, 상기 제1 영역 위에서 상기 적어도 하나의 제1 칩을 덮는 칩 보호 몰딩부와, 상기 제2 영역 위에서 상기 칩 보호 몰딩부보다 더 낮은 두께로 연장되고 상면에 단차부 및 상기 단차부에 의해 한정되는 리세스 표면을 가지는 기판 보호 몰딩부를 포함하는 몰딩부와, 상기 제1 영역 및 제2 영역 상에서 상기 몰딩부를 덮도록 연장되고 상기 제2 영역 상에서 상기 리세스 표면을 노출시키는 개구부를 가지는 전자기 차폐막과, 상기 제2 영역 상에서 상기 기판 보호 몰딩부를 관통하는 연결 부재를 통해 상기 복수의 도전성 패드 중에서 선택되는 적어도 하나의 도전성 패드에 연결되고 적어도 일부가 상기 개구부를 통해 상기 전자기 차폐막의 외부로 노출된 제2 칩을 포함한다.
본 발명의 기술적 사상에 의한 일 양태에 따른 웨어러블 디바이스는 본체부와, 상기 본체부를 사용자에 착용시키기 위한 착용부를 포함한다. 상기 본체부는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 패키지들 중 적어도 하나의 집적회로 패키지를 포함한다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 패키지의 제조 방법에서는, 제1 영역과 상기 제1 영역에 이웃하는 제2 영역을 가지는 실장면과, 상기 실장면에서 노출된 복수의 도전성 패드를 포함하는 인쇄회로 기판을 준비한다. 상기 제1 영역 상에 적어도 하나의 제1 칩을 실장한다. 상기 적어도 하나의 제1 칩을 감싸도록 상기 제1 영역 및 제2 영역을 덮는 몰딩부를 형성한다. 상기 제1 영역 및 상기 제2 영역 상에서 상기 몰딩부를 덮는 전자기 차폐막을 형성한다. 상기 제2 영역 상에서 상기 전자기 차폐막을 일부 제거하여 상기 전자기 차폐막을 관통하는 개구부를 형성한다. 상기 개구부를 통하여 노출되는 상기 몰딩부의 일부를 제거하여 상기 제2 영역 위에서 상기 몰딩부 상면에 단차부 및 리세스 표면을 형성한다. 상기 제2 영역 상에서 상기 기판 보호 몰딩부를 관통하는 적어도 하나의 연결 홀을 형성한다. 상기 적어도 하나의 연결 홀 내에 각각 연결 부재를 형성한다. 상기 제2 영역 상에서 상기 연결 부재를 통하여 상기 복수의 도전성 패드 중 적어도 하나의 도전성 패드에 연결되는 제2 칩을 실장한다.
본 발명의 기술적 사상에 의한 집적회로 패키지 및 웨어러블 디바이스는 전자기 차폐 구조와 전자기 차폐 구조의 외부로 노출되는 칩과의 사이의 이격 거리가 최소화되어, 향상된 전자기 차폐 능력을 가지면서 최소화된 사이즈를 가질 수 있다.
또한, 본 발명의 기술적 사상에 의한 집적회로 패키지의 제조 방법에 의하면, 전자기 차폐 구조에 의한 전자기 차폐가 필요한 칩과 투광 가능한 환경에 노출될 필요가 있는 칩이 혼재하는 SiP 모듈을 제조하는 데 있어서, 제조 과정에서 유발될 수 있는 오염 가능성을 최소화할 수 있으며, 전자기 차폐 구조 및 전자기 차폐 구조의 외부로 노출되는 칩과의 사이의 상대적인 위치 및 크기를 용이하게 제어하여 집적회로 패키지의 사이즈가 불필요하게 증가되는 것을 방지할 수 있다.
도 1은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 패키지를 설명하기 위한 단면도이다.
도 2는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 패키지를 설명하기 위한 단면도이다.
도 3은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 패키지를 설명하기 위한 단면도이다.
도 4는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 패키지를 설명하기 위한 단면도이다.
도 5a 내지 도 5g는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 패키지의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 6a 내지 도 6e는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 패키지의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 7a 내지 도 7e는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 패키지의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 8a 및 도 8b는 본 발명의 기술적 사상에 의한 실시예들에 따른 웨어러블(wearable) 디바이스를 설명하기 위한 도면들이다.
도 9는 본 발명의 기술적 사상에 의한 실시예들에 따른 웨어러블 디바이스를 설명하기 위한 블록 다이어그램이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
도 1은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 패키지를 설명하기 위한 단면도이다.
도 1을 참조하면, 집적회로 패키지(100)는 인쇄회로 기판(110)과, 상기 인쇄회로 기판(110)에 실장된 복수의 칩(130)과, 상기 복수의 칩(130) 중에서 선택되는 일부 칩 만을 덮는 몰딩부(140)와, 상기 복수의 칩(130) 중 적어도 하나의 칩이 외부로 노출되도록 상기 몰딩부(140)의 표면 중 일부 영역을 제외한 표면을 덮는 전자기 차폐막(150)을 포함한다.
상기 인쇄회로 기판(110)은 경성 인쇄회로기판 (rigid printed circuit board), 연성 인쇄회로기판 (flexible printed circuit board), 경연성 인쇄 회로 기판 (rigid flexible PCB), 또는 이들의 조합으로 이루어질 수 있다.
상기 인쇄회로 기판(110)은 복수의 칩(130)이 실장되는 실장면(112A)과, 상기 실장면(112A)의 반대측 배면(112B)을 가지는 기판 본체(112)와, 상기 기판 본체(112)의 실장면(112A) 또는 배면(112B)에서 각각 노출되는 복수의 도전성 패드(114A, 114B, 114C, 114D)와, 상기 복수의 도전성 패드(114A, 114B, 114C, 114D)를 노출시키면서 상기 기판 본체(112)의 실장면(112A) 및 배면(112B)을 덮는 절연 보호층(118)을 포함할 수 있다. 상기 절연 보호층(118)에는 복수의 도전성 패드(114A, 114B, 114C, 114D)를 노출시키기 위한 복수의 홀(118H)이 형성되어 있다.
일부 실시예들에서, 상기 기판 본체(112)는 복수의 회로 패턴(도시 생략)을 포함하는 단일의 베이스 기판으로 이루어지는 단층 구조로 이루어질 수 있다. 다른 일부 실시예들에서, 상기 기판 본체(112)는 복수의 베이스 기판이 적층된 다층 구조로 이루어질 수 있으며, 상기 복수의 베이스 기판 각각의 사이에는 각 층들 사이의 전기적 연결을 위한 복수의 회로 패턴(도시 생략)이 형성될 수 있다. 상기 복수의 회로 패턴은 인쇄회로 기판(110) 상에 실장되는 복수의 칩(130)과 전기적으로 연결되어 전기 신호를 전달하는 경로를 제공하도록 상기 기판 본체(112)의 실장면(112A) 또는 배면(112B)에서 노출되는 복수의 도전성 패드(114A, 114B, 114C, 114D)와 연결될 수 있다. 일부 실시예들에서, 상기 복수의 회로 패턴은 베이스 기판을 관통하는 복수의 관통 전극 및/또는 복수의 베이스 기판 각각의 사이에서 연장되는 복수의 배선층을 포함할 수 있다. 상기 복수의 관통 전극 및 복수의 배선층은 Cu, Al, Ni, 스테인레스 스틸, 또는 이들의 조합으로 이루어질 수 있으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
상기 인쇄회로 기판(110)의 실장면(112A)은 제1 영역(I)과, 상기 제1 영역(I)에 이웃하는 제2 영역(II)을 가진다. 일부 실시예들에서, 제1 영역(I)은 제2 영역(II)을 포위하는 링(ring) 형상의 구조를 가질 수 있다. 상기 링 형상의 구조는 다각형, 원형, 타원형 등 다양한 평면 형상을 가질 수 있다. 다른 일부 실시예들에서, 제1 영역(I)이 제2 영역(II)을 부분적으로 포위하도록 제2 영역(II)이 제1 영역(I)의 에지 측에 배치될 수 있다. 상기 제1 영역(I) 및 제2 영역(II)의 평면 형상은 특별히 제한되지 않으며, 각각 필요에 따라 다양한 형상을 가질 수 있다.
상기 복수의 도전성 패드(114A, 114B, 114C, 114D)는 기판 본체(112)의 실장면(112A)에서 노출되는 복수의 도전성 패드(114A, 114B, 114C)와, 기판 본체(112)의 배면(112B)에서 노출되는 복수의 도전성 패드(114D)를 포함할 수 있다. 상기 복수의 도전성 패드(114A, 114B, 114C, 114D)는 기판 본체(112)를 구성하는 복수의 배선층과 동일한 물질, 또는 Cu로 이루어질 수 있다. 일부 실시예들에서, 상기 복수의 도전성 패드(114A, 114B, 114C, 114D)는 기판 본체(112)의 반대측 표면들이 OSP (organic solderability preservative) 표면 처리층(도시 생략)으로 코팅된 것일 수 있다. 상기 OSP 표면 코팅층은 Ni, Au, Pd, Ag, 또는 이들의 합금과, 이미다졸 화합물 또는 아졸 화합물을 포함할 수 있다.
상기 절연 보호층(118)은 인쇄회로 기판(110)에 포함된 회로 패턴들을 보호하고, 상기 회로 패턴들 사이에 솔더 브릿지(solder bridge) 현상이 발생하는 것을 방지하는 역할을 할 수 있다. 상기 절연 보호층(118)은 솔더 레지스트 등과 같은 절연성 코팅막으로 이루어질 일 수 있다. 상기 솔더 레지스트는 포토레지스트, 에폭시, 폴리이미드, 폴리에스테르 등으로 이루어질 수 있으나, 상기 예시한 바에 한정되는 것은 아니다.
상기 실장면(112A)의 제1 영역(I) 상에는 복수의 칩(130) 중 일부인 제1 칩(132, 134)이 형성될 수 있다. 상기 제1 칩(132, 134)은 제1 연결 부재(122)를 통해 복수의 도전성 패드(114A, 114B, 114C, 114D) 중 실장면(112A)의 제1 영역(I)에 형성된 복수의 도전성 패드(114A)에 연결될 수 있다. 도 1에는 제1 영역(I) 상에 2 개의 제1 칩(132, 134)이 실장된 예를 도시하였으나, 본 발명의 기술적 사상은 도 1에 예시한 바에 한정되지 않는다. 제1 영역(I) 상에는 1 개 또는 3 개 이상의 제1 칩이 실장될 수도 있다.
상기 실장면(112A)의 제2 영역(II) 상에는 복수의 칩(130) 중 하나인 제2 칩(136)이 형성될 수 있다. 상기 제2 칩(136)은 제2 연결 부재(126)를 통해 복수의 도전성 패드(114A, 114B, 114C, 114D) 중 실장면(112A)의 제2 영역(II)에 형성된 복수의 도전성 패드(114B)에 연결될 수 있다. 상기 제2 연결 부재(126)는 도전성 패드(114B) 위에 차례로 형성된 하부 연결 부재(126L) 및 상부 연결 부재(126U)를 포함하는 이중층 구조를 가질 수 있다. 상기 하부 연결 부재(126L) 및 상부 연결 부재(126U)는 동일한 재료로 이루어질 수 있다. 도 1에는 제2 영역(II) 상에 1 개의 제2 칩(136)이 실장된 예를 도시하였으나, 본 발명의 기술적 사상은 도 1에 예시한 바에 한정되지 않는다. 상기 제2 영역(II) 상에는 필요에 따라 서로 다른 기능을 수행하기 위한 복수의 제2 칩이 실장될 수 있다.
상기 제1 연결 부재(122) 및 제2 연결 부재(126)는 각각 도전성 솔더 페이스트를 포함할 수 있다. 상기 도전성 솔더 페이스트는 솔더 분말과 플럭스(flux)의 혼합 재료로 이루어지거나, 솔더 분말과 에폭시 수지 포뮬레이션으로 이루어질 수 있다. 일부 실시예들에서, 상기 솔더 분말은 Sn, Sn-Pb, Sn-Ag-Cu, Sn-Ag, Sn-Cu, Sn-Bi, Sn-Zn-Bi, Sn-Ag-Bi, Sn-Ag-Zn, In-Sn, In-Ag, Sn-Pb-Ag, In-Pb, Sn-Pb-Bi, Sn-Pb-Bi-Ag 등을 포함할 수 있으나, 본 발명의 기술적 사상이 상기 예시한 바에 한정되는 것은 아니다.
상기 제1 칩(132, 134) 및 제2 칩(136)은 서로 다른 기능을 수행하는 칩일 수 있다. 일부 실시예들에서, 상기 제1 칩(132, 134) 및 제2 칩(136)은 각각 콘트롤러 칩, 비휘발성 메모리 칩, 휘발성 메모리 칩, 더미 칩, 또는 수동 소자일 수 있다. 상기 비휘발성 메모리 칩은 예를 들면, NAND 플래시 메모리, RRAM (resistive random access memory), MRAM (magnetoresistive RAM), PRAM (phase-change RAM), 또는 FRAM (ferroelectric RAM)일 수 있다. 상기 제1 칩(132, 134) 및 제2 칩(136)은 다양한 종류의 복수의 개별 소자 (individual devices)를 포함할 수 있다. 상기 복수의 개별 소자는 다양한 미세 전자 소자 (microelectronic devices), 예를 들면 MOSFET (metal-oxide-semiconductor field effect transistor), 시스템 LSI (large scale integration), CIS (CMOS imaging sensor) 등과 같은 이미지 센서, MEMS (micro-electro-mechanical system), 능동 소자, 수동 소자 등을 포함할 수 있다. 일부 실시예들에서, 제2 영역(II) 상에 실장된 제2 칩(136)은 콘트롤러, 비휘발성 메모리, 휘발성 메모리, 센서 모듈, 디스플레이, 카메라 모듈, 또는 오디오 모듈을 포함할 수 있다. 일부 실시예들에서, 상기 제2 칩(136)은 생체 신호 감지 센서, 글로벌 포지셔닝 센서(GPS) 등과 같은 적어도 하나의 센서를 포함할 수 있다. 예를 들면, 상기 제2 칩(136)은 혈압, 심전도, HRV (heart rate variability), HRM (heart rate monitor), PPG (photoplethysmograph), 수면 구간, 피부 온도, 심박, 혈류량, 혈당, 산소 포화도, 맥파, ECG (electrocardiogram) 중 적어도 하나를 검출하기 위한 생체 신호 감지 센서를 포함할 수 있으나, 본 발명의 기술적 사상이 상기 예시한 바에 한정되는 것은 아니다.
상기 몰딩부(140)는 복수의 칩(130) 중 제1 영역(I) 상에 실장된 제1 칩(132, 134)은 덮지만 제2 영역(II) 상에 실장된 제2 칩(136)은 덮지 않을 수 있다. 상기 몰딩부(140)는 제1 영역(I) 위에서 제1 칩(132, 134)을 덮는 칩 보호 몰딩부(142)와, 제2 영역(II) 위에서 칩 보호 몰딩부(142)보다 더 낮은 두께로 연장되는 기판 보호 몰딩부(144)를 포함한다. 상기 칩 보호 몰딩부(142)는 제1 영역(I) 상에 실장된 제1 칩(132, 134)을 보호하는 역할을 할 수 있다. 상기 기판 보호 몰딩부(144)는 제2 영역(II) 상의 절연 보호층(118)을 광, 습기, 또는 외부 충격으로부터 보호하는 역할을 할 수 있다. 상기 몰딩부(140)는 칩 보호 몰딩부(142) 및 기판 보호 몰딩부(144)가 일체로 연결된 구조를 가질 수 있다.
상기 제2 연결 부재(126)는 상기 기판 보호 몰딩부(144)를 관통하도록 배치될 수 있다. 상기 제2 연결 부재(126)는 기판 보호 몰딩부(144)를 사이에 두고 제2 칩(136)과 도전성 패드(114B)를 상호 연결시킬 수 있다.
제2 영역(II)에서, 기판 보호 몰딩부(144)의 상면은 단차부(ST) 및 상기 단차부(ST)에 의해 한정되는 리세스 표면(RS1)을 가질 수 있다. 기판 보호 몰딩부(144)는 상기 리세스 표면(RS1)을 포위하며 전자기 차폐막(150)으로 덮이는 상면을 가지는 에지부(144E)와, 상기 에지부(144E)에 의해 포위되고 상기 리세스 표면(RS1)을 가지는 센터부(144C)를 포함할 수 있다. 상기 에지부(144E)는 칩 보호 몰딩부(142)의 두께보다 더 작은 두께를 가지고, 상기 센터부(144C)는 상기 에지부(144E)의 두께보다 더 작은 두께를 가질 수 있다. 본 명세서에서 사용되는 용어 "두께"는 인쇄회로 기판(110)의 연장 방향에 수직인 방향(Z 방향)을 따르는 크기를 의미할 수 있다.
상기 인쇄회로 기판(110) 상에서 기판 보호 몰딩부(144)가 차지하는 면적은 제2 칩(136)이 차지하는 면적보다 더 클 수 있다. 상기 기판 보호 몰딩부(144)의 상면의 높이는 상기 제2 칩(136)의 저면의 높이보다 더 낮을 수 있다. 본 명세서에서 사용되는 용어 "높이"는 인쇄회로 기판(110)으로부터 인쇄회로 기판(110)의 연장 방향에 수직인 방향(Z 방향)을 따르는 거리를 의미할 수 있다. 제2 칩(136)은 기판 보호 몰딩부(144)로부터 수직 방향으로 이격되어 배치될 수 있다. 제2 칩(136)은 기판 보호 몰딩부(144)의 리세스 표면(RS1) 위에서 상기 리세스 표면(RS1)과 수직으로 오버랩되도록 배치될 수 있다.
일부 실시예들에서, 몰딩부(140)는 EMC (epoxy mold compound)로 이루어질 수 있다. 일부 실시예들에서, 몰딩부(140)는 Si 계열 물질, 열경화성 물질, 열가소성 물질, UV 경화성 (UV curable) 물질 등으로 이루어질 수 있다. 몰딩부(140)가 열경화성 물질로 이루어진 경우, 경화제와 아크릴 폴리머 첨가제를 포함할 수 있다. 상기 경화제는 페놀 타입, 산무수물 타입, 또는 아민 타입의 물질로 이루어질 수 있다. 일부 실시예들에서, 몰딩부(140)는 레진으로 이루어질 수 있으며, 필요에 따라 실리카 필러를 더 포함할 수 있다. 일부 실시예들에서, 몰딩부(140) 중 제1 칩(132, 134)과 인쇄회로 기판(110)과의 사이에 개재되는 부분은 모세관 언더필 방법에 의하여 형성된 언더필 층일 수 있다.
상기 전자기 차폐막(150)은 제1 영역(I) 및 제2 영역(II)에서 몰딩부(140)의 표면을 컨포멀(conformal)하게 덮도록 형성될 수 있다. 상기 전자기 차폐막(150)은 제3 연결 부재(128)를 통해 복수의 도전성 패드(114A, 114B, 114C, 114D) 중 실장면(112A)의 제1 영역(I)에 형성된 도전성 패드(114C)에 연결될 수 있다. 상기 도전성 패드(114C)는 상기 제1 영역(I)에 형성된 복수의 도전성 패드(114A, 114C) 중 제2 영역(II)으로부터 가장 먼 위치에 형성된 것일 수 있다. 상기 도전성 패드(114C)는 접지 전극일 수 있다.
상기 전자기 차폐막(150)에는 제2 영역(II) 상에 실장된 제2 칩(136)이 전자기 차폐막(150)의 외부로 노출되도록 개구부(150H)가 형성되어 있다. 상기 개구부(150H)는 제2 영역(II)에서 기판 보호 몰딩부(144)의 리세스 표면(RS1)을 노출시킬 수 있다. 제2 칩(136)은 전자기 차폐막(150)의 개구부(150H)에 얼라인되어 기판 보호 몰딩부(144)의 리세스 표면(RS1) 위에 배치될 수 있다. 제2 칩(136)은 전자기 차폐막(150)을 사이에 두고 칩 보호 몰딩부(142)와 이격될 수 있다.
상기 기판 보호 몰딩부(144)의 단차부(ST)는 상기 전자기 차폐막(150)에 형성된 개구부(150H)의 내측벽의 수직 방향 연장선과 연속적으로 연결되는 표면을 가지도록 상기 개구부(150H)의 내측벽과 얼라인되어 있다. 도 1에 예시한 바와 같이, 인쇄회로 기판(110)의 연장 방향과 평행한 수평 방향(X 방향)에서, 개구부(150H)의 폭(W1)은 제2 칩(136)의 폭(W2)보다 더 작을 수 있다. 그러나, 이는 예시에 불과한 것으로, 본 발명의 기술적 사상에 의하면, 개구부(150H)의 폭은 제2 칩(136)의 폭과 같거나 더 클 수도 있다. 개구부(150H)의 폭이 제2 칩(136)의 폭보다 더 큰 경우, 개구부(150H)의 내측벽과 제2 칩(136)과의 사이의 최대 이격 거리는 약 50 μm 이하일 수 있다. 개구부(150H)의 내측벽과 제2 칩(136)과의 사이의 이격 거리를 약 50 μm 이하로 최소화함으로써, 전자기 차폐막(150)과 제2 칩(136)과의 사이의 이격 거리를 최소화하여, 전자기 차폐 능력을 향상시키면서 상기 이격 거리로 인한 패키지의 사이즈 증가를 억제할 수 있다.
일부 실시예들에서, 전자기 차폐막(150)의 개구부(150H)에 의해 기판 보호 몰딩부(144)에 형성되는 리세스 표면(RS1)의 평면 형상이 정의될 수 있으며, 개구부(150H) 및 리세스 표면(RS1)은 동일한 평면 형상을 가질 수 있다.
상기 전자기 차폐막(150)은 제1 영역(I) 상에서 칩 보호 몰딩부(142)의 상면 및 측벽을 컨포멀하게 덮는 제1 차폐부(150A)와, 제2 칩(136)의 주위에서 제2 영역(II) 상에 있는 기판 보호 몰딩부(144)의 상면을 덮는 제2 차폐부(150B)를 포함한다. 제2 차폐부(150B)는 제1 차폐부(150A)로부터 제2 칩(136)을 향하여 인쇄회로 기판(110)의 연장 방향과 평행하게 수평으로 연장될 수 있다. 제2 차폐부(150B)의 상면의 높이는 제2 칩(136)의 상면의 높이보다 더 낮을 수 있다.
제2 칩(136)은 제2 연결 부재(126)를 통해 실장면(112A)의 제2 영역(II)에 형성된 도전성 패드(114C)에 연결될 수 있다. 제2 연결 부재(126)는 몰딩부(140)의 상부로부터 기판 보호 몰딩부(144)를 관통하여 도전성 패드(114B)까지 연장될 수 있다.
일부 실시예들에서, 전자기 차폐막(150)은 레이저, 예를 들면 파장이 1064 nm인 IR (Infrared) 레이저, 또는 파장이 532 nm인 녹색광 레이저를 흡수하여 반응할 수 있는 물질로 이루어질 수 있다. 일부 실시예들에서, 전자기 차폐막(150)은 폴리머 함유 전도성 물질로 이루어질 수 있다. 예를 들면, 전자기 차폐막(150)은 금속, 전도성 금속-폴리머 복합체 (conductive metal-polymer composite), 또는 메탈 페이스트 (metal paste)를 포함할 수 있다. 예를 들면, 전자기 차폐막(150)은 폴리우레탄과 Ag 입자를 포함하는 전도성 금속-폴리머 복합체일 수 있다. 다른 일부 실시예들에서, 전자기 차폐막(150)은 단일층 또는 다중층으로 이루어질 수 있다. 예를 들면, 전자기 차폐막(150)은 접착층, 전도성 물질층, 및 보호층이 차례로 적층된 다중층 구조를 가질 수 있다. 상기 접착층은 Ni, Cu, Ti, Cr, 스테인리스 스틸 (stainless steel), 또는 이들의 조합을 포함할 수 있다. 상기 전도성 물질층은 Cu, Ag, 또는 이들의 조합을 포함할 수 있다. 상기 보호층은 Ni 또는 스테인리스 스틸을 포함할 수 있다.
도 2는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 패키지를 설명하기 위한 단면도이다. 도 2에 있어서, 도 1에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 2를 참조하면, 집적회로 패키지(200)는 도 1에 예시한 집적회로 패키지(100)와 대체로 유사한 구성을 가진다. 단, 집적회로 패키지(200)에서, 기판 보호 몰딩부(144)의 상면은 단차부(ST)에 의해 한정되는 리세스 표면(RS2)을 가질 수 있으며, 복수의 칩(130) 중 제2 영역(II) 상에 실장된 제2 칩(236)은 전자기 차폐막(150)의 개구부(250H) 내에 삽입되어 기판 보호 몰딩부(144)의 리세스 표면(RS2) 위에 배치될 수 있다. 인쇄회로 기판(110)의 연장 방향과 평행한 수평 방향(X 방향)에서, 개구부(250H)의 폭(W3)은 제2 칩(236)의 폭(W4)보다 더 클 수 있다. 이 때, 개구부(250H)의 내측벽과 제2 칩(236)과의 사이의 이격 거리를 약 50 μm 이하로 최소화함으로써, 전자기 차폐막(150)과 제2 칩(236)과의 사이의 이격 거리를 최소화하여, 전자기 차폐 능력을 향상시키면서 상기 이격 거리로 인한 패키지의 사이즈 증가를 억제할 수 있다. 상기 제2 칩(236)에 대한 보다 상세한 사항은 도 1을 참조하여 제2 칩(136)에 대하여 설명한 바와 같다.
도 3은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 패키지를 설명하기 위한 단면도이다. 도 3에 있어서, 도 1에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 3을 참조하면, 집적회로 패키지(300)는 도 1에 예시한 집적회로 패키지(100)와 대체로 유사한 구성을 가진다. 단, 집적회로 패키지(300)에서, 인쇄회로 기판(110)은 기판 본체(112)의 실장면(112A)으로부터 이격되어 기판 본체(112) 내부에 적어도 일부가 매몰된 접지 전극(314C)을 포함한다. 상기 접지 전극(314C)은 인쇄회로 기판(110)의 측면에서 인쇄회로 기판(110)의 외부로 노출될 수 있다. 또한, 전자기 차폐막(350)은 리세스 표면(RS1)을 노출시키는 개구부(350H)와, 인쇄회로 기판(110)의 측면을 덮도록 연장되는 기판 차폐부(352)를 포함한다. 상기 기판 차폐부(350)는 인쇄회로 기판(110)의 측면에서 노출되는 접지 전극(314C)에 접하는 내측 표면을 가진다. 상기 기판 차폐부(350)에 대한 보다 상세한 사항은 도 1을 참조하여 상기 기판 차폐부(150)에 대하여 설명한 바와 대체로 동일하다.
도 4는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 패키지를 설명하기 위한 단면도이다. 도 4에 있어서, 도 1에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 4를 참조하면, 집적회로 패키지(400)는 도 1에 예시한 집적회로 패키지(100)와 대체로 유사한 구성을 가진다. 단, 집적회로 패키지(400)에서, 인쇄회로 기판(110)은 복수의 도전성 패드(114A, 114B, 114D, 414)를 포함한다. 상기 복수의 도전성 패드(114A, 114B, 114D, 414) 중 도전성 패드(414)는 기판 본체(112)의 실장면(112A) 중 제1 영역(I)과 제2 영역(II)과의 사이에서 인쇄회로 기판(110)의 외부로 노출될 수 있다.
몰딩부(440)는 도 1에 예시한 몰딩부(140)와 유사하게, 실장면(112A)의 제1 영역(I) 위에서 제1 칩(132, 134)을 덮는 칩 보호 몰딩부(442)와, 제2 영역(II) 위에서 칩 보호 몰딩부(442)보다 더 낮은 두께로 연장되는 기판 보호 몰딩부(444)를 포함한다. 단, 상기 칩 보호 몰딩부(442) 및 기판 보호 몰딩부(444)는 제1 영역(I)과 제2 영역(II)과의 사이의 차폐 공간(440S)(도 7b 참조)을 사이에 두고 서로 이격되어 있다. 또한, 기판 보호 몰딩부(444)의 상면은 단차부(ST4)와, 상기 단차부(ST4)에 의해 한정되는 리세스 표면(RS4)을 가질 수 있다. 이에 따라, 기판 보호 몰딩부(444)는 리세스 표면(RS4)을 포위하며 전자기 차폐막(450)으로 덮이는 상면 및 측벽을 가지는 에지부(444E)와, 상기 에지부(444E)에 의해 포위되고 상기 리세스 표면(RS4)을 가지는 센터부(444C)를 포함할 수 있다. 상기 에지부(444E)는 칩 보호 몰딩부(442)의 두께보다 더 작은 두께를 가지고, 상기 센터부(444C)는 상기 에지부(444E)의 두께보다 더 작은 두께를 가질 수 있다.
전자기 차폐막(450)은 차폐 공간(440S)(도 7b 참조) 내에서 칩 보호 몰딩부(442)의 측벽 및 기판 보호 몰딩부(444)의 측벽을 덮도록 칩 보호 몰딩부(442)와 기판 보호 몰딩부(444)와의 사이에서 연장될 수 있다. 상기 측벽 차폐부(454)는 연결 부재(428)를 통해 도전성 패드(414)에 전기적으로 연결되도록 구성될 수 있다. 상기 도전성 패드(414)는 접지 전극일 수 있다.
상기 도전성 패드(414), 연결 부재(428), 몰딩부(440), 및 전자기 차폐막(450)에 대한 보다 상세한 사항은 도 1을 참조하여 도전성 패드(114A, 114B, 114C, 114D), 제1 연결 부재(122), 몰딩부(140), 및 전자기 차폐막(150)에 대하여 설명한 바와 대체로 동일하다.
복수의 칩(130) 중 제2 영역(II) 상에 실장된 제2 칩(436)은 전자기 차폐막(450)에 형성된 개구부(450H)와 수직으로 오버랩되는 위치에서 기판 보호 몰딩부(444)의 리세스 표면(RS4) 위에 배치될 수 있다. 상기 제2 칩(436)에 대한 보다 상세한 사항은 도 1을 참조하여 제2 칩(136)에 대하여 설명한 바와 대체로 동일하다.
도 5a 내지 도 5g는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 패키지의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 5a 내지 도 5g를 참조하여 도 1에 예시한 집적회로 패키지(100)의 제조 방법을 설명한다. 도 5a 내지 도 5g에 있어서, 도 1에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 5a를 참조하면, 인쇄회로 기판(110)을 준비한다.
상기 인쇄회로 기판(110)을 준비하기 위하여, 복수의 회로 패턴(도시 생략)을 포함하는 단일의 베이스 기판으로 이루어지는 단층 구조, 또는 복수의 베이스 기판이 적층된 다층 구조로 이루어지는 기판 본체(112)의 실장면(112A) 및 배면(112B)에 복수의 도전성 패드(114A, 114B, 114C, 114D)를 형성한 후, 상기 복수의 도전성 패드(114A, 114B, 114C, 114D)가 노출되도록 상기 기판 본체(112)의 실장면(112A) 및 배면(112B)을 덮는 절연 보호층(118)을 형성할 수 있다.
상기 도전성 패드(114C)는 후속 공정에서 상기 전자기 차폐막(150)이 연결되는 접지 전극일 수 있다. 일부 실시예들에서, 상기 도전성 패드(114C)는 인쇄회로 기판(110)의 양 측에 각각 적어도 1 개씩 형성될 수 있다. 다른 일부 실시예들에서, 상기 도전성 패드(114C)는 제1 영역(I)의 외측 에지를 따라 링 형상으로 길게 연장되는 1 개의 라인 패턴으로 이루어질 수 있다.
도 5b를 참조하면, 기판 본체(112)의 실장면(112A)에서 노출된 복수의 도전성 패드(114A, 114B, 114C) 상에 솔더 페이스트를 공급하여 복수의 연결 부재(122, 126P, 128)을 형성한다. 상기 복수의 연결 부재(122, 126P, 128)는 실장면(112A)의 제1 영역(I) 상에서 복수의 도전성 패드(114A) 위에 형성되는 제1 연결 부재(122)와, 실장면(112A)의 제1 영역(I) 중 제2 영역(II)으로부터 먼 에지 측에 있는 도전성 패드(114C) 위에 형성되는 제3 연결 부재(128)와, 실장면(112A)의 제2 영역(II)상에서 복수의 도전성 패드(114B) 위에 형성되는 예비 제2 연결 부재(126P)를 포함할 수 있다.
그 후, 제3 연결 부재(128) 및 예비 제2 연결 부재(126P)가 노출된 상태에서 제1 영역(I) 상에서 제1 칩(132, 134)을 실장한다. 상기 제1 칩(132, 134)은 제1 연결 부재(122)를 통해 복수의 도전성 패드(114A)에 연결될 수 있다. 상기 제1 칩(132, 134)을 실장하는 동안, 예비 제2 연결 부재(126P) 및 제3 연결 부재(128)에 의해 복수의 도전성 패드(114B, 114C)가 보호되어, 상기 복수의 도전성 패드(114B, 114C)가 진동, 충격, 습도, 외부 오염 등으로부터 보호될 수 있으며, 이에 따라 복수의 도전성 패드(114B, 114C)가 손상 받거나 변질되는 것을 방지할 수 있고 신뢰성을 유지할 수 있다.
일부 실시예들에서, 복수의 연결 부재(122, 126P, 128)를 형성하기 위하여 솔더 젯 방식 (solder jet method)을 이용할 수 있으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 예를 들면, 복수의 연결 부재(122, 126P, 128)를 형성하기 위하여 전해 도금 방식, 무전해 도금 방식, 진공 증착 방식, 프린팅 방식, 솔더 볼 전사 방식 (solder ball transfer method), 또는 스터드 범핑 방식 (stud bumping method)을 이용할 수도 있다.
도 5c를 참조하면, 실장면(112A)의 제1 영역(I) 및 제2 영역(II)을 덮는 몰딩부(140)를 형성한다.
상기 몰딩부(140)는 제1 영역(I) 위에서 제1 칩(132, 134)을 덮는 칩 보호 몰딩부(142)와, 제2 영역(II) 위에서 칩 보호 몰딩부(142)보다 더 낮은 두께로 연장되는 기판 보호 몰딩부(144)를 포함하도록 형성될 수 있다.
일부 실시예들에서, 상기 몰딩부(140)를 형성하기 위하여 몰딩부(140)와 동일한 형상의 공간을 제공하는 몰딩 금형을 이용할 수 있다. 다른 일부 실시예들에서, 상기 제1 영역(I) 및 제2 영역(II)을 균일한 두께로 덮는 예비 몰딩부를 형성한 후, 제2 영역(II) 위에서만 상기 예비 몰딩부가 소정 두께만큼 함입되도록 레이저를 이용하여 상기 예비 몰딩부를 그 상면으로부터 소정 두께만큼 제거하여 도 5c에 예시한 형상의 몰딩부(140)를 형성할 수 있다.
상기 몰딩부(140) 주위에서 도전성 패드(114C)를 덮는 제3 연결 부재(128)가 노출될 수 있다.
도 5d를 참조하면, 인쇄회로 기판(110) 상에 몰딩부(140)의 노출 표면을 덮는 전자기 차폐막(150)을 형성한다.
상기 전자기 차폐막(150)은 도전성 패드(114C)를 덮는 제3 연결 부재(128)에 접촉하도록 형성될 수 있다.
일부 실시예들에서, 상기 전자기 차폐막(150)을 형성하는 데 있어서, 인쇄회로 기판(110) 중 몰딩부(140)의 주위에서 전자기 차폐막(150)의 형성이 불필요한 부분은 마스크 패턴(도시 생략)으로 덮은 상태에서 상기 몰딩부(140)의 노출 표면에만 상기 전자기 차폐막(150)이 형성되도록 할 수 있다. 상기 전자기 차폐막(150)을 형성하기 위하여 스프레이(spray) 공정 또는 스퍼터링(sputtering) 공정을 이용할 수 있다. 일부 실시예들에서, 상기 전자기 차폐막(150)은 약 5 ∼ 20 μm의 두께를 가지도록 형성될 수 있으나, 이에 한정되는 것은 아니다.
도 5e를 참조하면, 제2 영역(II) 상에서, 전자기 차폐막(150)의 일부를 제거하여 개구부(150H)를 형성하고, 상기 전자기 차폐막(150)이 제거됨에 따라 개구부(150H)를 통해 노출되는 기판 보호 몰딩부(144)를 그 상면으로부터 일부 두께만큼 제거하여 기판 보호 몰딩부(144)의 상면에 단차부(ST)와, 상기 단차부(ST)에 의해 한정되는 리세스 표면(RS1)을 형성한다. 상기 단차부(ST) 및 리세스 표면(RS1)을 형성하는 공정은 전자기 차폐막(150)의 개구부(150H)를 형성하는 공정과 인시튜(in-situ)로 연속적으로 수행될 수 있다.
일부 실시예들에서, 상기 전자기 차폐막(150)은 레이저를 이용하여 식각될 수 있으며, 레이저를 이용한 전자기 차폐막(150)의 과도 식각에 의해 기판 보호 몰딩부(144)의 일부가 제거되어 상기 리세스 표면(RS1)이 형성될 수 있다. 일부 실시예들에서, 상기 레이저로서 IR 레이저 또는 녹색광 레이저를 이용할 수 있으나, 본 발명의 기술적 사상이 상기 예시한 바에 한정되는 것은 아니다.
상기 리세스 표면(RS1)이 형성된 후 남아 있는 기판 보호 몰딩부(144)는 제2 영역(II) 상의 절연 보호층(118)을 광, 습기, 또는 외부 충격으로부터 보호하는 역할을 할 수 있다.
도 5f를 참조하면, 제2 영역(II) 상에 있는 기판 보호 몰딩부(144) 중 리세스 표면(RS1)에서 선택되는 일부 영역을 제거하여, 복수의 도전성 패드(114B)를 덮는 예비 제2 연결 부재(126P)를 노출시키는 복수의 연결 홀(144H)을 형성한다. 상기 복수의 연결 홀(144H)을 형성하는 공정은 상기 기판 보호 몰딩부(144)의 단차부(ST) 및 리세스 표면(RS1)을 형성하는 공정과 인시튜로 연속적으로 수행될 수 있다.
상기 복수의 연결 홀(144H)을 형성하기 위하여 기판 보호 몰딩부(144)의 일부 영역을 레이저를 이용하여 제거할 수 있다. 상기 복수의 연결 홀(144H)을 형성하기 위한 레이저 인가 공정은 리세스 표면(RS1)을 형성하기 위한 레이저 인가 공정에 연속하여 수행될 수 있다. 상기 복수의 연결 홀(144H) 형성을 위한 레이저로서 IR 레이저 또는 녹색광 레이저를 이용할 수 있으나, 본 발명의 기술적 사상이 상기 예시한 바에 한정되는 것은 아니다. 상기 복수의 연결 홀(144H)을 형성하는 동안 복수의 연결 홀(144H)을 통해 노출되는 예비 제2 연결 부재(126P)의 일부가 레이저에 의해 식각되어 형상이 변형됨으로써 하부 연결 부재(126L)로 남게 될 수 있다.
도 5g를 참조하면, 도 5f의 결과물에서 복수의 연결 홀(144H)을 관통하여 하부 연결 부재(126L)에 접하는 상부 연결 부재(126U)를 형성하여 이중층 구조의 제2 연결 부재(126)를 형성한 후, 상기 제2 연결 부재(126)를 통해 제2 영역(II) 상에 제2 칩(136)을 실장하여, 도 1에 예시한 집적회로 패키지(100)를 제조할 수 있다.
상기 제2 칩(136)은 기판 보호 몰딩부(144)의 리세스 표면(RS1)과 수직으로 오버랩되는 위치에서 상기 리세스 표면(RS1)으로부터 수직 방향으로 이격되어 배치될 수 있다.
도 5a 내지 도 5g를 참조하여 설명한 집적회로 패키지의 제조 방법을 이용하여 도 2에 예시한 집적회로 패키지(200)를 제조할 수 있다. 일부 실시예들에서, 도 2에 예시한 집적회로 패키지(200)를 제조하기 위하여, 도 5e를 참조하여 설명한 공정에서 전자기 차폐막(150)의 일부를 제거하여 개구부(150H)를 형성하는 대신, 제2 영역(II) 상에 실장될 제2 칩(236)의 사이즈를 고려하여 개구부(250H)를 형성할 수 있다. 그 후, 상기와 같이 사이즈 결정된 개구부(250H)를 통해 노출되는 기판 보호 몰딩부(144)를 그 상면으로부터 일부 두께만큼 제거하여 상기 기판 보호 몰딩부(144)의 상면에 단차부(ST)와, 상기 단차부(ST)에 의해 한정되는 리세스 표면(RS2)을 형성할 수 있다. 그 후, 도 5f 및 도 5g의 공정과 유사한 공정을 수행하여 도 2에 예시한 집적회로 패키지(200)를 제조할 수 있다.
도 6a 내지 도 6e는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 패키지의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 6a 내지 도 6e를 참조하여 도 3에 예시한 집적회로 패키지(300)의 제조 방법을 설명한다. 도 6a 내지 도 6e에 있어서, 도 1 내지 도 5g에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 6a를 참조하면, 도 5a를 참조하여 설명한 바와 유사한 방법으로 인쇄회로 기판(110)을 준비한다. 단, 본 예에서는 도 5a 내지 도 5g에 예시한 바와 달리, 실장면(112A)의 제1 영역(I) 상에 형성되는 도전성 패드(114C) 및 제3 연결 부재(128)는 포함하지 않고, 실장면(112A)으로부터 이격되어 기판 본체(112) 내부에 형성된 접지 전극(314C)을 포함하는 인쇄회로 기판(110)을 형성한다. 그 후, 도 5b를 참조하여 설명한 바와 같은 방법으로 인쇄회로 기판(110) 상에 복수의 연결 부재(122, 126P)를 형성한다.
상기 접지 전극(314C)에는 후속 공정에서 상기 전자기 차폐막(350)(도 6c 참조)이 연결될 수 있다. 일부 실시예들에서, 상기 접지 전극(314C)은 인쇄회로 기판(110)의 양 측에 각각 적어도 1 개씩 형성될 수 있다. 다른 일부 실시예들에서, 상기 접지 전극(314C)은 제1 영역(I)의 외측 에지를 따라 링 형상으로 길게 연장되는 1 개의 라인 패턴으로 이루어질 수 있다.
그 후, 도 5c를 참조하여 설명한 바와 유사한 방법으로 실장면(112A)의 제1 영역(I) 및 제2 영역(II)을 덮는 예비 몰딩부(140P)를 형성한다. 상기 예비 몰딩부(140P)는 후속 공정에서 도 6a에서 일점쇄선(L1, L2)으로 표시된 라인을 따라 절단하여 개별 패키지로 분리할 수 있다. 일부 실시예들에서, 도 6a에 예시한 바와 같이 예비 몰딩부(140P)를 형성하는 대신, 도 5c에 예시한 바와 같은 몰딩부(140)를 형성할 수도 있다. 이 경우, 상기 설명한 개별 패키지로의 분리 공정은 생략될 수 있다.
도 6b는 도 6a의 결과물을 일점쇄선(L1, L2)으로 표시된 라인을 따라 절단한 후, 접지 전극(314C)이 인쇄회로 기판(110)의 측면에서 인쇄회로 기판(110)의 외부로 노출된 결과물을 보여준다. 도 6b에 예시한 바와 같이, 일점쇄선(L1, L2)으로 표시된 라인을 따라 절단한 결과, 인쇄회로 기판(110) 상에 칩 보호 몰딩부(142) 및 기판 보호 몰딩부(144)를 포함하는 몰딩부(140)가 남을 수 있다.
도 6c를 참조하면, 도 5d를 참조하여 설명한 바와 유사한 방법으로 인쇄회로 기판(110) 상에 몰딩부(140)의 노출 표면을 덮는 전자기 차폐막(350)을 형성한다.
상기 전자기 차폐막(350)은 인쇄회로 기판(110)의 측면을 덮는 기판 차폐부(352)를 포함하도록 형성될 수 있다.
도 6d를 참조하면, 도 5e 및 도 5f를 참조하여 설명한 바와 유사한 방법으로 제2 영역(II) 상에서 전자기 차폐막(350)의 일부를 제거하여 개구부(350H)를 형성하고, 그 결과 노출되는 기판 보호 몰딩부(144)를 그 상면으로부터 일부 두께만큼 제거하여 기판 보호 몰딩부(144)의 상면에 단차부(ST)와, 상기 단차부(ST)에 의해 한정되는 리세스 표면(RS1)을 형성하고, 이어서 제2 영역(II) 상에 있는 기판 보호 몰딩부(144) 중 리세스 표면(RS1)에서 선택되는 일부 영역을 제거하여 연결 홀(144H)을 형성하여 상기 연결 홀(144H)의 저면에서 하부 연결 부재(126L)를 노출시킨다.
도 6e를 참조하면, 도 5g를 참조하여 설명한 바와 유사한 방법으로, 상부 연결 부재(126U)를 형성하여 이중층 구조의 제2 연결 부재(126)를 형성한 후, 상기 제2 연결 부재(126)를 통해 제2 영역(II) 상에 제2 칩(136)을 실장하여, 도 3에 예시한 집적회로 패키지(300)를 제조할 수 있다.
도 7a 내지 도 7e는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 패키지의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 7a 내지 도 7e를 참조하여 도 4에 예시한 집적회로 패키지(400)의 제조 방법을 설명한다. 도 7a 내지 도 7e에 있어서, 도 1 내지 도 6e에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 7a를 참조하면, 도 5a를 참조하여 설명한 바와 유사한 방법으로 인쇄회로 기판(110)을 준비한 후, 도 5b를 참조하여 설명한 바와 유사한 방법으로 인쇄회로 기판(110) 상에 복수의 연결 부재(122, 126P, 428)을 형성한다. 본 예에서는 도 5a 내지 도 5g에 예시한 바와 달리, 실장면(112A)의 제1 영역(I) 상에 형성되는 도전성 패드(114C) 및 제3 연결 부재(128)를 포함하지 않고, 기판 본체(112)의 실장면(112A) 중 제1 영역(I)과 제2 영역(II)과의 사이에서 인쇄회로 기판(110)의 외부로 노출된 도전성 패드(414)와, 상기 도전성 패드(414)를 덮는 연결 부재(428)를 포함하도록 형성된다.
상기 도전성 패드(414)는 후속 공정에서 전자기 차폐막(450)(도 7c 참조)이 연결되는 접지 전극일 수 있다. 일부 실시예들에서, 상기 도전성 패드(414)는 인쇄회로 기판(110) 중 제2 영역(II)의 양 측에 각각 1 개씩 형성될 수 있다. 다른 일부 실시예들에서, 상기 도전성 패드(414)는 제2 영역(II)의 외측 에지를 따라 링 형상으로 길게 연장되는 1 개의 라인 패턴으로 이루어질 수 있다.
그 후, 제2 영역(II) 상에 예비 제2 연결 부재(126P)가 노출된 상태에서 제1 영역(I) 상에 제1 칩(132, 134)을 실장한다. 제1 칩(132, 134)은 제1 연결 부재(122)를 통해 복수의 도전성 패드(114A)에 연결될 수 있다. 상기 제1 칩(132, 134)을 실장하는 동안, 예비 제2 연결 부재(126P) 및 연결 부재(428)에 의해 복수의 도전성 패드(114B, 414)가 보호되어, 상기 복수의 도전성 패드(114B, 414)가 진동, 충격, 습도, 외부 오염 등으로부터 보호될 수 있으며, 이에 따라 복수의 도전성 패드(114B, 114C)가 손상 받거나 변질되는 것을 방지할 수 있고 신뢰성을 유지할 수 있다.
도 7b를 참조하면, 도 5c를 참조하여 몰딩부(140) 형성 방법에 대하여 설명한 바와 유사한 방법으로 실장면(112A)의 제1 영역(I) 및 제2 영역(II)을 덮는 몰딩부(440)를 형성한다. 단, 몰딩부(440)는 실장면(112A)의 제1 영역(I) 위에서 제1 칩(132, 134)을 덮는 칩 보호 몰딩부(442)와, 제2 영역(II) 위에서 칩 보호 몰딩부(442)보다 더 낮은 두께로 연장되는 기판 보호 몰딩부(444)를 포함하고, 상기 칩 보호 몰딩부(442) 및 기판 보호 몰딩부(444)는 제1 영역(I)과 제2 영역(II)과의 사이의 차폐 공간(440S)을 사이에 두고 서로 이격되어 있다.
일부 실시예들에서, 상기 몰딩부(440)를 형성하기 위하여 도 5c를 참조하여 설명한 바와 유사한 방법으로 인쇄회로 기판(110) 상에 몰딩부(140)(도 5c 참조)를 형성한 후, 레이저를 이용하여 제1 영역(I)과 제2 영역(II)과의 사이에서 몰딩부(140)를 부분적으로 제거하여, 연결 부재(428)를 노출시키는 차폐 공간(440S)을 형성하는 동시에, 상기 차폐 공간(440S)을 사이에 두고 서로 이격된 칩 보호 몰딩부(442) 및 기판 보호 몰딩부(444)를 형성할 수 있다.
상기 차폐 공간(440S)을 형성하는 데 이용되는 레이저로서 IR 레이저 또는 녹색광 레이저를 이용할 수 있으나, 본 발명의 기술적 사상이 상기 예시한 바에 한정되는 것은 아니다. 상기 차폐 공간(440S)을 형성하는 동안 상기 연결 부재(428)의 상측 일부가 레이저에 의해 식각될 수 있다.
도 7c를 참조하면, 도 5d를 참조하여 전자기 차폐막(150)의 형성 방법에 대하여 설명한 바와 유사한 방법으로, 인쇄회로 기판(110) 상에 몰딩부(440)의 노출 표면을 덮는 전자기 차폐막(450)을 형성한다.
상기 전자기 차폐막(450)은 칩 보호 몰딩부(442)와 기판 보호 몰딩부(444)와의 사이의 차폐 공간(440S) 내에서 인쇄회로 기판(110)을 향해 연장되어 연결 부재(428)에 연결되는 측벽 차폐부(454)를 포함하도록 형성될 수 있다. 상기 측벽 차폐부(454)는 연결 부재(428)를 통해 도전성 패드(414)에 전기적으로 연결될 수 있다.
도 7d를 참조하면, 도 5e 및 도 5f를 참조하여 설명한 바와 유사한 방법으로, 제2 영역(II) 상에서 전자기 차폐막(450)의 일부를 제거하여 개구부(450H)를 형성하고, 그 결과 노출되는 기판 보호 몰딩부(444)를 그 상면으로부터 일부 두께만큼 제거하여 상기 기판 보호 몰딩부(444)의 상면에 단차부(ST4)와, 상기 단차부(ST4)에 의해 한정되는 리세스 표면(RS4)을 형성하고, 이어서 제2 영역(II) 상에 있는 기판 보호 몰딩부(444) 중 리세스 표면(RS4)에서 선택되는 일부 영역을 제거하여 하부 연결 부재(126L)를 노출시키는 연결 홀(444H)을 형성한다.
도 7e를 참조하면, 도 5g를 참조하여 설명한 바와 유사한 방법으로, 상부 연결 부재(126U)를 형성하여 이중층 구조의 제2 연결 부재(126)를 형성한 후, 상기 제2 연결 부재(126)를 통해 제2 영역(II) 상에 제2 칩(436)을 실장하여, 도 4에 예시한 집적회로 패키지(400)를 제조할 수 있다.
도 5a 내지 도 7e를 참조하여 설명한 집적회로 패키지(100, 200, 300, 400)의 제조 방법에 의하면, 전자기 차폐막(150, 350, 450)에 의한 전자기 차폐가 필요한 제1 칩(132, 134)과 전자기 차폐막(150, 350, 450)에 의한 전자기 차폐가 필요 없거나 투광 가능한 환경에 노출될 필요가 있는 제2 칩(136, 236, 436)이 혼재하는 SiP 모듈에서, 전자기 차폐막(150, 350, 450)과 상기 전자기 차폐막(150, 350, 450)의 외부로 노출되는 제2 칩(136, 236, 436)과의 사이의 이격 거리를 없애거나 최소화하여, 전자기 차폐 능력을 향상시키면서 상기 이격 거리로 인한 패키지의 사이즈 증가를 억제할 수 있다. 또한, 몰딩부(140, 440) 및 전자기 차폐막(150, 350, 450)을 형성하고 난 후 제2 칩(136, 236, 436)을 인쇄회로 기판(110) 상에 실장함으로써, 제2 칩(136, 236, 436)이 전자기 차폐막(150, 350, 450) 형성 공정 및/또는 몰딩부(140, 440)의 형성 공정 분위기에 노출되지 않을 수 있다. 따라서, 제2 칩(136, 236, 436)의 표면 오염 가능성을 제거할 수 있다. 특히, 상기 제2 칩(136, 236, 436)의 노출 표면을 통해 외부 환경, 예를 들면 빛 또는 생체 신호를 감지하는 센서를 구성하는 경우, 본 발명의 기술적 사상에 의한 방법에서와 같이 몰딩부(140, 440) 및 전자기 차폐막(150, 350, 450)을 형성한 후 제2 칩(136, 236, 436)을 실장 함으로써, 제2 칩(136, 236, 436)의 표면 오염이 억제되어 센서의 성능이 열화되는 것을 방지할 수 있다.
도 1 내지 도 7e를 참조하여 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 패키지(100, 200, 300, 400) 및 이들의 제조 방법에 대하여 설명하였으나, 본 발명의 기술적 사상은 도 1 내지 도 7e에 예시한 바에 한정되는 것은 아니며, 본 발명의 기술적 사상의 범위 내에서 다양한 변형 및 변경이 가능하다. 예를 들면, 도 1 내지 도 7e에서는 집적회로 패키지(100, 200, 300, 400)를 구성하는 제2 칩(136, 236, 436)이 전자기 차폐막(150, 350, 450)의 대략 중앙부에 배치되고, 평면에서 볼 때 전자기 차폐막(150, 350, 450)이 제2 칩(136, 236, 436)을 완전히 포위하는 형상을 가지는 구조들 및 그 제조 방법들에 대하여 예시하였으나, 본 발명의 기술적 사상은 상기 예시한 바에 한정되지 않는다. 예를 들면, 전자기 차폐막(150, 350, 450)이 제2 칩(136, 236, 436)을 부분적으로 포위하도록 제2 칩(136, 236, 436)이 전자기 차폐막(150, 350, 450)의 에지 측에 배치될 수도 있다. 또한, 전자기 차폐막(150, 350, 450)에는 1 개의 개구부(150H, 350H, 450H)가 형성된 경우를 예시하였으나, 본 발명은 상기 예시한 바에 한정되지 않는다. 예를 들면, 전자기 차폐막(150, 350, 450)에는 각각 복수의 개구부(150H, 350H, 450H)가 형성될 수 있으며, 상기 복수의 개구부(150H, 350H, 450H)에 대응하여 제2 영역(II) 상에 복수의 제2 칩(136, 236, 436)이 실장될 수 있다. 이 경우, 단일의 인쇄회로 기판(110) 상에 실장되는 복수의 제2 칩(136, 236, 436)은 서로 동일한 기능을 수행할 수도 있고, 이들 중 적어도 일부는 서로 다른 기능을 수행할 수도 있다.
도 8a 및 도 8b는 본 발명의 기술적 사상에 의한 실시예들에 따른 웨어러블(wearable) 디바이스를 설명하기 위한 도면들이다. 도 8a 및 도 8b를 참조하여 신체 착용형 전자 장치로 구성되는 웨어러블 디바이스(500)에 대하여 상세히 설명한다.
도 8a 및 도 8b를 참조하면, 웨어러블 디바이스(500)는 본체부(510)와, 상기 본체부(510)를 사용자에 착용시키기 위한 착용부(550)를 포함한다. 본 명세서에서 사용되는 용어 "사용자"는 전자 장치를 사용하는 사람, 동물, 식물, 또는 장치, 예를 들면 인공지능 전자 장치를 지칭할 수 있다.
상기 본체부(510)에는 어플리케이션 프로세서(application processor: AP), 통신 회로, 메모리 소자 등과 같은 다양한 회로 장치들이 내장되어 있을 수 있다. 상기 본체부(510)의 전면에는 디스플레이(512)가 배치될 수 있다. 상기 본체부(510)에는 센서를 포함하는 집적회로 패키지(520)가 내장되어 있을 수 있다. 상기 집적회로 패키지(520)는 센서 모듈, 예를 들면, 생체 신호 감지 센서 등을 포함하는 센서 모듈을 포함할 수 있다.
상기 집적회로 패키지(520)는 도 1 내지 도 4를 참조하여 설명한 집적회로 패키지(100, 200, 300, 400) 및 이들로부터 본 발명의 기술적 사상의 범위 내에서 변형 및 변경된 구조를 가지는 집적회로 패키지들로부터 선택되는 적어도 하나의 집적회로 패키지로 이루어질 수 있다.
상기 본체부(510)의 배면(514)에는 상기 집적회로 패키지(520)에 포함된 센서 칩이 외부와 신호 전달이 가능한 상태로 될 수 있도록 외부로 노출시키기 위한 윈도우(530)가 형성되어 있을 수 있다. 상기 윈도우(530)는 빛에 투명한 재질의 보호막(532)으로 막혀 있을 수 있다. 예를 들면, 도 1 내지 도 4를 참조하여 설명한 집적회로 패키지(100, 200, 300, 400)를 구성하는 제2 칩(136, 236, 436)이 상기 보호막(532)을 통하여 외부와 정보 송수신 가능한 상태로 배치될 수 있다.
상기 집적회로 패키지(520)를 구성하는 센서는 본체부(510)의 배면(514)에서 윈도우(530)를 통해 외부에서 보일 수 있도록 설치되어, 사용자가 웨어러블 디바이스(500)를 착용하였을 때 상기 집적회로 패키지(520)를 구성하는 센서 칩, 예를 들면 제2 칩(136, 236, 436)이 사용자의 신체에 대면하게 될 수 있다.
상기 집적회로 패키지(520)의 센서 칩은 사용자의 건강 상태에 관한 정보, 예를 들면, 혈압, 심전도, HRV, HRM, PPG, 수면 구간, 피부 온도, 심박, 혈류량, 혈당, 산소 포화도, 맥파, ECG 중 적어도 하나를 검출할 수 있다.
상기 착용부(550)는 상기 본체부(510)를 사용자의 신체에 착용하는 수단으로서, 도 8a 및 도 8b에 예시한 형상에 한정되지 않고, 밴드, 스트랩, 체인 등과 같은 다양한 구조를 가질 수 있다. 예를 들면, 상기 웨어러블 디바이스(500)는 상기 착용부(550)를 이용하여 사용자의 손목에 착용될 수 있다.
본 발명의 기술적 사상에 의한 웨어러블 디바이스는 도 8a 및 도 8b에 예시한 바와 같은 형상으로 한정되는 것은 아니며, 다양한 통신 장치 또는 의료 기기로서 구현될 수 있다.
도 9는 본 발명의 기술적 사상에 의한 실시예들에 따른 웨어러블 디바이스를 설명하기 위한 블록 다이어그램이다.
도 9를 참조하면, 웨어러블 디바이스(600)는, 제어부(610), 디스플레이(620), 전력 관리 모듈(630), 센서 모듈(640), 통신 모듈(650), 및 메모리(660)를 포함할 수 있다.
상기 제어부(610)는, 중앙처리장치(central processing unit: CPU), 어플리케이션 프로세서(AP), 커뮤니케이션 프로세서(communication processor: CP), 및 MCU (Micro Controller Unit) 중 적어도 하나를 포함할 수 있다. 상기 제어부(610)는, 예를 들면, 상기 웨어러블 디바이스(600)에 포함된 적어도 하나의 구성 요소를 제어하거나 복수의 구성 요소들 간의 통신 및/또는 데이터 처리를 수행할 수 있다.
상기 디스플레이(620)는 패널, 홀로그램 장치, 또는 프로젝터를 포함할 수 있다.
상기 전력 관리 모듈(630)은 상기 웨어러블 디바이스(600)의 전력을 관리할 수 있다. 상기 전력 관리 모듈(630)은 예를 들면 PMIC (power management integrated circuit), 충전 IC (charger integrated circuit), 배터리, 또는 연료 게이지(fuel gauge)를 포함할 수 있다. 상기 통신 모듈(650)은 웨어러블 디바이스(600)와 유/무선 통신을 통하여 연결된 다른 외부 전자 장치(예를 들면, 스마트 폰)와의 사이에서 데이터 송수신을 수행할 수 있다.
상기 센서 모듈(640)은 물리량을 계측하거나 웨어러블 디바이스(600)의 작동 상태를 감지하여, 계측 또는 감지된 정보를 전기 신호로 변환할 수 있다. 상기 센서 모듈(640)은 생체 센서, 거리 센서, 온도 센서, 또는 동작 센서를 포함할 수 있다. 상기 생체 센서는 사용자의 다양한 생체 정보를 감지하여 외부로 전송할 수 있다. 상기 생체 정보는 맥박수, 산소 포화도, 칼로리 소모량, 맥압, 체온, 심전도, 체지방, 활동량, 또는 혈압일 수 있으나, 본 발명의 기술적 사상이 상기 예시한 바에 한정되는 것은 아니다.
상기 웨어러블 디바이스(600)는 도 1 내지 도 4를 참조하여 설명한 집적회로 패키지(100, 200, 300, 400) 중 적어도 하나의 집적회로 패키지를 포함할 수 있으며, 상기 센서 모듈(640)은 도 1 내지 도 4를 참조하여 설명한 제2 칩(136, 236, 436) 중 적어도 하나의 제2 칩을 포함할 수 있다.
상기 통신 모듈(650)은 다양한 통신 방식으로, 외부 전자 장치와 통신할 수 있다. 예를 들면, 상기 통신 방식은 LTE (long term evolution), WCDMA (wideband code division multiple access), GSM (global system for mobile communications), WiFi (wireless fidelity), 블루투스 (bluetooth) 및 NFC (near field communications)를 포함할 수 있다.
상기 메모리(660)는 휘발성 및/또는 비휘발성 메모리를 포함할 수 있다. 상기 메모리(660)는, 예를 들면, 상기 웨어러블 디바이스(600)의 적어도 하나의 다른 구성 요소와 관련된 명령 또는 데이터를 저장할 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
100, 200, 300, 400: 집적회로 패키지, 132, 134: 제1 칩, 136, 236, 436: 제2 칩, 140: 몰딩부, 142, 442: 칩 보호 몰딩부, 144, 444: 기판 보호 몰딩부, 150, 350, 450: 전자기 차폐막, 500, 600: 웨어러블 디바이스.

Claims (20)

  1. 인쇄회로 기판과,
    상기 인쇄회로 기판의 실장면의 제1 영역에 실장된 적어도 하나의 제1 칩과,
    상기 적어도 하나의 제1 칩을 감싸도록 상기 실장면을 덮는 몰딩부와,
    상기 몰딩부의 표면을 덮으면서 상기 적어도 하나의 제1 칩을 포위하는 전자기 차폐막과,
    상기 전자기 차폐막의 외부로 노출되도록 상기 실장면의 제2 영역에 실장되고, 상기 몰딩부를 사이에 두고 상기 인쇄회로 기판과 이격되어 있는 제2 칩을 포함하고,
    상기 몰딩부는 상기 제1 영역 위에서 상기 적어도 하나의 제1 칩을 덮는 칩 보호 몰딩부와, 상기 인쇄회로 기판과 상기 제2 칩과의 사이에서 상기 칩 보호 몰딩부보다 더 낮은 두께로 연장되고 상면에 단차부 및 상기 단차부에 의해 한정되는 리세스 표면을 가지는 기판 보호 몰딩부를 포함하는 것을 특징으로 하는 집적회로 패키지.
  2. 제1항에 있어서,
    상기 전자기 차폐막은 상기 리세스 표면을 상기 전자기 차폐막의 외부로 노출시키는 개구부를 포함하고,
    상기 제2 칩은 상기 개구부와 수직으로 오버랩되어 있는 것을 특징으로 하는 집적회로 패키지.
  3. 제1항에 있어서,
    상기 칩 보호 몰딩부 및 상기 기판 보호 몰딩부는 일체로 연결되어 있는 것을 특징으로 하는 집적회로 패키지.
  4. 제1항에 있어서,
    상기 칩 보호 몰딩부 및 상기 기판 보호 몰딩부는 상기 전자기 차폐막을 사이에 두고 이격되어 있고,
    상기 전자기 차폐막은 상기 칩 보호 몰딩부와 상기 기판 보호 몰딩부와의 사이에서 상기 인쇄회로 기판에 형성된 도전성 패드에 연결되어 있는 것을 특징으로 하는 집적회로 패키지.
  5. 제1항에 있어서,
    상기 제2 칩은 상기 몰딩부를 관통하는 연결 부재를 통해 상기 인쇄회로 기판에 형성된 도전성 패드에 연결된 것을 특징으로 하는 집적회로 패키지.
  6. 제1항에 있어서,
    상기 전자기 차폐막은 상기 칩 보호 몰딩부를 컨포멀하게 덮는 제1 차폐부와, 상기 제2 칩의 주위에서 상기 기판 보호 몰딩부의 상면을 덮는 제2 차폐부를 포함하고, 상기 제2 차폐부의 상면의 높이는 상기 제2 칩의 상면의 높이보다 더 낮은 것을 특징으로 하는 집적회로 패키지.
  7. 제1 영역과 상기 제1 영역에 이웃하는 제2 영역을 가지는 실장면과, 상기 실장면에서 노출된 복수의 도전성 패드를 포함하는 인쇄회로 기판과,
    상기 제1 영역 상에 실장된 적어도 하나의 제1 칩과,
    상기 제1 영역 위에서 상기 적어도 하나의 제1 칩을 덮는 칩 보호 몰딩부와, 상기 제2 영역 위에서 상기 칩 보호 몰딩부보다 더 낮은 두께로 연장되고 상면에 단차부 및 상기 단차부에 의해 한정되는 리세스 표면을 가지는 기판 보호 몰딩부를 포함하는 몰딩부와,
    상기 제1 영역 및 제2 영역 상에서 상기 몰딩부를 덮도록 연장되고 상기 제2 영역 상에서 상기 리세스 표면을 노출시키는 개구부를 가지는 전자기 차폐막과,
    상기 제2 영역 상에서 상기 기판 보호 몰딩부를 관통하는 연결 부재를 통해 상기 복수의 도전성 패드 중에서 선택되는 적어도 하나의 도전성 패드에 연결되고 적어도 일부가 상기 개구부를 통해 상기 전자기 차폐막의 외부로 노출된 제2 칩을 포함하는 것을 특징으로 하는 집적회로 패키지.
  8. 제7항에 있어서,
    상기 기판 보호 몰딩부의 단차부는 상기 전자기 차폐막 중 상기 개구부의 내측벽의 수직 방향 연장선과 연속적으로 연결되는 표면을 가지도록 상기 개구부의 내측벽과 얼라인되어 있는 것을 특징으로 하는 집적회로 패키지.
  9. 제7항에 있어서,
    상기 칩 보호 몰딩부 및 상기 기판 보호 몰딩부는 상기 제1 영역과 상기 제2 영역과의 사이에 개재된 차폐 공간을 사이에 두고 서로 이격되어 있고,
    상기 전자기 차폐막은 상기 차폐 공간 내에서 상기 인쇄회로 기판을 향해 돌출되어 상기 칩 보호 몰딩부의 측벽을 덮는 측벽 차폐부를 포함하는 것을 특징으로 하는 집적회로 패키지.
  10. 제7항에 있어서,
    상기 인쇄회로 기판 상에서 상기 기판 보호 몰딩부가 차지하는 면적은 상기 제2 칩이 차지하는 면적보다 더 크고, 상기 기판 보호 몰딩부의 상면의 높이는 상기 제2 칩의 저면의 높이보다 더 낮은 것을 특징으로 하는 집적회로 패키지.
  11. 제7항에 있어서,
    상기 제2 칩은 상기 리세스 표면 위에서 상기 리세스 표면과 수직으로 오버랩되도록 배치된 것을 특징으로 하는 집적회로 패키지.
  12. 제7항에 있어서,
    상기 제2 칩은 콘트롤러, 비휘발성 메모리, 휘발성 메모리, 센서 모듈, 디스플레이, 카메라 모듈, 또는 오디오 모듈을 포함하는 것을 특징으로 하는 집적회로 패키지.
  13. 본체부와, 상기 본체부를 사용자에 착용시키기 위한 착용부를 포함하고,
    상기 본체부는 제1항에 따른 집적회로 패키지를 포함하는 것을 특징으로 하는 웨어러블 디바이스.
  14. 제13항에 있어서,
    상기 제2 칩은 생체 신호 감지 센서를 포함하는 것을 특징으로 하는 웨어러블 디바이스.
  15. 제1 영역과 상기 제1 영역에 이웃하는 제2 영역을 가지는 실장면과, 상기 실장면에서 노출된 복수의 도전성 패드를 포함하는 인쇄회로 기판을 준비하는 단계와,
    상기 제1 영역 상에 적어도 하나의 제1 칩을 실장하는 단계와,
    상기 적어도 하나의 제1 칩을 감싸도록 상기 제1 영역 및 제2 영역을 덮는 몰딩부를 형성하는 단계와,
    상기 제1 영역 및 상기 제2 영역 상에서 상기 몰딩부를 덮는 전자기 차폐막을 형성하는 단계와,
    상기 제2 영역 상에서 상기 전자기 차폐막을 일부 제거하여 상기 전자기 차폐막을 관통하는 개구부를 형성하는 단계와,
    상기 개구부를 통하여 노출되는 상기 몰딩부의 일부를 제거하여 상기 제2 영역 위에서 상기 몰딩부 상면에 단차부 및 리세스 표면을 형성하는 단계와,
    상기 제2 영역 상에서 상기 기판 보호 몰딩부를 관통하는 적어도 하나의 연결 홀을 형성하는 단계와,
    상기 적어도 하나의 연결 홀 내에 각각 연결 부재를 형성하는 단계와,
    상기 제2 영역 상에서 상기 연결 부재를 통하여 상기 복수의 도전성 패드 중 적어도 하나의 도전성 패드에 연결되는 제2 칩을 실장하는 단계를 포함하는 것을 특징으로 하는 집적회로 패키지의 제조 방법.
  16. 제15항에 있어서,
    상기 적어도 하나의 제1 칩을 실장하는 단계는
    상기 복수의 도전성 패드 중 상기 제1 영역 상에 있는 도전성 패드들에 연결되는 복수의 제1 연결 부재와, 상기 복수의 도전성 패드 중 상기 제2 영역 상에 있는 도전성 패드들에 연결되는 복수의 예비 제2 연결 부재를 형성하는 단계와,
    상기 복수의 예비 제2 연결 부재가 상기 제2 영역 상에 노출된 상태에서 상기 복수의 제1 연결 부재를 통해 상기 적어도 하나의 제1 칩을 상기 인쇄회로 기판에 연결시키는 단계를 포함하는 것을 특징으로 하는 집적회로 패키지의 제조 방법.
  17. 제15항에 있어서,
    상기 몰딩부를 형성하는 단계에서, 상기 몰딩부는 상기 제1 영역 상에서 제1 두께를 가지는 칩 보호 몰딩부와, 상기 제2 영역 상에서 상기 제1 두께보다 더 작은 제2 두께를 가지는 기판 보호 몰딩부를 포함하도록 형성되는 것을 특징으로 하는 집적회로 패키지의 제조 방법.
  18. 제17항에 있어서,
    상기 몰딩부를 형성하는 단계에서, 상기 칩 보호 몰딩부 및 상기 기판 보호 몰딩부는 일체로 연결되도록 형성되는 것을 특징으로 하는 집적회로 패키지의 제조 방법.
  19. 제17항에 있어서,
    상기 몰딩부를 형성하는 단계에서, 상기 칩 보호 몰딩부 및 상기 기판 보호 몰딩부는 상기 제1 영역과 상기 제2 영역과의 사이의 차폐 공간을 사이에 두고 서로 이격되도록 형성되는 것을 특징으로 하는 집적회로 패키지의 제조 방법.
  20. 제15항에 있어서,
    상기 몰딩부 상면에 단차부 및 리세스 표면을 형성하는 단계 및 상기 적어도 하나의 연결 홀을 형성하는 단계는 각각 레이저를 이용하여 수행되는 것을 특징으로 하는 집적회로 패키지의 제조 방법.
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