CN108962845A - 集成电路封装、其制造方法和包括所述封装的可穿戴设备 - Google Patents

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Abstract

一种集成电路封装包括：至少一个第一芯片，安装在印刷电路板的安装表面的第一区中；模制单元，覆盖实施安装表面并包围所述至少一个第一芯片；电磁屏蔽膜，覆盖所述模制单元的表面并包围所述至少一个第一芯片；以及第二芯片，安装在所述安装表面的第二区中。第二芯片暴露在所述电磁屏蔽膜外部并与所述印刷电路板间隔开，其中所述模制单元位于第二芯片和所述印刷电路板之间。

Description

集成电路封装、其制造方法和包括所述封装的可穿戴设备
本申请是2017年6月13日提交的、申请号为201710445270.7、发明名称为“集成电路封装、其制造方法和包括所述封装的可穿戴设备”的专利申请的分案申请。
相关申请的交叉引用
2016年9月23日在韩国知识产权局提交的题为：“Integrated Circuit Package，Method of Fabricating the Same，and Wearable Device Including IntegratedCircuit Package”的韩国专利申请No.10-2016-0122379通过引用以其全文合并于此。
技术领域
实施例涉及一种集成电路封装、其制造方法以及包括该集成电路封装的可穿戴设备，更具体地，涉及一种集成电路封装，其包括了包括多个芯片和电磁屏蔽膜在内的半导体封装、其制造方法以及包括该集成电路封装的可穿戴设备。
背景技术
近来，诸如智能电话的电子设备已经迅速普及，系统级封装(SiP)模块和利用这些SiP模块的可穿戴设备的开发和普及越来越多，其中SiP模块通过将多个单独半导体芯片集成为一个封装来获得，所述多个单独半导体芯片通过与电子设备交互工作而执行各种功能。SiP模块，特别是高频半导体封装模块需要电磁屏蔽结构来确保对电磁干扰(EMI)和/或射频干扰(RFI)的抵抗。然而，构成SiP模块的一些芯片需要与电磁屏蔽结构分离并被暴露。
发明内容
实施例涉及要添加的权利要求语言(CLAIM LANGUAGE TO BE ADDED)
一个或多个实施例提供集成电路封装，包括：印刷电路板；至少一个第一芯片，安装到印刷电路板的安装表面的第一区；模制单元，覆盖所述安装表面并包围所述至少一个第一芯片；电磁屏蔽膜，覆盖所述模制单元的表面并包围所述至少一个第一芯片；和第二芯片，被安装到所述安装表面的第二区以暴露在所述电磁屏蔽膜外部并与所述印刷电路板间隔开，其中所述模制单元位于所述第二芯片和所述印刷电路板之间，其中，所述模制单元包括：芯片保护模制单元，覆盖所述第一区上方的所述至少一个第一芯片；和衬底保护模制单元，具有比所述芯片保护模制单元小的厚度，在所述印刷电路板和所述第二芯片之间延伸，并且在所述衬底保护模制单元的顶表面上具有台阶和凹面，所述凹面由所述台阶限定。
一个或多个实施例提供集成电路封装，包括：印刷电路板，包括安装表面和暴露在所述安装表面上的多个导电焊盘，所述安装表面具有第一区和与所述第一区相邻的第二区；至少一个第一芯片，安装在所述第一区上方；模制单元，包括在所述第一区上方覆盖所述至少一个第一芯片的芯片保护模制单元和衬底保护模制单元，所述衬底保护模制单元具有比所述芯片保护模制单元小的厚度，在所述第二区上延伸，并且在所述衬底保护模制单元的顶表面上具有台阶和凹面，所述凹面由所述台阶限定；电磁屏蔽膜，延伸以在所述第一区和所述第二区上覆盖所述模制单元，并且具有使所述凹面在所述第二区上方暴露的开口；和第二芯片，通过穿透所述第二区上的衬底保护模制单元的连接构件而连接到从所述多个导电焊盘中选择的至少一个导电焊盘，并且通过所述开口至少部分地暴露在所述电磁屏蔽膜的外部。
一个或多个实施例提供了一种可穿戴设备，其包括主体和用于由用户穿戴所述主体的穿戴单元，其中所述主体包括根据本发明构思的实施例的集成电路设备的至少一个集成电路设备。
一个或多个实施例提供了制造集成电路封装的方法，该方法包括：准备包括安装表面和暴露在所述安装表面上的多个导电焊盘在内的印刷电路板，所述安装表面具有第一区和与所述第一区相邻的第二区；在所述第一区上方安装至少一个第一芯片；形成模制单元，所述模制单元覆盖所述第一区和所述第二区并且包围所述至少一个第一芯片；形成电磁屏蔽膜，所述电磁屏蔽膜覆盖所述第一区和所述第二区上的所述模制单元；通过在第二区上方部分地去除所述电磁屏蔽膜来形成开口，所述开口穿透所述电磁屏蔽膜；通过部分地去除由所述开口暴露的模制单元，在所述模制单元在所述第二区上的顶表面上形成台阶和凹面；形成穿透所述第二区上的所述模制单元的至少一个连接孔；在所述至少一个连接孔中形成连接构件；和在所述第二区上方安装第二芯片，所述第二芯片通过所述连接构件连接到所述多个导电焊盘中的至少一个导电焊盘。
附图说明
通过参考附图详细描述示例性实施例，特征对于本领域技术人员将变得显而易见，在附图中：
图1示出了根据实施例的集成电路封装的横截面图；
图2示出了根据其他实施例的集成电路封装的横截面图；
图3示出了根据另外的实施例的集成电路封装的横截面图；
图4示出了根据又一个实施例的集成电路封装的横截面图；
图5A至图5G示出了根据实施例的制造集成电路封装的方法中的各阶段的横截面图；
图6A至图6E示出了根据其它实施例的制造集成电路封装的方法中的各阶段的横截面图；
图7A至图7E示出了根据另外的实施例的制造集成电路封装的方法中的各阶段的横截面图；
图8A和图8B示出了根据实施例的可穿戴设备的图；以及
图9示出了根据实施例的可穿戴设备的框图。
具体实施方式
下文中，将参考附图来详细描述实施例。在整个说明书中，相同的部件将由相同的附图标记表示，并且将省略其重复的描述。
图1是根据实施例的集成电路封装的横截面图。参考图1，集成电路封装100可以包括印刷电路板110、安装到印刷电路板110的多个芯片130、仅覆盖从多个芯片130中选择的一些芯片的模制单元140和电磁屏蔽膜150，该电磁屏蔽膜150覆盖模制单元140的表面，但不覆盖多个芯片130中的至少一个芯片暴露在电磁屏蔽膜150外部的区域。
印刷电路板110可以包括刚性印刷电路板、柔性印刷电路板、刚性柔性印刷电路板或其组合。印刷电路板110可以包括：衬底主体112，具有安装了多个芯片130的安装表面112A以及与安装表面112A相对的后表面112B；多个导电焊盘114A、114B、114C和114D，暴露在衬底主体112的安装表面112A或后表面112B上；和绝缘保护层118，暴露多个导电焊盘114A、114B、114C和114D并覆盖衬底主体112的安装表面112A和后表面112B。绝缘保护层118包括暴露多个导电焊盘114A、114B、114C和114D的多个孔118H。
在一些实施例中，衬底主体112可以具有包括多个电路图案在内的单个基底衬底的单层结构。在一些其他实施例中，衬底主体112可以具有其中堆叠多个基底衬底的多层结构，并且用于层之间的电连接的多个电路图案可以各自在多个基底衬底中的两个之间形成。多个电路图案可以连接到暴露在衬底主体112的安装表面112A或后表面112B上的多个导电焊盘114A、114B、114C和114D，使得多个电路图案电连接到安装到印刷电路板110的多个芯片130并提供用于传送电信号的路径。在一些实施例中，多个电路图案可以包括多个贯通电极和/或多个布线层，每个布线层在多个基底衬底中的两个之间延伸，多个贯通电极穿透基底衬底。多个贯通电极和多个布线层可以包括铜(Cu)、铝(Al)、镍(Ni)、不锈钢或其组合，但实施例不限于此。
印刷电路板110的安装表面112A具有第一区I和与第一区I相邻的第二区II。在一些实施例中，第一区I可以具有包围第二区II的环形结构。环形结构可以具有各种平面形状，例如多边形、圆形、椭圆形等。在一些其他实施例中，第二区II可以布置在第一区I的边缘处，使得第一区I部分地包围第二区II。第一区I和第二区II的平面形状没有特别限制，根据需要，第一区I和第二区II中的每一个可以具有各种平面形状。
在图1的实施例中，多个导电焊盘114A、114B和114C暴露在衬底主体112的安装表面112A上，并且多个导电焊盘114D暴露在衬底主体112的后表面112B上。多个导电焊盘114A、114B、114C和114D可以包括与构成衬底主体112的多个布线层相同的材料，或者可以包括例如铜(Cu)的金属。在一些实施例中，与衬底主体112相对的多个导电焊盘114A、114B、114C和114D的表面可以涂覆有有机可焊性防腐剂(OSP)表面处理层。OSP表面处理层可以包括Ni、Au、钯(Pd)、银(Ag)或其合金，以及咪唑化合物或唑化合物。
绝缘保护层118可以保护包括在印刷电路板110中的电路图案，并且防止电路图案之间的焊料桥的发生。绝缘保护层118可以包括绝缘涂膜，例如阻焊剂。阻焊剂可以包括光致抗蚀剂、环氧树脂、聚酰亚胺、聚酯等，但不限于此。
作为多个芯片130中的一些的第一芯片132和134可以形成在安装表面112A的第一区I上方。第一芯片132和134可以通过第一连接构件122连接到多个导电焊盘114A、114B、114C和114D中的多个导电焊盘114A，多个导电焊盘114A形成在安装表面112A的第一区I上。尽管在图1中示出了其中两个第一芯片132和134安装在第一区I上方的示例，但实施例不限于图1所示的示例。一个第一芯片或者三个或更多个第一芯片可以安装在第一区I上方。
作为多个芯片130之一的第二芯片136可以形成在安装表面112A的第二区II上方。第二芯片136可以通过第二连接构件126连接到多个导电焊盘114A、114B、114C和114D中的多个导电焊盘114B，多个导电焊盘114B形成在安装表面112A的第二区II上。第二连接构件126可以具有包括下连接构件126L和上连接构件126U在内的双层结构，其依该次序在导电焊盘114B上。下连接构件126L和上连接构件126U可以包括相同的材料。尽管在图1中示出了其中一个第二芯片136安装在第二区II上方的示例，但实施例不限于此。例如，根据需要，用于执行不同功能的多个第二芯片可以安装在第二区II上。
第一连接构件122和第二连接构件126中的每一个可以包括导电焊膏。导电焊膏可以包括焊料粉末和焊剂的混合物、或焊料粉末和环氧树脂的配方。在一些实施例中，焊料粉末可以包括锡(Sn)、Sn-铅(Pb)、Sn-Ag-Cu、Sn-Ag、Sn-Cu、Sn-铋(Bi)、Sn-锌(Zn)-Bi、Sn-Ag-Bi、Sn-Ag-Zn、铟(In)-Sn、In-Ag、Sn-Pb-Ag、In-Pb、Sn-Pb-Bi、Sn-Pb-Bi-Ag等，但实施例不限于此。
第一芯片132和134以及第二芯片136可以是执行不同功能的芯片。在一些实施例中，第一芯片132和134以及第二芯片136中的每一个可以是控制器芯片、非易失性存储器芯片、易失性存储器芯片、虚设芯片或无源器件。非易失性存储器芯片可以包括例如NAND闪存、电阻随机存取存储器(RRAM)、磁阻RAM(MRAM)、相变RAM(PRAM)或铁电RAM(FRAM)。第一芯片132和134以及第二芯片136可以包括各种各样的多个单独器件。多个单独器件可以包括各种微电子器件，例如金属氧化物半导体场效应晶体管(MOSFET)、系统大规模集成电路(系统LSI)、诸如CMOS成像传感器(CIS)之类的成像传感器、微机电系统(MEMS)、有源器件、无源器件等。在一些实施例中，安装在第二区II上方的第二芯片136可以包括控制器、非易失性存储器、易失性存储器、传感器模块、显示器、相机模块或音频模块。在一些实施例中，第二芯片136可以包括至少一个传感器，例如生物信号感测传感器、全球定位传感器(GPS)等。例如，第二芯片136可以包括生物信号感测传感器，用于检测血压、心率变异性(HRV)、心率监测(HRM)、光体积描记(PPG)、睡眠间隔、皮肤温度、心率、血流量、血糖、氧饱和度、脉搏波和心电图(ECG)中的至少一个，但实施例不限于此。
在多个芯片130中，模制单元140可以覆盖安装在第一区I上方的第一芯片132和134，并且可以不覆盖安装在第二区II上方的第二芯片136。模制单元140可以包括覆盖第一区I上方的第一芯片132和134的芯片保护模制单元142、以及在第二区II上延伸并且具有比芯片保护模制单元142小的厚度的衬底保护模制单元144。
芯片保护模制单元142可以保护安装在第一区I上方的第一芯片132和134。特别地，芯片保护模制单元142可以完全覆盖第一芯片132和134，除了这些芯片与第一连接构件接触之外，例如，芯片保护模制单元142可以在第一芯片132和134的上表面、侧表面和底表面上。
衬底保护模制单元144可以保护第二区II上的绝缘保护层118免受光、湿气、外部冲击等。模制单元140可以具有其中芯片保护模制单元142和衬底保护模制单元144彼此连接为一体的结构。
第二连接构件126可以穿透衬底保护模制单元144。第二连接构件126可以将第二芯片136连接到导电焊盘114B，并且衬底保护模制单元144在第二芯片136和导电焊盘114B之间。
在第二区II中，衬底保护模制单元144的顶表面可以具有台阶ST和由台阶ST限定的凹面RS1。衬底保护模制单元144可以包括：边缘部分144E，其包围凹面RS1并且其顶表面被电磁屏蔽膜150覆盖；以及中心部分144C，其被边缘部分144E包围并具有凹面RS1。边缘部分144E的厚度可以小于芯片保护模制单元142的厚度，并且中心部分144C的厚度可以小于边缘部分144E的厚度。如本文所使用的，术语“厚度”可以指沿着与印刷电路板110的延伸方向垂直的方向(Z方向)的尺寸。
在印刷电路板110中，例如在X-Y平面中，由衬底保护模制单元144占据的面积可以大于由第二芯片136占据的面积。衬底保护模制单元144的顶表面的高度可以小于第二芯片136的底表面的高度。如本文所使用的，术语“高度”可以指沿着与印刷电路板110的延伸方向垂直的方向(Z方向)距印刷电路板110的距离。第二芯片136可以与衬底保护模制单元144竖直间隔开。第二芯片136可以布置在凹面RS1上方以在竖直方向上叠在凹面RS1上，例如在Z方向上叠在整个凹面RS1上。第二芯片136可以在X方向和/或Y方向上延伸，以在Z方向上至少部分地叠在边缘部分144E上，同时在Z方向上与其间隔开。
在一些实施例中，模制单元140可以包括环氧树脂模制化合物(EMC)。在一些实施例中，模制单元140可以包括Si基材料、热固性材料、热塑性材料、UV可固化材料等。当模制单元140包括热固性材料时，模制单元140可以包括固化剂和丙烯酸聚合物添加剂。固化剂可以包括酚型、酸酐型或胺型材料。在一些实施例中，模制单元140可以包括树脂，并且可以根据需要进一步包括二氧化硅填料。在一些实施例中，位于第一芯片132和134与印刷电路板110之间的模制单元140的一部分可以是通过毛细管底部填充方法形成的底部填充层。
电磁屏蔽膜150可以共形地覆盖第一区I和第二区II中的模制单元140的表面。电磁屏蔽膜150可以通过第三连接构件128连接到多个导电焊盘114A、114B、114C和114D中的导电焊盘114C，导电焊盘114C形成在安装表面112A的第一区I中。导电焊盘114C可以在形成在第一区I中的多个导电焊盘114A和114C中的距第二区II的最远位置处形成。导电焊盘114C可以是地电极。
在电磁屏蔽膜150中形成开口150H，使得安装在第二区II上方的第二芯片136暴露在电磁屏蔽膜150的外部。开口150H可以使第二区II中的衬底保护模制单元144的凹面RS1(例如其整个凹面)暴露，并且可以不在Z方向上沿着台阶ST的一侧延伸。第二芯片136可以与电磁屏蔽膜150的开口150H对准并且布置在衬底保护模制单元144的凹面RS1上方。第二芯片136可以沿着Z方向与芯片保护模制单元142间隔开，其中电磁屏蔽膜150在与凹面RS1相邻的边缘处位于第二芯片136和芯片保护模制单元142之间。
衬底保护模制单元144的台阶ST可以与电磁屏蔽膜150中的开口150H的内侧壁对准，使得台阶ST具有连续地连接到开口150H的内侧壁的竖直延伸线的表面。如图1所示，开口150H的宽度W1可以小于第二芯片136在与印刷电路板110的延伸方向平行的水平方向(X方向)上的宽度W2。然而，这仅是示例，并且开口150H的宽度W1可以等于或大于第二芯片136的宽度W2。当开口150H的宽度W1大于第二芯片136的宽度W2时，开口150H的内侧壁与第二芯片136之间的最大分隔距离可以为约50μm或更少。通过将开口150H的内侧壁与第二芯片136之间的分隔距离最小化为约50μm或更少，使电磁屏蔽膜150与第二芯片136之间的分隔距离最小化，从而提高封装的电磁屏蔽能力，并抑制由于分隔距离引起的封装的尺寸增大。
在一些实施例中，衬底保护模制单元144中的凹面RS1的平面形状可以由电磁屏蔽膜150的开口150H限定，并且开口150H和凹面RS1可以具有相同的平面形状。
电磁屏蔽膜150包括：第一屏蔽部分150A，其共形地覆盖第一区I上的芯片保护模制单元142的顶表面和侧壁；以及第二屏蔽部分150B，其覆盖在第二芯片136周围的第二区II上的衬底保护模制单元144的顶表面。第二屏蔽部分150B可以从第一屏蔽部分150A朝第二芯片136水平地以平行于印刷电路板110的延伸方向延伸。第二屏蔽部分150B的顶表面的高度可以小于第二芯片136的面向第二屏蔽部分150B的底表面的高度。此外，第一屏蔽部分150A的顶表面的高度可以小于第二芯片136的顶表面的高度，使得第二芯片在电磁屏蔽膜150上方突出，同时在三个方向上部分地叠在电磁屏蔽膜150上。
第二芯片136可以通过第二连接构件126连接到安装表面112A的第二区II中的导电焊盘114B。第二连接构件126可以通过穿透衬底保护模制单元144而从模制单元140的顶侧延伸到导电焊盘114B。
在一些实施例中，电磁屏蔽膜150可以包括能够通过吸收激光束(例如波长为1064nm的红外(IR)激光束或波长为532nm的绿色激光束)来反应的材料。在一些实施例中，电磁屏蔽膜150可以包括含聚合物的导电材料。例如，电磁屏蔽膜150可以包括金属、导电金属-聚合物复合物或金属膏。例如，电磁屏蔽膜150可以是导电金属-聚合物复合物，例如具有Ag颗粒的聚氨酯。在一些其它实施例中，电磁屏蔽膜150可以包括单层或多层。例如，电磁屏蔽膜150可以具有按以下次序层叠接合层、导电材料层和保护层的多层结构。接合层可包括Ni、Cu、钛(Ti)、铬(Cr)、不锈钢或其组合。导电材料层可以包括Cu、Ag或它们的组合。保护层可以包括Ni或不锈钢。
图2是根据其他实施例的集成电路封装的横截面图。在图2中，与图1中相同的附图标记表示相同的构件，将省略对其的描述。
参考图2，集成电路封装200具有与图1所示的集成电路封装100的配置基本上相同的配置。然而，在集成电路封装200中，衬底保护模制单元144的顶表面可以具有由台阶ST限定的凹面RS2，多个芯片130中的安装在第二区II上方的第二芯片236可以插入到电磁屏蔽膜150的开口250H中，并布置在衬底保护模制单元144的凹面RS2上方。开口250H的宽度W3可以大于第二芯片236在与印刷电路板110的延伸方向平行的水平方向(X方向)上的宽度W4。换句话说，第二芯片236和电磁屏蔽膜150在X方向上(而不是在Z方向上)交叠，例如，第二芯片236可以在开口250H中与电磁屏蔽膜150的整个侧壁重叠。
这里，通过使开口250H的内侧壁与第二芯片236之间的分隔距离最小化为约50μm或更少，使电磁屏蔽膜150与第二芯片236之间的分隔距离最小化，从而提高封装的电磁屏蔽能力，并抑制由于分隔距离引起的封装的尺寸增大。第二芯片236的细节与参考图2描述的第二芯片136的细节相同。
图3是根据另外的实施例的集成电路封装的横截面图。在图3中，与图1中相同的附图标记表示相同的构件，将省略对其的描述。
参考图3，集成电路封装300具有与图1所示的集成电路封装100的配置基本上相同的配置。然而，在集成电路封装300中，印刷电路板110包括与衬底主体112的安装表面112A分离并且至少部分地埋在衬底主体112中的地电极314C。地电极314C可以暴露在印刷电路板110的侧表面的外部。此外，电磁屏蔽膜350包括暴露凹面RS1的开口350H以及延伸以覆盖印刷电路板110的侧表面的衬底屏蔽部分352。衬底屏蔽部分352的内表面与在印刷电路板110的侧表面处暴露的地电极314C接触。电磁屏蔽膜350的细节与参考图1所述的电磁屏蔽膜150的细节基本上相同。
图4是根据又一个实施例的集成电路封装的横截面图。在图4中，与图1中相同的附图标记表示相同的构件，将省略对其的描述。
参考图4，集成电路封装400具有与图1所示的集成电路封装100的配置基本上相同的配置。然而，在集成电路封装400中，印刷电路板110包括多个导电焊盘114A、114B、114D和414。多个导电焊盘114A、114B、114D和414中的导电焊盘414可以暴露在衬底主体112的安装表面112A的第一区I和第二区II之间的印刷电路板110的外部。
类似于图1所示的模制单元140，模制单元440包括覆盖安装表面112A的第一区I上方的第一芯片132和134的芯片保护模制单元442、以及在第二区II上延伸并且具有比芯片保护模制单元442小的厚度的衬底保护模制单元444。然而，芯片保护模制单元442和衬底保护模制单元444彼此间隔开，并且屏蔽空间440S(见图7B)位于芯片保护模制单元442和衬底保护模制单元444之间，屏蔽空间440S位于第一区I和第二区II之间。屏蔽空间440S被电磁屏蔽膜450填充。此外，衬底保护模制单元444的顶表面可以具有台阶ST4和由台阶ST4限定的凹面RS4。因此，衬底保护模制单元444可以包括：边缘部分444E，其包围凹面RS4并且具有被电磁屏蔽膜450覆盖的顶表面和侧壁；以及中心部分444C，其由边缘部分444E包围并具有凹面RS4。边缘部分444E可以具有小于芯片保护模制单元442的厚度的厚度，并且中心部分444C可以具有小于边缘部分444E的厚度的厚度。
电磁屏蔽膜450可以在芯片保护模制单元442和衬底保护模制单元444之间延伸以在屏蔽空间440S(参见图7B)中覆盖芯片保护模制单元442的侧壁和衬底保护模制单元444的侧壁。侧壁屏蔽部分454可以通过连接构件428电连接到导电焊盘414。导电焊盘414可以是地电极。
导电焊盘414、连接构件428、模制单元440和电磁屏蔽膜450的细节与导电焊盘114A、114B、114C和114D、第一连接构件122、模制单元140和电磁屏蔽膜150的细节基本上相同，其已经参考图1进行描述。
安装在多个芯片130中的第二区II上方的第二芯片436可以布置在衬底保护模制单元444的凹面RS4上方、在第二芯片436在竖直方向上叠在电磁屏蔽膜450中的开口450H上的位置处。第二芯片436的细节大体上与参考图1描述的第二芯片136的细节相同。
图5A至图5G是示出了根据实施例的制造集成电路封装的方法中的各阶段的横截面图。将参考图5A至图5G描述制造图1所示的集成电路封装100的方法。在图5A至图5G中，与图1中相同的附图标记表示相同的构件，将省略对其的描述。
参考图5A，准备印刷电路板110。为了准备印刷电路板110，可以在衬底主体112的安装表面112A和后表面112B上形成多个导电焊盘114A、114B、114C和114D，之后形成绝缘保护层118，其覆盖衬底主体112的安装表面112A和后表面112B，使得多个导电焊盘114A、114B、114C和114D被暴露，衬底主体112具有单层结构或堆叠了多个基底衬底的多层结构，所述单层结构包括了包括多个电路图案(未示出)在内的单个基底衬底。
导电焊盘114C可以地电极，在随后的工艺中电磁屏蔽膜150连接到该地电极。在一些实施例中，至少一个导电焊盘114C可以形成在印刷电路板110的两侧上。在一些其他实施例中，导电焊盘114C可以包括沿着第一区I的外边缘以环形延伸的一个线图案。
参考图5B，在暴露在衬底主体112的安装表面112A上的多个导电焊盘114A、114B和114C上供应焊膏，由此形成多个连接构件122、126P和128。多个连接构件122、126P和128可以包括：在安装表面112A的第一区I上的多个导电焊盘114A上形成的第一连接构件122；在导电焊盘114C上形成的第三连接构件128，导电焊盘114C位于安装表面112A的第一区I的边缘处，第一区I的边缘远离第二区II；和在安装表面112A的第二区II上的多个导电焊盘114B上形成的初步第二连接构件126P。
接下来，将第一芯片132和134安装在第一区I上方，同时暴露第三连接构件128和初步第二连接构件126P。第一芯片132和134可以通过第一连接构件122连接到多个导电焊盘114A。当安装第一芯片132和134时，多个导电焊盘114B和114C被初步第二连接构件126P和第三连接构件128保护。由于可以保护多个导电焊盘114B和114C免受振动、冲击、湿气、外部污染等，所以可以防止多个导电焊盘114B和114C被损坏或劣化并且可以保持可靠性。
在一些实施例中，尽管可以使用焊料喷射方法来形成多个连接构件122、126P和128，但是实施例不限于此。例如，为了形成多个连接构件122、126P和128，可以使用电镀、化学镀、真空沉积、印刷、焊球转印、或螺柱凸起等。
参考图5C，模制单元140形成为覆盖安装表面112A的第一区I和第二区II。模制单元140可以包括覆盖第一区I上的第一芯片132和134的芯片保护模制单元142、以及在第二区II上延伸并且具有比芯片保护模制单元142小的厚度的衬底保护模制单元144。可以暴露覆盖在模制单元140周围的导电焊盘114C的第三连接构件128。
在一些实施例中，为了形成模制单元140，可以使用提供具有与模制单元140相同形状的空间的模具。在一些其它实施例中，形成具有均匀厚度并且覆盖第一区I和第二区II的初步模制单元，之后通过使用激光将初步模制单元从其顶表面去除一定厚度，使得仅在第二区II上的初步模制单元凹陷达到一定厚度，从而形成具有图5C所示形状的模制单元140。
参考图5D，电磁屏蔽膜150形成并覆盖印刷电路板110上的模制单元140的暴露表面。电磁屏蔽膜150可以接触覆盖导电焊盘114的第三连接构件128。
在一些实施例中，形成电磁屏蔽膜150可以包括利用掩模图案覆盖印刷电路板110的一部分，所述部分围绕模制单元140并且不在其上形成电磁屏蔽膜150，使得电磁屏蔽膜150可以仅形成在模制单元140的暴露表面上。为了形成电磁屏蔽膜150，可以使用喷射或溅射工艺。在一些实施例中，电磁屏蔽膜150可以具有约5μm至约20μm的厚度，但不限于此。
参考图5E，在第二区II上，通过部分地去除电磁屏蔽膜150形成开口150H，并且由于部分地去除电磁屏蔽膜150而被开口150H暴露的衬底保护模制单元144从其顶表面去除了一定厚度，由此在衬底保护模制单元144的顶表面上形成台阶ST和凹面RS1，凹面RS1由台阶ST限定。在形成凹面RS1之后剩余的衬底保护模制单元144可以保护第二区II上的绝缘保护层118免受光、湿气或外部冲击。
在形成电磁屏蔽膜150的开口150H的工艺之后，可以在原处连续地执行形成台阶ST和凹面RS1的工艺。在一些实施例中，可以通过使用激光来蚀刻电磁屏蔽膜150，并且可以通过使用激光对电磁屏蔽膜150的过度蚀刻来部分地去除衬底保护模制单元144，从而形成凹面RS1。在一些实施例中，可以使用IR激光或绿光激光作为该激光，但实施例不限于此。
参考图5F，从第二区II上的衬底保护模制单元144的凹面RS1中选择的一些区域被去除，从而形成多个连接孔144H，该连接孔暴露覆盖多个导电焊盘114B的初步第二连接构件126P。在形成衬底保护模制单元144的台阶ST和凹面RS1的工艺之后，可以在原处连续地执行形成多个连接孔144H的工艺。
为了形成多个连接孔144H，可以通过使用激光来去除衬底保护模制单元144的一些部分。用于形成多个连接孔144H的激光施加工艺可以在用于形成凹面RS1的激光施加工艺之后连续执行。尽管可以使用IR激光或绿光激光作为用于形成多个连接孔144H的激光，但是实施例不限于此。在多个连接孔144H的形成期间，由多个连接孔144H暴露的初步第二连接构件126P可以被激光部分地蚀刻并变形，从而保留为下连接构件126L。
参考图5G，在图5F的所得到的产品中，具有双层结构的第二连接构件126通过形成穿透多个连接孔144H并接触下连接构件126L的上连接构件126U形成，之后经由第二连接构件126将第二芯片136安装在第二区II上方，从而制造图1所示的集成电路封装100。
在第二芯片136在竖直方向上叠在凹面RS1上的位置处，第二芯片136可以与衬底保护模制单元144的凹面RS1竖直间隔开。
图2所示的集成电路封装200可以通过使用制造集成电路封装的方法来制造，该方法已经参考图5A至图5G进行了描述。在一些实施例中，为了制造图2所示的集成电路封装200，在参考图5E描述的工艺中，代替通过部分地去除电磁屏蔽膜150来形成开口150H，可以通过考虑要安装在第二区II上方的第二芯片236的尺寸来形成开口250H。接下来，可以将由尺寸如上所述确定的开口250H暴露的衬底保护模制单元144从其顶表面去除一定厚度，从而在衬底保护模制单元144的顶表面上形成台阶ST和凹面RS2，凹面RS2由台阶ST限定。接下来，可以执行与图5F和图5G的工艺类似的工艺，从而制造图2所示的集成电路封装200。
图6A至图6E是示出了根据其它实施例的制造集成电路封装的方法中的各阶段的横截面图。将参考图6A至图6E描述制造图3所示的集成电路封装300的方法。在图6A至图6E中，与图1至图5G中相同的附图标记表示相同的构件，将省略对其的描述。
参考图6A，以与参考图5A描述的方法类似的方法准备印刷电路板110。然而，在该示例中，与图5A至图5G所示的示例不同，印刷电路板110不包括形成在安装表面112A的第一区I上的导电焊盘114C和第三连接构件128，并且包括形成在衬底主体112内部并与安装表面112A分离的地电极314C。接下来，以与参考图5B描述的相同的方法，在印刷电路板110上形成多个连接构件122和126P。
电磁屏蔽膜350(参见图6C)可以在随后的工艺中连接到地电极314C。在一些实施例中，至少一个地电极314C可以形成在印刷电路板110的两侧上。在一些其它实施例中，地电极314C可以包括沿着第一区I的外边缘以环形延伸的一个线图案。
接下来，以与参考图5C描述的方法类似的方法，形成初步模制单元140P并使其覆盖安装表面112A的第一区I和第二区II。在随后的工艺中，可以沿图6A所示的点划线L1和L2切割初步模制单元140P，由此将其分离成单独封装。在一些实施例中，代替形成如图6A所示的初步模制单元140P，可以形成图5C所示的模制单元140。在这种情况下，可以省略执行分离成单独封装的工艺，该工艺已经在上面描述过。
图6B示出了在图6A的所得产品沿点划线L1和L2被切割之后，地电极314C暴露在印刷电路板110的侧表面外部的所得产品。如图6B所示，作为沿着点划线L1和L2切割图6A的所得产品的结果，包括芯片保护模制单元142和衬底保护模制单元144在内的模制单元140可以保留在印刷电路板110上。
参考图6C，以与参考图5D描述的方法类似的方法，形成电磁屏蔽膜350并使其覆盖印刷电路板110上的模制单元140的暴露表面。电磁屏蔽膜350可以包括覆盖印刷电路板110的侧表面的衬底屏蔽部分352。衬底屏蔽部分352可以完全覆盖印刷电路板的侧壁，并且可以在Z方向上延伸并穿过衬底112的后表面112B。
参考图6D，以与参考图5E和图5F描述的方法类似的方法，通过在第二区II上方部分地去除电磁屏蔽膜350而形成开口350H，并且将由此暴露的衬底保护模制单元144从其顶表面去除一定厚度，从而在衬底保护模制单元144的顶表面上形成台阶ST和凹面RS1，凹面RS1由台阶ST限定。接下来，通过去除从第二区II上的衬底保护模制单元144的凹面RS1中选择的一些区域来形成连接孔144H，从而在连接孔144H的底表面处暴露下连接构件126L。
参考图6E，以与参考图5G描述的方法类似的方法，通过形成上连接构件126U而形成具有双层结构的第二连接构件126，之后经由第二连接构件126将第二芯片136安装在第二区II上方，从而制造图3所示的集成电路封装300。
图7A至图7E是示出了根据另外的实施例的制造集成电路封装的方法中的各阶段的横截面图。将参考图7A至图7E描述制造图4所示的集成电路封装400的方法。在图7A至图7E中，与图1至图6E中相同的附图标记表示相同的构件，将省略对其的描述。
参考图7A，以与参考图5A描述的方法类似的方法准备印刷电路板110，之后以与参考图5B描述的方法类似的方法在印刷电路板110上形成多个连接构件122、126P和428。在该示例中，与图5A至图5G所示的示例中不同，印刷电路板110不包括在安装表面112A的第一区I中的导电焊盘114C和第三连接构件128，但是包括暴露在衬底主体112的安装表面112A的第一区I和第二区II之间的印刷电路板110外部的导电焊盘414和覆盖导电焊盘414的连接构件428。
导电焊盘414可以地电极，在随后的工艺中电磁屏蔽膜450(参见图7C)连接到该地电极。在一些实施例中，可以在印刷电路板110的第二区II的两侧上形成一个导电焊盘414。在一些其他实施例中，导电焊盘414可以包括沿着第二区II的外边缘以环形延伸的一个线图案。
接下来，当第二区II上的初步第二连接构件126P暴露时，第一芯片132和134被安装在第一区I上。第一芯片132和134可以通过第一连接构件122连接到多个导电焊盘114A。当安装第一芯片132和134时，多个导电焊盘114B和414被初步第二连接构件126P和连接构件428保护。由于可以保护多个导电焊盘114B和414免受振动、冲击、湿气、外部污染等，所以可以防止多个导电焊盘114B和414被损坏或劣化并且可以保持可靠性。
参考图7B，以与参考图5C描述的模制单元140的形成方法类似的方法，形成模制单元440并使其覆盖安装表面112A的第一区I和第二区II。然而，模制单元440包括覆盖安装表面112A的第一区I上的第一芯片132和134的芯片保护模制单元442、以及在第二区II上延伸并具有比芯片保护膜制单元小的厚度的衬底保护模制单元444，并且芯片保护模制单元442和衬底保护模制单元444彼此间隔开，屏蔽空间440S位于芯片保护模制单元442和衬底保护模制单元444之间，屏蔽空间440S在第一区I和第二区II之间。
在一些实施例中，为了形成模制单元440，模制单元140(参见图5C)以与参考图5描述的方法类似的方法形成在印刷电路板110上，之后通过使用激光部分地去除第一区I和第二区II之间的模制单元140，从而可以在形成屏蔽空间440S的同时形成芯片保护模制单元442和衬底保护模制单元444，所述屏蔽空间440S使彼此间隔开的连接构件428、芯片保护模制单元442和衬底保护模制单元444暴露，其中，屏蔽空间440S在芯片保护模制单元442和衬底保护模制单元444之间。
尽管可以使用IR激光或绿光激光作为用于形成屏蔽空间440S的激光，但是实施例不限于此。在形成屏蔽空间440S期间，连接构件428的上部可以被激光蚀刻。
参考图7C，以与参考图5D描述的电磁屏蔽膜150的形成方法类似的方法，形成电磁屏蔽膜450并使其覆盖印刷电路板110上的模制单元440的暴露表面。
电磁屏蔽膜450可以包括侧壁屏蔽部分454，该侧壁屏蔽部分454在芯片保护模制单元442和衬底保护模制单元444之间的屏蔽空间440S中朝着印刷电路板110延伸并且连接到连接构件428。侧壁屏蔽部分454可以通过连接构件428与导电焊盘414电连接。
参考图7D，以与参考图5E和图5F所描述的方法类似的方法，通过在第二区II上方部分地去除电磁屏蔽膜450而形成开口450H，并且将由此暴露的衬底保护模制单元444从其顶表面去除一定厚度，从而在衬底保护模制单元444的顶表面上形成台阶ST4和凹面RS4，凹面RS4由台阶ST4限定。接下来，将从第二区II上的衬底保护模制单元444的凹面RS4中选择的一些区域去除，从而形成暴露下连接构件126L的连接孔444H。
参考图7E，以与参考图5G描述的方法类似的方法，通过形成上连接构件126U而形成具有双层结构的第二连接构件126，之后经由第二连接构件126将第二芯片436安装在第二区II上方，从而制造如图4所示的集成电路封装400。
根据制造已经参考图5A至图7E描述的制造集成电路封装100、200、300和400的方法，在包括第一芯片132和134和第二芯片136、236或436在内的SiP模块中(其中，所述第一芯片要求由电磁屏蔽膜150、350或450提供的电磁屏蔽，所述第二芯片不要求由电磁屏蔽膜150、350或450提供的电磁屏蔽或需要暴露于透光环境中)，在电磁屏蔽膜150、350或450与暴露在电磁屏蔽膜150、350或450外部的第二芯片136、236或436之间的分隔距离可以被去除或最小化，从而提高每个封装的电磁屏蔽能力，并且抑制由于分隔距离而导致的每个封装的尺寸增加。此外，在形成模制单元140或440和电磁屏蔽膜150、350或450之后，将第二芯片136、236或436安装在印刷电路板110上方，由此第二芯片136、236或436不暴露于电磁屏蔽膜150、350或450和/或模制单元140或440的形成工艺的气氛中。因此，可以去除第二芯片136、236或436的表面污染的可能性。特别地，当配置通过第二芯片136、236或436的暴露表面感测外部环境(例如光或生物信号)的传感器时，在形成模制单元140或440以及电磁屏蔽膜150、350或450之后安装第二芯片136、236或436，如在根据实施例的方法中那样，由此通过抑制第二芯片136、236或436的表面污染，可以防止传感器的性能退化。
尽管已经参考图1至图7E描述了根据实施例的集成电路封装100、200、300和400及其制造方法，但实施例不限于图1至图7E所示的示例，可以在不脱离本公开的精神和范围的情况下进行各种改变和修改。例如，尽管图1至图7E示出了其中构成集成电路封装100、200、300或400的第二芯片136、236或436布置在电磁屏蔽膜150、350或450的大致中心部分中并且电磁屏蔽膜150、350或450在平面图中具有完全包围第二芯片136、236或436的形状的结构、及其制造方法，但实施例不限于上述示例。例如，第二芯片136、236或436可以布置在电磁屏蔽膜150、350或450的边缘处，使得电磁屏蔽膜150、350或450部分地包围第二芯片136、236或436。此外，虽然已经示出了在电磁屏蔽膜150、350或450中形成一个开口150H、350H或450H的示例，但是实施例不限于上述示例。例如，可以在电磁屏蔽膜150、350或450中形成多个开口150H、350H或450H，并且多个第二芯片136、236或436可以与多个开口150H、350H或450H相对应地安装在第二区II上方。在这种情况下，安装在单个印刷电路板110上方的多个第二芯片136、236或436可以执行相同的功能，并且其中至少一些可以执行不同的功能。
图8A和图8B是示出根据实施例的可穿戴设备的图。将参考图8A和图8B详细描述配置为身体可穿戴电子设备的可穿戴设备500。
参考图gA和图8B，可穿戴设备500包括主体510和用于将主体510附着到用户的附着单元550。如本文所使用的，术语“用户”可以指使用电子设备的人、动物、植物或设备，例如人造智能电子设备。
例如作为应用处理器(AP)、通信电路、存储器设备等的各种电路设备可以嵌入在主体510中。显示器512可以布置在主体510的前表面上。包括传感器的集成电路封装520可以嵌入在主体510中。集成电路封装520可以包括传感器模块，例如，包括生物信号感测传感器等的传感器模块。
集成电路封装520可以包括从集成电路封装100、200、300和400中选择的至少一个集成电路封装以及在不脱离本公开的精神和范围的情况下具有从其改变或修改的结构的集成电路封装。
窗口530可以形成在主体510的后表面514上，并将集成电路封装520中包括的传感器芯片暴露于集成电路封装520的外部，使得传感器芯片能够向集成电路封装520的外部提供信号。窗口530可以被包括对光透明的材料的保护膜532挡住。例如，构成参考图1至图4描述的集成电路封装100、200、300或400的第二芯片136、236或436可以通过保护膜532向集成电路封装100、200、300或400的外部发送信息并从其外部接收信息。
构成集成电路封装520的传感器芯片可以被安装成通过主体510的后表面514上的窗口530从集成电路封装520的外部可见，由此当用户穿戴可穿戴设备500时，构成集成电路封装520的传感器芯片(例如，第二芯片136、236或436)可以面向用户的身体部位。
集成电路封装520的传感器芯片可以检测关于用户的健康状况的信息，例如血压、心率变异性(HRV)、心率监测(HRM)、光体积描记(PPG)、睡眠间隔、皮肤温度、心率、血流量、血糖、氧饱和度、脉搏波和心电图(ECG)中的至少一个。
附着单元550允许主体510附着到用户，例如身体部位、衣服、衣领等，并且可以具有各种结构，例如带子、表带、链、扣等，而不限于图8A和8B所示的形状。例如，可穿戴设备500可以通过使用附着单元550由用户的手腕佩戴。根据实施例的可穿戴设备不限于图8A和图8B所示的形状，并且可以实现为各种通信设备或医疗设备。
图9是根据实施例的可穿戴设备的框图。参考图9，可穿戴设备600可以包括控制器610、显示器620、电源管理模块630、传感器模块640、通信模块650和存储器660。
处理器610可以包括以下至少一项：中央处理单元(CPU)、应用处理器(AP)、通信处理器(CP)和微控制器单元(MCU)。例如，控制器610可以控制包括在可穿戴设备600中的至少一个组件或者执行多个组件之间的通信和/或数据处理。
显示器620可以包括面板、全息设备或投影仪。
电源管理模块630可以管理可穿戴设备600的电源。例如，电源管理模块630可以包括电源管理集成电路(PMIC)、充电器集成电路、电池或者燃料表。通信模块650可以通过有线/无线通信在可穿戴设备600与可穿戴设备600外部的另一电子设备(例如，智能电话)之间执行数据发送和接收。
传感器模块640可以通过测量可穿戴设备600的物理量或感测操作状态将所测量或所感测的信息转换成电信号。传感器模块640可以包括生物传感器、距离传感器、温度传感器或运动传感器。生物传感器可以感测用户的各种类型的生物信息，并将生物信息发送到生物传感器的外部。生物信息可以包括脉搏率、氧饱和度、卡路里消耗、脉压、体温、心电图、身体脂肪、活动或血压，但是实施例不限于上述示例。
可穿戴设备600可以包括参考图1至图4描述的集成电路封装100、200、300和400中的至少一个，传感器模块640可以包括参考图1至图4描述的第二芯片136、236和436中的至少一个。
通信模块650可以以各种通信方法与可穿戴设备600外部的电子设备进行通信。例如，通信方法可以包括长期演进(LTE)、宽带码分多址(WCDMA)、全球移动通信系统(GSM)、无线保真(WiFi)、蓝牙和近场通信(NFC)。
存储器660可以包括易失性和/或非易失性存储器。例如，存储器660可以存储与电子设备600的其它组件中至少一个相关的命令或数据。
通过总结和回顾，一个或多个实施例提供一种集成电路封装和包括集成电路封装的可穿戴设备，该集成电路封装通过最小化SiP模块中的分隔距离，而具有能够改善电磁屏蔽能力并且抑制由于在电磁屏蔽结构和暴露在电磁屏蔽结构外部的芯片之间的分隔距离而引起的尺寸增加的结构，其中所述SiP模块包括需要由电磁屏蔽结构进行电磁屏蔽的芯片和需要暴露于透光环境中的芯片。
由于根据实施例的集成电路封装和可穿戴设备允许电磁屏蔽结构和暴露在电磁屏蔽结构外部的芯片之间的分隔距离最小化，所以集成电路封装和可穿戴设备可以具有最小化的尺寸并表现出改善的电磁屏蔽能力。
此外，一个或多个实施例提供了一种在制造SiP模块中制造集成电路封装的方法，该SiP模块包括需要由电磁屏蔽结构进行电磁屏蔽的芯片和需要暴露于透光环境中的芯片，该方法能够最小化在制造SiP模块的过程中可能引起的污染的可能性，并且通过容易地控制电磁屏蔽结构和暴露在电磁屏蔽结构外部的芯片的相对位置和它们之间的距离来防止集成电路封装的尺寸的不必要的增加。
在制造包括需要由电磁屏蔽结构进行电磁屏蔽的芯片和需要暴露于透光环境中的芯片在内的SiP模块中，制造集成电路封装的方法可以将污染的可能性最小化(所述污染可能在制造SiP模块的过程中引起)，并且可以通过容易地控制电磁屏蔽结构和暴露在电磁屏蔽结构外部的芯片的相对位置以及它们之间的距离来防止集成电路封装的尺寸的不必要的增加。
本文中已经公开了示例实施例，并且尽管采用了特定术语，但是它们被使用并仅以一般和描述性意义解释，而不是为了限制的目的。在一些情况下，本领域技术人员应认识到，除非另有明确说明，否则结合特定实施例描述的特征、特性和/或元件可以单独使用或与结合其他实施例描述的特征、特性和/或元件相结合。因此，本领域技术人员将理解，在不脱离如所附权利要求中阐述的本发明的精神和范围的前提下，可以进行形式和细节上的各种改变。

Claims (20)

1.一种集成电路封装，包括：
印刷电路板；
第一芯片，设置在所述印刷电路板的安装表面的第一区上方；
第一连接构件，将所述第一芯片电连接到所述印刷电路板；
第二芯片，设置在所述印刷电路板的安装表面的第二区上方；
第二连接构件，将所述第二芯片电连接到所述印刷电路板；
模制单元，覆盖所述印刷电路板的安装表面的第一区并包围所述第一芯片；
电磁屏蔽膜，覆盖所述模制单元的侧表面和上表面；以及
其中，所述电磁屏蔽膜直接形成在所述模制单元上。
2.根据权利要求1所述的集成电路封装，其中，所述电磁屏蔽膜完全地覆盖所述模制单元的侧表面和上表面。
3.根据权利要求1所述的集成电路封装，其中，所述电磁屏蔽膜连接到设置在所述印刷电路板的安装表面上的第一导电焊盘，并且所述第一导电焊盘位于所述印刷电路板的安装表面的第一区和所述印刷电路板的安装表面的第二区的边界处。
4.根据权利要求3所述的集成电路封装，其中，所述第一导电焊盘是地电极。
5.根据权利要求1所述的集成电路封装，其中，所述第二芯片包括生物信号感测传感器。
6.根据权利要求5所述的集成电路封装，其中，所述生物信号感测传感器是心率监测传感器。
7.根据权利要求1所述的集成电路封装，其中，所述第二连接构件连接到所述印刷电路板的安装表面上的第二导电焊盘。
8.根据权利要求1所述的集成电路封装，其中，所述印刷电路板的安装表面的第一区具有包围所述印刷电路板的安装表面的第二区的环形结构。
9.根据权利要求1所述的集成电路封装，其中，所述模制单元包括衬底保护模制单元和芯片保护模制单元，所述衬底保护模制单元填充所述第一芯片与所述印刷电路板之间的间隙，并且所述芯片保护模制单元覆盖所述第一芯片的侧表面和上表面。
10.根据权利要求9所述的集成电路封装，其中，所述衬底保护模制单元和所述芯片保护模制单元连接到彼此并形成为一体。
11.一种集成电路封装，包括：
印刷电路板；
第一芯片，设置在所述印刷电路板的安装表面的第一区上方；
第一连接构件，将所述第一芯片电连接到所述印刷电路板；
第二芯片，设置在所述印刷电路板的安装表面的第二区上方；
第二连接构件，将所述第二芯片电连接到所述印刷电路板；
模制单元，覆盖所述印刷电路板的安装表面的第一区并包围所述第一芯片；以及
电磁屏蔽膜，完全地覆盖所述模制单元的侧表面和上表面；
其中，所述第二芯片与所述模制单元和所述电磁屏蔽膜分离。
12.根据权利要求11所述的集成电路封装，其中，所述电磁屏蔽膜连接到设置在所述印刷电路板的安装表面上的第一导电焊盘，所述第一导电焊盘被设置在所述印刷电路板的安装表面的第一区和所述印刷电路板的安装表面的第二区的边界处。
13.根据权利要求12所述的集成电路封装，其中，所述第一导电焊盘是地电极。
14.根据权利要求11所述的集成电路封装，其中，所述第二芯片包括生物信号感测传感器。
15.根据权利要求14所述的集成电路封装，其中，所述生物信号感测传感器是心率监测传感器。
16.根据权利要求11所述的集成电路封装，其中，所述第一芯片和所述第二芯片被安装在所述印刷电路板的相同表面上。
17.根据权利要求16所述的集成电路封装，其中，所述第二连接构件将所述第二芯片连接到所述印刷电路板的安装表面上的第二导电焊盘，并且所述第二导电焊盘电连接到所述第一连接构件。
18.根据权利要求11所述的集成电路封装，其中，所述印刷电路板的安装表面的第一区具有包围所述印刷电路板的安装表面的第二区的环形结构。
19.根据权利要求11所述的集成电路封装，其中，所述模制单元包括衬底保护模制单元和芯片保护模制单元，所述衬底保护模制单元填充所述第一芯片与所述印刷电路板之间的间隙，并且所述芯片保护模制单元覆盖所述第一芯片的侧表面和上表面。
20.根据权利要求19所述的集成电路封装，其中，所述衬底保护模制单元和所述芯片保护模制单元连接到彼此并形成为一体。
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Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180032985A (ko) * 2016-09-23 2018-04-02 삼성전자주식회사 집적회로 패키지 및 그 제조 방법과 집적회로 패키지를 포함하는 웨어러블 디바이스
CN210897246U (zh) * 2017-04-28 2020-06-30 株式会社村田制作所 电路模块
US20180331049A1 (en) * 2017-05-15 2018-11-15 Novatek Microelectronics Corp. Chip on film package
US11251135B2 (en) * 2018-04-02 2022-02-15 Samsung Electro-Mechanics Co., Ltd. Electronic device module and method of manufacturing the same
KR102592329B1 (ko) * 2018-06-26 2023-10-20 삼성전자주식회사 반도체 패키지 제조 방법
CN115943737A (zh) 2018-08-01 2023-04-07 伟创力有限公司 生物传感集成服装
US20200083132A1 (en) 2018-09-07 2020-03-12 Advanced Semiconductor Engineering, Inc. Semiconductor device package
US11437322B2 (en) 2018-09-07 2022-09-06 Advanced Semiconductor Engineering, Inc. Semiconductor device package
US11177226B2 (en) * 2018-09-19 2021-11-16 Intel Corporation Flexible shield for semiconductor devices
US10910322B2 (en) 2018-12-14 2021-02-02 STATS ChipPAC Pte. Ltd. Shielded semiconductor package with open terminal and methods of making
US10985109B2 (en) 2018-12-27 2021-04-20 STATS ChipPAC Pte. Ltd. Shielded semiconductor packages with open terminals and methods of making via two-step process
CN109982506A (zh) * 2019-03-14 2019-07-05 广东小天才科技有限公司 一种佩戴设备
CN109920779B (zh) * 2019-03-19 2020-11-24 吴静雯 一种封装产品电磁屏蔽层的制备方法及封装产品
WO2020263018A1 (ko) * 2019-06-28 2020-12-30 주식회사 아모센스 전자 소자 어셈블리 패키지, 전자 소자 모듈용 회로 기판 및 이의 제조 방법
US11309243B2 (en) * 2019-08-28 2022-04-19 Taiwan Semiconductor Manufacturing Company, Ltd. Package having different metal densities in different regions and manufacturing method thereof
EP3799539B1 (de) * 2019-09-27 2022-03-16 Siemens Aktiengesellschaft Schaltungsträger, package und verfahren zu ihrer herstellung
US11662223B2 (en) * 2019-10-24 2023-05-30 Osram Opto Semiconductors Gmbh Optoelectronic device including a shielding cap and methods for operating and fabricating an optoelectronic device
EP3817043A1 (en) * 2019-10-31 2021-05-05 Heraeus Deutschland GmbH & Co KG Electromagnetic interference shielding in recesses of electronic modules
WO2021105676A1 (en) * 2019-11-28 2021-06-03 Prevayl Limited Sensor semiconductor package, article comprising the same and manufacturing method thereof
GB2589567B (en) * 2019-11-28 2024-07-10 Prevayl Innovations Ltd Semiconductor package, article and method
GB2589568A (en) 2019-11-28 2021-06-09 Prevayl Ltd Sensor device, system and wearable article
JP6930617B2 (ja) * 2020-02-10 2021-09-01 ダイキン工業株式会社 電装品、および電装品の製造方法
CN111343782B (zh) * 2020-04-14 2021-04-27 京东方科技集团股份有限公司 柔性线路板组件、显示组件及显示装置
CN111710238A (zh) * 2020-07-22 2020-09-25 京东方科技集团股份有限公司 显示装置和电子设备
CN111816625B (zh) * 2020-08-25 2020-12-04 甬矽电子(宁波)股份有限公司 多层芯片堆叠结构和多层芯片堆叠方法
CN112382628B (zh) * 2020-11-11 2022-09-20 歌尔微电子有限公司 数模混合封装结构、电子设备及封装工艺
KR20230096090A (ko) * 2020-11-19 2023-06-29 티디케이가부시기가이샤 실장 기판, 및 회로 기판
US20220346239A1 (en) * 2021-04-23 2022-10-27 Advanced Semiconductor Engineering, Inc. Electronic device and method of manufacturing the same
CN113500839B (zh) * 2021-07-16 2023-08-18 京东方科技集团股份有限公司 芯片保护膜材、电子设备组装方法及电子设备
WO2024072042A1 (ko) * 2022-09-28 2024-04-04 삼성전자 주식회사 회로 기판 모듈 및 이를 포함하는 전자 장치

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1715520A1 (fr) * 2005-04-21 2006-10-25 St Microelectronics S.A. Dispositif de protection d'un circuit électronique
US20130241039A1 (en) * 2011-05-03 2013-09-19 Stats Chippac, Ltd. Semiconductor Device and Method of Mounting Cover to Semiconductor Die and Interposer with Adhesive Material
US20160091575A1 (en) * 2014-09-30 2016-03-31 Kabushiki Kaisha Toshiba Magnetic shielded package
WO2016121491A1 (ja) * 2015-01-30 2016-08-04 株式会社村田製作所 電子回路モジュール
WO2017047539A1 (ja) * 2015-09-14 2017-03-23 株式会社村田製作所 高周波モジュール

Family Cites Families (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0828396B2 (ja) * 1992-01-31 1996-03-21 株式会社東芝 半導体装置
JPH0828396A (ja) * 1994-07-13 1996-01-30 Otix:Kk 燃料分配管のリード線
JP4042340B2 (ja) * 2000-05-17 2008-02-06 カシオ計算機株式会社 情報機器
JP4608777B2 (ja) * 2000-12-22 2011-01-12 株式会社村田製作所 電子部品モジュール
US7198987B1 (en) 2004-03-04 2007-04-03 Skyworks Solutions, Inc. Overmolded semiconductor package with an integrated EMI and RFI shield
JP2006332094A (ja) * 2005-05-23 2006-12-07 Seiko Epson Corp 電子基板の製造方法及び半導体装置の製造方法並びに電子機器の製造方法
US8061012B2 (en) * 2007-06-27 2011-11-22 Rf Micro Devices, Inc. Method of manufacturing a module
DE102005053765B4 (de) * 2005-11-10 2016-04-14 Epcos Ag MEMS-Package und Verfahren zur Herstellung
US20080054490A1 (en) * 2006-08-31 2008-03-06 Ati Technologies Inc. Flip-Chip Ball Grid Array Strip and Package
US7659617B2 (en) * 2006-11-30 2010-02-09 Tessera, Inc. Substrate for a flexible microelectronic assembly and a method of fabricating thereof
US9466545B1 (en) * 2007-02-21 2016-10-11 Amkor Technology, Inc. Semiconductor package in package
US7619901B2 (en) * 2007-06-25 2009-11-17 Epic Technologies, Inc. Integrated structures and fabrication methods thereof implementing a cell phone or other electronic system
US7772046B2 (en) * 2008-06-04 2010-08-10 Stats Chippac, Ltd. Semiconductor device having electrical devices mounted to IPD structure and method for shielding electromagnetic interference
US20100110656A1 (en) 2008-10-31 2010-05-06 Advanced Semiconductor Engineering, Inc. Chip package and manufacturing method thereof
TW201032319A (en) * 2009-02-25 2010-09-01 Everlight Electronics Co Ltd Semiconductor optoelectronic device and quad flat non-leaded optoelectronic device
US8093691B1 (en) * 2009-07-14 2012-01-10 Amkor Technology, Inc. System and method for RF shielding of a semiconductor package
US8138062B2 (en) * 2009-12-15 2012-03-20 Freescale Semiconductor, Inc. Electrical coupling of wafer structures
US8624364B2 (en) 2010-02-26 2014-01-07 Stats Chippac Ltd. Integrated circuit packaging system with encapsulation connector and method of manufacture thereof
US8581418B2 (en) * 2010-07-21 2013-11-12 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-die stacking using bumps with different sizes
TWI448226B (zh) * 2010-09-21 2014-08-01 Cyntec Co Ltd 電源轉換模組
JP5751079B2 (ja) 2011-08-05 2015-07-22 富士通セミコンダクター株式会社 半導体装置及びその製造方法
JP5327299B2 (ja) 2011-09-09 2013-10-30 オムロン株式会社 半導体装置及びマイクロフォン
TWI448224B (zh) * 2012-09-24 2014-08-01 Universal Scient Ind Shanghai 電子模組以及其製造方法
KR101311236B1 (ko) 2013-04-17 2013-09-25 주식회사 이노폴이 전자파 차폐 케이스 및 그 제조방법
JP5576548B1 (ja) * 2013-07-10 2014-08-20 太陽誘電株式会社 回路モジュール及びその製造方法
US9144183B2 (en) 2013-07-31 2015-09-22 Universal Scientific Industrial (Shanghai) Co., Ltd. EMI compartment shielding structure and fabricating method thereof
KR101487931B1 (ko) * 2013-08-20 2015-02-02 레이트론(주) 조명용 광센서 패키지
JP2015072935A (ja) * 2013-09-03 2015-04-16 太陽誘電株式会社 回路モジュール及びその製造方法
US9520645B2 (en) 2013-09-09 2016-12-13 Apple Inc. Electronic device with electromagnetic shielding structures
JP6074345B2 (ja) 2013-09-24 2017-02-01 株式会社東芝 半導体装置及びその製造方法
KR101559154B1 (ko) 2014-03-14 2015-10-12 (주)파트론 압력센서 패키지 및 그 제조 방법
KR101642560B1 (ko) * 2014-05-07 2016-07-25 삼성전기주식회사 전자 소자 모듈 및 그 제조 방법
US9851258B2 (en) 2014-11-04 2017-12-26 Maxim Integrated Products, Inc. Thermopile temperature sensor with a reference sensor therein
US9548273B2 (en) * 2014-12-04 2017-01-17 Invensas Corporation Integrated circuit assemblies with rigid layers used for protection against mechanical thinning and for other purposes, and methods of fabricating such assemblies
WO2016144039A1 (en) * 2015-03-06 2016-09-15 Samsung Electronics Co., Ltd. Circuit element package, manufacturing method thereof, and manufacturing apparatus thereof
US9786623B2 (en) * 2015-03-17 2017-10-10 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming PoP semiconductor device with RDL over top package
US9721903B2 (en) * 2015-12-21 2017-08-01 Apple Inc. Vertical interconnects for self shielded system in package (SiP) modules
JP5988004B1 (ja) * 2016-04-12 2016-09-07 Tdk株式会社 電子回路パッケージ
KR20180032985A (ko) * 2016-09-23 2018-04-02 삼성전자주식회사 집적회로 패키지 및 그 제조 방법과 집적회로 패키지를 포함하는 웨어러블 디바이스
US20180134546A1 (en) * 2016-11-14 2018-05-17 Amkor Technology, Inc. Semiconductor device and manufacturing method thereof

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1715520A1 (fr) * 2005-04-21 2006-10-25 St Microelectronics S.A. Dispositif de protection d'un circuit électronique
US20060274517A1 (en) * 2005-04-21 2006-12-07 Stmicroelectronics Sa Electronic circuit protection device
US20130241039A1 (en) * 2011-05-03 2013-09-19 Stats Chippac, Ltd. Semiconductor Device and Method of Mounting Cover to Semiconductor Die and Interposer with Adhesive Material
US20160091575A1 (en) * 2014-09-30 2016-03-31 Kabushiki Kaisha Toshiba Magnetic shielded package
WO2016121491A1 (ja) * 2015-01-30 2016-08-04 株式会社村田製作所 電子回路モジュール
WO2017047539A1 (ja) * 2015-09-14 2017-03-23 株式会社村田製作所 高周波モジュール

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