KR20110084444A - 유연하고 적층 가능한 반도체 다이 패키지들, 이를 사용한 시스템들 및 이를 제조하는 방법들 - Google Patents

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Abstract

반도체 다이 패키지들, 시스템들, 및 이들을 위한 방법들이 개시된다. 예시적인 패키지는 제1 표면, 제2 표면, 및 상기 제1 표면 및 상기 제2 표면 사이의 제1 두께를 포함하는 패터닝된 도전층; 패터닝된 도전층의 제1 표면 상에 배치되고 패터닝된 도전층의 제1 표면에 전기적으로 커플링되는 반도체 다이; 패터닝된 도전층의 제2 표면에 배치되고 패터닝된 도전층의 제2 표면에 전기적으로 커플링되는 복수의 도전체들로서, 각각의 도전체는 제1 두께보다 더 큰 두께를 가지는, 복수의 도전체들; 및 패터닝된 도전층의 제1 표면의 일부 및 반도체 다이 상에 배치된 전기 절연 물질체를 포함한다. 추가적인 실시예는 패터닝된 도전층의 제2 표면 상에 배치되고 패터닝된 도전층의 제2 표면에 전기적으로 커플링되는 제2 반도체 다이를 더 포함한다.

Description

유연하고 적층 가능한 반도체 다이 패키지들, 이를 사용한 시스템들 및 이를 제조하는 방법들{Flexible and stackable semiconductor die packages, systems using the same, and methods of making the same}
본 발명은 반도체 다이 패키지들, 시스템들, 및 이들을 위한 방법들에 관한 것이다.
휴대폰들, 개인용 데이터 보조기들, 디지털 카메라들, 랩톱들 등과 같은, 개인 휴대용 전자 제품들은 인쇄 회로 보드들 및 유연 기판들과 같은, 상호 연결 기판들 상으로 조립된 몇몇의 패키지된 반도체 IC 칩들 및 표면 실장 부품들을 일반적으로 포함한다. 개인 휴대용 전자 제품들에 더욱 많은 기능성 및 특징들을 병합하고자 하는 요구들이 점점 증가하고 있으며, 동시에 이러한 장치들의 크기들은 축소되고 있다. 이것은, 결국, 상호 연결 기판들의 디자인, 크기, 및 조립체에 대한 점점 증가하는 요구들을 제기하고 있다. 조립된 부품들의 수가 증가할수록, 더 작은 형상 인자에 대한 요구가 증가하는 반면에, 기판 면적들 및 비용들이 증가한다.
본 발명이 이루고자 하는 기술적 과제는 기판 면적들 및 비용들의 증가 없이 그리고 제품 생산성의 감소 없이, 전자 제품들의 기능성 및 성능들의 증가를 실현하는 반도체 다이 패키지들, 시스템들, 및 이들을 위한 방법들을 제공하는 데 있다.
발명을 고안하는 일부로서, 발명자들은 이러한 이슈들을 검토할 필요성이 있고 기판 면적들 및 비용들의 증가 없이 그리고 제품 생산성의 감소 없이, 전자 제품들의 기능성 및 성능들의 증가를 가능하게 하는 방법들을 찾는 것이 유리하다는 것을 인식하였다. 발명을 고안하는 일부로서, 발명자들은 많은 전자 제품들이 특정한 기능들을 제공하는 몇몇의 작은 그룹들로 함께 분류될 수 있는 몇몇의 부품들을, 특히 반도체 다이들을, 가지는 것을 인식하였다. 발명자들은, 보드 공간을 줄이고 기능을 증가시키도록 서로의 상부 상에 적층될 수 있는 몰딩된 패키지들 내에서 반도체 다이들 및 다른 부품들을 패키징함으로써, 회로 그룹에 필요한 기판 면적이 의미있게 감소될 수 있다는 것을 추가로 발견하였는데, 여기에서 이러한 각각의 패키지는 일 밀리미터보다 더 작은 두께를 가질 수 있다.
따라서, 본 발명에 따른 제1의 일반적이고 예시적인 실시예는 제1 표면, 제2 표면, 및 상기 제1 표면 및 상기 제2 표면 사이의 제1 두께를 가지는 패터닝된 도전층; 상기 패터닝된 도전층의 상기 제1 표면 상에 배치되고 상기 패터닝된 도전층의 상기 제1 표면에 전기적으로 커플링되는 반도체 다이; 상기 패터닝된 도전층의 상기 제2 표면에 배치되고 상기 패터닝된 도전층의 상기 제2 표면에 전기적으로 커플링되는 복수의 도전체들로서, 각각의 도전체는 상기 제1 두께보다 더 큰 두께를 가지는, 상기 복수의 도전체들; 및 상기 패터닝된 도전층의 상기 제1 표면의 일부 및 상기 반도체 다이 상에 배치된 전기 절연 물질체를 포함하는 반도체 다이 패키지에 관한 것이다. 추가적인 실시예는 상기 패터닝된 도전층의 상기 제2 표면 상에 배치되고 상기 패터닝된 도전층의 상기 제2 표면에 전기적으로 커플링되는 제2 반도체 다이를 더 포함한다.
이러한 예시적인 구성에서, 반도체 다이 패키지는 상기 패키지가 수용하는 반도체 다이들의 두께들과 패터닝된 도전층의 두께의 합만큼 얇을 수 있는데, 상기 다이들을 입출하는 시그널들이 상기 도전체들에 의해 전달된다. 다양한 표면 실장 부품들이 여기에서 개시된 실시예와 다른 실시예들에 부가될 수 있다. 추가적인 실시예에서, 전기 절연 물질체 없이, 상기 패키지의 제2 예가, 각각의 도전체들이 함께 정렬되고 전기적으로 커플링되어, 상기 패키지 아래에 적층될 수 있다. 이러한 예시적인 구성에서, 단일 부품 패키지의 점유 면적 이내에서 개선된 기능성을 제공하는 몇몇의 전기적 부품들을 전기적으로 상호 연결하기 위하여 패키지들이 서로의 상에 적층될 수 있다. 적층된 부품들 사이의 원하는 상호 연결을 제공하기 위하여 상기 패키지들 사이의 상기 패터닝된 도전층들의 레이아웃이 변경될 수 있다. 이러한 예시적인 실시예의 다른 이점으로서, 더 큰 점유공간(footprint)의 패키지 내에서 패키징된 큰 소자를 사용하는 것에 반하여, 단일 패키지의 점유공간 이내에서 부가적인 성능을 제공하기 위하여, 동일한 회로를 가지는, 반도체 다이들과 같은, 전기적 부품들이 적층되고 전기적으로 병렬로 커플링될 수 있다. 예를 들어, 개별적인 다이 상의 작은 스케일의 파워-스위칭 MOSFET 트랜지스터들이 동일한 작은 점유공간을 가지는 파워 IC 컨트롤러를 수반한 유사한 패키지들 내에서 수용될 수 있고, 더 큰 점유공간의 패키지 내에서 수용되는 훨씬 더 큰 MOSFET 소자의 파워-핸들링 성능을 제공하기 위하여 전기적으로 병렬로 커플링되고 적층될 수 있다.
본 발명에 따른 다른 일반적인 실시예는 금속 기판 상에 패터닝된 도전층을 형성하는 단계로서, 상기 패터닝된 도전층은 제1 표면, 제2 표면, 상기 제1 표면과 상기 제2 표면 사이의 제1 두께, 및 복수의 트레이스들을 가지며, 상기 금속 기판은 상기 도전층의 상기 제2 표면 상에 배치된 제1 표면, 제2 표면, 및 상기 제1 표면과 제2 표면 사이의 제2 두께를 가지고, 상기 제1 두께는 상기 제2 두께보다 더 작은 상기 패터닝된 도전층을 형성하는 단계; 반도체 다이의 표면 상의 복수의 도전 영역들이 상기 패터닝된 도전층의 복수의 상기 트레이스들에 전기적으로 커플링되도록 상기 패터닝된 도전층의 상기 제1 표면과 상기 반도체 다이를 함께 조립하는 단계; 상기 패터닝된 도전층의 상기 제1 표면의 일부 및 상기 반도체 다이 상에 전기 절연 물질체를 증착하는 단계; 및 도전 영역들을 정의하기 위하여 상기 금속 기판의 상기 제2 표면에서 상기 금속 기판을 패턴 식각하고 상기 패터닝된 도전층의 상기 제2 표면의 일부를 노출시키는 단계;를 포함하는 반도체 다이 패키지를 제조하는 방법에 관한 것이다.
추가적인 실시예는 제2 반도체 다이의 표면 상에 복수의 도전 영역들이 상기 패터닝된 도전층의 복수의 상기 트레이스들과 전기적으로 커플링되도록 상기 패터닝된 도전층의 상기 노출된 제2 표면과 상기 제2 반도체 다이를 함께 조립하는 단계; 및 상기 제2 반도체 다이의 적어도 측면들을 따라 전기 절연 물질체를 배치하는 단계;를 더 포함한다.
본 발명은 또한 본 발명에 따른 패키지들 및 패키지 조립체들을 포함하는 시스템들을 포함하며, 각각의 상기 시스템은 상호 연결 기판 및 상기 상호 연결 기판에 부착되는 본 발명에 따른 패키지 또는 패키지 조립체를 가지며, 상호 연결 기판과 상기 패키지 또는 패키지 조립체를 전기적으로 커플링한다.
발명의 상기 일반적인 실시예들 및 다른 실시예들은 도면들을 참조하여 상세한 설명에서 기술된다. 도면들에서, 동일한 번호들은 동일한 요소들을 언급할 수 있으며 그리고 어떠한 요소들에 대한 기술은 반복되지 않을 수 있다.
본 발명에 따르면, 기판 면적들 및 비용들의 증가 없이 그리고 제품 생산성의 감소 없이, 전자 제품들의 기능성 및 성능들의 증가를 가능하다. 또한, 보드 공간을 줄이고 기능을 증가시키도록 서로의 상부 상에 적층될 수 있는 몰딩된 패키지들 내에서 반도체 다이들 및 다른 부품들을 패키징함으로써, 회로 그룹에 필요한 기판 면적이 의미있게 감소된다.
도 1은 본 발명에 따른 예시적인 반도체 다이 패키지의 저면도이다.
도 2는 본 발명에 따른 도 1에 도시된 상기 예시적인 반도체 다이 패키지의 단면도이다.
도 3은 본 발명에 따른 도 1에 도시된 상기 예시적인 반도체 다이 패키지의 선택된 요소들에 대한 상면도이다.
도 4는 본 발명에 따른 다른 예시적인 반도체 다이 패키지의 단면도이다.
도 5는 본 발명에 따른 다른 예시적인 반도체 다이 패키지의 단면도이다.
도 6은 본 발명에 따른 예시적인 시스템의 측면도이다.
도 7 내지 도 15는 본 발명의 예시적인 실시예에 따른 다양한 제조 단계 동안의 패키지 조립체의 도면들이다.
본 발명은 발명의 예시적인 실시예들이 도시된 첨부한 도면들을 참조하여 이하에서 더욱 상세하게 설명된다. 그러나 본 발명은 다른 형태로 실시될 수 있으며 여기에서 설명된 실시예들에 한정되어 해석되지 않아야 한다. 오히려, 본 발명의 개시가 완전하며 철저하고 당업자에게 발명의 범위를 충분히 전달할 수 있도록 이러한 실시예들이 제공된다. 도면들에서, 층들 및 영역들의 두께들은 명료성을 위하여 과장될 수 있다. 동일한 참조 번호들은 명세서에 걸쳐 동일한 요소들을 지칭하기 위하여 사용된다. 상기 요소들은 다른 실시예들에 대하여 다른 상호 관계 및 다른 위치들을 가질 수 있다.
어떠한 층이 다른 층 또는 기판 "상에" 위치한다고 언급될 때, 상기 다른 층 또는 기판의 직접 상에 위치할 수 있거나, 또는 개재하는 층들이 또한 존재할 수 있다는 것이 또한 이해될 수 있다. 층, 영역 또는 기판과 같은 어떠한 요소가 다른 요소 "상에", 다른 요소에 "연결되어(connected)", 다른 요소에 "전기적으로 연결되어", 다른 요소에 "커플링되어(coupled)", 또는 다른 요소에 "전기적으로 커플링되어" 위치한다고 언급될 때, 상기 요소는 상기 다른 요소의 직접 상에, 상기 다른 요소에 직접 연결되어, 상기 다른 요소에 직접 커플링될 수 있거나 또는 하나 또는 둘 이상의 개재하는 요소들이 존재할 수 있다는 것이 또한 이해될 수 있다. 반대로, 어떠한 요소가 다른 요소의 "직접 상에", 다른 요소에 "직접 연결되어", 또는 다른 요소에 "직접 커플링되어"라고 언급될 때는, 개재하는 요소들 또는 층들이 존재하지 않는다. 여기에서 사용되는 "및/또는" 이라는 용어는 하나 또는 둘 이상의 관련된 기재 항목들의 임의의 그리고 모든 조합들을 포함한다.
여기에서 사용되는 용어들은 단지 본 발명의 도해적인 목적들을 위한 것이며 본 발명의 범위 또는 의미를 한정하기 위하여 해석되지 않아야 한다. 본 명세서에서 사용될 때, 문맥의 취지에서 특별한 경우를 확실하게 지칭하지 않는다면, 단수의 형태는 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 "포함한다" 및/또는 "포함하는" 이라는 표현들은 언급된 형상들, 숫자들, 단계들, 동작들, 공정들, 부재들, 요소들, 및/또는 이들의 그룹들을 한정하지 않으며, 또한 하나 또는 둘 이상의 다른 다양한 형상들, 숫자들, 단계들, 공정들, 부재들, 요소들, 및/또는 이들의 그룹들의 존재 또는 부가, 또는 이들의 부가를 배제하지 않는다. "위에", "상의", "아래에", "하의" 등과 같은 공간적으로 상대적인 용어들은 도면들에서 설명되는 것처럼 하나의 요소 또는 특징들의 관계를 다른 요소(들) 또는 특징(들)에 대하여 설명하기 위하여 기술상의 편의를 위하여 여기에서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에서 설명되는 방향 뿐만 아니라 사용 또는 동작에서 소자(예를 들어, 패키지)의 다른 방향들을 포함하도록 의도한다는 것이 이해될 수 있다. 예를 들어, 도면에서 소자가 뒤집힌다면, 다른 요소들 또는 특징들의 "아래에" 또는 "하에" 있는 것으로 설명되는 요소들이 상기 다른 요소들 또는 특징들 "위에" 또는 "상에" 위치할 수 있다. 따라서, 예를 들어 "상의" 라는 용어는 위아래 방향들을 모두 포함할 수 있다.
여기에서 사용되는 것처럼, "제1", "제2" 등과 같은 용어들은 다양한 부재들, 부품들, 영역들, 층들, 및/또는 부분들을 설명하기 위하여 사용된다. 그러나 상기 부재들, 부품들, 영역들, 층들, 및/또는 부분들은 이러한 용어들에 의하여 한정되지 않는다는 것은 명백하다. 상기 용어들은 하나의 부재, 부품, 영역, 층, 또는 부분을 다른 부재, 부품, 영역, 층, 또는 부분과 구분하기 위하여 사용된다. 따라서, 기술되는 제1 부재, 부품, 영역, 층, 또는 부분은 본 발명의 범위를 벗어나지 않으면서, 제2 부재, 부품, 영역, 층, 또는 부분을 또한 언급할 수 있다.
도 1은 본 발명에 따른 반도체 다이 패키지의 일실시예(100)의 저면도(bottom plan view)이고, 도 2는 도 1에 도시된 라인 2-2를 따라 절취된 반도체 다이 패키지의 일실시예(100)의 단면도(cross-sectional view)이다. 도 1 및 도 2를 모두 참조하면, 반도체 다이 패키지(100)는 제1 표면(111), 제2 표면(112) 및 표면들(111 및 112) 사이의 두께(T1)를 포함하는 패터닝된 도전층(110)과 패터닝된 도전층(110)의 제1 표면(111)에 전기적으로 커플링되고 패터닝된 도전층(110)의 제1 표면(111) 상에(above) 배치된 제1 반도체 다이(120)를 포함한다. 반도체 다이(120)는 상부 표면(121), 하부 표면(122), 상기 상부 표면과 상기 하부 표면 사이의 측 표면들(123, side surfaces), 및 상기 다이의 상부 표면(121) 상에 배치된 복수의 도전 영역들(124)을 포함한다. 반도체 다이 패키지(100)는 패터닝된 도전층(110)의 제2 표면(112)에 전기적으로 커플링되고 패터닝된 도전층(110)의 제2 표면(112)에 배치된 복수의 도전체들(130)을 더 포함한다. 각각의 도전체(130)는 도전층(110)의 제2 표면(112)과 대면하는 제1 표면(131), 제2 표면(132), 및 도전체(130)의 표면들(131 및 132) 사이의 두께(T2)를 포함한다. 두께(T2)는 두께(T1)보다 더 크다. 두께(T1)는 2 미크론 내지 20 미크론 사이의 범위를 가질 수 있으며, 예를 들어 10 미크론의 값을 가질 수 있고, 두께(T2)는 50 미크론 내지 500 미크론 사이의 범위를 가질 수 있으며, 예를 들어 100 미크론 내지 200 미크론의 값을 가질 수 있다.
패터닝된 도전층(110)은 다이(120)의 도전 영역들과 도전체들(130)의 대응하는 요소들을 상호 연결하는 복수의 트레이스들(110A-110L)을 정의하도록 패터닝된다. 시각상 명료하도록, 이러한 트레이스들 중의 단지 하나인, 트레이스(110K)가 도 2에서 식별된다 모든 트레이스들(110A-110L)이 도 3에서 도시되고 식별된다. 도 2를 참조하면, 반도체 다이(120)의 도전 영역들(124)은 트레이스들(110A-110L)의 대응하는 부분들과 전기적으로 커플링된다 반도체 다이(120)의 도전 영역들(124)은, 스터드 범프들, 솔더 범프들, 및 이와 유사한 것을 포함할 수 있는 전기 도전성 점착 부재들(115)에 의하여 전기적으로 커플링될 수 있다. 도전성 점착 부재들(115)은 반도체 다이(120) 상에 먼저 배치될 수 있고, 상기 다이 및 점착 부재들(115)은 층(110)의 제1 표면(111)에서 트레이스들(110A-110L)에 플립-칩(flip-chip) 본딩될 수 있다. 트레이스들(110A-110L)의 다른 부분들은 도전체들(130)의 대응하는 요소들에 전기적으로 커플링된다. 상기 트레이스 부분들은 상기 도전체들(130)에 직접 금속 본딩(direct metal bond)될 수 있다. 본 발명에 따른 예시적인 방법에 대하여 더욱 상세하게 아래에서 기술된 것처럼, 층(110)은 두꺼운 금속 기판 위에 증착 및/또는 도금되고 상기 두꺼운 금속 기판에 금속 야금적으로 본딩되고(metallurgical bonded), 이후에 트레이스들(110A-110L)을 형성하도록 패터닝된다. 바람직하게는 상기 두꺼운 금속 기판은 상기 패터닝이 용이하도록 층(110)의 금속과는 다른 금속을 포함한다. 상기 두꺼운 금속 기판은 이후에 도전체들(130)을 정의하기 위하여 식각된다.
반도체 다이 패키지(100)는 패터닝된 도전층(110)의 제2 표면(112)에 전기적으로 커플링되고 패터닝된 도전층(110)의 제2 표면(112) 상에 배치된 제2 반도체 다이(140)를 더 포함한다. 반도체 다이(140)는 상부 표면(141), 하부 표면(142), 상기 상부 표면과 상기 하부 표면 사이의 측 표면들(143), 및 상기 다이의 상부 표면(141) 상에 배치된 복수의 도전 영역들(144)을 포함한다. 반도체 다이(140)의 도전 영역들(144)은 트레이스들(110A-110L)의 대응하는 부분들에 전기적으로 커플링된다 반도체 다이(140)의 도전 영역들(144)은 스터드 범프들, 솔더 범프들, 및 이와 유사한 것을 포함할 수 있는, 도전성 점착 부재들(117)에 의하여 전기적으로 커플링될 수 있다. 도전성 점착 부재들(117)은 반도체 다이(140) 상에 먼저 배치될 수 있고, 상기 다이와 점착 부재들(117)은 층(110)의 제2 표면(112)에서 트레이스들(110A-110L)에 플립-칩 본딩될 수 있다.
반도체 다이 패키지(100)는 패터닝된 도전층(110)의 제1 표면(111) 상에 그리고 반도체 다이(120) 상에 배치된 제1 전기 절연 물질체(150)를 더 포함한다. 물질체(150)는 에폭시(에폭시 몰딩 컴파운드와 같은), 실리콘, 및/또는 폴리이미드를 포함할 수 있다(즉, 물질체(150)는 이러한 물질들의 하나 또는 그 이상을 포함할 수 있다). 반도체 다이 패키지(100)는 패터닝된 도전층(110)의 제2 표면(112) 상에, 그리고 제2 반도체 다이(140)의 측 표면들(143)에 인접하여 배치되는 제2 전기 절연 물질체(160)를 더 포함한다. 물질체(160)는 다이(140)의 제2 표면(142)을 덮도록 배치될 수 있거나, 또는 제2 표면(142)이 노출되도록 배치될 수 있다. 후자의 구성은 다이(140)가 상기 다이의 제2 표면(142) 상에 하나 이상의 전기 단자들을 가질 때 제2 표면(142)이 상호 연결 기판(interconnect substrate)에 전기적으로 커플링되는 것을 허용하며, 그리고/또는 열을 방출하기 위하여 상호 연결 기판에 단자적으로(terminally) 커플링되는 것을 허용한다. 물질체(160)는 또한 바람직하게는 도전체들(130)의 제2 표면(132)이 노출되도록 배치될 수 있다. 이것은 솔더 본드들, 및 이와 유사한 것으로 제2 표면(132)이 상호 연결 기판의 도전 영역들에 전기적으로 결합되어 상기 상호 연결 기판에 패키지(100)가 장착되는 것을 허용한다. 물질체(160)는 에폭시(에폭시 몰딩 컴파운드와 같은), 실리콘, 및/또는 폴리이미드를 포함할 수 있다(즉, 물질체(160)는 이러한 물질들의 하나 또는 그 이상을 포함할 수 있다). 물질체(160)는 또한 반도체 다이(140)의 측 표면들(143) 주위에 배치되는 언더필 물질을 포함할 수 있으며, 이것은 모세관 작용에 의하여 상기 다이의 제1 표면(141)을 덮도록 흡수될 수 있다.
도 3은 절연체(150)가 제거된 패키지(100)의 상면도(top plan view)를 도시한다. 도전층(110)은 트레이스들(110A-110L)을 포함하고, 도전체들(130)은 참조 번호들(130A-130L)에 의하여 개별적으로 지정되며, 각각 도전성 트레이스들(110A-110L)에 전기적으로 커플링된다. 제1 반도체 다이(120) 및 그 도전 영역들(124)의 윤곽들은 실선들로 도시되고, 제2 반도체 다이(140) 및 그 도전 영역들(144)은 점선들로 도시된다. 많은 도전성 트레이스들이 개별적인 도전 영역들(124/144)을 대응하는 도전체들(130)에 전기적으로 커플링되는 동안, 도전 영역들(130F 및 130K) 뿐만 아니라, 도전성 트레이스들(110F 및 110K)의 각각은 제1 다이(120)의 도전 영역들(124)을 제2 다이(140)의 도전 영역들(144)에 전기적으로 커플링한다. 따라서, 본 발명의 장점은 다이들 및 도전체들(130) 사이의 전기적 상호 연결을 수반한 초박형 패키지 내의 다수의 다이들을 제공하는 것이며, 이것은 패키지를 위한 연결 단자들을 제공한다. 이것은 작고 매우 얇은 패키지의 점유공간 및 부피 내에서 더 우수한 회로 기능성을 패키지들에 제공한다.
반도체 다이 패키지(100)가 두 개의 반도체 다이를 가지는 것으로 도해되었지만, 본 발명에 따른 패키지는, 패터닝된 도전층(110)의 양 표면들(111 및 112) 또는 어느 하나의 표면들에 부가될 수 있는, 하나 이상의 추가적인 반도체 다이들을 수반하는 것으로 해석될 수 있다는 것이 이해될 수 있다. 본 발명에 따른 패키지는 제2 반도체 다이(140)를 생략할 수 있고, 물질체(160)를 더 생략할 수 있다는 것이 또한 이해될 수 있다.
도 4는 본 발명에 따른 반도체 다이 패키지의 다른 실시예(200)의 단면도이다. 패키지(200)는 동일한 방식으로 배열된 패키지(100)의 동일한 요소들을 포함한다. 패키지(200)는 제2 패터닝된 도전층(110'), 제2 도전체들의 세트(130'), 제3 반도체 다이(140'), 전기 절연층(210), 및 복수의 전기 도전성 점착 부재들(215)을 더 포함한다. 요소들(110', 130', 및 140')은 패키지(100)의 요소들(110, 130, 및 140)과 유사한 방식으로 함께 커플링되고 배치된다. 반도체 다이(140')는 다이(140)와 동일할 수 있으며 또는 다를 수 있다. 패터닝된 도전층(110')은 패터닝된 도전층(110)과 동일한 도전성 트레이스들을 포함할 수 있으며, 또는 다른 많은 트레이스들을 포함할 수 있으며, 상기 트레이스들의 일부 또는 모두는 다른 형상들, 구성들, 및 상호 연결들을 가질 수 있다. 도전체들(130')은 일반적으로 도전체들(130)과 동일한 갯수와 구성을 가진다 그러나, 도전체들(130')의 갯수와 구성은 도전체들(130)의 갯수와 구성과 다를 수 있다. 요소들(110', 130', 및 140')의 조합(assembly)은, 도면에서 도해된 것처럼, 제2 패터닝된 도전층(110')이 도전체(130) 및 제2 반도체 다이(140)를 대면하고, 전기 도전성 점착 부재들(215)이 대면하는 도전체들(130 및 130') 사이에서 배치되고 도전체들(130 및 130')의 각각의 쌍들을 전기적으로 커플링하도록 배치된다. 전기 절연층(210)이 제2 반도체 다이(140)와 제2 패터닝된 도전층(110') 사이에서 그들 사이의 전기적 커플링을 방지하도록 배치될 수 있다.
반도체 다이 패키지(200)는 제2 패터닝된 도전층(110')의 하부 표면 아래 상에, 그리고 제3 반도체 다이(140')의 측 표면들에 인접하여 배치되는 제3 전기 절연 물질체(160')를 더 포함한다. 물질체(160')는 다이(140')의 하부 표면을 덮도록 배치될 수 있거나 상기 하부 표면이 노출되도록 배치될 수 있다. 후자의 구성은 제3 다이(140')가 그 하부 표면 상에 하나 이상의 전기적 단자들을 가질 때 상기 하부 표면이 상호 연결 기판에 전기적으로 커플링되도록 하며, 그리고/또는 열을 방출하기 위하여 상호 연결 기판에 열적으로 커플링되는 것을 허용하거나, 또는 다른 세트의 요소들(110-140)이 최소 간격 거리를 가지고 아래에 적층되는 것을 가능하도록 한다. 물질체(160')는 또한 바람직하게는 도전체들(130')의 하부 표면들이 노출되도록 배치된다. 이것은 상기 하부 표면들이 솔더 본드들, 및 이와 유사한 것으로 상호 연결 기판의 도전 영역들에 전기적으로 커플링되어 패키지(200)가 상기 상호 연결 기판에 장착되는 것을 가능하게 한다. 물질체(160')는 에폭시(에폭시 몰딩 컴파운드와 같은), 실리콘, 및/또는 폴리이미드를 포함할 수 있다(즉, 물질체(160')는 이러한 물질들의 하나 또는 그 이상을 포함할 수 있다). 물질체(160')는 또한 반도체 다이(140')의 측면들 주위에 배치되는 언더필 물질을 포함할 수 있으며, 이것은 모세관 작용에 의하여 상기 다이의 상부 표면을 덮도록 흡수될 수 있다.
도 5는 본 발명에 따른 반도체 다이 패키지의 다른 실시예(250)의 단면도이다. 패키지(250)는, 도전체들(130)이 더 두꺼운 두께를 가지는 도전체들(130'')로 대체되는 것을 제외하고는, 동일한 방식으로 배열되는 패키지(100)의 동일한 요소들을 포함한다. 더 두꺼운 두께는 패키지의 일례가 상기 패키지의 다른 예의 아래에 적층되는 것을 가능하게 한다. 패키지(250)는 제2 패터닝된 도전층(110'), 제2 도전체들의 세트(130'''), 제3 반도체 다이(120'), 제4 반도체 다이(140'), 전기 절연 물질체(150'), 및 복수의 전기 도전성 점착 부재들(215)을 더 포함한다. 요소들(110', 130''', 120', 140', 및 150')은 물질체(150')가 도전체들(130''')의 상부 표면들을 덮지 않는다는 것을 제외하고는, 패키지(100)의 요소들(110, 130, 120, 140, 및 150)과 유사한 방식으로 함께 커플링되고 배치된다. 반도체 다이(120')는 다이(120)와 동일할 수 있거나 다를 수 있다. 반도체 다이(140')는 다이(140)와 동일할 수 있거나 다를 수 있다. 패터닝된 도전층(110')은 패터닝된 도전층(110)과 동일한 도전성 트레이스들을 포함할 수 있으며, 또는 다른 갯수의 트레이스들을 포함할 수 있는데, 상기 트레이스들의 일부 또는 모두는 다른 형상들, 구성들, 및 상호 연결들을 가진다. 도전체들(130''')은 일반적으로 도전체들(130'')과 동일한 갯수와 구성을 가진다 그러나, 도전체들(130''')의 갯수와 구성은 도전체들(130'')의 갯수와 구성과 다를 수 있다. 요소들(110', 130''', 120, 140', 및 150')의 조합(assembly)은, 도면에서 도해된 것처럼, 제2 패터닝된 도전층(110')이 도전체(130'') 및 제2 반도체 다이(140)를 대면하고, 전기 도전성 점착 부재들(215)이 대면하는 도전체들(130'' 및 130''') 사이에서 배치되고 도전체들(130'' 및 130''')의 각각의 쌍들을 전기적으로 커플링하도록 배치된다.
반도체 다이 패키지(250)는 제2 패터닝된 도전층(110')의 하부 표면 상에, 그리고 제3 반도체 다이(140')의 측 표면들에 인접하여 배치되는 제3 전기 절연 물질체(160')를 더 포함한다. 물질체(160')는 다이(140')의 하부 표면을 덮도록 배치될 수 있거나 상기 하부 표면이 노출되도록 배치될 수 있다. 후자의 구성은 제3 다이(140')가 그 하부 표면 상에 하나 이상의 전기적 단자들을 가질 때 상기 하부 표면이 상호 연결 기판에 전기적으로 커플링되도록 하며, 그리고/또는 열을 방출하기 위하여 상호 연결 기판에 열적으로 커플링되는 것을 허용하거나, 또는 다른 세트의 요소들(110'-150')이 최소 간격 거리를 가지고 아래에 적층되는 것을 가능하도록 한다. 물질체(160')는 또한 바람직하게는 도전체들(130''')의 하부 표면들이 노출되도록 배치된다. 물질체(160')는 에폭시(에폭시 몰딩 컴파운드와 같은), 실리콘, 및/또는 폴리이미드를 포함할 수 있다(즉, 물질체(160')는 이러한 물질들의 하나 또는 그 이상을 포함할 수 있다). 물질체(160')는 또한 반도체 다이(140')의 측면들 주위에 배치되는 언더필 물질을 포함할 수 있으며, 이것은 모세관 작용에 의하여 상기 다이의 상부 표면을 덮도록 흡수될 수 있다.
도 6은 복수의 전기적 상호 연결 패드들(315)을 가지는 상호 연결 보드(310), 상호 연결 보드(310) 상부 표면 상에 배치된 패키지(10)를 포함하는 예시적인 시스템(300)의 측면도이며, 패키지(10)는 패키지(100), 패키지(200), 또는 패키지(250)의 일례, 또는 그들의 조합을 포함한다. 패키지(10)의 도전체들(130X)은 대응하는 전기 도전성 점착체들(305, bodies of electrically conductive adhesive)에 의하여 각각의 패드들(315)에 전기적으로 커플링되는데, 상기 전기 도전성 점착체들은 솔더, 전기 도전성 폴리머 등을 포함할 수 있다. 또한 시스템(300)은 점착체들(305)에 의하여 각각의 패드들(315)에 또한 전기적으로 커플링되는 전기적 패키지(304)를 포함한다. 패키지(304)는 수동 전자공학적 구성 요소를 포함할 수 있으며, 또는 패키지(10)와 동일한 구조를 가지거나 또는 다른 구조를 가지는 패키지를 포함할 수 있으며, 그리고 상호 연결 기판(310) 내에 또는 상호 연결 기판(310) 상에 배치된 하나 이상의 전기적 트레이스들(311)에 의하여 패키지(10)에 전기적으로 커플링될 수 있다.
도 7 내지 도 15는 패키지들(100 및 200)을 제조하는 예시적인 방법들을 도해한다. 도 7을 참조하면, 예시적인 방법은 금속 기판(30) 상에 패터닝된 도전층(110)을 형성하는 단계를 포함하는데, 앞에서 기술된 것처럼, 패터닝된 도전층(110)은 제1 표면(111), 제2 표면(112), 패터닝된 도전층(110)의 표면들 사이의 두께(T1), 및 복수의 트레이스들을 포함한다. 금속 기판(30)은 도전체들(130)을 제공하기 위하여 후속적으로 가공처리될 수 있다. 금속 기판(30)은 패터닝된 도전층(110)의 제2 표면(112) 상에(예를 들어, 접촉하여) 배치된 제1 표면(31), 제2 표면(32), 및 금속 기판(30)의 표면들 사이의 제2 두께(T2)를 포함하는데, 상기 T1은 상기 T2보다 더 작다. 상기 T1 및 T2에 대한 예시적인 값들과 범위들은 앞에서 제공되었다. 고부피(high-volume) 제조를 위하여, 금속 기판(30)은 패키지(100)의 수백 가지 예들에 대하여 충분한 물질을 제공하는 금속의 긴 스트립(strip)에 의하여 제공될 수 있다. 바람직하게는 정렬 홀들이, 리드프레임들의 릴(reel) 상에 제공되는 정렬 홀들과 유사하게, 상기 스트립의 긴 에지들의 각각을 따라 미리 형성되어 상기 스트립이 자동화된 고속 가공 장치를 통하여 이송되는 것을 허용한다. 도전층(110)이 금속 기판 상으로 금속을 증착 및/또는 도금하여 형성될 수 있고, 그 이후에 상기 층을 패턴 식각한다. 이 경우, 층(110) 및 금속 기판(30)은 바람직하게는 다른 금속들을 포함하고, 식각제는 금속 기판(30)보다 도전층(110)을 더 빠른 속도로 식각하는 선택적인 식각제를 포함할 수 있다. 도전층(110)은 금(Au), 니켈(Ni), 은(Ag), 다른 통상적인 도금 금속, 또는 하부 층들의 임의의 조합을 포함할 수 있다. 금속 기판(30)은 구리를 포함할 수 있다. 식각 이전에, 예를 들어, 스크린 프린팅(screen printing), 잉크 스탬핑(ink stamping)에 의하거나, 또는 포토레지스트 필름을 적용하거나 포토레지스트 층을 증착하고, 화학선의 방사(actinic radiation)에 의하여 상기 포토레지스트를 패턴 노출시키고, 상기 포토레지스트를 현상함으로써, 패터닝된 마스크층이 층(110)을 위한 상기 금속의 표면 상에 형성될 수 있다. 스크린 프린팅 및 잉크 스탬핑은 고부피 제조를 위하여 적절하게 빠르지만 상대적으로 낮은 피쳐 해상도(feature resolution)를 가지므로, 넓은 면적의 단자 패드들을 가지는 반도체 다이에 대하여 가장 양호하게 사용된다. 포토레지스트 가공은 더 복잡하지만, 더 높은 피쳐 해상도를 제공하므로 작은 면적의 단자들을 가지는 반도체 다이에 대하여 사용될 수 있다. 도금 이후에, 상기 마스크층은 적절한 용매에 의하여 제거될 수 있다.
도전층(110)이 또한 선택적인 도금 공정에 의하여 형성될 수 있다. 이러한 공정에서, 층(110)은 금속 기판(30) 상에 먼저 배치된 패터닝된 마스크층을 수반한 금속 기판(30) 상으로 도금된다. 상기 마스크층은 앞에서 설명된 공정들 중의 어느 하나에 의하여 형성될 수 있다. 층(110)을 위한 금속은 상기 패터닝된 마스크층에 의하여 노출된 표면(31)의 일부 상에 도금될 뿐이다. 통상적인 전해 도금 및/또는 무전해 도금이 사용될 수 있다. 도금 이후에, 상기 패터닝된 마스크층은 적절한 용매를 사용하여 제거될 수 있다. 도전층(110)은 또한 금속 리프트-오프(lift-off) 공정에 의하여 형성될 수 있다. 이러한 공정에서, 층(110)은 금속 기판(30) 상에 이전에 배치된 두꺼운 패터닝된 마스크층을 수반한 금속 기판(30) 상으로 증착된다. 패터닝된 마스크층은 앞에서 설명한 공정들 중의 어느 하나에 의하여 형성될 수 있다. 층(110)을 위한 금속은 기판(30)의 노출된 부분들 상에 그리고 마스크층 상에 모두 형성된다. 그 이후에 상기 마스크층은 적절한 용매에 의하여 제거되며, 상기 마스크층 상에 형성되었던 상기 금속을 상기 마스크층과 함께 제거한다. 상기 마스크층의 두께는 상기 금속이 상기 마스크층의 측벽들을 완전히 덮는 것을 방지하기 위하여 선택함으로써, 상기 용매가 상기 마스크층의 패턴 에지들과 접촉하는 것을 허용한다. 앞에서의 모든 공정들에서, 도전층(110)은 금속의 단일층, 또는 다른 금속들의 둘 이상의 서브-층(sub-layer)들을 포함할 수 있다.
도 8을 참조하면, 예시적인 방법은 반도체 다이(120)와 패터닝된 도전층(110)의 제1 표면(111)을 함께 조립(assembling)하여, 상기 다이 표면 상의 도전 영역들(124)이 상기 패터닝된 도전층의 복수의 트레이스들에 전기적으로 커플링되도록 하는 단계를 더 포함한다. 바람직한 실시예들에서, 반도체 다이(120)를 제1 표면(111) 상으로 플립-칩 본딩하는 단계를 포함한다. 솔더 볼 범핑(Solder ball bumping)이 사용될 수 있다. 예시적인 공정에서, 솔더 볼들이 반도체 다이(120)의 도전 영역들(124) 상에 배치되거나 미리 배치되며, 패터닝된 솔더 마스크가 층(110) 상에 선택적으로 스크린 프린트되고, 솔더 페이스트가 상기 솔더 범프들과 접촉하도록 예정된 층(110)의 위치들 상에 배치되며, 상기 다이는 층(110)과 대면(confronting) 위치로 플립(flip)되고, 적어도 솔더 페이스트가 리플로우 되도록 열이 적용된다. 다른 접근법으로서, 열-음파(thermo-sonic) 본딩으로 금 또는 구리 스터드들을 스터드 범핑하는 단계가 사용될 수 있다. 예시적인 공정에서, 금 또는 구리 스터드들은 반도체 다이(120)의 도전 영역들(124) 상에 배치되거나 또는 미리 배치되며, 상기 다이는 층(110)에 대하여 대면 위치로 플립되고, 열-음파 본딩이 상기 다이에 적용된다. 상기 열-음파 본딩 이전에, 솔더 페이스트 또는 이방성 도전성 필름(ACF)이 상기 스터드들과 접촉하는 층(110)의 위치들 상에 배치될 수 있다.
도 9를 참조하면, 예시적인 방법은 반도체 다이(120) 상에 그리고 패터닝된 도전층(110)의 제1 표면(111)의 일부 상에 전기 절연 물질체(150)를 증착하는 단계를 더 포함한다. 물질체(150)는 바람직하게는 액상으로 배치되고, 그 이후에, 예를 들어, 열처리(증착 전후의 가열과 같은), 자외광 처리, 및/또는 화학적 처리(예를 들어, 화학적 반응)의 적용에 의하여, 고상화된다. 물질체(150)는 에폭시(에폭시 몰딩 컴파운드와 같은), 실리콘, 및/또는 폴리이미드를 포함할 수 있다(즉, 물질체(150)는 이러한 물질들 중의 하나 이상을 포함할 수 있다). 물질체(150)는 임의의 통상적인 몰딩 가공, 스크린 프린팅 등에 의하여 배치될 수 있다. 패키지(100) 상에 다른 패키지가 적층될 수 있도록, 물질체(150)는 도전체들(130)이 위치될 기판(30) 및 층(110)의 상부 일부들을 덮지 않도록 몰딩될 수 있다.
도 10을 참조하면, 예시적인 방법은 패터닝된 도전층(110)의 제2 표면(112)의 일부를 노출하고 도전 영역들(130)을 정의하도록 제2 표면(32)에서 금속 기판(30)을 패턴 식각하는 단계를 더 포함한다. 각각의 도전 영역(130)은 금속기판(30)의 제1 표면(31)에서 제1 표면(131)을 가지고, 금속 기판(30)의 제2 표면(32)에서 제2 표면(132)을 가진다. 상기 패턴 식각하는 단계는 제2 표면(32) 상에 패터닝된 식각 마스크를 배치하는 단계, 및 제2 표면(32)을 식각제에 노출시키는 단계를 포함할 수 있다. 바람직한 실시예들에서, 패터닝된 도전층(110)은 금속 기판(30)에서의 금속과는 다른 금속을 포함하고, 상기 식각제는 패터닝된 도전층(110)보다 더 빠른 속도로 기판(30)을 식각하는 선택적 식각제를 포함한다. 상기 마스크층은, 스크린 프린팅, 잉크 스탬핑, 포토레지스트 필름의 적용, 또는 포토레지스트층의 코팅과 같은, 임의의 통상적인 공정에 의하여 제2 표면(32) 상에 형성될 수 있다.
이러한 점에서, 상기 예시적인 방법은 패터닝된 도전층(110)의 제1 표면(111) 상에 배치된 하나 이상의 반도체 다이에 대한 완전한 패키지를 제공할 수 있다. 패키지(100) 및 다른 패키지들을 제조하기 위하여 캐리어 스트립이 사용된다면, 패키지(100)는 통상적인 다이싱 및 커팅 장비들을 사용하여 캐리어 스트립으로부터 분리될 수 있다.
상기 예시적인 방법은 상기 패키지에서 하나 이상의 추가적인 반도체 다이들을 제공하기 위한 부가적인 공정들을 포함할 수 있다. 도 11을 참조하면, 상기 예시적인 방법은 제2 반도체 다이(140)와 패터닝된 도전층(110)의 제2 표면(112)을 같이 결합하여 상기 다이 표면 상의 도전 영역들(144)이 상기 패터닝된 도전층의 복수의 트레이스들에 전기적으로 커플링되도록 하는 단계를 더 포함할 수 있다. 바람직한 실시예들에서, 반도체 다이(140)를 제2 표면(112) 상으로 플립-칩 본딩하는 단계를 포함한다. 솔더 볼 범핑이 사용될 수 있다. 예시적인 공정에서, 솔더 볼들이 반도체 다이(140)의 도전 영역들(144) 상에 배치되거나 미리 배치되며, 솔더 페이스트가 상기 솔더 범프들과 접촉하도록 예정된 층(110)의 위치들 상에 배치되며, 상기 다이는 층(110)과 대면 위치로 플립되고, 적어도 솔더 페이스트가 리플로우 되도록 열이 적용된다. 다른 접근법으로서, 열-음파(thermo-sonic) 본딩으로 금 또는 구리 스터드들을 스터드 범핑하는 단계가 사용될 수 있다. 예시적인 공정에서, 금 또는 구리 스터드들은 반도체 다이(140)의 도전영역들(144) 상에 배치되거나 또는 미리 배치되며, 상기 다이는 층(110)에 대하여 대면 위치로 플립되고, 열-음파 본딩이 상기 다이에 적용된다. 상기 열-음파 본딩 이전에, 솔더 페이스트 또는 이방성 도전성 필름(ACF)이 상기 스터드들과 접촉하는 층(110)의 위치들 상에 배치될 수 있다.
이러한 점에서, 상기 예시적인 방법은 패터닝된 도전층(110)의 제1 표면(111) 및 제2 표면(112) 상에 배치된 반도체 다이들에 대한 완전한 패키지를 제공할 수 있다. 패키지(100) 및 다른 패키지들을 제조하기 위하여 캐리어 스트립이 사용된다면, 패키지(100)는 통상적인 다이싱 및 커팅 장비들을 사용하여 캐리어 스트립으로부터 분리될 수 있다. 선택적인 단계로서, 도 12에 도시된 것처럼, 전기 절연 물질체(160)가 제2 반도체 다이(140)의 에지들을 따라 그리고 패터닝된 도전층(110)의 제2 표면(112)의 일부 상에 배치될 수 있다. 물질체(160)는 바람직하게는 액상으로 배치되고, 그 이후에, 예를 들어, 열처리(증착 전후의 가열과 같은), 자외광 처리, 및/또는 화학적 처리(예를 들어, 화학적 반응)의 적용에 의하여, 고상화된다. 물질체(160)는 에폭시(에폭시 몰딩 컴파운드와 같은), 실리콘, 및/또는 폴리이미드를 포함할 수 있다(즉, 물질체(160)는 이러한 물질들 중의 하나 이상을 포함할 수 있다). 물질체(160)는 임의의 통상적인 몰딩 가공, 스크린 프린팅 등에 의하여 배치될 수 있다. 물질체(160)는 또한 통상적인 언더필 디스펜싱 장비를 사용하여 하나 이상의 다이(140)의 측면들을 따라 배치된 통상적인 언더필 물질을 포함할 수 있다.
상기 예시적인 방법은 패키지(200)를 제조하는 것으로 연장될 수 있다. 도 13에 도시된 것처럼, 상기 연장된 방법은 제2 패터닝된 도전층(110'), 도전 영역들(130'), 반도체 다이(140'), 전기 절연 물질체(160'), 및 전기 절연층(210)의 서브-조립체(400)를 제조하는 단계, 및 그 이후에 점착 도전체들(215)로 상기 서브-조립체와 패키지(100)를 결합하는 단계를 더 포함할 수 있다. 서브-조립체(400)를 제조하는 동안 도전체들(130')이 제자리를 유지하도록 서브-조립체(400)는 도전체들(130') 주위에 형성된 유지 링(230, retaining ring)을 수반하여 구성될 수 있다. 서브-조립체(400)는 조립체 요소들(110, 130, 140, 및 160)에 대하여 앞에서 설명된 공정들로 제조될 수 있고, 그 이후에 스크린 프린팅, 필름 적용, 또는 다른 증착 공정들에 의하여 전기 절연층(210)이 추가된다. 패키지(100)와 서브-조립체(400)를 결합한 결과가 도 14에 도시된다. 이 시점에서, 도 14의 블레이드들(410)에 의하여 도해된 것처럼, 다이싱, 커팅, 또는 다른 분리 공정들에 의하여 유지 링(230)이 제거될 수 있다.
상기 예시적인 방법은 또한 패키지(250)를 제조하는 것으로 연장될 수 있다. 이러한 연장된 방법에서, 도전체들(130)이 도전체들(130'' 및 130''')로 대체되고, 전기 절연 물질체(150')가 전기 절연 물질체들(150)의 적어도 하나를 대체하여, 둘 이상의 패키지들(100)이 제조된다. 도 15에서 도시된 것처럼, 상기 두 개의 패키지들이 점착 도전체들(215)에 의해 같이 결합된다. 셋 이상의 패키지들도 유사하게 함께 조립될 수 있다.
여기에서 주장되고 개시된 임의의 방법들의 공정(action)의 수행은 다른 공정의 완성에 입각하지 않으며, 상기 공정들은 서로에 대하여 임의의 시간 시퀀스에서(예를 들어, 시간 순서로), 다양한 공정들의 동시의 수행 및 삽입된 수행을 포함하여, 수행될 수 있다.(삽입된 수행은, 예를 들어, 둘 이상의 공정들의 일부가 혼합된 방식으로 수행될 때 발생한다.) 따라서, 만일 청구항 표현으로 (예를 들어, 하나의 공정이 다른 공정에 앞선다거나 후속한다고 명시적으로 언급함으로써) 다르게 특정하지 않는다면, 본원의 방법 청구항들이 공정들의 세트들을 인용하지만, 상기 방법 청구항들은 청구항에 기재된 공정들의 순서에 한정되지 않으며, 대신에 동시의 그리고 삽입된 공정의 수행을 포함하여, 상기 가능한 모든 순서들 및 앞에서 명시적으로 기술되지 않은 다른 가능한 순서들을 다룬다.
앞에서 기술된 상기 반도체 다이 패키지들은 회로 보드들 상에 장착된 패키지들을 수반한 상기 회로 보드들을 포함하는 전기적 조립체들에서 사용될 수 있다. 이들은 또한 전화기들, 컴퓨터들 등과 같은 시스템들에서 사용될 수 있다. 더 우수한 기능성 및 회로 밀도를 제공하도록 보다 많은 추가적인 반도체 다이들이 각각의 패키지와 결합될 수 있다는 것이 이해될 수 있다.
앞에서 기술된 예들의 일부는 리드들의 단자 말단부들이 몰딩 물질의 측부 에지들을 지나 연장되지 않는 MLP-타입 패키지들(몰딩된 리드리스 패키지들)과 같은 "리드리스(leadless)"-타입 패키지들에 관한 것이다. 본 발명의 실시예들은 또한 리드들이 몰딩 물질의 측부 표면들을 지나 연장하는 리디드(leaded) 패키지들을 포함할 수 있다.
단수의 임의의 표현은 특별히 반하여 언급되지 않는다면 하나 이상을 의미하도록 의도된다.
여기에서 사용되는 용어들 및 표현들은 설명의 용어들로서 사용되며 한정의 용어들로 사용되는 것이 아니며, 그리고 이러한 용어들 및 표현들의 사용에서 도시되고 설명된 특징들의 등가물들을 배제하는 의도는 없으며, 이것은 주장된 발명의 범위 내에서 다양한 변경들이 가능하다는 것으로 이해된다.
나아가, 발명의 하나 이상의 실시예들의 하나 이상의 특징들은 발명의 범위를 벗어나지 않는 한 발명의 다른 실시예들의 하나 이상의 특징들과 결합될 수 있다.
도해된 실시예들에 대하여 본 발명이 특별히 설명되더라도, 다양한 변형들, 변경들, 응용들, 및 등가의 배열들이 본원에 근거하여 이루어질 수 있으며 발명의 범위 및 첨부된 청구항들의 범위 이내에서 의도된다는 것이 이해될 수 있다.
100 : 반도체 다이 패키지
110 : 패터닝된 도전층
120 : 반도체 다이
130 : 도전체들
140 : 제2 반도체 다이
150 : 전기 절연 물질체

Claims (20)

  1. 제1 표면, 제2 표면 및 상기 제1 표면 및 상기 제2 표면 사이의 제1 두께를 가지는 패터닝된 도전층;
    상기 패터닝된 도전층의 상기 제1 표면 상에 배치되고, 상기 패터닝된 도전층의 상기 제1 표면에 전기적으로 커플링된(coupled) 반도체 다이;
    상기 패터닝된 도전층의 상기 제2 표면에 배치되고, 상기 패터닝된 도전층의 상기 제2 표면에 전기적으로 커플링된 복수의 도전체들로서, 각각의 상기 도전체는 상기 제1 두께보다 더 큰 두께를 가지는, 상기 복수의 도전체들; 및
    상기 패터닝된 도전층의 상기 제1 표면의 일부 및 상기 반도체 다이 상에 배치된 전기 절연 물질체;를 포함하는 반도체 다이 패키지.
  2. 제1항에 있어서,
    상기 패터닝된 도전층은 상기 복수의 도전체들에 금속 야금적 본딩된(metallurgically bonded) 것을 특징으로 하는 반도체 다이 패키지.
  3. 제1항에 있어서,
    상기 복수의 도전체들은 상기 패터닝된 도전층의 금속과는 다른 금속을 포함하는 것을 특징으로 하는 반도체 다이 패키지.
  4. 제1항에 있어서,
    상기 제1 두께는 2 미크론 내지 20 미크론의 범위이고, 상기 도전체들의 상기 두께들은 50 미크론 내지 500 미크론의 범위인 것을 특징으로 하는 반도체 다이 패키지.
  5. 제1항에 있어서,
    상기 전기 절연 물질체는 에폭시(epoxy), 실리콘(silicone) 및 폴리이미드(polyimide) 중에서 하나 이상을 포함하는 것을 특징으로 하는 반도체 다이 패키지.
  6. 제1항에 있어서,
    상기 제1 반도체 다이는 전기 도전성 점착 부재들에 의하여 상기 패터닝된 도전층의 대응하는 부분들에 커플링된 복수의 도전 영역들을 포함하는 것을 특징으로 하는 반도체 다이 패키지.
  7. 제1항에 있어서,
    상기 패터닝된 도전층의 상기 제2 표면 상에 배치되고 상기 패터닝된 도전층의 상기 제2 표면에 전기적으로 커플링된 제2 반도체 다이를 더 포함하는 것을 특징으로 하는 반도체 다이 패키지.
  8. 제7항에 있어서,
    상기 패터닝된 도전층의 상기 제2 표면의 적어도 일부 상에 배치되고 상기 제2 반도체 다이의 적어도 일면(one side)에 인접한 제2 전기 절연 물질체를 더 포함하는 것을 특징으로 하는 반도체 다이 패키지.
  9. 제8항에 있어서,
    상기 제2 전기 절연 물질체는 에폭시, 실리콘 및 폴리이미드 중에서 하나 이상을 포함하는 것을 특징으로 하는 반도체 다이 패키지.
  10. 제8항에 있어서,
    상기 제2 전기 절연 물질체는 상기 제2 반도체 다이의 적어도 일면에 인접하여 배치된 언더필(underfill) 물질을 포함하는 것을 특징으로 하는 반도체 다이 패키지.
  11. 제7항에 있어서,
    상기 제2 반도체 다이는 전기 도전성 점착 부재들에 의하여 상기 패터닝된 도전층의 대응하는 부분들에 커플링된 복수의 도전 영역들을 포함하는 것을 특징으로 하는 반도체 다이 패키지.
  12. 제7항에 있어서,
    상기 제1 반도체 다이는 상기 패터닝된 도전층의 제1 트레이스에 전기적으로 커플링된 적어도 하나의 도전 영역을 가지고, 상기 제2 반도체 다이는 상기 패터닝된 도전층의 상기 제1 트레이스에 전기적으로 커플링된 적어도 하나의 도전 영역을 가지는 것을 특징으로 하는 반도체 다이 패키지.
  13. 제1항에 있어서,
    상기 복수의 도전체들과 대면하는 제1 표면, 상기 제1 표면에 대향하는 제2 표면, 및 상기 제1 표면 및 상기 제2 표면 사이의 두께를 가지는 제2 패터닝된 도전층;
    상기 제2 패터닝된 도전층의 표면 상에 배치되고 상기 제2 패터닝된 도전층의 표면에 전기적으로 커플링된 반도체 다이; 및
    상기 제2 패터닝된 도전층의 상기 제2 표면에 배치되고 상기 제2 패터닝된 도전층의 상기 제2 표면에 전기적으로 커플링된 복수의 제2 도전체들로서, 각각의 상기 도전체는 상기 제2 패터닝된 도전층의 상기 두께보다 더 큰 두께를 가지는 것을 특징으로 하는 반도체 다이 패키지.
  14. 상호 연결 기판과 상기 상호 연결 기판에 부착된(attached) 제1항의 상기 반도체 다이 패키지를 포함하는 시스템.
  15. 금속 기판 상에 패터닝된 도전층을 형성하는 단계로서, 상기 패터닝된 도전층은 제1 표면, 제2 표면, 상기 제1 표면과 상기 제2 표면 사이의 제1 두께, 및 복수의 트레이스들을 가지고, 상기 금속 기판은 상기 도전층의 상기 제2 표면 상에 배치된 제1 표면, 제2 표면, 및 상기 금속 기판의 제1 표면 및 제2 표면 사이의 제2 두께를 가지고, 상기 제1 두께는 상기 제2 두께보다 더 작은, 상기 금속 기판 상에 패터닝된 도전층을 형성하는 단계;
    반도체 다이의 표면 상의 복수의 도전 영역들이 상기 패터닝된 도전층의 복수의 상기 트레이스들에 전기적으로 커플링되도록, 상기 패터닝된 도전층의 상기 제1 표면과 상기 반도체 다이를 함께 조립(assembling)하는 단계;
    상기 패터닝된 도전층의 상기 제1 표면의 일부 및 상기 반도체 다이 상에 전기 절연 물질체를 배치하는 단계; 및
    도전 영역들을 정의하기 위하여 상기 금속 기판의 상기 제2 표면에서 상기 금속 기판을 패턴 식각하고, 상기 패터닝된 도전층의 상기 제2 표면의 일부를 노출시키는 단계;를 포함하는 반도체 다이 패키지 제조 방법.
  16. 제15항에서,
    제2 반도체 다이의 표면 상의 복수의 도전 영역들이 상기 패터닝된 도전층의 복수의 상기 트레이스들에 전기적으로 커플링되도록, 상기 제2 반도체 다이와 상기 패터닝된 도전층의 상기 노출된 제2 표면을 함께 조립하는 단계를 더 포함하는 것을 특징으로 하는 반도체 다이 패키지 제조 방법.
  17. 제16항에 있어서,
    상기 패터닝된 도전층의 상기 제2 표면의 일부 상에 그리고 상기 제2 반도체 다이의 하나 이상의 에지들을 따라 다른 전기 절연 물질체를 배치하는 단계를 더 포함하는 것을 특징으로 하는 반도체 다이 패키지 제조 방법.
  18. 제15항에 있어서,
    상기 패터닝된 도전층을 형성하는 단계는 상기 금속 기판의 상기 제1 표면 상에 도전층을 형성하는 단계 및 형성된 상기 도전층을 패턴 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 다이 패키지 제조 방법.
  19. 제15항에 있어서,
    상기 패터닝된 도전층을 형성하는 단계는, 상기 금속 기판의 상기 제1 표면 상에 패터닝된 마스크층을 형성하는 단계, 및 상기 패터닝된 마스크층에 의해 노출된 상기 금속 기판의 상기 제1 표면의 일부들 상으로 금속을 도금하는 단계를 포함하는 것을 특징으로 하는 반도체 다이 패키지 제조 방법.
  20. 제15항에 있어서,
    상기 반도체 다이와 상기 패터닝된 도전층의 상기 제1 표면을 결합하는 단계는, 상기 반도체 다이를 상기 패터닝된 도전층의 상기 제1 표면 상으로 플립-칩(flip-chip) 본딩하는 단계를 포함하는 것을 특징으로 하는 반도체 다이 패키지 제조 방법.
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