KR20200001083A - 반도체 패키지 제조 방법 - Google Patents

반도체 패키지 제조 방법 Download PDF

Info

Publication number
KR20200001083A
KR20200001083A KR1020180073589A KR20180073589A KR20200001083A KR 20200001083 A KR20200001083 A KR 20200001083A KR 1020180073589 A KR1020180073589 A KR 1020180073589A KR 20180073589 A KR20180073589 A KR 20180073589A KR 20200001083 A KR20200001083 A KR 20200001083A
Authority
KR
South Korea
Prior art keywords
shielding wall
package substrate
shielding
package
unit
Prior art date
Application number
KR1020180073589A
Other languages
English (en)
Other versions
KR102592329B1 (ko
Inventor
박영우
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020180073589A priority Critical patent/KR102592329B1/ko
Priority to US16/224,556 priority patent/US10943872B2/en
Priority to CN201910256661.3A priority patent/CN110648998B/zh
Publication of KR20200001083A publication Critical patent/KR20200001083A/ko
Priority to US17/117,547 priority patent/US11923319B2/en
Application granted granted Critical
Publication of KR102592329B1 publication Critical patent/KR102592329B1/ko
Priority to US18/429,039 priority patent/US20240213177A1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4817—Conductive parts for containers, e.g. caps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4853—Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H01L23/053—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having an insulating or insulated base as a mounting for the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/10—Containers; Seals characterised by the material or arrangement of seals between parts, e.g. between cap and base of the container or between leads and walls of the container
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48153—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate
    • H01L2224/48155—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48157—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06506—Wire or wire-like electrical connections between devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06527—Special adaptation of electrical connections, e.g. rewiring, engineering changes, pressure contacts, layout
    • H01L2225/06537—Electromagnetic shielding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06562—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking at least one device in the stack being rotated or offset
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06582—Housing for the assembly, e.g. chip scale package [CSP]
    • H01L2225/06586—Housing with external bump or bump-like connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1023—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the support being an insulating substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Toxicology (AREA)
  • Electromagnetism (AREA)
  • Health & Medical Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Geometry (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Shielding Devices Or Components To Electric Or Magnetic Fields (AREA)

Abstract

반도체 패키지 제조 방법이 제공된다. 반도체 패키지 제조 방법은 패키지 기판 상에 적어도 하나의 반도체 칩을 실장하는 단계, 상기 적어도 하나의 반도체 칩을 둘러싸는 차폐벽을 상기 패키지 기판 상에 형성하는 단계, 상기 차폐벽과 상기 패키지 기판에 의해 둘러싸인 공간 내에 몰딩 유닛을 형성하는 단계, 및 상기 몰딩 유닛을 덮고 상기 차폐벽과 접하는 차폐 커버를 형성하는 단계를 포함할 수 있다. 상기 반도체 패키지 제조 방법은 용이하고 저렴하며 신속하다.

Description

반도체 패키지 제조 방법{Fabrication method of semiconductor package}
본 발명의 기술적 사상은 반도체 패키지 제조 방법에 관한 것이다. 보다 구체적으로는 전자기 차폐 구조를 가지는 반도체 패키지의 제조 방법에 관한 것이다.
반도체 패키지에 포함되는 반도체 칩은 전자기간섭(electromagnetic interference, EMI) 현상으로 인해 의도되지 않은 이상 동작을 일으킬 수 있다. 전자 기기의 소형화에 따라 반도체 패키지들 사이 간격이 감소함으로 인해 반도체 패키지의 전자기간섭 차폐의 중요성이 증가하고 있다. 반도체 패키지의 전자기간섭 차폐 구조는 전기 도금 또는 물리적 기상 증착(physical vapor deposition, PVD)에 의해 형성될 수 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 전자기 차폐 구조를 포함하는 저렴하고 용이하고 신속한 반도체 패키지의 제조 방법을 제공하는 것이다.
상술한 과제를 해결하기 위하여 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지 제조 방법은 패키지 기판 상에 적어도 하나의 반도체 칩을 실장하는 단계, 상기 적어도 하나의 반도체 칩을 둘러싸는 차폐벽을 상기 패키지 기판 상에 형성하는 단계, 상기 차폐벽과 상기 패키지 기판에 의해 둘러싸인 공간 내에 몰딩 유닛을 형성하는 단계, 및 상기 몰딩 유닛을 덮고 상기 차폐벽과 접하는 차폐 커버를 형성하는 단계를 포함할 수 있다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지 제조 방법은 베이스층, 상기 베이스층을 덮는 솔더 레지스트층, 및 상기 베이스층과 접하며 상기 솔더 레지스트 층을 관통하는 돌출 유닛을 포함하는 패키지 기판을 제공하는 단계, 상기 패키지 기판 상에 적어도 하나의 반도체 칩을 실장하는 단계, 상기 적어도 하나의 반도체 칩을 둘러싸는 차폐벽을 상기 패키지 기판의 상기 돌출 유닛 상에 부착하는 단계, 상기 차폐벽과 상기 패키지 기판에 의해 둘러싸인 공간 내에 몰딩 유닛을 형성하는 단계, 및 상기 몰딩 유닛을 덮고 상기 차폐벽과 접하는 차폐 커버를 형성하는 단계를 포함할 수 있다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지 제조 방법은 반도체 칩 스택들의 어레이를 페키지 기판 상에 실장하는 단계, 각각의 상기 반도체 칩 스택을 둘러싸는 차폐벽을 패키지 기판 상에 형성하는 단계, 상기 차폐벽으로 둘러싸인 공간 내에 몰딩재를 채우고 상기 몰딩재를 경화시킴으로써 각각의 상기 반도체 칩 스택들을 감싸는 각각의 몰딩 유닛을 형성하는 단계, 각각의 상기 반도체 칩 스택들을 분리하기 위해 상기 차폐벽 및 상기 패키지 기판을 절단하는 단계, 및 각각의 상기 몰딩 유닛을 덮는 각각의 차폐 커버를 형성하는 단계를 포함할 수 있다.
본 발명의 기술적 사상에 의한 반도체 패키지 제조 방법은 저렴하고 용이하고 신속하게 차폐벽과 차폐 커버를 포함하는 차폐 구조를 형성할 수 있다.
도 1은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 2는 도 1의 A 영역의 확대도이다.
도 3a는 패키지 기판의 돌출 유닛의 평면도이다.
도 3b는 패키지 기판의 돌출 유닛의 평면도이다.
도 3c는 패키지 기판의 돌출 유닛의 평면도이다.
도 4는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 5는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 6은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 7은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 8a 내지 도 8d는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지를 제조하는 방법을 나타낸 단면도들이다.
도 9는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지를 제조하는 방법을 나타낸 단면도이다.
도 10은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지를 제조하는 방법을 나타낸 단면도이다.
도 1은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이다. 도 2는 도 1의 A 영역의 확대도이다.
도 1 및 도 2를 함께 참조하면, 반도체 패키지(100)는 패키지 기판(110), 외부 연결 유닛(170), 적어도 하나의 반도체 칩(120), 몰딩 유닛(130), 차폐벽(140), 및 차폐 커버(150)를 포함할 수 있다.
패키지 기판(110)은 예를 들어, 인쇄 회로 기판(printed circuit board, PCB)일 수 있다. 패키지 기판(110)은 베이스층(111), 솔더 레지스트층(112), 상부 패드(113), 하부 패드(114), 및 돌출 유닛(115)을 포함할 수 있다. 베이스층(111)은 에폭시 수지, 폴리에스테르 수지, 폴리이미드 수지, 또는 이들의 조합으로 구성될 수 있다. 베이스층(111)은 예컨대 유리 섬유 에폭시 복합재료로 구성될 수 있다. 솔더 레지스트층(112)은 베이스층(111)의 상면 및 하면을 덮을 수 있다. 상부 패드(113)는 베이스층(111)의 상면 상에 위치하고 상기 솔더 레지스트층(112)에 의해 덮이지 않을 수 있다. 하부 패드(114)는 베이스층(111)의 하면 상에 위치하고 상기 솔더 레지스트층(112)에 의해 덮이지 않을 수 있다. 상부 패드(113)와 하부 패드(114)는 구리(Cu)와 같은 전도성 물질로 구성될 수 있다. 상부 패드(113)와 하부 패드(114)는 베이스층(111) 내의 배선(미도시)을 통해 서로 연결될 수 있다. 돌출 유닛(115)은 베이스층(111)으로부터 차폐벽(140)의 하면까지 연장될 수 있다. 즉, 돌출 유닛(115)의 일단은 베이스층(111)과 접하고, 돌출 유닛(115)의 타단은 차폐벽(140)의 하면과 접할 수 있다. 돌출 유닛(115)은 구리(Cu)와 같은 전도성 물질로 구성될 수 있다. 돌출 유닛(115)은 패키지 기판(110)의 가장자리에 인접하게 위치할 수 있다. 돌출 유닛(115)은 패키지 기판(110)에 평행한 방향으로 폭(W)을 가질 수 있다. 또한 돌출 유닛(115)은 솔더 레지스트층(112)으로부터 높이(h)만큼 돌출될 수 있다.
외부 연결 유닛(170)은 패키지 기판(110)의 하부 패드(114) 상에 배치될 수 있다. 외부 연결 유닛(170)은 예컨대, 금(Au), 구리(Cu), 니켈(Ni), 주석(Sn), 납(Pb), 또는 이들의 조합으로 구성될 수 있다. 외부 연결 유닛(170)은 예컨대, 솔더 볼로부터 형성될 수 있다.
반도체 칩(120)은 로직 칩 또는 메모리 칩일 수 있다. 상기 로직 칩은 예를 들어, 메모리 컨트롤러 칩, 중앙 처리 장치(central processing unit, CPU) 칩, 그래픽 처리 장치(graphic processing unit, GPU) 칩, 또는 어플리케이션 프로세서(application processor, AP) 칩일 수 있다. 상기 메모리 칩은 예를 들어 디램(dynamic random access memory, DRAM) 칩, 에스 램(static random access memory, SRAM) 칩, 플래시(flash) 메모리 칩, 이이피롬(electrically erasable and programmable read-only memory, EEPROM) 칩, 피램(phase-change random access memory, PRAM) 칩, 엠램(magnetic random access memory, MRAM) 칩, 또는 알램(resistive random access memory, RRAM) 칩일 수 있다. 반도체 칩(120)은 칩 접착층(123)에 의해 패키지 기판(110) 상에 부착될 수 있다. 반도체 칩(120)은 와이어(121)에 의해 패키지 기판(110)에 연결될 수 있다. 일부 다른 실시예에서, 반도체 칩(120)은 범프에 의해 패키지 기판(110)에 연결될 수 있다. 일부 실시예에서, 반도체 칩(120)은 차폐벽(140) 및 차폐 커버(150)로부터 이격될 수 있다.
일부 실시예에서, 적어도 하나의 반도체 칩(120)은 제1 반도체 칩(120a) 및 복수의 제2 반도체 칩(120b)을 포함할 수 있다. 제1 반도체 칩(120a)과 제2 반도체 칩(120b)은 상이한 종류일 수 있다. 예를 들어, 제1 반도체 칩(120a)은 로직 칩이고, 제2 반도체 칩(120b)은 메모리 칩일 수 있다. 그러나, 반도체 패키지(100)가 포함하는 반도체 칩의 수 및 종류는 이에 제한되지 않는다.
몰딩 유닛(130)은 패키지 기판(110)의 상면을 덮고 적어도 하나의 반도체 칩(120)을 둘러쌀 수 있다. 몰딩 유닛(130)은 열경화성 수지, 열가소성 수지, UV 경화성 수지, 또는 이들의 조합을 포함할 수 있다. 몰딩 유닛(130)은 예를 들어, 에폭시 수지, 실리콘(silicone) 수지, 또는 이들의 조합을 포함할 수 있다. 몰딩 유닛(130)는 예를 들어, 에폭시 몰드 컴파운드(epoxy mold compound, EMC)를 포함할 수 있다.
차폐벽(140)은 몰딩 유닛(130)의 측벽을 둘러쌀 수 있다. 차폐벽(140)의 일단은 패키지 기판(110)의 돌출 유닛(115)에 접할 수 있고, 차폐벽(140)의 타단은 차폐 커버(150)와 접할 수 있다. 차폐벽(140)은 구리(Cu), 니켈(Ni), 은(Ag), 금(Au), 철(Fe), 또는 이들의 조합과 같은 전도성 물질을 포함할 수 있다. 차폐벽(140)은 패키지 기판(110)에 평행한 방향으로 제1 두께(t1)를 가질 수 있다. 제1 두께(t1)는 예를 들어 약 10μm 내지 500μm일 수 있다. 차폐벽(140)은 패키지 기판(110)의 돌출 유닛(115)을 통해 접지될 수 있다. 차폐벽(140)의 제1 두께(t1)는 돌출 유닛(115)의 패키지 기판(110)에 평행한 방향으로의 폭(W)보다 클 수 있다. 또한, 차폐벽(140)의 제1 두께(t1)는 솔더 레지스트층(112)의 상면으로부터 돌출 유닛(115)의 상면까지 패키지 기판(110)에 수직한 방향으로의 높이(h)보다 클 수 있다.
일부 실시예에서, 차폐벽(140)은 차폐벽 접착층(160)에 의해 패키지 기판(110)에 부착될 수 있다. 차폐벽 접착층(160)은 패키지 기판(110)의 솔더 레지스트층(112)의 상면과 차폐벽(140)의 하면 사이에 위치할 수 있다. 패키지 기판(110)의 돌출 유닛(115)은 차폐벽 접착층(160)을 관통할 수 있다. 차폐벽 접착층(160)은 예를 들어 에폭시 수지를 포함할 수 있다.
차폐 커버(150)는 몰딩 유닛(130)의 상면을 덮고 차폐벽(140)과 접할 수 있다. 차폐 커버(150)는 구리(Cu), 니켈(Ni), 은(Ag), 금(Au), 철(Fe), 또는 이들의 조합과 같은 전도성 물질을 포함할 수 있다. 일부 실시예에서, 차폐 커버(150)는 전자기 흡수 테이프일 수 있다. 일부 실시예에서, 차폐 커버(150)는 차폐벽(140)과 상이한 물질로 구성될 수 있다. 예를 들어, 차폐벽(140)은 구리(Cu)로 구성되고, 차폐 커버(150)는 전자기 흡수 테이프일 수 있다. 차폐 커버(150)는 패키지 기판(110)에 수직한 방향으로 제2 두께(t2)를 가질 수 있다. 일부 실시예에서, 차폐벽(140)의 제1 두께(t1)는 차폐 커버(150)의 제2 두께(t2)와 상이할 수 있다. 구체적으로, 차폐벽(140)의 제1 두께(t1)는 차폐 커버(150)의 제2 두께(t2)보다 클 수 있다. 차폐 커버(150)는 차폐벽(140) 및 패키지 기판(110)의 돌출 유닛(115)을 통해 접지될 수 있다.
도 3a는 패키지 기판의 돌출 유닛의 평면도이다.
도 3a를 참조하면, 패키지 기판(110)의 돌출 유닛(115)은 폐곡선을 따라 연장될 수 있다. 또한, 패키지 기판(110)의 돌출 유닛(115)은 패키지 기판(110)의 모서리에 인접하여 연장될 수 있다. 일부 실시예에서, 패키지 기판(110)은 대략 직사각형이고 돌출 유닛(115)은 대략 직사각형의 둘레의 형상인 폐곡선을 따라 연장될 수 있다. 그러나, 폐곡선의 형상이 이에 한정되는 것은 아니다.
도 3b는 패키지 기판의 돌출 유닛의 평면도이다.
도 3b를 참조하면, 패키지 기판(110)의 돌출 유닛(115b)은 서로 이격된 복수의 부분들로 구성될 수 있다. 돌출 유닛(115b)의 복수의 부분들 사이의 간격(d) 및 돌출 유닛(115b)의 솔더 레지스트층(112)의 상면으로부터 돌출된 높이(h)(도 2 참조)는 전자기 차폐가 가능할 정도로 작을 수 있다. 돌출 유닛(115b)의 복수의 부분들은 폐곡선을 따라 배치될 수 있다. 예를 들어, 패키지 기판(110)은 대략 직사각형이고 돌출 유닛(115)의 복수의 부분들은 대략 직사각형의 둘레의 형상인 폐곡선을 따라 배치될 수 있다. 그러나, 폐곡선의 형상이 이에 한정되는 것은 아니다.
도 3c는 패키지 기판의 돌출 유닛의 평면도이다.
도 3c를 참조하면, 패키지 기판(110)의 돌출 유닛(115c)은 상기 패키지 기판(110)의 복수의 모서리에 각각 인접한 복수의 부분들로 구성될 수 있다. 일부 실시예에서, 패키지 기판(110)은 4개의 모서리를 가지는 대략 직사각형 형상이고, 돌출 유닛(115c)은 4개의 모서리에 각각 인접하는 4개의 부분들을 가질 수 있다.
도 4는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이다. 이하에서는 도 2에 도시된 반도체 패키지(100)와 도 4에 도시된 반도체 패키지(100a)의 차이점이 설명된다.
도 4를 참조하면, 차폐벽(140a)은 차폐벽(140a)을 관통하는 적어도 하나의 개구(140OP)를 가질 수 있다. 개구(140OP)는 홀 또는 슬릿일 수 있다. 개구(140OP)의 임의의 방향으로의 치수는 전자기 차폐가 가능할 정도로 작을 수 있다. 개구(140OP)는 차폐벽(140a)을 관통하는 임의의 형상을 가질 수 있다. 개구(140OP)는 몰딩 유닛(130) 형성시 차폐벽(140a)으로 둘러싸인 공간을 채우고 남는 여분의 몰딩재가 차폐벽(140a)을 통과할 수 있도록 할 수 있다.
도 5는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 5를 참조하면, 반도체 패키지(200)는 제1 서브 패키지(SP1), 제2 서브 패키지(SP2), 및 복수의 패키지간 연결 유닛(270)을 포함할 수 있다. 즉, 반도체 패키지(200)는 패키지 온 패키지(package on package, POP) 타입일 수 있다.
제1 서브 패키지(SP1)는 제1 패키지 기판(210), 제1 반도체 칩(220), 제1 몰딩 유닛(230), 제1 차폐벽(240), 및 제1 차폐 커버(250)를 포함할 수 있다.
제1 패키지 기판(210)은 예를 들어 PCB일 수 있다. 제1 패키지 기판(210)은 베이스층(211), 솔더 레지스트층(212), 상부 패드(213), 하부 패드(214), 및 돌출 유닛(215)을 포함할 수 있다. 솔더 레지스트층(212)은 베이스층(211)의 상면 및 하면을 덮을 수 있다. 상부 패드(213)는 베이스층(211)의 상면 상에 위치하고 상기 솔더 레지스트층(212)에 의해 덮이지 않을 수 있다. 하부 패드(214)는 베이스층(211)의 하면 상에 위치하고 상기 솔더 레지스트층(212)에 의해 덮이지 않을 수 있다. 상부 패드(213)와 하부 패드(214)는 베이스층(211) 내의 배선(미도시)을 통해 서로 연결될 수 있다. 돌출 유닛(215)은 베이스층(211)으로부터 제1 차폐벽(240)의 하면까지 연장될 수 있다. 즉, 돌출 유닛(215)의 일단은 베이스층(211)과 접하고, 돌출 유닛(215)의 타단은 제1 차폐벽(240)의 하면과 접할 수 있다. 돌출 유닛(215)은 제1 패키지 기판(210)의 가장자리에 인접하게 위치할 수 있다.
제1 반도체 칩(220)은 로직 칩 또는 메모리 칩일 수 있다. 제1 반도체 칩(220)은 칩 접착층(223)에 의해 제1 패키지 기판(210) 상에 부착될 수 있다. 제1 반도체 칩(220)은 와이어(221)에 의해 제1 패키지 기판(210)에 연결될 수 있다. 일부 다른 실시예에서, 제1 반도체 칩(220)은 범프에 의해 제1 패키지 기판(210)에 연결될 수 있다. 일부 실시예에서, 제1 반도체 칩(220)은 제1 차폐벽(240) 및 제1 차폐 커버(250)로부터 이격될 수 있다.
제1 몰딩 유닛(230)은 제1 패키지 기판(210)의 상면을 덮고 제1 반도체 칩(220)을 둘러쌀 수 있다.
제1 차폐벽(240)은 제1 몰딩 유닛(230)의 측벽을 둘러쌀 수 있다. 제1 차폐벽(240)의 일단은 제1 패키지 기판(210)의 돌출 유닛(215)에 접할 수 있고, 제1 차폐벽(240)의 타단은 제1 차폐 커버(250)와 접할 수 있다.
일부 실시예에서, 제1 차폐벽(240)은 제1 차폐벽 접착층(260)에 의해 제1 패키지 기판(210)에 부착될 수 있다. 제1 차폐벽 접착층(260)은 제1 패키지 기판(210)의 솔더 레지스트층(212)과 제1 차폐벽(240)의 하면 사이에 위치할 수 있다. 제1 패키지 기판(210)의 돌출 유닛(215)은 제1 차폐벽 접착층(260)을 관통할 수 있다.
제1 차폐 커버(250)는 제1 몰딩 유닛(230)의 상면을 덮고 제1 차폐벽(240)과 접할 수 있다.
제2 서브 패키지(SP2)는 제2 패키지 기판(310), 제2 반도체 칩(320), 제2 몰딩 유닛(330), 및 외부 연결 유닛(370)을 포함할 수 있다.
제2 패키지 기판(310)은 예를 들어 PCB일 수 있다. 제2 패키지 기판(310)은 베이스층(311), 솔더 레지스트층(312), 상부 패드(313), 및 하부 패드(314)를 포함할 수 있다. 솔더 레지스트층(312)은 베이스층(311)의 상면 및 하면을 덮을 수 있다. 상부 패드(313)는 베이스층(311)의 상면 상에 위치하고 상기 솔더 레지스트층(312)에 의해 덮이지 않을 수 있다. 하부 패드(314)는 베이스층(311)의 하면 상에 위치하고 상기 솔더 레지스트층(312)에 의해 덮이지 않을 수 있다. 상부 패드(313)와 하부 패드(314)는 베이스층(211) 내의 배선(미도시)을 통해 서로 연결될 수 있다.
제2 반도체 칩(320)은 로직 칩 또는 메모리 칩일 수 있다. 제2 반도체 칩(320)은 칩 접착층(323)에 의해 제2 패키지 기판(310) 상에 부착될 수 있다. 제2 반도체 칩(320)은 와이어(321)에 의해 제2 패키지 기판(310)에 연결될 수 있다. 일부 다른 실시예에서, 제2 반도체 칩(320)은 범프에 의해 제2 패키지 기판(310)에 연결될 수 있다.
제2 몰딩 유닛(330)은 제2 패키지 기판(310)의 상면의 적어도 일부를 덮고 제2 반도체 칩(320)을 둘러쌀 수 있다.
외부 연결 유닛(370)은 제2 패키지 기판(310)의 하면 상에 배치될 수 있다.
패키지간 연결 유닛(270)은 제1 서브 패키지(SP1)와 제2 서브 패키지(SP2) 사이에 배치될 수 있다. 구체적으로, 패키지간 연결 유닛(270)은 제1 서브 패키지(SP1)의 제1 패키지 기판(210)과 제2 서브 패키지(SP2)의 제2 패키지 기판(310) 사이에 배치될 수 있다. 패키지간 연결 유닛(270)은 제1 서브 패키지(SP1)와 제2 서브 패키지(SP2) 사이를 연결할 수 있다. 패키지간 연결 유닛(270)은 예컨대, 금(Au), 구리(Cu), 니켈(Ni), 주석(Sn), 납(Pb), 또는 이들의 조합으로 구성될 수 있다. 패키지간 연결 유닛(270)은 예컨대, 솔더 볼로부터 형성될 수 있다.
도 6은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이다. 이하에서는 도 5에 도시된 반도체 패키지(200)와 도 6에 도시된 반도체 패키지(200a)의 차이점이 설명된다.
도 6을 참조하면, 제2 서브 패키지(SP2)는 제2 차폐벽(340) 및 제2 차폐 커버(350)를 더 포함할 수 있다.
제2 차폐벽(340)은 제2 몰딩 유닛(330)의 측벽을 둘러쌀 수 있다. 복수의 패키지간 연결 유닛(270)은 제2 차폐벽(340) 주위에 배치될 수 있다. 제2 차폐벽(340)의 일단은 제2 패키지 기판(310)의 돌출 유닛(315)에 접할 수 있고, 제2 차폐벽(340)의 타단은 제2 차폐 커버(350)와 접할 수 있다.
일부 실시예에서, 제2 차폐벽(340)은 제2 차폐벽 접착층(360)에 의해 제2 패키지 기판(310)에 부착될 수 있다. 제2 차폐벽 접착층(360)은 제2 패키지 기판(310)의 솔더 레지스트층(312)과 제2 차폐벽(340)의 하면 사이에 위치할 수 있다. 제2 패키지 기판(310)의 돌출 유닛(315)은 제2 차폐벽 접착층(360)을 관통할 수 있다.
제2 차폐 커버(350)는 제2 몰딩 유닛(330)의 상면을 덮고 제2 차폐벽(340)과 접할 수 있다.
도 7은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이다. 이하에서는 도 5에 도시된 반도체 패키지(200)와 도 7에 도시된 반도체 패키지(200b)의 차이점이 설명된다.
도 7을 참조하면, 제1 차폐벽(240a)은 제1 차폐벽(240a)을 관통하는 적어도 하나의 개구(240OP)를 가질 수 있다. 개구(240OP)는 홀 또는 슬릿일 수 있다. 개구(240OP)의 임의의 방향으로의 치수는 전자기 차폐가 가능할 정도로 작을 수 있다. 개구(240OP)는 제1 몰딩 유닛(230) 형성시 제1 차폐벽(240)으로 둘러싸인 공간을 채우고 남는 여분의 몰딩재가 제1 차폐벽(240)을 통과할 수 있도록 할 수 있다.
도 8a 내지 도 8d는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지를 제조하는 방법을 나타낸 단면도들이다.
도 8a를 참조하면, 패키지 기판(110)을 제공한다. 패키지 기판(110)은 베이스층(111), 베이스층(111)의 상면 및 하면을 덮는 솔더 레지스트층(112), 베이스층(111)의 상면 상의 상부 패드(113), 베이스층(111)의 하면 상의 하부 패드(114), 및 솔더 레지스트층(112)을 관통하여 패키지 기판(110)의 상면으로부터 돌출된 돌출 유닛(115)을 포함한다.
패키지 기판(110)의 하면 상에는 외부 연결 유닛(170)을 형성한다. 예를 들어, 솔더 볼을 패키지 기판(110)의 하면 상에 부착함으로써 외부 연결 유닛(170)을 형성할 수 있다.
또한, 예를 들어 제1 반도체 칩(120a) 및 복수의 제2 반도체 칩(120b)을 포함하는 적어도 하나의 반도체 칩(120)을 칩 접착층(123)을 사용하여 패키지 기판(110)의 상면 상에 부착한다. 일부 실시예에서, 적어도 하나의 반도체 칩(120)을 포함하는 반도체 칩 스택들이 패키지 기판(110) 상에 어레이로 배열될 수 있다.
도 8b를 참조하면, 차폐벽(140)을 패키지 기판(110) 상에 형성한다. 예를 들어, 차폐벽(140)은 차폐벽 접착층(160)을 사용하여 패키지 기판(110) 상에 부착될 수 있다. 예를 들어, 패키지 기판(110) 상에 차폐벽 접착층(160)을 형성하고, 차폐벽(140)을 차폐벽 접착층(160) 상에 놓고, 차폐벽(140)에 힘을 가하여 차폐벽(140)을 패키지 기판(110)에 접촉시킬 수 있다.
일부 실시예에서, 차폐벽(140)은 패키지 기판(110)의 돌출 유닛(115)에 접할 수 있다. 이 경우, 차폐벽 접착층(160)은 돌출 유닛(115)을 덮도록 형성될 수 있다. 차폐벽(140)을 차폐벽 접착층(160) 상에 놓은 후, 차폐벽(140)에 힘을 가함으로써 패키지 기판(110)의 돌출 유닛(115)이 차폐벽 접착층(160)을 관통하여 차폐벽(140)과 접하게 된다.
도 8c를 참조하면, 차폐벽(140) 및 패키지 기판(110)에 의해 둘러싸인 공간 내에 몰딩 유닛(130)을 형성한다. 차폐벽(140) 및 패키지 기판(110)에 의해 둘러싸인 공간 내에 몰딩재를 채운 후, 몰딩재를 경화시킴으로써 몰딩 유닛(130)을 형성할 수 있다.
도 8d를 참조하면, 각각의 반도체 칩 스택들을 분리하기 위해 차폐벽(140) 및 패키지 기판(110)을 절단할 수 있다.
도 1을 참조하면, 몰딩 유닛(130) 상에 차폐 커버(150)를 형성할 수 있다. 차폐 커버(150)는 예를 들어 몰딩 유닛(130) 상에 전자기 흡수 테이프를 부착함으로써 형성될 수 있다. 또는, 차폐 커버(150)는 스프레이 방법을 사용하여 형성될 수 있다.
도 8a 내지 도 8d에 도시된 제조 방법에 따라 도 1에 도시된 반도체 패키지(100)가 제조될 수 있다. 이와 같은 제조 방법에 따르면, 차폐벽(140) 및 차폐 커버(150)는 간단하고 신속하고 저렴하게 형성될 수 있다.
도 9는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지를 제조하는 방법을 나타낸 단면도이다.
도 9에는 도 4에 도시된 반도체 패키지(100a)의 제조 방법과의 차이점이 도시된다. 도 9를 참조하면, 차폐벽(140a)은 적어도 하나의 개구(140OP)를 가진다. 몰딩 유닛(130) 형성시 차폐벽(140a)으로 둘러싸인 공간을 채우고 남은 여분의 몰딩재가 차폐벽(140a)의 개구(140OP)를 통해 이동할 수 있다. 따라서 몰딩 유닛(130)의 형성이 용이할 수 있다.
도 10은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지를 제조하는 방법을 나타낸 단면도이다.
도 10을 참조하면, 제1 서브 패키지(SP1)를 준비한다. 제1 서브 패키지(SP1)는 도 8a 내지 도 8e에 도시된 것과 유사한 방식으로 준비될 수 있다.
먼저, 제1 패키지 기판(210)을 제공한다. 제1 패키지 기판(210)은 베이스층(211), 베이스층(211)의 상면 및 하면을 덮는 솔더 레지스트층(212), 베이스층(211)의 상면 상의 상부 패드(213), 베이스층(211)의 하면 상의 하부 패드(214), 및 솔더 레지스트층(212)을 관통하여 돌출된 돌출 유닛(215)을 포함한다.
제1 패키지 기판(210)의 하면 상에는 패키지간 연결 유닛(270)을 형성한다. 예를 들어, 솔더 볼을 제1 패키지 기판(210)의 하면 상에 부착함으로써 패키지간 연결 유닛(270)을 형성할 수 있다. 또한, 제1 반도체 칩(220)을 칩 접착층(223)을 사용하여 제1 패키지 기판(210)의 상면 상에 부착한다.
다음으로, 제1 차폐벽(240)을 제1 패키지 기판(210) 상에 부착한다. 제1 차폐벽(240)은 제1 차폐벽 접착층(260)을 사용하여 제1 패키지 기판(210) 상에 부착될 수 있다.
다음으로, 제1 차폐벽(240)에 의해 둘러싸인 공간 내에 제1 몰딩 유닛(230)을 형성한다.
다음으로, 제1 차폐벽(240) 및 제1 패키지 기판(210)을 절단할 수 있다.
다음으로, 제1 몰딩 유닛(230) 상에 제1 차폐 커버(250)를 형성할 수 있다. 제1 차폐 커버(250)는 예를 들어 제1 몰딩 유닛(230) 상에 전자기 흡수 테이프를 부착함으로써 형성될 수 있다. 또는, 제1 차폐 커버(250)는 스프레이 방법을 사용하여 형성될 수 있다.
한편, 제2 서브 패키지(SP2)를 준비한다. 먼저, 제2 패키지 기판(310)을 제공한다. 제2 패키지 기판(310)은 베이스층(311), 베이스층(311)의 상면 및 하면을 덮는 솔더 레지스트층(312), 베이스층(311)의 상면 상의 상부 패드(313), 베이스층(311)의 하면 상의 하부 패드(314), 및 솔더 레지스트층(312)을 관통하여 돌출된 돌출 유닛(315)을 포함한다.
제2 패키지 기판(310)의 하면 상에는 외부 연결 유닛(370)을 형성한다. 예를 들어, 솔더 볼을 제2 패키지 기판(310)의 하면 상에 부착함으로써 외부 연결 유닛(370)을 형성할 수 있다. 또한, 제2 반도체 칩(320)을 칩 접착층(323)을 사용하여 제2 패키지 기판(310)의 상면 상에 부착한다. 다음으로, 제2 반도체 칩(320)을 둘러싸는 제2 몰딩 유닛(330)을 형성한다.
다음으로, 제1 서브 패키지(SP1)를 제2 서브 패키지(SP2) 상에 부착한다. 이로써 도 5에 도시된 반도체 패키지(200)가 제조될 수 있다.
도 6을 참조하면, 제2 서브 패키지(SP2) 준비 단계가 제2 차폐벽(340) 부착 단계 및 제2 차폐 커버(350) 부착 단계를 더 포함하는 경우, 도 6에 도시된 반도체 패키지(200a)가 제조될 수 있다.
본 발명에 개시된 실시예들은 본 발명의 기술적 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술적 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100, 100a, 200, 200a, 200b: 반도체 패키지, SP1: 제1 서브 패키지, SP2: 제2 서브 패키지, 110: 패키지 기판, 210: 제1 패키지 기판, 310: 제2 패키지 기판, 115, 215, 315: 돌출 유닛, 120: 반도체 칩, 220: 제1 반도체 칩, 320: 제2 반도체 칩, 121, 221, 321: 와이어, 123, 223, 323: 칩 접착층, 130, 230, 330: 몰딩 유닛, 140: 차폐벽, 240: 제1 차폐벽, 340: 제2 차폐벽, 140OP. 240OP: 개구, 150: 차폐 커버, 250: 제1 차폐 커버, 350: 제2 차폐 커버, 160, 260, 360: 차폐벽 접착층, 170, 370: 외부 연결 유닛, 270: 패키지간 연결 유닛

Claims (10)

  1. 패키지 기판 상에 적어도 하나의 반도체 칩을 실장하는 단계;
    상기 적어도 하나의 반도체 칩을 둘러싸는 차폐벽을 상기 패키지 기판 상에 형성하는 단계;
    상기 차폐벽과 상기 패키지 기판에 의해 둘러싸인 공간 내에 몰딩 유닛을 형성하는 단계; 및
    상기 몰딩 유닛을 덮고 상기 차폐벽과 접하는 차폐 커버를 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 패키지 제조 방법.
  2. 제1 항에 있어서,
    상기 차폐벽을 형성하는 단계는, 차폐벽 접착층을 사용하여 상기 차폐벽을 상기 패키지 기판 상에 부착하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지 제조 방법.
  3. 제2 항에 있어서,
    상기 차폐벽을 형성하는 단계는,
    상기 패키지 기판 상에 상기 차폐벽 접착층을 형성하는 단계;
    상기 차폐벽을 상기 차폐벽 접착층 상에 놓는 단계; 및
    상기 차폐벽에 힘을 가하여 상기 차폐벽을 상기 패키지 기판에 접촉시키는 단계를 포함하는 것을 특징으로 하는 반도체 패키지 제조 방법.
  4. 제1 항에 있어서,
    상기 차폐 커버를 형성하는 단계는 상기 차폐 커버를 상기 몰딩 유닛 상에 부착하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지 제조 방법.
  5. 제1 항에 있어서,
    상기 차폐벽의 상기 기판의 상면에 평행한 방향으로의 두께는 상기 차폐 커버의 상기 기판의 상면에 수직한 방향으로의 두께보다 큰 것을 특징으로 하는 반도체 패키지 제조 방법.
  6. 제1 항에 있어서,
    상기 패키지 기판은 상기 차폐벽과 접하며 상기 패키지 기판의 상면으로부터 돌출된 돌출 유닛을 포함하는 것을 특징으로 하는 반도체 패키지 제조 방법.
  7. 베이스층, 상기 베이스층을 덮는 솔더 레지스트층, 및 상기 베이스층과 접하며 상기 솔더 레지스트 층을 관통하는 돌출 유닛을 포함하는 패키지 기판을 제공하는 단계;
    상기 패키지 기판 상에 적어도 하나의 반도체 칩을 실장하는 단계;
    상기 적어도 하나의 반도체 칩을 둘러싸는 차폐벽을 상기 패키지 기판의 상기 돌출 유닛 상에 부착하는 단계;
    상기 차폐벽과 상기 패키지 기판에 의해 둘러싸인 공간 내에 몰딩 유닛을 형성하는 단계; 및
    상기 몰딩 유닛을 덮고 상기 차폐벽과 접하는 차폐 커버를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지 제조 방법.
  8. 제7 항에 있어서,
    상기 차폐벽을 부착하는 단계는,
    상기 패키지 기판의 상기 돌출 유닛을 덮도록 상기 패키지 기판 상에 차폐벽 접착층을 형성하는 단계;
    상기 차폐벽을 상기 차폐벽 접착층 상에 놓는 단계; 및
    상기 차폐벽에 힘을 가함으로써 상기 패키지 기판의 상기 돌출 유닛이 상기 차폐벽 접착층을 관통하여 상기 차폐벽과 접하게 하는 단계;를 포함하는 것을 특징으로 하는 반도체 패키지 제조 방법.
  9. 제7 항에 있어서,
    상기 차폐벽의 상기 패키지 기판의 상면에 팽행한 방향으로의 두께는 상기 돌출 유닛의 상기 패키지 기판의 상면에 평행한 방향으로의 폭보다 큰 것을 특징으로 하는 반도체 패키지 제조 방법.
  10. 제7 항에 있어서,
    상기 차폐벽의 상기 패키지 기판의 상면에 평행한 방향으로의 두께는 상기 솔더 레지스트층으로부터 상기 돌출 유닛의 상면까지 상기 패키지 기판의 상면에 수직한 방향으로의 높이보다 큰 것을 특징으로 하는 반도체 패키지.
KR1020180073589A 2018-06-26 2018-06-26 반도체 패키지 제조 방법 KR102592329B1 (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1020180073589A KR102592329B1 (ko) 2018-06-26 2018-06-26 반도체 패키지 제조 방법
US16/224,556 US10943872B2 (en) 2018-06-26 2018-12-18 Fabrication method of semiconductor package including shielding wall and cover
CN201910256661.3A CN110648998B (zh) 2018-06-26 2019-04-01 半导体封装的制造方法
US17/117,547 US11923319B2 (en) 2018-06-26 2020-12-10 Semiconductor package including sheilding cover that covers molded body
US18/429,039 US20240213177A1 (en) 2018-06-26 2024-01-31 Fabrication method of semiconductor package

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020180073589A KR102592329B1 (ko) 2018-06-26 2018-06-26 반도체 패키지 제조 방법

Publications (2)

Publication Number Publication Date
KR20200001083A true KR20200001083A (ko) 2020-01-06
KR102592329B1 KR102592329B1 (ko) 2023-10-20

Family

ID=68981914

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180073589A KR102592329B1 (ko) 2018-06-26 2018-06-26 반도체 패키지 제조 방법

Country Status (3)

Country Link
US (3) US10943872B2 (ko)
KR (1) KR102592329B1 (ko)
CN (1) CN110648998B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11183466B2 (en) 2019-05-28 2021-11-23 Samsung Electronics Co., Ltd. Semiconductor package including an electromagnetic shield and method of fabricating the same

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102354370B1 (ko) * 2015-04-29 2022-01-21 삼성전자주식회사 쉴딩 구조물을 포함하는 자기 저항 칩 패키지
US11152378B1 (en) * 2020-03-25 2021-10-19 International Business Machines Corporation Reducing error rates with alpha particle protection

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012190960A (ja) * 2011-03-10 2012-10-04 Nec Corp 半導体装置の製造方法及び半導体装置
KR20160108117A (ko) * 2015-03-06 2016-09-19 삼성전자주식회사 회로 소자 패키지, 그 제조방법 및 그 제조장치
KR20180032985A (ko) * 2016-09-23 2018-04-02 삼성전자주식회사 집적회로 패키지 및 그 제조 방법과 집적회로 패키지를 포함하는 웨어러블 디바이스

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3082905B2 (ja) 1997-01-28 2000-09-04 富士通電装株式会社 チップ・オン・ボード遮蔽構造およびその製造方法
US6092281A (en) * 1998-08-28 2000-07-25 Amkor Technology, Inc. Electromagnetic interference shield driver and method
KR100600169B1 (ko) 2000-07-18 2006-07-12 앰코 테크놀로지 코리아 주식회사 반도체패키지
JP4565727B2 (ja) * 2000-10-10 2010-10-20 三洋電機株式会社 半導体装置の製造方法
US6660562B2 (en) * 2001-12-03 2003-12-09 Azimuth Industrial Co., Inc. Method and apparatus for a lead-frame air-cavity package
KR100639701B1 (ko) 2004-11-17 2006-10-30 삼성전자주식회사 멀티칩 패키지
JP2006294701A (ja) 2005-04-06 2006-10-26 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法
JP4650244B2 (ja) 2005-12-02 2011-03-16 株式会社村田製作所 回路モジュールおよびその製造方法
KR20080004731A (ko) 2006-07-06 2008-01-10 엘지이노텍 주식회사 반도체 패키지
KR101349546B1 (ko) 2007-02-06 2014-01-08 엘지이노텍 주식회사 Ｒｆ송수신 시스템
KR100887558B1 (ko) 2007-08-27 2009-03-09 앰코 테크놀로지 코리아 주식회사 반도체 패키지
US8178956B2 (en) 2007-12-13 2012-05-15 Stats Chippac Ltd. Integrated circuit package system for shielding electromagnetic interference
US9484279B2 (en) 2010-06-02 2016-11-01 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming EMI shielding layer with conductive material around semiconductor die
US20120228751A1 (en) 2011-03-07 2012-09-13 Samsung Electronics Co., Ltd. Semiconductor package and method of manufacturing the same
JP2013197209A (ja) 2012-03-16 2013-09-30 Toshiba Corp 半導体装置及びその製造方法
KR102210332B1 (ko) 2014-09-05 2021-02-01 삼성전자주식회사 반도체 패키지
WO2016144039A1 (en) * 2015-03-06 2016-09-15 Samsung Electronics Co., Ltd. Circuit element package, manufacturing method thereof, and manufacturing apparatus thereof
US20170062352A1 (en) * 2015-08-26 2017-03-02 Avago Technologies General Ip (Singapore) Pte. Ltd. Semiconductor chip module
US9721903B2 (en) 2015-12-21 2017-08-01 Apple Inc. Vertical interconnects for self shielded system in package (SiP) modules
KR101787871B1 (ko) 2016-02-05 2017-11-15 앰코 테크놀로지 코리아 주식회사 반도체 디바이스 및 그 제조 방법
US10477737B2 (en) 2016-05-04 2019-11-12 Samsung Electronics Co., Ltd. Manufacturing method of a hollow shielding structure for circuit elements
JP6621708B2 (ja) 2016-05-26 2019-12-18 新光電気工業株式会社 半導体装置、半導体装置の製造方法
JP6672113B2 (ja) 2016-09-09 2020-03-25 Ｔｏｗａ株式会社 電子回路装置及び電子回路装置の製造方法
US10629542B2 (en) * 2018-04-05 2020-04-21 Samsung Electro-Mechanics Co., Ltd. Electronic device module
US10790238B2 (en) * 2018-05-10 2020-09-29 Samsung Electro-Mechanics Co., Ltd. Electronic device module and method of manufacturing the same

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012190960A (ja) * 2011-03-10 2012-10-04 Nec Corp 半導体装置の製造方法及び半導体装置
KR20160108117A (ko) * 2015-03-06 2016-09-19 삼성전자주식회사 회로 소자 패키지, 그 제조방법 및 그 제조장치
KR20180032985A (ko) * 2016-09-23 2018-04-02 삼성전자주식회사 집적회로 패키지 및 그 제조 방법과 집적회로 패키지를 포함하는 웨어러블 디바이스

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11183466B2 (en) 2019-05-28 2021-11-23 Samsung Electronics Co., Ltd. Semiconductor package including an electromagnetic shield and method of fabricating the same
US11621233B2 (en) 2019-05-28 2023-04-04 Samsung Electronics Co., Ltd. Semiconductor package including an electromagnetic shield and method of fabricating the same
US11942437B2 (en) 2019-05-28 2024-03-26 Samsung Electronics Co., Ltd. Semiconductor package including an electromagnetic shield and method of fabricating the same

Also Published As

Publication number Publication date
US20190393163A1 (en) 2019-12-26
US11923319B2 (en) 2024-03-05
KR102592329B1 (ko) 2023-10-20
US20210091011A1 (en) 2021-03-25
US20240213177A1 (en) 2024-06-27
CN110648998A (zh) 2020-01-03
US10943872B2 (en) 2021-03-09
CN110648998B (zh) 2023-06-20

Similar Documents

Publication Publication Date Title
KR102161776B1 (ko) 적층 패키지
US10181458B2 (en) Electronic package and fabrication method thereof
US9153543B1 (en) Shielding technique for semiconductor package including metal lid and metalized contact area
US20140291821A1 (en) Semiconductor package having grounding member and method of manufacturing the same
US20080128890A1 (en) Chip package and fabricating process thereof
US11908805B2 (en) Semiconductor packages and associated methods with solder mask opening(s) for in-package ground and conformal coating contact
US11923319B2 (en) Semiconductor package including sheilding cover that covers molded body
US20060091517A1 (en) Stacked semiconductor multi-chip package
US9508657B2 (en) Semiconductor package
US12033868B2 (en) Electronic package and method for fabricating the same
CN107689364B (zh) 电子封装件及其制法
TWI447888B (zh) 具有凹部之半導體結構及其製造方法
CN108074826A (zh) 电子封装件及其制法
CN112992837A (zh) 电子封装件及其制法
CN107293520B (zh) 堆叠型半导体封装件
US10014242B2 (en) Interposer substrate and method of fabricating the same
US20240194646A1 (en) Semiconductor package
CN107895717B (zh) 电子封装件及其制法
KR102545473B1 (ko) 반도체 패키지
KR20210104364A (ko) 반도체 패키지
CN108695299A (zh) 电子封装件及其承载结构与制法
TWI446514B (zh) 半導體封裝件及其製法
CN109560077A (zh) 扇出型半导体封装模块
KR100393094B1 (ko) 지지각을 갖는 기판을 이용한 반도체 패키지
CN108807294B (zh) 封装结构及其制法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant