JP6621708B2 - 半導体装置、半導体装置の製造方法 - Google Patents

半導体装置、半導体装置の製造方法 Download PDF

Info

Publication number
JP6621708B2
JP6621708B2 JP2016105603A JP2016105603A JP6621708B2 JP 6621708 B2 JP6621708 B2 JP 6621708B2 JP 2016105603 A JP2016105603 A JP 2016105603A JP 2016105603 A JP2016105603 A JP 2016105603A JP 6621708 B2 JP6621708 B2 JP 6621708B2
Authority
JP
Japan
Prior art keywords
wiring
shield
layer
shield body
sealing resin
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2016105603A
Other languages
English (en)
Other versions
JP2017212377A (ja
JP2017212377A5 (ja
Inventor
健 宮入
健 宮入
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shinko Electric Industries Co Ltd
Original Assignee
Shinko Electric Industries Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shinko Electric Industries Co Ltd filed Critical Shinko Electric Industries Co Ltd
Priority to JP2016105603A priority Critical patent/JP6621708B2/ja
Priority to US15/587,834 priority patent/US9991228B2/en
Publication of JP2017212377A publication Critical patent/JP2017212377A/ja
Publication of JP2017212377A5 publication Critical patent/JP2017212377A5/ja
Application granted granted Critical
Publication of JP6621708B2 publication Critical patent/JP6621708B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H01L23/5225—Shielding layers formed together with wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0231—Manufacturing methods of the redistribution layers
    • H01L2224/02311—Additive methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0233—Structure of the redistribution layers
    • H01L2224/02331—Multilayer structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02379—Fan-out arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02381—Side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/24137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/95001—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips involving a temporary auxiliary member not forming part of the bonding apparatus, e.g. removable or sacrificial coating, film or substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1432—Central processing unit [CPU]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H01L2924/1435—Random access memory [RAM]
    • H01L2924/1436—Dynamic random-access memory [DRAM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H01L2924/1435—Random access memory [RAM]
    • H01L2924/1437—Static random-access memory [SRAM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H01L2924/1435—Random access memory [RAM]
    • H01L2924/1438—Flash memory
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding

Description

本発明は、半導体装置、半導体装置の製造方法に関する。
従来、配線基板に複数の電子部品を搭載した半導体装置が知られている。電子部品は、動作に応じた電磁波を放射する。また、電子部品は、外部から混入する電磁波の影響を受ける。このため、半導体装置には、基板上に実装された複数の電子部品に対する電磁波の放射・混入を防ぐシールドケースを備えたものがある（例えば、特許文献１参照）。
特開２００６−１７３４９３号公報
ところで、複数の電子部品を備えシールドによって電磁波の影響を低減した半導体装置において、小型化が望まれている。
本発明の一観点によれば、下面に電極端子が形成された電子部品と、前記電子部品の下方にあって、絶縁層と前記電極端子に接続された配線層とを含む配線構造体と、前記配線構造体に設けられた枠状の配線シールド体と、前記配線構造体の上面及び前記電子部品の側面を覆う封止樹脂と、前記封止樹脂の側面を覆うとともに、前記電子部品の上面側を連続的に覆う素子シールド体と、を有し、前記配線シールド体は前記素子シールド体と接続され、前記配線シールド体は電磁シールドであり、前記配線シールド体は、前記配線構造体の積層方向に積層された複数の枠状の金属部材からなり、前記複数の枠状の金属部材の各々は、前記絶縁層を貫通する第１金属層と、前記配線層と同一層に設けられた第２金属層とを含み、前記複数の金属部材の少なくとも一部は、前記第１金属層の側面及び前記第２金属層の側面が共に前記配線構造体から外側に露出するように配置され、前記配線構造体から露出する前記第１金属層の側面及び前記第２金属層の側面は前記素子シールド体の側面と同一平面上に位置している。
本発明の一観点によれば、複数の電子部品を備えシールドによって電磁波の影響を低減した半導体装置において、小型化を図ることができる。
（ａ）は一実施形態の半導体装置の斜視図、（ｂ）は半導体装置の概略断面図、（ｃ）は配線構造体の概略を示す斜視図。 （ａ）〜（ｃ）は、半導体装置の製造方法を示す概略断面図。 （ａ）〜（ｃ）は、半導体装置の製造方法を示す概略断面図。 （ａ）〜（ｃ）は、半導体装置の製造方法を示す概略断面図。 （ａ）〜（ｃ）は、半導体装置の製造方法を示す概略断面図。 （ａ），（ｂ）は、半導体装置の別の製造方法を示す概略断面図。 （ａ），（ｂ）は、半導体装置の別の製造方法を示す概略断面図。 （ａ）は変形例１の半導体装置の斜視図、（ｂ）は半導体装置の概略断面図、（ｃ）は配線構造体の概略を示す斜視図。 変形例２の半導体装置の斜視図。 変形例３の半導体装置の概略断面図。
以下、添付図面を参照して各実施形態を説明する。
なお、添付図面は、便宜上、特徴を分かりやすくするために特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率などが実際又は他の図と異なる場合がある。また、断面図では、各部材の断面構造を分かりやすくするために、一部の部材のハッチングを梨地模様に代えて示し、一部の部材のハッチングを省略している。
（一実施形態）
以下、一実施形態を図１〜図５に従って説明する。
図１（ａ）は半導体装置１の斜視図であり、図１（ｂ）は半導体装置１の概略断面図である。
半導体装置１は、概略矩形状に形成されている。半導体装置１は、複数の半導体素子２０ａ，２０ｂ、封止樹脂４０、素子シールド体５０、配線構造体６０、配線シールド体７０、ソルダレジスト層８０を有している。
半導体素子２０ａ，２０ｂは、半導体装置１の電気的な機能を有している。半導体素子２０ａ，２０ｂは、半導体装置１の内部に配置されている。半導体素子２０ａ，２０ｂは、例えば、シリコン（Ｓｉ）等からなる薄板化された半導体基板からなる。半導体素子２０ａ，２０ｂには、機能を提供するための半導体集積回路が形成されている。本実施形態では、半導体素子２０ａ，２０ｂの下面２１ａ，２１ｂに半導体集積回路が形成されている。この下面２１ａ，２１ｂを回路形成面と呼び、同じ符号を付す場合がある。下面２１ａ，２１ｂには、半導体集積回路を半導体素子２０ａ，２０ｂの外部と接続するための電極端子２４ａ，２４ｂが形成されている。この電極端子２４ａ，２４ｂの材料としては、例えば銅や銅合金を用いることができる。
半導体素子２０ａ，２０ｂとしては、例えばＣＰＵ（Central Processing Unit）チップやＧＰＵ（Graphics Processing Unit）チップなどのロジックチップを用いることができる。また、半導体素子２０ａ，２０ｂとしては、例えばＤＲＡＭ（Dynamic Random Access Memory）チップ、ＳＲＡＭ（Static Random Access Memory）チップやフラッシュメモリチップなどのメモリチップを用いることができる。なお、図では、半導体装置１に含まれる電子部品として半導体素子２０ａ，２０ｂを示しているが、他の半導体素子や個別の電子部品（例えば、トランジスタ、ダイオード、抵抗等）が半導体装置に含まれていてもよい。
半導体素子２０ａの下面２１ａ及び電極端子２４ａは、接着剤３０ａにより覆われている。接着剤３０ａには、電極端子２４ａの下面の一部を露出するビアホール３１ａが形成されている。同様に、半導体素子２０ｂの下面２１ｂ及び電極端子２４ｂは、接着剤３０ｂにより覆われている。接着剤３０ｂには、電極端子２４ｂの下面の一部を露出するビアホール３１ｂが形成されている。接着剤３０ａ，３０ｂとしては、例えばエポキシ系の接着剤を用いることができる。
封止樹脂４０は、半導体素子２０ａ，２０ｂの上面２２ａ，２２ｂ及び側面２３ａ，２３ｂを覆っている。また、封止樹脂４０は、接着剤３０ａ，３０ｂの側面を覆っている。この封止樹脂４０は、封止樹脂４０の下面４３は平坦面である。封止樹脂４０の材料としては、例えば、熱硬化性を有するエポキシ系の絶縁性樹脂を用いることができる。なお、絶縁性樹脂としては、熱硬化性を有する樹脂に限定されず、感光性を有する絶縁性樹脂を用いることができる。
封止樹脂４０は、素子シールド体５０により被覆されている。素子シールド体５０は、第１の素子シールド部（第１のシールド部）５１と第２の素子シールド部５２とを有している。第１の素子シールド部５１は、封止樹脂４０の上面４１と接し、この上面４１の全体を被覆している。第２の素子シールド部５２は、封止樹脂４０の側面４２と接し、この側面４２の全体を被覆している。第１の素子シールド部５１と第２の素子シールド部５２は、金属よりなり、互いに接続されている。
また、素子シールド体５０は、半導体素子２０ａ，２０ｂの間に配設された第３の素子シールド部５３を有している。この第３の素子シールド部５３は、第１の素子シールド部５１から後述する配線構造体６０まで延びる板状に形成されている。本実施形態において、第３の素子シールド部５３は、第１の半導体素子２０ａと第２の半導体素子２０ｂとの間を電磁シールドする、つまり電磁的に分離する。この第３の素子シールド部５３により、封止樹脂４０は、第１の半導体素子２０ａを被覆する第１の封止部４５と、第２の半導体素子２０ｂを被覆する第２の封止部４６とに分割される。素子シールド体５０の材料としては、銅又は銅合金、ニッケル（Ｎｉ）又はニッケル合金、等の導電性の高い金属や初透磁率の高い金属を用いることができる。
配線構造体６０は、封止樹脂４０の下面４３に形成されている。
配線構造体６０は、絶縁層６１、配線層６２、絶縁層６３、配線層６４、絶縁層６５、配線層６６を有している。絶縁層６１、配線層６２、絶縁層６３、配線層６４、絶縁層６５、配線層６６は、この順番で封止樹脂４０の下面４３から下方に向かってこの順番で積層されている。
絶縁層６１は、封止樹脂４０の下面４３と接着剤３０ａ，３０ｂを覆うように形成されている。配線層６２は、絶縁層６１の下面に形成された配線パターンと、絶縁層６１を貫通して接着剤３０ａ，３０ｂのビアホール３１ａ，３１ｂ内に形成され電極端子２４ａ，２４ｂに接続されたビア配線とを有している。絶縁層６３は、絶縁層６１の下面に、配線層６２を覆うように形成されている。配線層６４は、絶縁層６３の下面に形成されている。配線層６４は、絶縁層６３を厚さ方向に貫通するビア配線と、そのビア配線を介して配線層６２と接続され、絶縁層６３の下面に形成された配線パターンとを有している。絶縁層６５は、絶縁層６３の下面に、配線層６４を覆うように形成されている。配線層６６は、絶縁層６５の下面に形成されている。配線層６６は、絶縁層６５を厚さ方向に貫通するビア配線と、そのビア配線を介して配線層６４と接続され、絶縁層６５の下面に形成された配線パターンとを有している。
配線層６２，６４，６６の材料としては、例えば、銅（Ｃｕ）や銅合金を用いることができる。絶縁層６１，６３，６５の材料としては、例えば、エポキシ樹脂やポリイミド樹脂などの絶縁性樹脂、又はこれら樹脂にシリカやアルミナ等のフィラーを混入した樹脂材を用いることができる。また、絶縁層６１，６３，６５の材料としては、例えば、ガラス、アラミド、ＬＣＰ（Liquid Crystal Polymer）繊維の織布や不織布などの補強材に、エポキシ樹脂やポリイミド樹脂等を主成分とする熱硬化性樹脂を含浸させた補強材入りの絶縁性樹脂を用いることもできる。なお、絶縁層６１，６３，６５の材料としては、熱硬化性を有する絶縁性樹脂や感光性を有する絶縁性樹脂を用いることができる。
配線構造体６０は、配線シールド体７０により囲まれている。つまり、配線シールド体７０は、配線構造体６０の側面に設けられている。図１（ｃ）に示すように、配線シールド体７０は、枠状に形成されている。なお、図１（ａ）において、封止樹脂４０、半導体素子２０ａ，２０ｂが省略されている。また、図１（ｃ）において、絶縁層６１と配線シールド体７０とソルダレジスト層８０とを除く部材は省略されている。
図１（ｂ）に示すように、この配線シールド体７０は、配線構造体６０に含まれる絶縁層６１，６３，６５の外周部に形成され、これらの絶縁層６１，６３，６５に接し、絶縁層６１，６３，６５を覆っている。配線シールド体７０は、金属よりなる。配線シールド体７０は、素子シールド体５０（第２の素子シールド部５２）と接続されている。この配線シールド体７０の側面７０ａは、素子シールド体５０に含まれる第２の素子シールド部５２の側面５２ａと面一となっている。配線シールド体７０の材料としては、銅又は銅合金を用いることができる。
本実施形態において、配線シールド体７０は、配線構造体６０の積層方向に沿って積層された３つの金属部材７１，７２，７３を含む。各金属部材７１，７２，７３は、矩形枠状に形成されている。第１の金属部材７１は、素子シールド体５０に含まれる第２の素子シールド部５２と接続されている。第１の金属部材７１は、絶縁層６１の側面を被覆している。この第１の金属部材７１は、絶縁層６１の下面に延びる鍔部７１ａを有している。第２の金属部材７２は、第１の金属部材７１の下面に接続されている。第２の金属部材７２は、絶縁層６３の側面を被覆している。第２の金属部材７２は、絶縁層６３の下面に延びる鍔部７２ａを有している。第３の金属部材７３は、第２の金属部材７２の下面に接続されている。第３の金属部材７３は、絶縁層６５の側面を被覆している。第３の金属部材７３は、絶縁層６５の下面に延びる鍔部７３ａを有している。このように積層された第１〜第３の金属部材７１〜７３を含む配線シールド体７０は、各鍔部７１ａ〜７３ａによって内側に凹凸を有している。このような凹凸は、配線シールド体７０と配線構造体６０（絶縁層６１，６３，６５）との間の密着性を良くする。
絶縁層６５の下面には、配線層６６の一部と配線シールド体７０を被覆するソルダレジスト層８０が形成されている。ソルダレジスト層８０には、配線層６６の下面の一部を外部接続端子Ｐ１として露出する開口部８０Ｘが形成されている。外部接続端子Ｐ１には、この半導体装置１を基板等に実装するために利用されるバンプ（例えばはんだバンプ）が形成される。
ソルダレジスト層８０の材料として、例えば感光性のドライフィルムレジスト又は液状のフォトレジスト（例えばノボラック系樹脂やアクリル系樹脂等のドライフィルムレジストや液状レジスト）等が用いられる。例えば感光性のドライフィルムレジストを用いる場合には、絶縁層６５と配線層６６と配線シールド体７０とを、熱圧着したドライフィルムによりラミネートし、そのドライフィルムをフォトリソグラフィ法によりパターニングして開口部８０Ｘを有するソルダレジスト層８０を形成する。また、液状のフォトレジストを用いる場合にも、同様の工程を経て、ソルダレジスト層８０が形成される。
次に、この半導体装置１の作用を説明する。
半導体装置１は、半導体素子２０ａ，２０ｂを被覆する封止樹脂４０の上面４１と側面４２とが素子シールド体５０により被覆されている。半導体装置１の配線構造体６０は、上記の配線層６２，６４，６６と、絶縁層６１，６３，６５を有している。配線層６２，６４，６６は、半導体素子２０ａ，２０ｂに接続されている。更に、配線構造体６０の絶縁層６１，６３，６５は、枠状の配線シールド体７０により被覆され、この配線シールド体７０は、素子シールド体５０と接続されている。
配線シールド体７０において露出する側面７０ａは、素子シールド体５０の側面５２ａと同一平面上に位置しており、面一である。このため、シールドケースを披着するものに比べ、半導体装置１を小型化することができる。また、素子シールド体５０の第１の素子シールド部５１を、封止樹脂４０の上面４１に接して封止樹脂４０を覆うように形成した。封止樹脂４０は、半導体装置１に含まれる半導体素子２０ａ，２０ｂを覆うように形成されていればよい。このため、半導体装置１を薄型化することができる。
また、この半導体装置１は、上面及び側面が素子シールド体５０と配線シールド体７０とにより覆われている。つまり、半導体装置１は、半導体素子２０ａ，２０ｂと配線層６２，６４，６６とがシールド材（素子シールド体５０及び配線シールド体７０）により電磁的に覆われている。このシールド材は、半導体素子２０ａ，２０ｂ及び配線層６２，６４，６６を、半導体装置１の外部から電磁的にシールドする。このため、半導体素子２０ａ，２０ｂ及び配線層６２，６４，６６への電磁波の影響を低減することができる。また、この半導体装置１から外部への電磁波の放射を低減することができる。
素子シールド体５０は、第３の素子シールド部５３を有している。この第３の素子シールド部５３は、半導体素子２０ａと半導体素子２０ｂとの間に配設されている。従って、この第３の素子シールド部５３により、半導体素子２０ａと半導体素子２０ｂとの間における電磁波の影響を低減することができる。
配線シールド体７０は、内側に凹凸を有している。この凹凸によって、配線シールド体７０の剥離を抑制するとともに、配線シールド体７０と接続される素子シールド体５０の脱落を防止することができる。
次に、上記の半導体装置１の製造方法を説明する。
なお、各図の説明に必要な部材について符号を付し、説明しない部材については符号を省略する場合がある。また、説明の便宜上、最終的に半導体装置の各構成要素となる部分には、最終的な構成要素の符号を付して説明する。
（第１の製造方法）
次に、上記の半導体装置１を製造する第１の製造方法を説明する。
図２（ａ）に示すように、板状の支持体１００の上面に、シード層１０１を形成する。支持体１００の材料としては、例えばシリコン、ガラス、金属（例えば、銅）などの剛性の高い板状材料を用いることができる。シード層１０１の材料としては、例えば銅や銅合金を用いることができる。シード層１０１は、例えばスパッタ法や無電解めっき法によって形成することができる。
そのシード層１０１の上面に、所定の位置に開口部１０２Ａ，１０２Ｂを有するレジスト膜１０２を形成する。開口部１０２Ａ，１０２Ｂは、図１に示す素子シールド体５０の形状に応じて形成される。詳しくは、素子シールド体５０に含まれる第２の素子シールド部５２に応じた位置に開口部１０２Ａが形成され、第３の素子シールド部５３に応じた位置に開口部１０２Ｂが形成される。
レジスト膜１０２の材料としては、例えば電解めっき法やエッチング処理に対して耐性を有する材料を用いることができる。例えば、レジスト膜１０２の材料としては、感光性のドライフィルムレジスト又は液状のフォトレジスト（例えば、ノボラック系樹脂やアクリル系樹脂等のドライフィルムレジストや液状レジスト）等を用いることができる。例えば、ドライフィルムレジストをフォトリソグラフィ法によりパターニングし、上記の開口部１０２Ａ，１０２Ｂを有するレジスト膜１０２を形成する。
次に、シード層１０１をめっき給電層に使用する電解めっき法（例えば電解銅めっき法）を施し、開口部１０２Ａ，１０２Ｂ内にめっき層（金属層）を形成する。そして、レジスト膜１０２を例えばアルカリ性の剥離液によって除去する。次いで、不要なシード層１０１、つまりレジスト膜１０２の除去により露出するシード層１０１をエッチング（例えばウエットエッチング）により除去する。これにより、図２（ｂ）に示すように、支持体１００の上面に立設された第２の素子シールド部５２と第３の素子シールド部５３が形成される。
図２（ｃ）に示すように、支持体１００の上面に、接着剤３０ａ，３０ｂによって、半導体素子２０ａ，２０ｂを配置する。接着剤３０ａ，３０ｂを、例えば半導体素子２０ａ，２０ｂの下面２１ａ，２１ｂに塗布し、それらの半導体素子２０ａ，２０ｂを支持体１００の上面に載置する。半導体素子２０ａ，２０ｂは、電極端子２４ａ，２４ｂが設けられた下面２１ａ，２１ｂを下側にしたフェイスダウン状態にて支持体１００の上面に接着される。
図３（ａ）に示すように、支持体１００の上面に、半導体素子２０ａ，２０ｂと第２の素子シールド部５２と第３の素子シールド部５３とを覆うように封止樹脂４０を形成する。
図３（ｂ）に示すように、封止樹脂４０を薄化し、第２の素子シールド部５２と第３の素子シールド部５３とを露出させる。封止樹脂４０を薄化する方法として、例えばＣＭＰ法（Chemical Mechanical Polishing）等を用いることができる。この工程において、封止樹脂４０の上面４１を平滑面とする。
図３（ｃ）に示すように、封止樹脂４０の上面４１にシード層１０３を形成する。シード層１０３の材料としては、例えば銅や銅合金を用いることができる。シード層１０３は、例えばスパッタ法や無電解めっき法によって形成することができる。
次に、シード層１０３の上面に、所定の位置に開口部１０４Ｘを有するレジスト膜１０４を形成する。開口部１０４Ｘは、図１に示す素子シールド体５０の形状に応じて形成される。詳しくは、素子シールド体５０に含まれる第１の素子シールド部５１に応じた位置に開口部１０４Ｘが形成される。
レジスト膜１０４の材料としては、例えば電解めっき法やエッチング処理に対して耐性を有する材料を用いることができる。例えば、レジスト膜１０４の材料としては、感光性のドライフィルムレジスト又は液状のフォトレジスト（例えば、ノボラック系樹脂やアクリル系樹脂等のドライフィルムレジストや液状レジスト）等を用いることができる。例えば、ドライフィルムレジストをフォトリソグラフィ法によりパターニングし、上記の開口部１０４Ｘを有するレジスト膜１０４を形成する。
次に、シード層１０３をめっき給電層に使用する電解めっき法（例えば電解銅めっき法）を施し、開口部１０４Ｘ内にめっき層を形成する。そして、レジスト膜１０４を例えばアルカリ性の剥離液によって除去する。次いで、不要なシード層１０３をエッチング（例えばウエットエッチング）により除去する。これにより、図４（ａ）に示すように、封止樹脂４０の上面４１を覆う第１の素子シールド部５１が形成される。この第１の素子シールド部５１は、第２の素子シールド部５２及び第３の素子シールド部５３と接続されている。したがって、第１〜第３の素子シールド部５１〜５３を含む素子シールド体５０が形成される。
図４（ｂ）に示すように、第１の素子シールド部５１を覆う保護層１０５を形成し、支持体１００（図４（ａ）参照）を除去する。保護層１０５の材料としては、例えば後述するめっき処理やエッチング処理に対して耐性を有する材料を用いることができる。例えば、保護層１０５の材料としては、感光性のドライフィルムレジスト（例えば、ノボラック系樹脂やアクリル系樹脂等のドライフィルムレジスト）等を用いることができる。第１の素子シールド部５１の上面にドライフィルムを熱圧着によりラミネートして保護層１０５を形成してもよい。
図４（ｃ）に示すように、封止樹脂４０の下面４３を覆う絶縁層６１を形成する。なお、図４（ｃ）は、図４（ｂ）に対して上下を反転して示している。そして、絶縁層６１及び接着剤３０ａ，３０ｂに半導体素子２０ａ，２０ｂの電極端子２４ａ，２４ｂの一部を露出するビアホール６１Ａを形成し、絶縁層６１に第２の素子シールド部５２の一部を露出するビアホール６１Ｂを形成する。これらのビアホール６１Ａ，６１Ｂは、例えばＣＯ２レーザやＵＶ−ＹＡＧレーザ等によるレーザ加工法によって形成することができる。なお、必要に応じてデスミア処理を行い、残渣（樹脂スミア）を除去する。また、封止樹脂４０が感光性樹脂を用いて形成されている場合には、例えばフォトリソグラフィ法によって所要のビアホール６１Ａ，６１Ｂを形成するようにしてもよい。
図５（ａ）に示すように、配線層６２と第１の金属部材７１とを形成する。例えば、絶縁層６１の表面にシード層を例えばスパッタ法により形成し、そのシード層の上面にレジスト膜を形成する。そのレジスト膜をパターニングして開口部を形成し、シード層をめっき給電層に使用する電解めっき法（例えば電解銅めっき法）を施す。レジスト膜を除去した後、不要なシード層を除去する。このようにして、配線層６２と第１の金属部材７１とを同時に形成する。その際、図４（ｃ）に示すビアホール６１Ｂの上方に位置するレジスト膜の開口を、ビアホール６１Ｂよりも大きく設定することで、金属部材７１に鍔部７１ａ（図１（ｂ）参照）が形成される。
図５（ｂ）に示すように、絶縁層６３、配線層６４、絶縁層６５、配線層６６を、上記の絶縁層６１及び配線層６２と同様に形成する。そして、第１の金属部材７１と同様に、配線層６４と同時に第２の金属部材７２を形成し、配線層６６と同時に第３の金属部材７３を形成する。
図５（ｃ）に示すように、絶縁層６５の上面に、開口部８０Ｘを有するソルダレジスト層８０を形成する。ソルダレジスト層８０は、例えば、感光性のソルダレジストフィルムをラミネートし、又は液状のソルダレジストを塗布し、当該レジストをフォトリソグラフィ法により露光・現像して所要の形状にパターニングすることにより得られる。
そして、図５（ｂ）に示す保護層１０５を除去し、ダイシングブレード等によって切断し、図５（ｃ）に示す個片化した半導体装置１を得る。個片化する際、つまり切断の工程において、第２の素子シールド部５２の側面と第１〜第３の金属部材７１〜７３の側面を面一とする。
（第２の製造方法）
次に、上記の半導体装置１を製造する第２の製造方法を説明する。
なお、各図の説明に必要な部材について符号を付し、説明しない部材については符号を省略する場合がある。
また、説明の便宜上、最終的に半導体装置の各構成要素となる部分には、最終的な構成要素の符号を付して説明する。
図６（ａ）に示すように、板状の支持体１００の上面に、接着剤３０ａ，３０ｂによって、半導体素子２０ａ，２０ｂを配置する。接着剤３０ａ，３０ｂを、例えば半導体素子２０ａ，２０ｂの下面２１ａ，２１ｂに塗布し、半導体素子２０ａ，２０ｂを支持体１００の上面に載置する。半導体素子２０ａ，２０ｂは、電極端子２４ａ，２４ｂが設けられた下面２１ａ，２１ｂを下側にしたフェイスダウン状態にて支持体１００の上面に接着される。
図６（ｂ）に示すように、支持体１００の上面に、半導体素子２０ａ，２０ｂを覆うように封止樹脂４０を形成する。
図７（ａ）に示すように、封止樹脂４０に、支持体１００の上面を露出する開口部４０Ａ，４０Ｂを形成する。開口部４０Ａ，４０Ｂは、図１に示す素子シールド体５０の形状に応じて形成される。詳しくは、素子シールド体５０に含まれる第２の素子シールド部５２に応じた位置に開口部４０Ａが形成され、第３の素子シールド部５３に応じた位置に開口部４０Ｂが形成される。
開口部４０Ａ，４０Ｂの形成方法として、エッチング法（例えばドライエッチング法）やレーザ加工法を用いることができる。エッチング法の場合、封止樹脂４０を覆うレジスト膜を形成し、そのレジスト膜をパターニングして開口部を形成する。その開口部から封止樹脂４０をエッチングして開口部４０Ａ，４０Ｂを形成する。レーザ加工法の場合、ＣＯ２レーザやＵＶ−ＹＡＧレーザ等を用いることができる。なお、必要に応じてデスミア処理を行い、残渣（樹脂スミア）を除去する。
図７（ｂ）に示すように、素子シールド体５０を形成する。例えば、封止樹脂４０の表面にシード層を例えばスパッタ法や無電解めっき法により形成する。そのシード層を覆うレジスト膜を形成し、レジスト膜をパターニングして開口部を形成する。レジスト膜の開口部から、シード層をめっき給電層に使用する電解めっき法（例えば電解銅めっき法）を施し、開口部４０Ａ，４０Ｂ内に充填されるとともに封止樹脂４０の上面を覆うめっき層を形成する。そして、レジスト膜を除去し、不要なシード層を例えばエッチングにより除去して素子シールド体５０を形成する。このような方法により、第１〜第３の素子シールド部５１〜５３を同時に形成することができる。
なお、ペースト充填法を用いて素子シールド体５０を形成してもよい。例えば、図７（ａ）において、封止樹脂４０の上面に、所望の位置に開口部を有するレジスト膜を形成する。開口部は、素子シールド体５０（図１参照）に応じた位置に形成される。その開口部に導電性ペーストを充填し、導電性ペーストを硬化して図７（ｂ）に示す素子シールド体５０を形成する。導電性ペーストとして、例えば銅ペースト、銅や含む合金ペースト等が用いられる。
この後の工程は、上記の第１の製造方法における図４（ｂ）から図５（ｃ）に示す工程と同様であるため、説明を省略する。そして、この第２の製造方法により、上記の第１の製造方法と同様に、図１に示す半導体装置１が得られる。
以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）半導体装置１は、半導体素子２０ａ，２０ｂを被覆する封止樹脂４０の上面４１と側面４２とが素子シールド体５０により被覆されている。半導体装置１の配線構造体６０は、上記の配線層６２，６４，６６と、絶縁層６１，６３，６５を有している。配線層６２，６４，６６は、半導体素子２０ａ，２０ｂに接続されている。更に、配線構造体６０の絶縁層６１，６３，６５は、枠状の配線シールド体７０により被覆され、この配線シールド体７０は、素子シールド体５０と接続されている。
配線シールド体７０において露出する側面７０ａは、素子シールド体５０の側面５２ａと同一平面上に位置しており、面一である。このため、シールドケースを披着するものに比べ、半導体装置１を小型化することができる。また、素子シールド体５０の第１の素子シールド部５１を、封止樹脂４０の上面４１に接して封止樹脂４０を覆うように形成した。封止樹脂４０は、半導体装置１に含まれる半導体素子２０ａ，２０ｂを覆うように形成されていればよい。このため、半導体装置１を薄型化することができる。
（２）半導体装置１は、上面及び側面が素子シールド体５０と配線シールド体７０とにより覆われている。つまり、半導体装置１は、半導体素子２０ａ，２０ｂと配線層６２，６４，６６とがシールド材（素子シールド体５０及び配線シールド体７０）により電磁的に覆われている。このシールド材は、半導体素子２０ａ，２０ｂ及び配線層６２，６４，６６を、半導体装置１の外部から電磁的にシールドする。このため、半導体素子２０ａ，２０ｂ及び配線層６２，６４，６６への電磁波の影響を低減することができる。また、この半導体装置１から外部への電磁波の放射を低減することができる。
（３）素子シールド体５０は、第３の素子シールド部５３を有している。この第３の素子シールド部５３は、半導体素子２０ａと半導体素子２０ｂとの間に配設されている。従って、この第３の素子シールド部５３により、半導体素子２０ａと半導体素子２０ｂとの間における電磁波の影響を低減することができる。
（４）配線シールド体７０は、内側に凹凸を有している。この凹凸によって、配線シールド体７０の剥離を抑制することができる。
＜変形例＞
次に、上記実施形態に対する変形例を説明する。
なお、以下に示す各変形例において、上記した一実施形態と同じ部材については同じ符号を付してその説明の一部または全てを省略する。
＜変形例１＞
図８（ｂ）に示すように、半導体装置１ａは、半導体装置１は、複数の半導体素子２０ａ，２０ｂ、封止樹脂４０、素子シールド体５０、配線構造体６０ａ，６０ｂ、配線シールド体１２０、ソルダレジスト層８０を有している。
配線構造体６０ａは、半導体素子２０ａに接続された配線層と絶縁層とを含む。配線構造体６０ｂは、半導体素子２０ｂに接続された配線層と絶縁層とを含む。そして、この変形例１の配線シールド体１２０は、配線構造体６０ｂを囲むように形成されている。従って、配線シールド体１２０は、配線構造体６０ａに含まれ半導体素子２０ａに接続された配線層と、配線構造体６０ｂに含まれ半導体素子２０ｂに接続された配線層とを電磁的に分離する。
配線シールド体１２０は、半導体装置１ａの側面に露出する第１の配線シールド部１２１と、配線構造体６０ａと配線構造体６０ｂの間に配設された第２の配線シールド部１２２とを有している。従って、図８（ａ）に示すように、本実施形態の半導体装置１ａにおいて、配線構造体６０ｂは、半導体装置１ｂの側面において露出している。
図８（ｂ）に示すように、第１の配線シールド部１２１は、素子シールド体５０に含まれる第２の素子シールド部５２と接続されている。第２の配線シールド部１２２は、素子シールド体５０に含まれる第３の素子シールド部５３と接続されている。
図８（ｃ）に示すように、配線シールド体１２０は、第１の配線シールド部１２１と第２の配線シールド部１２２とにより矩形の枠状に形成されている。この配線シールド体１２０は、配線構造体６０ｂを囲むように、つまり半導体装置１ａに含まれる配線構造体を部分的に囲むように形成されている。そして、一点鎖線にて示す素子シールド体５０において、第３の素子シールド部５３は、二点鎖線にて示すように、素子シールド体５０の内部を部分的に区画する。
この半導体装置１ａでは、素子シールド体５０によって、半導体装置１ａに含まれる半導体素子２０ａ，２０ｂを半導体装置１ａの外部と電磁的に分離する。これにより、半導体素子２０ａ，２０ｂに対する電磁波の影響、つまり半導体素子２０ａ，２０ｂへの半導体装置１ａの外部の電磁波の影響を低減し、半導体装置１ａの外部への電磁波の放射を低減することができる。
素子シールド体５０に含まれる第３の素子シールド部５３は、半導体素子２０ａと半導体素子２０ｂとを電磁的に分離する。そして、配線シールド体１２０は、配線構造体６０ａと配線構造体６０ｂ、つまり半導体素子２０ａに接続された配線層と、半導体素子２０ｂに接続された配線層とを電磁的に分離する。これにより、半導体装置１ａの内部において、半導体素子２０ｂ及び半導体素子２０ｂに接続された配線層に対する電磁波の影響、つまり、半導体素子２０ｂ及び半導体素子２０ｂに接続された配線層への電磁波を低減し、半導体素子２０ｂ及び配線層から他の部分への電磁波の放射を低減することができる。
第２の配線シールド部１２２は、配線構造体６０ａと配線構造体６０ｂの間に配設されている。この第２の配線シールド部１２２は、上記実施形態の配線シールド体７０と同様に鍔部を有している。つまり、第２の配線シールド部１２２は、配線構造体６０ａに向かって凹凸状に形成されるとともに、配線構造体６０ｂに向かって凹凸状に形成されている。このような形状によって、剥離等を防ぐことができる。
＜変形例２＞
図９に示すように、この半導体装置１ｂは、柱状に形成された複数の配線シールド体１３０を有している。この変形例２において、配線構造体６０は、半導体装置１ｂの側面において、部分的に露出している。
この配線シールド体１３０は、上記の一実施形態の配線シールド体７０と同様に、第１，第２，第３の金属部材１３１，１３２，１３３を含む。複数の配線シールド体１３０は、メッシュ状のシールド部材と同様の効果を奏する。つまり、複数の配線シールド体１３０は、その間隔に応じて所望の周波数の電磁波を低減する。従って、このような半導体装置１ｂは、上記実施形態と同様に、半導体装置１ｂに含まれる半導体素子及び配線層に対する電磁波の影響を低減することができる。
＜変形例３＞
図１０に示すように、半導体装置１ｃは、複数の半導体素子２０ａ，２０ｂ、封止樹脂４０、素子シールド体５０、配線構造体６０、配線シールド体７０、ソルダレジスト層８０を有している。半導体素子２０ａ，２０ｂの側面２３ａ，２３ｂが封止樹脂４０により覆われている。そして、半導体素子２０ａ，２０ｂの上面２２ａ，２２ｂは、素子シールド体５０の第１の素子シールド部５１に接続されている。この半導体装置１ｃでは、半導体素子２０ａ，２０ｂの熱が素子シールド体５０に対して直接伝達され、半導体装置１ｃの外部へと放出される。このように、素子シールド体５０は、半導体素子２０ａ，２０ｂの熱を放熱する放熱体として機能する。
尚、上記実施形態及び各変形例は、以下の態様で実施してもよい。
・上記実施形態において、第３の素子シールド部５３（図１（ｂ）参照）が省略されてもよい。また、複数の第３の素子シールド部５３を設けるようにしてもよい。
・上記の変形例１において、第３の素子シールド部５３により区画する領域を適宜変更してもよい。
・上記実施形態と各変形例とを適宜組み合わせて実施してもよい。例えば、図９に示す半導体装置１ｂにおいて、第２の金属部材１３２を一実施形態における第２の金属部材７２と同様に、絶縁層を囲む枠状に形成してもよい。
また、上記実施形態のように、配線構造体６０を囲む配線シールド体７０と、変形例１のように絶縁層を部分的に囲む第２の配線シールド部１２２を組み合わせて実施してもよい。
１，１ａ〜１ｃ 半導体装置
２０ａ，２０ｂ 半導体素子（電子部品）
４０ 封止樹脂
５０ 素子シールド体
５１ 第１の配線シールド部（第１のシールド部）
５２ 第２の配線シールド部（第２のシールド部）
５３ 第３の配線シールド部（第３のシールド部）
６０，６０ａ 配線構造体
７０，１２０，１３０ 配線シールド体
８０ ソルダレジスト層（保護絶縁層）

Claims (9)

  1. 下面に電極端子が形成された電子部品と、
    前記電子部品の下方にあって、絶縁層と前記電極端子に接続された配線層とを含む配線構造体と、
    前記配線構造体に設けられた枠状の配線シールド体と、
    前記配線構造体の上面及び前記電子部品の側面を覆う封止樹脂と、
    前記封止樹脂の側面を覆うとともに、前記電子部品の上面側を連続的に覆う素子シールド体と、を有し、
    前記配線シールド体は前記素子シールド体と接続され、
    前記配線シールド体は電磁シールドであり、
    前記配線シールド体は、前記配線構造体の積層方向に積層された複数の枠状の金属部材からなり、
    前記複数の枠状の金属部材の各々は、前記絶縁層を貫通する第１金属層と、前記配線層と同一層に設けられた第２金属層とを含み、
    前記複数の金属部材の少なくとも一部は、前記第１金属層の側面及び前記第２金属層の側面が共に前記配線構造体から外側に露出するように配置され、
    前記配線構造体から露出する前記第１金属層の側面及び前記第２金属層の側面は前記素子シールド体の側面と同一平面上に位置していること、を特徴とする半導体装置。
  2. 下面に電極端子が形成された電子部品と、
    前記電子部品の下方にあって、絶縁層と前記電極端子に接続された配線層とを含む配線構造体と、
    前記配線構造体に設けられた複数の配線シールド体と、
    前記配線構造体の上面及び前記電子部品の側面を覆う封止樹脂と、
    前記封止樹脂の側面を覆うとともに、前記電子部品の上面側を連続的に覆う素子シールド体と、を有し、
    前記複数の配線シールド体は前記素子シールド体と接続され、
    前記複数の配線シールド体は電磁シールドであり、
    前記複数の配線シールド体は、前記配線構造体の積層方向に各々貫通する柱状であり、
    前記複数の配線シールド体は枠状に配置されており、
    前記配線シールド体は、前記配線構造体を積層方向に積層された複数の金属部材からなり、
    前記複数の金属部材の各々は、前記絶縁層を貫通する第１金属層と、前記配線層と同一層に設けられた第２金属層とを含み、
    前記配線構造体から露出する前記第１金属層の側面及び前記第２金属層の側面は前記素子シールド体の側面と同一平面上に位置していること、を特徴とする半導体装置。
  3. 前記配線シールド体は、前記配線構造体に向かって凹凸状に形成されたことを特徴とする請求項１又は２に記載の半導体装置。
  4. 前記素子シールド体は、前記封止樹脂の上面を覆う第１のシールド部と、前記封止樹脂の側面を覆い前記第１のシールド部と接続された第２のシールド部とを有し、
    前記配線シールド体は、前記第２のシールド部に接続されたこと、
    を特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
  5. 前記素子シールド体は、前記封止樹脂の上面を覆う第１のシールド部と、前記封止樹脂の側面を覆い前記第１のシールド部と接続された第２のシールド部と、前記封止樹脂に覆われた複数の電子部品のうちの少なくとも１つと他の電子部品と分離する第３のシールド部とを有し、
    前記配線シールド体は、前記第２のシールド部の一部に接続された第１の配線シールド部と、前記第３のシールド部に接続された第２の配線シールド部とを含み、前記第１の配線シールド部と前記第２のシールド部とにより枠状に形成されたこと、を特徴とする請求項１に記載の半導体装置。
  6. 前記配線構造体は、前記電子部品と反対側の面において前記絶縁層及び前記配線シールド体の下面を被覆するとともに前記配線層の下面の一部を外部接続端子として露出する開口部を有する保護絶縁層を含むこと、を特徴とする請求項１〜５のいずれか１項に記載の半導体装置。
  7. 電子部品を該電子部品の電極端子が設けられた面を支持体に向けて該支持体に配置する工程と、
    前記電子部品を覆う封止樹脂を形成する工程と、
    前記封止樹脂を覆う素子シールド体を形成する工程と、
    前記支持体を除去する工程と、
    前記支持体を除去した前記封止樹脂の面に、絶縁層と前記電子部品に接続された配線層とを有する配線構造体と、前記配線構造体の側面に設けられて前記素子シールド体に接続された配線シールド体とを形成する工程と、
    を含むことを特徴とする半導体装置の製造方法。
  8. 支持体の上面に立設されたシールド部を形成する工程と、
    前記シールド部の間の前記支持体の上面に、電子部品を該電子部品の電極端子が設けられた面を支持体に向けて該支持体に配置する工程と、
    前記電子部品を覆う封止樹脂を形成する工程と、
    前記封止樹脂の上面に前記電子部品の上面側を連続的に覆い前記シールド部と接続された金属層を形成し、前記シールド部と前記金属層とからなる素子シールド体を形成する行程と、
    前記支持体を除去する工程と、
    前記支持体を除去した前記封止樹脂の面に、絶縁層と前記電子部品に接続された配線層とを有する配線構造体と、前記配線構造体の側面に設けられて前記素子シールド体に接続された配線シールド体とを形成する工程と、
    を含むことを特徴とする半導体装置の製造方法。
  9. 前記配線構造体は、絶縁層と配線層とを交互に積層して形成され、
    前記配線シールド体は、前記配線層と同時に形成された複数の金属部材により構成されること、
    を特徴とする請求項７又は８に記載の半導体装置の製造方法。
JP2016105603A 2016-05-26 2016-05-26 半導体装置、半導体装置の製造方法 Active JP6621708B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2016105603A JP6621708B2 (ja) 2016-05-26 2016-05-26 半導体装置、半導体装置の製造方法
US15/587,834 US9991228B2 (en) 2016-05-26 2017-05-05 Semiconductor device with electromagnetic shield

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2016105603A JP6621708B2 (ja) 2016-05-26 2016-05-26 半導体装置、半導体装置の製造方法

Publications (3)

Publication Number Publication Date
JP2017212377A JP2017212377A (ja) 2017-11-30
JP2017212377A5 JP2017212377A5 (ja) 2019-03-07
JP6621708B2 true JP6621708B2 (ja) 2019-12-18

Family

ID=60418232

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016105603A Active JP6621708B2 (ja) 2016-05-26 2016-05-26 半導体装置、半導体装置の製造方法

Country Status (2)

Country Link
US (1) US9991228B2 (ja)
JP (1) JP6621708B2 (ja)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI566339B (zh) * 2014-11-11 2017-01-11 矽品精密工業股份有限公司 電子封裝件及其製法
CN107424974A (zh) * 2016-05-24 2017-12-01 胡迪群 具有埋入式噪声屏蔽墙的封装基板
US10804119B2 (en) * 2017-03-15 2020-10-13 STATS ChipPAC Pte. Ltd. Method of forming SIP module over film layer
US10629542B2 (en) 2018-04-05 2020-04-21 Samsung Electro-Mechanics Co., Ltd. Electronic device module
KR20190129650A (ko) 2018-05-10 2019-11-20 삼성전기주식회사 전자 소자 모듈 및 그 제조 방법
US10790238B2 (en) 2018-05-10 2020-09-29 Samsung Electro-Mechanics Co., Ltd. Electronic device module and method of manufacturing the same
KR102592329B1 (ko) 2018-06-26 2023-10-20 삼성전자주식회사 반도체 패키지 제조 방법
US10629518B2 (en) 2018-08-29 2020-04-21 Nxp Usa, Inc. Internally-shielded microelectronic packages and methods for the fabrication thereof
US10755979B2 (en) * 2018-10-31 2020-08-25 Ningbo Semiconductor International Corporation Wafer-level packaging methods using a photolithographic bonding material
US11071196B2 (en) 2019-04-05 2021-07-20 Samsung Electro-Mechanics Co., Ltd. Electronic device module and method of manufacturing electronic device module
WO2020250425A1 (ja) * 2019-06-14 2020-12-17 株式会社 東芝 半導体装置
US11362041B2 (en) * 2019-12-19 2022-06-14 Amkor Technology Japan, Inc. Semiconductor devices including shielding layer and methods of manufacturing semiconductor devices
JP2021125525A (ja) * 2020-02-04 2021-08-30 キオクシア株式会社 半導体パッケージおよびその製造方法
US11626337B2 (en) * 2020-05-19 2023-04-11 Amkor Technology Singapore Holding Pte. Ltd. Semiconductor devices and methods of manufacturing semiconductor devices
CN112701089A (zh) * 2020-09-10 2021-04-23 成都芯源系统有限公司 集成电路封装结构、集成电路封装单元及相关制造方法
CN112908984A (zh) * 2021-01-18 2021-06-04 上海先方半导体有限公司 一种带有散热片的ssd堆叠封装结构及其制作方法
EP4040483A3 (en) * 2021-02-04 2022-10-26 Murata Manufacturing Co., Ltd. Electronic component with internal shielding
CN114206090B (zh) * 2021-11-30 2024-04-16 四川天邑康和通信股份有限公司 一种能够有效解决pon/全光网关发热和屏蔽信号互绕的方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006100302A (ja) * 2004-09-28 2006-04-13 Sharp Corp 高周波モジュールおよびその製造方法
JP4489575B2 (ja) 2004-12-17 2010-06-23 新光電気工業株式会社 半導体装置及びその製造方法
JP2006294701A (ja) * 2005-04-06 2006-10-26 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法
EP1715520B1 (fr) * 2005-04-21 2010-03-03 St Microelectronics S.A. Dispositif de protection d'un circuit électronique
CN101300911B (zh) * 2005-11-28 2010-10-27 株式会社村田制作所 电路模块以及制造电路模块的方法
JP4650244B2 (ja) * 2005-12-02 2011-03-16 株式会社村田製作所 回路モジュールおよびその製造方法
US7626247B2 (en) * 2005-12-22 2009-12-01 Atmel Corporation Electronic package with integral electromagnetic radiation shield and methods related thereto
WO2008136251A1 (ja) * 2007-05-02 2008-11-13 Murata Manufacturing Co., Ltd. 部品内蔵モジュール及びその製造方法
JP2009218484A (ja) * 2008-03-12 2009-09-24 Tdk Corp 電子モジュール、および電子モジュールの製造方法
KR101711045B1 (ko) * 2010-12-02 2017-03-02 삼성전자 주식회사 적층 패키지 구조물
US8835226B2 (en) * 2011-02-25 2014-09-16 Rf Micro Devices, Inc. Connection using conductive vias
JP5861260B2 (ja) * 2011-03-10 2016-02-16 日本電気株式会社 半導体装置の製造方法及び半導体装置
KR20120131530A (ko) * 2011-05-25 2012-12-05 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR20140023112A (ko) * 2012-08-17 2014-02-26 삼성전자주식회사 반도체 패키지를 포함하는 전자 장치 및 그 제조 방법
JP5767268B2 (ja) * 2013-04-02 2015-08-19 太陽誘電株式会社 回路モジュール及びその製造方法
WO2015194435A1 (ja) * 2014-06-20 2015-12-23 株式会社村田製作所 回路モジュール及びその製造方法
US9570406B2 (en) * 2015-06-01 2017-02-14 Qorvo Us, Inc. Wafer level fan-out with electromagnetic shielding
US10043761B2 (en) * 2015-10-19 2018-08-07 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and manufacturing method thereof

Also Published As

Publication number Publication date
JP2017212377A (ja) 2017-11-30
US20170345793A1 (en) 2017-11-30
US9991228B2 (en) 2018-06-05

Similar Documents

Publication Publication Date Title
JP6621708B2 (ja) 半導体装置、半導体装置の製造方法
JP6752553B2 (ja) 配線基板
JP5188426B2 (ja) 半導体装置及びその製造方法、電子装置
KR101103857B1 (ko) 인쇄 배선 보드 및 그 제조 방법
JP6133549B2 (ja) 配線基板及び配線基板の製造方法
JP6408540B2 (ja) 無線モジュール及び無線モジュールの製造方法
TW201312713A (zh) 半導體裝置、垂直堆疊有該半導體裝置之半導體模組構造及其製造方法
JP5372579B2 (ja) 半導体装置及びその製造方法、並びに電子装置
TWI694612B (zh) 半導體模組
JP2008226945A (ja) 半導体装置およびその製造方法
JP2013243345A5 (ja)
JP5547615B2 (ja) 配線基板、半導体装置及び配線基板の製造方法
JP2016207957A (ja) 配線基板及び配線基板の製造方法
JP2017212376A (ja) 半導体装置、半導体装置の製造方法
JP2016063130A (ja) プリント配線板および半導体パッケージ
JP2018022824A (ja) 電子部品内蔵基板及びその製造方法と電子部品装置
JP6625491B2 (ja) 配線基板、半導体装置、配線基板の製造方法
US20180014407A1 (en) Wiring board
JP2009260165A (ja) 半導体装置
KR102235811B1 (ko) 반도체 장치, 반도체 적층모듈구조, 적층모듈구조 및 이들의 제조방법
JP2017143096A (ja) 配線基板、半導体装置及び配線基板の製造方法
JP2005150344A (ja) 半導体装置およびその製造方法
US11153963B2 (en) Circuit carrier structure and manufacturing method thereof
JP7265877B2 (ja) 配線基板
JP5257518B2 (ja) 基板製造方法および樹脂基板

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20190121

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20190121

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20190919

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20191105

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20191120

R150 Certificate of patent or registration of utility model

Ref document number: 6621708

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150