TWI446514B - 半導體封裝件及其製法 - Google Patents

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Description

半導體封裝件及其製法
本發明係關於一種半導體封裝件及其製法，更詳言之，本發明係為一種包覆有接地金屬層之半導體封裝件及其製法。
現今，隨著科技發展的進步，電子產品的業者紛紛開發出各種不同型態的半導體封裝產品，且為了對應科技趨勢及提升電性品質，多數半導體封裝產品具有屏障功能，以防止電磁干擾(Electromagnetic Interference，EMI)，再者，為了使半導體封裝產品做更有效的運用，所以半導體封裝件之空間分配變得格外重要，因此，仍須不斷的改良與克服半導體封裝結構的製程技術，以符合現代科技產品的趨勢。
然而，一般的半導體封裝件中，係於該半導體封裝件之頂面、兩相對側邊及鄰接該側邊的部分底面鍍上一層金屬層，且該部分底面上的金屬層連接該半導體封裝件底面的電性接觸墊，因此，該電性接觸墊電性連接該金屬層，以達到接地與電磁波遮蔽(EMI Shielding)之效果。
接著，請參閱第1A至1C圖，係為習知半導體封裝件及其製法的剖面示意圖。
如第1A圖所示，提供一封裝基板10與封裝膠體11，該封裝基板10具有相對之第一表面10a及第二表面10b，且該封裝基板10之第一表面10a上具有複數電性接觸墊 100及複數靜電放電防護墊101。
如第1B至1C圖所示，提供一收納槽12，該收納槽12具有底部14與凹部16。將該封裝基板10之第一表面10a設於該底部14上，使該底部14遮蓋住各該電性接觸墊100，且該凹部16係對應並外露各該靜電放電防護墊101。接著，藉由化學鍍膜方式形成金屬層18於該封裝膠體之頂面11a、該封裝基板10之部分側表面10c、以及該封裝膠體11之部分側表面11b上，該金屬層18並延伸連接至該封裝基板10之第一表面10a上之靜電放電防護墊101；最後，移除該收納槽12，並令該靜電放電防護墊101作為接地，如第1C圖所示。
不過，前述方式形成的金屬層只能於封裝基板之底面角落或側邊的靜電放電防護墊連接，使得於半導體封裝件的接地佈局備受限制，在製程空間運用上顯得較不具有彈性。
因此，如何克服習知技術之種種問題，實為一重要課題。
為解決上述習知技術之種種問題，本發明遂揭露一種半導體封裝件，係包括：本體，其包括具有相對之第一表面與第二表面的封裝基板、形成於該封裝基板之第一表面上之複數第一電性接觸墊與複數第二電性接觸墊、及形成於該封裝基板之第二表面上之封裝膠體；金屬層，係包覆該本體之表面；以及複數開孔，係形成於該封裝基板之第 一表面上，以貫穿該金屬層，並外露該第一電性接觸墊。
本發明又提供一種半導體封裝件之製法，係包括：提供一本體，其包括具有相對之第一表面與第二表面的封裝基板、形成於該封裝基板之第一表面上之複數第一電性接觸墊與複數第二電性接觸墊、及形成該封裝基板之第二表面上之封裝膠體；於各該第一電性接觸墊上形成覆蓋層；形成包覆該本體表面的金屬層；以及移除該覆蓋層，以令該封裝基板之第一表面上形成貫穿該金屬層的複數開孔，且該開孔外露該第一電性接觸墊。
前述之半導體封裝件之製法中，係先使該本體藉覆蓋層接置於一承載板上，再形成該金屬層，且移除該覆蓋層復包括移除該承載板。
前述之半導體封裝件之製法中，係利用水或溶劑移除該覆蓋層。
前述之半導體封裝件之製法中，係藉由薄膜沉積方式形成該金屬層，且形成該覆蓋層之方式係為網版印刷。
前述之半導體封裝件及其製法，至少一該第二電性接觸墊係位於兩相鄰之第一電性接觸墊間，且至少一該第一電性接觸墊係位於該第二電性接觸墊與該封裝基板側面之間。
前述之半導體封裝件及其製法，僅形成導電元件於該開口中之第一電性接觸墊上。
前述之半導體封裝件及其製法，至少一該導電元件電性連接該金屬層，以作為接地之用，且該封裝基板內部係 具有連接部份第一電性接觸墊與第二電性接觸墊之內部線路。
前述之半導體封裝件及其製法，該第二電性接觸墊係為接地墊。
前述之半導體封裝件及其製法，該本體係為系統級封裝(system in package，SiP)模組。
依上所述，本發明係藉由覆蓋層形成於第一電性接觸墊上，並將覆蓋層移除後形成複數開孔，而外露該第一電性接觸墊，且各該開孔之位置並不侷限該封裝基板的第一表面之角落或側邊，而是取決於該覆蓋層所形成的位置。反之，習知技術未使用覆蓋層定位各該開孔，所以金屬層只能受限包覆於該封裝基板的第一表面之角落或側邊，無法延伸該封裝基板之中間區域，使得接地位置受限。因此，本發明利用覆蓋層的方式定位各該開孔的位置，使得半導體封裝件於製程上可更有彈性地佈設接地位置。
以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。
須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功 效及所能達成之目的下，均應仍落在本發明所揭示之技術內容得能涵蓋之範圍內。同時，本說明書中所引用之如「上」及「一」等之用語，亦僅為便於敘述之明瞭，而非用以限定本發明可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本發明可實施之範疇。
以下將配合第2A至2E圖以詳細說明本發明之半導體封裝件及其製法。
如第2A圖所示，提供一例如為系統級封裝(system in package，SiP)模組的本體20，其包括封裝基板21與封裝膠體22，而該封裝基板21具有相對之第一表面212與第二表面214，且該封裝基板21之第一表面212上具有複數第一電性接觸墊21a與複數第二電性接觸墊21b，該第二電性接觸墊21a係為接地墊，而該第一電性接觸墊21a並非僅位於該封裝基板21的角落或側邊，而亦設置於該封裝基板21的中間區域處，又各該第二電性接觸墊21b位於兩相鄰之第一電性接觸墊21a間。另外，在該封裝基板21之第二表面214上形成如環氧樹脂的封裝膠體22，但不以此材料為限，且該第二表面214上可接置有半導體晶片(未圖示)。復請參閱第2B圖，係延續自第2A圖，於各該第一電性接觸墊21a上，利用網版印刷方式對應形成覆蓋層24，且該覆蓋層24覆蓋各該第一電性接觸墊21a，並外露各該第二電性接觸墊21b。再者，該覆蓋層24之材質係為紫外線固化型膠(UV curable adhesive)、熱固型液態膠或封裝材料。
如第2C圖所示，係接續自第2B圖之製程，該本體20藉由該覆蓋層24接置於一承載板28上，且該承載板28的長度大於該覆蓋層24的長度，接著以濺鍍(Sputter)或化學氣相沉積(CVD)等薄膜沉積的方式形成包覆該本體20表面的金屬層26，而該金屬層26之材質係為銅、鎳、鐵、鋁或不銹鋼，但不以此為限。
如第2D圖所示，係接續自第2C圖之製程，移除該承載板28，再藉由水或溶劑移除該覆蓋層24，以使該封裝基板21之第一表面212上形成貫穿該金屬層26的複數開孔262，且各該開孔262外露該第一電性接觸墊21a。
如第2E圖所示，係接續自第2D圖之製程，於各該開孔262中的第一電性接觸墊21a上形成導電元件29，而該導電元件29可與外界電子元件電性連接，另外，各該第二電性接觸墊21b係電性連接該金屬層26，而達成接地之效果，其中，該導電元件29可為銲球，不以此為限。或者，至少一該導電元件29經由直接接觸或內部線路211電性連接該金屬層26，以作為接地之用，更詳而言之，該封裝基板21內部可具有連接部份第一電性接觸墊21a與第二電性接觸墊21b之內部線路211，以使部分該第一電性接觸墊21a具有接地之作用，如第2E’圖所示。
另外，於其他實施例中，亦可同時對複數該本體20進行第2A至2E圖之步驟。
本發明復提供一種半導體封裝件，係包括本體20及金屬層26；其中，該本體20係包括具有相對之第一表面 212與第二表面214的封裝基板21、及形成於該封裝基板21之第一表面212上之複數第一電性接觸墊21a與複數第二電性接觸墊21b，又於該封裝基板21之第二表面214上利用如環氧樹脂之材質形成有封裝膠體22，但不以此為限。該金屬層26係包覆該本體20之表面，且於該封裝基板21之第一表面212上形成有複數開孔262，其貫穿該金屬層26，以外露該第一電性接觸墊21a。
根據前述之半導體封裝件，該第二電性接觸墊21b係位於兩相鄰之第一電性接觸墊21a間。而至少一該第一電性接觸墊21a位於該第二電性接觸墊21b與該封裝基板21側面之間。而在該開孔262中之第一電性接觸墊21a上形成如銲球的導電元件29，而該導電元件29可與外界電子元件電性連接，另外，各該第二電性接觸墊21b係電性連接該金屬層26，以做為接地墊；或者，至少一該導電元件29電性連接該金屬層26，以作為接地之用。再者，亦可於該封裝基板21內部係具有連接部份第一電性接觸墊21a與第二電性接觸墊21b之內部線路211，以作為接地之用。
此外，該金屬層26之材質係為銅、鎳、鐵、鋁或不銹鋼。又該本體20係為系統級封裝(system in package，SiP)模組。
綜上所述，本發明之半導體封裝件及其製法係藉由將覆蓋層對應形成於該封裝基板之第一電性接觸墊上，再以金屬層包覆本體，並將覆蓋層移除後形成複數開孔，並外露該第一電性接觸墊。因此本發明可有效解決習知技術只 侷限該封裝基板的第一表面之角落或側邊進行接地之問題，而可在該封裝基板的第一表面任一區域的第二電性接觸墊上形成金屬層，並令該第二電性接觸墊作為接地之用，所以本發明可彈性地佈設接地線路的空間，使得半導體封裝件的接地空間之運用更加完善，又該金屬層可包覆本體，以同時達到與習知技術防止電磁干擾相同的效果。
上述該些實施樣態僅例示性說明本發明之功效，而非用於限制本發明，任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述該些實施態樣進行修飾與改變。此外，在上述該些實施態樣中之元件的數量僅為例示性說明，亦非用於限制本發明。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。
10、21‧‧‧封裝基板
10a、212‧‧‧第一表面
10b、214‧‧‧第二表面
10c、11b‧‧‧側表面
100‧‧‧電性接觸墊
101‧‧‧靜電放電防護墊
11、22‧‧‧封裝膠體
11a‧‧‧頂面
12‧‧‧收納槽
14‧‧‧底部
16‧‧‧凹部
18、26‧‧‧金屬層
20‧‧‧本體
21a‧‧‧第一電性接觸墊
21b‧‧‧第二電性接觸墊
211‧‧‧內部線路
24‧‧‧覆蓋層
262‧‧‧開孔
28‧‧‧承載板
29‧‧‧導電元件
第1A至1C圖係顯示習知半導體封裝件及其製法之剖面示意圖；以及第2A至2E圖係為本發明之半導體封裝件及其製法之剖面示意圖，其中，第2E’圖係第2E圖之另一實施態樣。
20‧‧‧本體
21‧‧‧封裝基板
21a‧‧‧第一電性接觸墊
21b‧‧‧第二電性接觸墊
212‧‧‧第一表面
214‧‧‧第二表面
22‧‧‧封裝膠體
26‧‧‧金屬層
262‧‧‧開孔

Claims (21)

  1. 一種半導體封裝件，係包括：本體，其包括具有相對之第一表面與第二表面的封裝基板、形成於該封裝基板之第一表面上之複數第一電性接觸墊與複數第二電性接觸墊、及形成於該封裝基板之第二表面上之封裝膠體；金屬層，係包覆該本體之表面；以及複數開孔，係形成於該封裝基板之第一表面上，且貫穿該金屬層，以外露該第一電性接觸墊。
  2. 如申請專利範圍第1項所述之半導體封裝件，其中，至少一該第二電性接觸墊係位於兩相鄰之第一電性接觸墊間。
  3. 如申請專利範圍第1項所述之半導體封裝件，其中，至少一該第一電性接觸墊係位於該第二電性接觸墊與該封裝基板側面之間。
  4. 如申請專利範圍第1項所述之半導體封裝件，復包括導電元件，係形成於該開孔中之第一電性接觸墊上，以與外界電子元件電性連接。
  5. 如申請專利範圍第1項所述之半導體封裝件，復包括導電元件，係形成於該開孔中之第一電性接觸墊上，至少一該導電元件電性連接該金屬層，以作為接地之用。
  6. 如申請專利範圍第1項所述之半導體封裝件，其中，該封裝基板內部係具有連接部份第一電性接觸墊與第 二電性接觸墊之內部線路。
  7. 如申請專利範圍第1項所述之半導體封裝件，其中，該本體係為系統級封裝(system in package，SiP)模組。
  8. 如申請專利範圍第1項所述之半導體封裝件，其中，該第二電性接觸墊係為接地墊。
  9. 一種半導體封裝件之製法，係包括：提供至少一本體，其包括具有相對之第一表面與第二表面的封裝基板、形成於封裝基板之第一表面上之複數第一電性接觸墊與複數第二電性接觸墊、及形成該封裝基板之第二表面上之封裝膠體；於各該第一電性接觸墊上形成覆蓋層；形成包覆該本體表面的金屬層；以及移除該覆蓋層，以令該封裝基板之第一表面上形成貫穿該金屬層的複數開孔，且該開孔外露該第一電性接觸墊。
  10. 如申請專利範圍第9項所述之半導體封裝件之製法，其中，該製法係先使該封裝基板藉覆蓋層接置於一承載板上，再形成該金屬層，且移除該覆蓋層復包括移除該承載板。
  11. 如申請專利範圍第9項所述之半導體封裝件之製法，其中，至少一該第二電性接觸墊係位於兩相鄰之第一電性接觸墊間。
  12. 如申請專利範圍第9項所述之半導體封裝件之製法， 其中，至少一該第一電性接觸墊係位於該第二電性接觸墊與該封裝基板側面之間。
  13. 如申請專利範圍第9項所述之半導體封裝件之製法，其中，復包括於各該開孔中的第一電性接觸墊上形成導電元件，以與外界電子元件電性連接。
  14. 如申請專利範圍第9項所述之半導體封裝件之製法，其中，復包括於各該開孔中的第一電性接觸墊上形成導電元件，至少一該導電元件電性連接該金屬層，以作為接地之用。
  15. 如申請專利範圍第9項所述之半導體封裝件之製法，其中，該封裝基板內部係具有連接部份第一電性接觸墊與第二電性接觸墊之內部線路。
  16. 如申請專利範圍第9項所述之半導體封裝件之製法，其中，該覆蓋層之材質係為紫外線固化型膠(UV curable adhesive)、熱固型液態膠或封裝材料。
  17. 如申請專利範圍第9項所述之半導體封裝件之製法，其中，該製法係利用水或溶劑移除該覆蓋層。
  18. 如申請專利範圍第9項所述之半導體封裝件之製法，其中，形成該金屬層之方式係為薄膜沉積。
  19. 如申請專利範圍第9項所述之半導體封裝件之製法，其中，形成該覆蓋層之方式係為網版印刷。
  20. 如申請專利範圍第9項所述之半導體封裝件之製法，其中，該本體係為系統級封裝(system in package，SiP)模組。
  21. 如申請專利範圍第9項所述之半導體封裝件之製法，其中，該第二電性接觸墊係為接地墊。
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