TW201533860A - 配線基板及使用其之半導體裝置 - Google Patents

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Abstract

一實施例之一配線基板包含一絕緣基底及提供於該絕緣基底上之一配線層。該配線層具有包含一接地端子之外部連接端子。該配線層由具有用於曝露該等外部連接端之孔的一絕緣層覆蓋。該絕緣層具有用於朝向該配線基板之一側表面曝露該接地端子之一開口。自該等孔之至少一者連續提供該開口。安裝於該配線基板上之一半導體晶片由一密封樹脂層密封。該密封樹脂層之一上表面及側表面及該配線基板之該等側表面由一導電屏蔽層覆蓋。該導電屏蔽層經由形成於該開口中之一連接件而電連接至該接地端子。

Description

配線基板及使用其之半導體裝置
本文中所描述之實施例大體上係關於一種配線基板及一種使用其之半導體裝置。
在用於通信設備等等中之半導體裝置中，使用一結構(其中一封裝表面由一屏蔽層覆蓋)來抑制電磁故障，諸如EMI(電磁干擾)。
作為具有一屏蔽功能之一半導體裝置，吾人已知具有沿一密封樹脂層之一上表面及側表面提供之一屏蔽層之一結構，該密封樹脂層密封安裝於一配線基板上之一半導體晶片。例如，將具有導電性之一金屬層用作為該屏蔽層。該導電金屬層藉由電連接至該配線基板之接地配線及接地端子而用作該屏蔽層。例如，作為該屏蔽層之該導電金屬層電連接至引出至該配線基板之該等側表面的該等接地配線。
為電連接由該導電金屬層製成之該屏蔽層及該配線基板之該等接地配線，用於具有該屏蔽功能之該半導體裝置中之該配線基板具有用於將該等接地配線引出至該配線基板之該等側表面的配線，以及作為該半導體裝置之功能所需之普通配線。因此，需要與用於一普通半導體裝置中之一配線基板分開地設計用於具有該屏蔽功能之該半導體裝置中之該配線基板，此係增加該配線基板之製造成本之一原因。在用於一小型半導體裝置中之一配線基板中，用於提供該等接地配線之 該等引出配線的空間較窄，此易於使該等配線之佈線本身較困難。此已引起需要此項技術電連接該導電屏蔽層及該等接地配線且無需採用專用引出配線。
根據一實施例，提供一種配線基板，其包含：一絕緣基底；一第一配線層，其提供於該絕緣基底之一第一表面側上；一第二配線層，其提供於該絕緣基底之一第二表面側上且具有包含一接地端子之外部連接端子；及一絕緣層，其經形成以覆蓋該第二配線層。該絕緣層具有用於分別曝露該等外部連接端子之孔、及用於朝向該絕緣基底之一側表面曝露該等外部連接端子外之該接地端子的一開口。自該等孔之至少一者連續提供該開口。
根據另一實施例，提供一種半導體裝置，其包含：該實施例之該配線基板；一半導體晶片，其安裝於該配線基板之一第一表面側上且電連接至該第一配線層；一密封樹脂層，其提供於該配線基板之該第一表面側上以密封該半導體晶片；一導電屏蔽層，其經提供以覆蓋該密封樹脂層之一上表面及側表面及該配線基板之側表面；及一連接件，其提供於該開口中以電連接該接地端子及該導電屏蔽層。
1‧‧‧半導體裝置
2‧‧‧配線基板
2a‧‧‧第一表面
2b‧‧‧第二表面/下表面
2c‧‧‧側表面
3‧‧‧半導體晶片
4‧‧‧密封樹脂層
5‧‧‧導電屏蔽層
6‧‧‧絕緣基底
7‧‧‧內部連接端子
8‧‧‧外部連接端子
8A‧‧‧接地端子
8Aa‧‧‧接地端子
8Ab‧‧‧接地端子
9‧‧‧阻焊層
10‧‧‧阻焊層
11‧‧‧通孔
12‧‧‧孔
12A‧‧‧孔
12Aa‧‧‧孔
12Ab‧‧‧孔
13‧‧‧開口
14‧‧‧黏著層
15‧‧‧電極墊
16‧‧‧接合線
17‧‧‧連接件
18‧‧‧第一配線層
19‧‧‧第二配線層
圖1A及圖1B係繪示一實施例之一半導體裝置的視圖。
圖2A及圖2B係用於實施例之半導體裝置中之一配線基板之部分之放大圖。
圖3A及圖3B係實施例之半導體裝置之部分之放大圖。
圖4係實施例之配線基板之一修改實例之部分之一放大圖。
圖5係使用圖4中所繪示之配線基板的一半導體裝置之部分之一放大圖。
在下文中，將參考圖式來描述實施例之配線基板及半導體裝置。圖1A係實施例之半導體裝置之一俯視圖。圖1B係沿圖1A中之線A-A取得之一橫截面圖。圖1A及圖1B中所繪示之半導體裝置1係一屏蔽半導體裝置(半導體封裝)，其包含：一配線基板2；一半導體晶片3，其安裝於配線基板2之一第一表面2a上；一密封樹脂層4，其密封半導體晶片3；及一導電屏蔽層5，其覆蓋密封樹脂層4之一上表面及側表面及配線基板2之側表面。應注意，在實施例之描述中，如密封樹脂層4之上表面等等中所提及，上方向及下方向係基於配線基板2之第一表面2a(其上安裝半導體晶片3)被界定為上側之情況。
配線基板2具有一絕緣樹脂基底作為一絕緣基底6。具有內部連接端子7(其充當與半導體晶片3之電連接件)之一第一配線層提供於絕緣基底6之一上表面(第一表面)上。具有外部連接端子8(其充當與一外部裝置等等之電連接件)之一第二配線層提供於絕緣基底6之一下表面(第二表面)上。外部連接端子8包含一接地端子8A。作為絕緣層之阻焊層9、10分別形成於該第一配線層及該第二配線層上。該第一配線層及該第二配線層經由經提供以穿過絕緣基底6之通孔11而電連接。
提供於配線基板2之一第二表面2b上之阻焊層10具有用於分別曝露外部連接端子8之孔12。阻焊層10經提供以覆蓋絕緣基底6之第二表面，同時朝向配線基板2之下側曝露外部連接端子8。阻焊層10進一步具有用於朝向配線基板2之側表面曝露外部連接端子外之接地端子8A的一開口13。自用於朝向絕緣基底6之下側曝露接地端子8A的孔12A連續提供開口13。自孔12A之至少一者連續提供開口13。接地端子8A由不僅朝向絕緣基底6之下側且朝向配線基板2之側表面的連通孔12A及開口13曝露。稍後將詳細描述開口13。
半導體晶片3安裝於配線基板2之第一表面2a上。半導體晶片3藉 由一黏著層14而接合至配線基板2之第一表面2a。提供於半導體晶片3之一上表面上之電極墊15經由接合線16(諸如Au線)而電連接至配線基板2之內部連接端子7。密封半導體晶片3以及接合線16等等之密封樹脂層4形成於配線基板2之第一表面2a上。密封樹脂層4之上表面及側表面及配線基板2之側表面由導電屏蔽層5覆蓋。導電屏蔽層5經由提供於開口13中之一連接件17而電連接至接地端子8A。稍後將詳細描述藉由使用連接件17而連接導電屏蔽層5及接地端子8A之一結構。
導電屏蔽層5較佳地由一金屬材料製成，該金屬材料具有低電阻率以防止自密封樹脂層4中之半導體晶片3及配線基板2之配線層發射之一不必要之電磁波洩漏至外部且防止自一外部裝置發射之一電磁波對半導體晶片3之一負面影響。例如，導電屏蔽層5由選自銅、銀及鎳或含有此等金屬之至少一者之一合金的至少一金屬製成。較佳地，基於導電屏蔽層5之電阻率來設定其之一厚度。即，導電屏蔽層5之厚度較佳地經設定以能夠獲得一低片電阻值，其可藉由良好重複性而防止不必要之電磁波自密封樹脂層4洩漏且防止自外部裝置發射之電磁波進入至密封樹脂層4中。
自半導體晶片3等等發射之不必要之電磁波及自外部裝置發射之電磁波由覆蓋密封樹脂層4之導電屏蔽層5切斷。因此，可防止不必要之電磁波經由密封樹脂層4而洩漏至外部且防止電磁波自外部進入至密封樹脂層4中。電磁波亦易於自配線基板2之側表面洩漏或進入。因此，導電屏蔽層5較佳地覆蓋配線基板2之整個側表面。圖1B繪示其中配線基板2之整個側表面由導電屏蔽層5覆蓋之一狀態。因此，可有效地防止電磁波自配線基板2之側表面洩漏及進入。
導電屏蔽層5透過提供於阻焊層10中之開口13而電連接至接地端子8A。將參考圖2A及圖2B、及圖3A及圖3B來詳細描述提供於阻焊層10中之開口13之結構及用於透過開口13而電連接導電屏蔽層5及接地 端子8A之結構。圖2A係用於半導體裝置1中之配線基板2之部分之一放大仰視圖。圖2B係沿圖2A中之線A-A取得之一橫截面圖。圖3A係使用圖2A及圖2B中所繪示之配線基板2的半導體裝置1之部分之一放大仰視圖。圖3B係沿圖3A中之線A-A取得之一橫截面圖。
如圖2A及圖2B中所繪示，提供於絕緣基底6之下表面上之第二配線層19具有接地端子8A作為外部連接端子8之部分。第二配線層19經由通孔11而電連接至提供於絕緣基底6之上表面上之第一配線層18。經由提供於阻焊層10中之孔12A而朝向絕緣基底6之下側曝露接地端子8A。經由提供於阻焊層10中之開口13而朝向配線基板2之側表面2c曝露接地端子8A。自孔12A連續提供開口13。即，藉由移除定位於接地端子8A與配線基板2之側表面2c之間之阻焊層10之一部分而自孔12A連續提供與孔12A連通之開口13。
當孔12藉由(例如)曝露及顯影程序而形成於阻焊層10中時，開口13可與孔12同時形成。即，藉由曝露及顯影，可使用具有對應於孔12及開口13之一敞開圖案的一遮罩來形成與孔12A連通之開口13。開口13提供用於電連接導電屏蔽層5及接地端子8A之一區域。導電屏蔽層5藉由提供於開口13中之連接件17而電連接至接地端子8A。
與延伸至絕緣基底6之側表面2c的一接地配線之一習知引出配線不同，當導電屏蔽層5及接地端子8A電連接時，無需特殊配線設計，此係因為提供導電屏蔽層5與接地端子8A之間之電連接區域的開口13藉由移除阻焊層10之部分而形成。由於開口13可與孔12同時形成，所以無需添加任何特殊程序。因此，可減少用於具有屏蔽功能之半導體裝置1中之配線基板2之製造成本。此外，即使當未形成導電屏蔽層5時，開口13本身對半導體裝置無負面影響，此可使配線基板2普遍地用作為用於不具有屏蔽功能之一普通半導體裝置中之一配線基板。此等點亦促成配線基板2之成本減少。
具有屏蔽功能之半導體裝置1具有覆蓋密封樹脂層4之上表面及側表面及配線基板2之側表面的導電屏蔽層5，如圖3A及圖3B中所繪示。導電屏蔽層5透過開口13而電連接至接地端子8A。具體而言，導電屏蔽層5經由提供於開口13中之連接件17而電連接至接地端子8A。如先前所描述，導電屏蔽層5由形成於密封樹脂層4之上表面及側表面及配線基板2之側表面2c上之金屬層製成。連接件17由一金屬層製成，該金屬層經形成以自形成導電屏蔽層5之金屬層連續且延伸至配線基板2之下表面2b。
當藉由一電鍍方法而形成導電屏蔽層5時，連接件17具有自形成導電屏蔽層5之金屬電鍍層連續沈澱於開口13中之一金屬電鍍層。藉由施加一電鍍條件(在該條件下，形成連接件17之該金屬電鍍層連接至接地端子8A)，導電屏蔽層5及接地端子8A經由該金屬電鍍層製成之連接件17而電連接。可藉由施加此一連接件17而電連接導電屏蔽層5及接地端子8A。
導電屏蔽層5及連接件17並不限於金屬電鍍層，且各可為一金屬濺鍍層、一導電膏塗層或類似物。當應用導電膏之一濺鍍方法或一塗佈方法時，藉由在開口13中形成金屬層(連接件17)使得其自覆蓋密封樹脂層4之上表面及側表面及配線基板2之側表面的金屬層(導電屏蔽層5)連續，亦可經由連接件17而電連接導電屏蔽層5及接地端子8A。
在經由連接件17而電連接導電屏蔽層5及接地端子8A時，連接件17之一長度(自配線基板2之側表面2c至接地端子8A之距離)較佳為較短。當連接件17之長度變長時，藉由電鍍方法、濺鍍方法或類似物之開口13中之金屬層之可成形性變差。導電屏蔽層5與接地端子8A之間之電連接可靠性被減弱。
鑒於此等點，導電屏蔽層5較佳地電連接至定位於配線基板2之一外周邊側(絕緣基底6)上之接地端子8A。圖2A、圖2B、圖3A及圖3B 繪示其中定位於配線基板2之最外周邊側(其位於提供於配線基板2之第二(下)表面2b上之矩陣中之外部連接端子8外)之接地端子8A電連接至導電屏蔽層5之一狀態。此可增強經由連接件17之導電屏蔽層5與接地端子8A之電連接可靠性。
電連接至導電屏蔽層5之接地端子8A不限於一個。當配線基板2具有複數個接地端子8A時，複數個接地端子8A較佳地電連接至導電屏蔽層5。此可進一步增強接地端子8A與導電屏蔽層5之間之電連接可靠性。在此情況中，可藉由分開形成之開口13而朝向配線基板2之側表面2c曝露複數個接地端子8A，或可藉由單一開口13而朝向配線基板2之側表面2c共同曝露複數個接地端子8A。
圖4繪示用於朝向配線基板2之側表面2c共同曝露複數個接地端子8A之單一開口13。為形成圖4中所繪示之開口13，自一孔12Aa及一孔12Ab連續移除定位於接地端子8Aa與配線基板2之側表面2c之間之阻焊層10之一部分(第一部分)及定位於相鄰於接地端子8Aa之接地端子8Ab與配線基板2之側表面2c之間之阻焊層10之一部分(第二部分)。藉由共同移除定位於該第一部分與該第二部分之間之阻焊層10之一部分(第三部分)以及阻焊層10之該第一部分及該第二部分而形成與孔12Aa及孔12Ab連通之開口13。
圖5繪示其中導電屏蔽層5及接地端子8Aa、8Ab經由提供於開口13(其用於朝向配線基板2之側表面2c共同曝露兩個接地端子8Aa、8Ab)中之連接件17而電連接之一狀態。連接件17之一形成區域包含用於使孔12Aa及孔12Ab分別向外敞開之區域及此等敞開區域之間之一區域。可將連接件17之該形成區域設定為更寬。因此，改良連接件17之可成形性，且可增強導電屏蔽層5與接地端子8Aa、8Ab之間之電連接可靠性。圖4及圖5中繪示用於共同曝露兩個接地端子8Aa、8Ab之開口13，但三個或三個以上接地端子8A可由開口13共同曝露。
在實施例之半導體裝置1中，電連接導電屏蔽層5及接地端子8A之連接件17形成於提供於阻焊層10中以朝向側表面曝露一或多個接地端子8A之開口13中。導電屏蔽層5與(若干)接地端子8A之一連接區域可由開口13之一區域調整，且藉此可輕易地使該連接區域大於一接地配線與一屏蔽層之一習知連接區域。因此，可增強導電屏蔽層5與(若干)接地端子8A之電連接可靠性。由於連接件17可藉由電鍍方法、濺鍍方法或類似物而與導電屏蔽層5同時形成，所以半導體裝置1之製造成本不會增加。此外，如上文所描述，亦可減少配線基板2本身之製造成本。此等可以低成本提供高可靠性之具有屏蔽功能之半導體裝置1。
雖然已描述某些實施例，但此等實施例僅以舉例方式呈現且並不意欲限制本發明之範疇。其實，可以各種其他形式體現本文中所描述之新穎實施例；此外，可在不脫離本發明之精神之情況下對本文中所描述之實施例之形式作出各種省略、替換及改變。隨附申請專利範圍及其等效物意欲涵蓋落於本發明之範疇及精神內之此等形式或修改。
1‧‧‧半導體裝置
2‧‧‧配線基板
2a‧‧‧第一表面
2b‧‧‧第二表面/下表面
3‧‧‧半導體晶片
4‧‧‧密封樹脂層
5‧‧‧導電屏蔽層
6‧‧‧絕緣基底
7‧‧‧內部連接端子
8‧‧‧外部連接端子
8A‧‧‧接地端子
9‧‧‧阻焊層
10‧‧‧阻焊層
11‧‧‧通孔
12‧‧‧孔
12A‧‧‧孔
13‧‧‧開口
14‧‧‧黏著層
15‧‧‧電極墊
16‧‧‧接合線
17‧‧‧連接件

Claims (20)

  1. 一種配線基板，其包括：一絕緣基底；一第一配線層，其提供於該絕緣基底之一第一表面側上；一第二配線層，其提供於該絕緣基底之一第二表面側上，該第二配線層具有包含一接地端子之外部連接端子；及一絕緣層，其經形成以覆蓋該第二配線層，該絕緣層具有用於分別曝露該等外部連接端子之孔及用於朝向該絕緣基底之一側表面曝露該等外部連接端子外之該接地端子的一開口，自該等孔之至少一者連續提供該開口。
  2. 如請求項1之配線基板，其中該等外部連接端子包含定位於該絕緣基底之一外周邊側上之複數個該等接地端子。
  3. 如請求項2之配線基板，其中藉由該開口而朝向該絕緣基底之該側表面曝露該複數個接地端子之各者。
  4. 如請求項3之配線基板，其中該開口經提供以朝向該絕緣基底之該側表面共同曝露該複數個接地端子。
  5. 如請求項1之配線基板，其中藉由移除該絕緣層之一部分而提供自該等孔之至少一者連續之該開口，該絕緣層之該部分定位於該接地端子與該絕緣基底之該側表面之間。
  6. 如請求項1之配線基板，其中該絕緣層包括一阻焊層。
  7. 如請求項1之配線基板，其中該絕緣基底不具有延伸至該絕緣基底之該側表面的一配線。
  8. 一種半導體裝置，其包括：如請求項1之配線基板；一半導體晶片，其安裝於具有該第一配線層之該配線基板之一第一表面側上且電連接至該第一配線層；及一密封樹脂層，其提供於該配線基板之該第一表面側上以密封該半導體晶片，其中一導電屏蔽層未形成於該密封樹脂層之一上表面及側表面及該配線基板之側表面上。
  9. 一種半導體裝置，其包括：一配線基板，其包含分別提供於一絕緣基底之一第一表面側及一第二表面側上之第一配線層及第二配線層及覆蓋該第二配線層之一絕緣層，該第二配線層具有包含一接地端子之外部連接端子，且該絕緣層具有用於分別曝露該等外部連接端子之孔及用於朝向該絕緣基底之一側表面曝露該等外部連接端子外之該接地端子的一開口，自該等孔之至少一者連續提供該開口；一半導體晶片，其安裝於具有該第一配線層之該配線基板之一第一表面側上且電連接至該第一配線層；一密封樹脂層，其提供於該配線基板之該第一表面側上以密封該半導體晶片；一導電屏蔽層，其經提供以覆蓋該密封樹脂層之一上表面及側表面及該配線基板之側表面；及一連接件，其提供於該開口中以電連接該接地端子及該導電屏蔽層。
  10. 如請求項9之半導體裝置，其中藉由移除該絕緣層之一部分而自該等孔之至少一者連續提供該開口，該絕緣層之該部分定位於該接地端子與該配線基板之該側表面之間。
  11. 如請求項9之半導體裝置，其中該等外部連接端子包含複數個該等接地端子；及其中該導電屏蔽層電連接至該複數個接地端子。
  12. 如請求項11之半導體裝置，其中該等外部連接端子提供於該絕緣基底之該第二表面側上之矩陣中，且該導電屏蔽層電連接至定位於提供於矩陣中之該等外部連接端子外之該配線基板之一最外周邊側上之該複數個接地端子。
  13. 如請求項11之半導體裝置，其中該開口經提供以朝向該配線基板之該等側表面共同曝露該複數個接地端子；及其中該導電屏蔽層經由形成於該開口中之該連接件而電連接至該複數個接地端子。
  14. 如請求項13之半導體裝置，其中該複數個接地端子具有一第一接地端子及相鄰於該第一接地端子之一第二接地端子；及其中藉由移除定位於該第一接地端子與該配線基板之該側表面之間之該絕緣層之一第一部分、定位於該第二接地端子與該配線基板之該側表面之間之該絕緣層之一第二部分、及定位於該第一部分與該第二部分之間之該絕緣層之一第三部分而提供該開口。
  15. 如請求項9之半導體裝置， 其中該導電屏蔽層具有形成於該密封樹脂層之該上表面及該等側表面及該配線基板之該等側表面上之一第一金屬層；及其中該連接件具有經形成以自該第一金屬層連續且延伸至該配線基板之一下表面的一第二金屬層。
  16. 如請求項9之半導體裝置，其中該導電屏蔽層具有一金屬電鍍層、一金屬濺鍍層或一導電膏塗層。
  17. 如請求項16之半導體裝置，其中該導電屏蔽層具有經沈澱以覆蓋該密封樹脂層之該上表面及該等側表面及該配線基板之該等側表面的一第一金屬電鍍層；及其中該連接件具有經沈澱於該開口中以自該第一金屬電鍍層連續之一第二金屬電鍍層。
  18. 如請求項9之半導體裝置，其中該導電屏蔽層含有選自由銅、銀及鎳組成之群組之至少一金屬。
  19. 如請求項9之半導體裝置，其中該絕緣層包括一阻焊層。
  20. 如請求項9之半導體裝置，其中未自該配線基板中之該絕緣基底之該側表面引出一配線。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI816844B (zh) * 2018-07-25 2023-10-01 日商日本美可多龍股份有限公司 多層印刷線路板的製造方法和多層印刷線路板

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9997468B2 (en) 2015-04-10 2018-06-12 STATS ChipPAC Pte. Ltd. Integrated circuit packaging system with shielding and method of manufacturing thereof
KR102354370B1 (ko) 2015-04-29 2022-01-21 삼성전자주식회사 쉴딩 구조물을 포함하는 자기 저항 칩 패키지
CN105555018A (zh) * 2016-02-16 2016-05-04 广东欧珀移动通信有限公司 一种印刷电路板及电子终端
JP6679162B2 (ja) * 2016-02-17 2020-04-15 株式会社ディスコ 半導体パッケージの製造方法
US20180054077A1 (en) * 2016-08-17 2018-02-22 Apple Inc. Shield for a wirelessly charged electronic device
CN110114870B (zh) * 2016-12-28 2023-07-21 株式会社村田制作所 电路模块
US10535612B2 (en) * 2017-12-15 2020-01-14 Advanced Semiconductor Engineering, Inc. Semiconductor device package and method of manufacturing the same
KR102624200B1 (ko) * 2018-04-25 2024-01-15 에스케이하이닉스 주식회사 전자기 차폐층을 갖는 반도체 패키지
JP2020025019A (ja) * 2018-08-07 2020-02-13 キオクシア株式会社 半導体装置
CN109727933B (zh) * 2018-12-24 2021-07-13 通富微电子股份有限公司 一种半导体封装方法及半导体封装器件
WO2020184180A1 (ja) * 2019-03-08 2020-09-17 株式会社村田製作所 電子部品の製造方法及び電子部品
CN115312561A (zh) * 2019-12-24 2022-11-08 群创光电股份有限公司 电子装置
CN111987056A (zh) * 2020-08-31 2020-11-24 英韧科技(上海)有限公司 具有与暴露的金属边缘连接的导热外层的电路组件设计

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008192978A (ja) * 2007-02-07 2008-08-21 Shinko Electric Ind Co Ltd 半導体装置の製造方法
JP4474431B2 (ja) * 2007-03-26 2010-06-02 インターナショナル・ビジネス・マシーンズ・コーポレーション 半導体パッケージおよび該製造方法
JP5512566B2 (ja) * 2011-01-31 2014-06-04 株式会社東芝 半導体装置
CN102738120B (zh) * 2012-07-09 2016-01-20 日月光半导体制造股份有限公司 半导体封装件及其制造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI816844B (zh) * 2018-07-25 2023-10-01 日商日本美可多龍股份有限公司 多層印刷線路板的製造方法和多層印刷線路板

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