TWI484616B - 具電磁干擾屏蔽之封裝模組 - Google Patents

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Description

具電磁干擾屏蔽之封裝模組
本發明係有關於電子封裝模組，特定而言係有關於具有電磁干擾屏蔽功能及微型封裝特性之封裝模組。
由於半導體科技的快速發展，電子產品例如行動電話、電視、筆記型電腦等之複雜度及功能性大為增加。越來越多複雜且高速的半導體裝置被封裝於基板或印刷電路板內。高速半導體裝置會產生電磁波而干擾其他裝置，或受到其他高速裝置所發射之電磁波之干擾。電磁干擾(electromagnetic interference，EMI)將會負面影響電子系統之操作，而電磁干擾所造成之問題對電子儀器的製造者而言已屬常見。
一種傳統減少電磁干擾之方法係提供分離的金屬殼於模製的半導體封裝上。金屬殼一般連接至接地平面或印刷電路板上之接墊上，以減少電磁干擾。然而，金屬殼卻會負面增加封裝的厚度，而此情況必定無法滿足微型封裝的趨勢。此外，金屬殼的形成需要額外的製程及附加的材料，而將顯著增加封裝成本。於另一方法中，導電泡沫塑料或橡膠被施於模製封裝上，以吸收電磁干擾。然而，導電泡沫塑料或橡膠必須以人工施加，且需要特別之材料及額外的製程，而將會顯著增加封裝成本。再者，導電泡沫塑料或橡膠亦會負面增加模製封裝之厚度。一種進階的習知方法為將屏蔽表面直接金屬化，並將其與接地金屬線接觸。然而，屏蔽範圍係涵蓋整個封裝，且若要改變屏蔽的形狀及範圍則具有較小的彈性。
本發明係揭露具電磁干擾屏蔽之例示封裝模組。藉由在針對性地在導線上形成介電層和屏蔽層，以節省材料成本。
本發明之一態樣揭露一種具電磁干擾屏蔽之封裝模組，包含：一基板；一接地接墊，其裝設於該基板上；一第一晶粒，其裝設於該基板上且具有一第一接觸墊；一黏膠層，其塗佈在該第一晶粒的上表面；一第二晶粒，其裝設於該黏膠層上且具有一第二接觸墊；一導電柱，其位於穿透該基板之一通孔內，且具有一導電墊；一第一導線，其連接該第一晶粒的該第一接觸墊和該導電柱之該導電墊；一第二導線，其連接該第二晶粒的該第二接觸墊和該導電柱之該導電墊；一第一導線介電層，其針對性地形成在該第一導線上；以及一第一導線屏蔽層，其針對性地形成在該第一導線介電層上，且電性耦合至該接地接墊，一第二導線介電層，其針對性地形成在該第二導線上；以及一第二導線屏蔽層，其針對性地形成在該第二導線介電層上，且電性耦合至該接地接墊，其中該第一導線介電層和該第一導線屏蔽層之整體以及該第二導線介電層和該第二導線屏蔽層之整體係用以降低電磁干擾。
本發明之另一態樣揭露一種具電磁干擾屏蔽之封裝模組，包含：一基板；一接地接墊，其裝設於該基板上；一晶粒，其裝設於該基板上且具有一接觸墊；一導電柱，其位於穿透該基板之一通孔內，且其上端具有一上導電墊而其下端具有一下導電墊；一導電凸塊，其連接於該導電柱的該下導電墊的下方；一導線，其連接該晶粒的該接觸墊和該導電柱之該上導電墊；一導線介電層，其針對性地形成在該導線上；以及一導線屏蔽層，其針對性地形成在該導線介電層上，且電性耦合至該接地接墊，其中該導線介電層和該導線屏蔽層係之整體係用以降低電磁干擾。
本發明之又一態樣揭露一種具電磁干擾屏蔽之封裝模組，包含：一第一基板，其具有一第一導電墊；一第二基板，其設置於該第一基板下方，且具有一第二導電墊和一接地接墊；一第一晶粒，其裝設於該第一基板上且具有一第一接觸墊和一第二接觸墊；一第一重分佈線，其連接該第一接觸墊和該第一導電墊；一導線，其連接該第一導電墊和該第二導電墊；一導線介電層，其針對性地形成在該導線上；以及一導線屏蔽層，其針對性地形成在該導線介電層上，且電性耦合至該接地接墊，其中該導線介電層和該導線屏蔽層係用以降低電磁干擾。
以下將敘述若干用以形成各式層之例示的技術。於一實施例中，形成接地接墊之技術包含濺鍍、印刷、電鍍、物理氣相沈積(PVD)、化學氣相沈積(CVD)或任何其結合。形成介電層之技術包含濺鍍、化學氣相沈積(CVD)、印刷或任何其結合。形成屏蔽層之技術包含濺鍍、印刷、電鍍、物理氣相沈積(PVD)、化學氣相沈積(CVD)或任何其結合。形成接合層之技術包含濺鍍、印刷、化學氣相沈積(CVD)或任何其結合。形成介電層之技術包含射出、印刷、模造製程或任何其結合。
本發明將以下述實施例加以敘述，應領會者為此類實施例的敘述及範例僅用以說明而非用以限制本發明之申請專利範圍。因此，除說明書中所述之實施例以外，本發明亦可實行於其他大體上等同之實施例中。
以下將詳細敘述具電磁干擾屏蔽之封裝模組以及其製造方法，上述封裝模組具有薄型屏蔽層。本發明之封裝模組有效降低從高速電子裝置所發射之電磁波或來自於其他電子裝置之電磁波。電子裝置或系統之間之電磁干擾(electromagnetic interference，EMI)會影響電子產品之正常運作。
本發明之封裝模組因薄型屏蔽層而不會體積龐大且可符合現行應用中微型封裝之需求。
在一實施例中，第1圖繪示其上形成有介電層和屏蔽層之導線的剖圖圖。其中導線介電層104是針對性地形成在導線102上；而導線屏蔽層106是針對性地形成在該導線介電層104上。導線屏蔽層106電性耦合至接地接墊。如此，該導線介電層104和該導線屏蔽層106便能降低電磁對導線102的干擾。
在另一實施例中，第2圖繪示其上形成有介電層和屏蔽層之導線的又一剖圖圖。其中導線介電層204和導線屏蔽層206係完全包覆導線202。
第3圖繪示本發明之一種具電磁干擾屏蔽之封裝模組300，包含：一基板302；一接地接墊(未圖示)，其裝設於該基板302上；一第一晶粒307，其裝設於該基板302上且具有一第一接觸墊308；一黏膠層310，其塗佈在該第一晶粒307的上表面；一第二晶粒311，其裝設於該黏膠層310上且具有一第二接觸墊312；一導電柱，其位於穿透該基板302之一通孔內，且其上端具有一上導電墊315而其下端具有一下導電墊318；一導電凸塊314，其連接於該導電柱的該下導電墊318的下方；一第一導線316，其連接該第一晶粒307的該第一接觸墊308和該導電柱之該導電墊315；一第二導線317，其連接該第二晶粒的該第二接觸墊312和該導電柱之該導電墊315。
其中，該導電凸塊314可以為一錫球，亦即本發明適用於一球狀引腳柵格陣列(BGA)之封裝。
選擇性地，該第二晶粒311的一主動面上可形成有一介電層，該介電層上可形成有一屏蔽層，用以降低電磁干擾。
選擇性地，該導電凸塊上形成有一介電層，該介電層上形成有一屏蔽層，用以降低電磁干擾。
如同第1圖般，在第4圖所繪示的封裝結構之該第一導線316上可針對性地形成一第一導線介電層，並在該第一導線介電層上形成一第一導線屏蔽層，其中該第一導線屏蔽層可電性耦合至該接地接墊。同樣地，亦可針對性地在該第二導線上形成一第二導線介電層；以及針對性地在該第二導線介電層上形成一第二導線屏蔽層，其中該第二導線屏蔽層亦可電性耦合至該接地接墊，其中該第一導線介電層和該第一導線屏蔽層之整體以及該第二導線介電層和該第二導線屏蔽層之整體係用以降低電磁干擾。
如同第2圖般，第3圖所繪示的封裝結構之該第一導線介電層和該第一導線屏蔽層之整體係完全包覆該第一導線316，以及該第二導線介電層和該第二導線屏蔽層之整體係完全包覆該第二導線317。
第4圖繪示繪示本發明之另一種具電磁干擾屏蔽之封裝模組400，包含：一第一基板401，其具有一第一導電墊411；一第二基板409，其設置於該第一基板401下方，且具有一第二導電墊431和一接地接墊(未圖示)；一第一晶粒420，其裝設於該第一基板401上且具有一第一接觸墊416和一第二接觸墊429；一第一重分佈線433，其連接該第一接觸墊416和該第一導電墊411；一導線412，其連接該第一導電墊411和該第二導電墊431
選擇性地，更包含；一第二晶粒422，其與該第一晶粒420並排裝設於該第一基板401上，且包含一第三接觸墊434；及一第二重分佈線426，其連接該第一晶粒420的該第二接觸墊429和該第二晶粒422的該第三接觸墊434。
選擇性地，該第一重分佈線433和該第二重分佈線426上分別形成有一介電層，該介電層上形成有一屏蔽層，用以降低電磁干擾。
如同第1圖般，第4圖所繪示的封裝結構更包含：一導線介電層，其針對性地形成在該導線412上；以及一導線屏蔽層，其針對性地形成在該導線介電層上，且電性耦合至該接地接墊，其中該導線介電層和該導線屏蔽層係用以降低電磁干擾。
如同第2圖般，第4圖所繪示的封裝結構之導線介電層和導線屏蔽層係完全包覆導線412。
第5圖繪示本發明之又一種具電磁干擾屏蔽之封裝模組500，包含：一基板506；一接地接墊(未圖示)，其裝設於該基板506上；一晶粒504，其裝設於該基板506上且具有一接觸墊508；一導電柱516，其位於穿透該基板506之一通孔內，且具有一導電墊513；一導線511，其連接該晶粒504的該接觸墊508和該導電柱516之該導電墊513。
其中，形成上述具電磁干擾屏蔽之封裝模組500之方法包含下列步驟：提供一基板506，其中該基板506具有一接地接墊(未圖示)和一通孔；設置一晶粒504於該基板506之上，其中該晶粒504具有一接觸墊508；形成一導電柱516於該基板506的該通孔內，其中該導電柱516具有一導電墊513；形成一導線511，以連接該晶粒504的該接觸墊508和該導電柱516之該導電墊513；形成一導線介電層於該導線上；以及形成一導線屏蔽層於該導線介電層上，且電性耦合至該接地接墊，以降低電磁干擾。
此外，在晶粒504的左側具有另一接觸墊509，藉由一導線512連接接觸墊509至導電柱514的導電墊。其中，導線512上亦可作與導線511相同的導線介電層和導線屏蔽層。
由於第5圖之晶片封裝屬於多晶粒堆疊，在晶粒504上塗佈有一彈性黏膠層524，其上堆疊有另一晶粒522，晶粒522亦具有一接觸墊526，藉由一導線530連接接觸墊526至導電柱516的導電墊513。其中，導線530上亦可作與導線511相同的導線介電層和導線屏蔽層。
進一步地，在形成該導線介電層於該導線上的步驟中，及在形成該導線屏蔽層於該導線介電層上的步驟中，藉由翻轉該封裝模組，可使該導線介電層和該導線屏蔽層形成在該導線的不同部位，甚至可使該導線介電層和該導線屏蔽層完全包覆該導線。應注意者，不論部分包覆或完全包覆皆能夠達成屏蔽的效用，而以完全包覆的效果較佳。
由於可以翻轉該封裝模組，屏蔽層可形成在與晶粒的一主動面相同的一面，也可形成在與晶粒的一主動面相反的另一面。
因此，本發明之具電磁干擾屏蔽之封裝模組具有類似同軸電纜的效果，可有效降低電磁干擾及增加傳輸效率及速度。
在工業上，本發明之導線介電層和導線屏蔽層可應用於下列，包括：射頻(RF)產品、多導線(wire)產品、球柵陣列(BGA)的晶粒堆疊產品、如第5圖所示之多晶粒堆疊的晶片封裝、其上有晶片及被動元件的印刷電路板(PCB)、等等。基本上，只要是放進處理爐進行製造的產品，皆可用本發明取代傳統鐵殼而達成屏蔽的效果。
雖本發明之較佳實施例已敘述如上，但此領域之技藝者應得以領會本發明不應限於此處所述之較佳實施例。在不脫離下述申請專利範圍所定義之本發明的精神及範圍下可作若干之更動及潤飾。
102．．．導線
104．．．導線介電層
106．．．導線屏蔽層
202．．．導線
204．．．導線介電層
206．．．導線屏蔽層
300．．．封裝模組
302．．．基板
303．．．導電墊
304．．．導電墊
305．．．導線
306．．．導線
307．．．晶粒
308．．．接觸墊
309．．．黏膠層
310．．．黏膠層
311．．．晶粒
312．．．接觸墊
313．．．介電層
314．．．導電凸塊
315．．．導電墊
316．．．導線
317．．．導線
318．．．導電墊
400．．．封裝結構
401．．．基板
402．．．黏膠層
403．．．晶粒容納凹槽
404．．．晶粒
405．．．接觸墊
406．．．導電層
407．．．導電層
408．．．黏著層
409．．．基板
410．．．導電墊
411．．．接觸墊
412．．．導線
413．．．導線
414．．．導線
416．．．接觸墊
418．．．接觸墊
420．．．晶粒
422．．．晶粒
426．．．重佈線
429．．．接觸墊
430．．．介電層
431．．．導電墊
432．．．介電層
433．．．重分佈線
434．．．接觸墊
438．．．黏著層
440．．．黏膠層
445．．．介電層
450．．．導電凸塊
500．．．封裝模組
504．．．晶粒
505．．．晶粒容納凹槽
506．．．基板
507．．．黏著層
508．．．接觸墊
509．．．接觸墊
510．．．接觸墊
511．．．導線
512．．．導線
513．．．導電墊
514．．．導電柱
515．．．導電墊
516．．．導電柱
517．．．導電層
518．．．介電層
520．．．導電凸塊
522．．．晶粒
524．．．黏膠層
526．．．接觸墊
528．．．導線
530．．．導線
本發明之上述目的及其他特徵及優點可藉由說明書中之若干詳細敘述並結合後附圖式而得以瞭解，其中：
第1圖繪示其上形成有介電層和屏蔽層之導線的剖圖圖。
第2圖繪示其上形成有介電層和屏蔽層之導線的又一剖圖圖。
第3圖繪示本發明之一種具電磁干擾屏蔽之封裝模組。
第4圖繪示本發明之另一種具電磁干擾屏蔽之封裝模組。
第5圖繪示本發明之又一種具電磁干擾屏蔽之封裝模組。
500．．．封裝模組
504．．．晶粒
505．．．晶粒容納凹槽
506．．．基板
507．．．黏著層
508．．．接觸墊
509．．．接觸墊
510．．．接觸墊
511．．．導線
512．．．導線
513．．．導電墊
514．．．導電柱
515．．．導電墊
516．．．導電柱
517．．．導電層
518．．．介電層
520．．．導電凸塊
522．．．晶粒
524．．．黏膠層
526．．．接觸墊
528．．．導線
530．．．導線

Claims (10)

  1. 一種具電磁干擾屏蔽之封裝模組，包含：一基板；一接地接墊，其裝設於該基板上；一第一晶粒，其裝設於該基板上且具有一第一接觸墊；一黏膠層，其塗佈在該第一晶粒的上表面；一第二晶粒，其裝設於該黏膠層上且具有一第二接觸墊；一導電柱，其位於穿透該基板之一通孔內，且具有一導電墊；一第一導線，其連接該第一晶粒的該第一接觸墊和該導電柱之該導電墊；一第二導線，其連接該第二晶粒的該第二接觸墊和該導電柱之該導電墊；一第一導線介電層，其針對性地形成在該第一導線上；以及一第一導線屏蔽層，其針對性地形成在該第一導線介電層上，且電性耦合至該接地接墊，一第二導線介電層，其針對性地形成在該第二導線上；以及一第二導線屏蔽層，其針對性地形成在該第二導線介電層上，且電性耦合至該接地接墊，其中該第一導線介電層和該第一導線屏蔽層之整體以及該第二導線介電層和該第二導線屏蔽層之整體係用以降低電磁干擾。
  2. 如請求項1所述之具電磁干擾屏蔽之封裝模組，其中該第一導線介電層和該第一導線屏蔽層之整體係完全包覆該第一導線，以及該第二導線介電層和該第二導線屏蔽層之整體係完全包覆該第二導線。
  3. 如請求項1所述之具電磁干擾屏蔽之封裝模組，其中該第二晶粒的一主動面上形成有一介電層，該介電層上形成有一屏蔽層，用以降低電磁干擾。
  4. 一種具電磁干擾屏蔽之封裝模組，包含：一基板；一接地接墊，其裝設於該基板上；一晶粒，其裝設於該基板上且具有一接觸墊；一導電柱，其位於穿透該基板之一通孔內，且其上端具有一上導電墊而其下端具有一下導電墊；一導電凸塊，其連接於該導電柱的該下導電墊的下方；一導線，其連接該晶粒的該接觸墊和該導電柱之該上導電墊；一導線介電層，其針對性地形成在該導線上；以及一導線屏蔽層，其針對性地形成在該導線介電層上，且電性耦合至該接地接墊，其中該導線介電層和該導線屏蔽層係之整體係用以降低電磁干擾。
  5. 如請求項4所述之具電磁干擾屏蔽之封裝模組，其中該導線介電層和該導線屏蔽層係完全包覆該導線。
  6. 如請求項4所述之具電磁干擾屏蔽之封裝模組，其中該導電凸塊上形成有一介電層，該介電層上形成有一屏蔽層，用以降低電磁干擾。
  7. 一種具電磁干擾屏蔽之封裝模組，包含：一第一基板，其具有一第一導電墊；一第二基板，其設置於該第一基板下方，且具有一第二導電墊和一接地接墊；一第一晶粒，其裝設於該第一基板上且具有一第一接觸墊和一第二接觸墊；一第一重分佈線，其連接該第一接觸墊和該第一導電墊；一導線，其連接該第一導電墊和該第二導電墊；一導線介電層，其針對性地形成在該導線上；以及一導線屏蔽層，其針對性地形成在該導線介電層上，且電性耦合至該接地接墊，其中該導線介電層和該導線屏蔽層係用以降低電磁干擾。
  8. 如請求項7所述之具電磁干擾屏蔽之封裝模組，其中該導線介電層和該導線屏蔽層係完全包覆該導線。
  9. 如請求項7所述之具電磁干擾屏蔽之封裝模組，更包含：一第二晶粒，其與該第一晶粒並排裝設於該第一基板上，且包含一第三接觸墊；及一第二重分佈線，其連接該第一晶粒的該第二接觸墊和該第二晶粒的該第三接觸墊。
  10. 如請求項7所述之具電磁干擾屏蔽之封裝模組，其中該第一重分佈線和該第二重分佈線上分別形成有一介電層，該介電層上形成有一屏蔽層，用以降低電磁干擾。
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* Cited by examiner, † Cited by third party
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CA2915900C (en) * 2013-07-03 2020-01-21 Rosenberger Hochfrequenztechnik Gmbh & Co. Kg Die package with low electromagnetic interference interconnection
CN105378915B (zh) * 2013-07-03 2018-09-11 罗森伯格高频技术有限及两合公司 混合阻抗的焊线连接及其连接方法
CN105518856B (zh) * 2013-07-03 2018-07-17 罗森伯格高频技术有限及两合公司 具有选择性地修改的电气性质的引线的电子器件
KR101712288B1 (ko) * 2015-11-12 2017-03-03 앰코 테크놀로지 코리아 주식회사 반도체 패키지 및 그 제조 방법

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200725846A (en) * 2005-12-23 2007-07-01 Kou-Ning Chiang A 3D electronic packaging structure with enhanced grounding performance and embedded antenna

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200725846A (en) * 2005-12-23 2007-07-01 Kou-Ning Chiang A 3D electronic packaging structure with enhanced grounding performance and embedded antenna

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