KR20200144213A - 연성 회로 기판과 이를 구비하는 전자 장치 및 연성 회로 기판의 제조 방법 - Google Patents

연성 회로 기판과 이를 구비하는 전자 장치 및 연성 회로 기판의 제조 방법 Download PDF

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KR20200144213A
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박효진
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이성진
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Abstract

기판의 벤딩성을 훼손하지 않는 두께로 차폐층을 형성하며, 보호층 하부의 표면적의 80% ~ 100%에 해당하는 면적에 차폐층을 형성하여, EMI 차폐 효과를 부가하는 연성 회로 기판과 이를 구비하는 전자 장치 및 연성 회로 기판의 제조 방법을 제공한다. 상기 연성 회로 기판은, 기재층; 기재층 상에 형성되는 배선층; 배선층 상에 형성되는 제1 보호층; 제1 보호층 상에 형성되는 제2 보호층; 및 제1 보호층과 제2 보호층 사이에 형성되는 차폐층을 포함한다.

Description

연성 회로 기판과 이를 구비하는 전자 장치 및 연성 회로 기판의 제조 방법 {Flexible circuit board and electronic device with the flexible circuit board, and manufacturing method of flexible circuit board}
본 발명은 연성 회로 기판과 이를 구비하는 전자 장치에 관한 것이다. 또한, 본 발명은 연성 회로 기판의 제조 방법에 관한 것이다.
EMI(Electro Magnetic Interference)는 전자 기기로부터 방사되거나 전도되는 전자파로 인해 다른 기기가 전자기 신호를 수신하는 데에 장애가 발생하는 것을 의미한다.
최근 들어 전자 통신 분야에서 고속화, 고용량화 등이 진행되면서 제품의 EMI 차폐에 대한 중요도가 높아지고 있으며, 이를 개선하기 위해 다양한 해결 대책이 제시되고 있다.
한국등록특허 제10-1360666호 (공고일: 2014.02.10.)
기판 내의 EMI를 차폐하기 위해서, 차폐 필름을 연성 회로 기판의 전면에 부착시킬 수 있다.
그러나, 이와 같이 차폐 필름을 연성 회로 기판 상에 부착할 경우, 차폐 필름으로 인해 기판의 두께가 증가하여 제품의 소형화가 어려워질 수 있다. 또한, 기판의 벤딩성이 저하되어 장치 내 적용에 제약이 따를 수 있다.
본 발명에서 해결하고자 하는 과제는, 기판의 벤딩성을 훼손하지 않는 두께로 차폐층을 형성하며, 보호층 하부의 표면적의 80% ~ 100%에 해당하는 면적에 차폐층을 형성하여, EMI 차폐 효과를 부가하는 연성 회로 기판과 이를 구비하는 전자 장치 및 연성 회로 기판의 제조 방법을 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 달성하기 위한 본 발명의 연성 회로 기판의 일 면(aspect)은, 기재층; 상기 기재층 상에 형성되는 배선층; 상기 배선층 상에 형성되는 제1 보호층; 상기 제1 보호층 상에 형성되는 제2 보호층; 및 상기 제1 보호층과 상기 제2 보호층 사이에 형성되는 차폐층을 포함한다.
상기 제1 보호층은 홀을 포함하며, 상기 차폐층은 상기 홀을 통해 상기 배선층과 접촉될 수 있다.
상기 홀은 상기 배선층과 오버랩되도록 상기 제1 보호층을 가공한 후, 상기 배선층의 표면이 노출되는 잔여하는 상기 제1 보호층을 제거하여 형성될 수 있다.
상기 홀은 상부가 하부보다 더 넓은 폭을 가지도록 형성될 수 있다.
상기 차폐층의 면적은 상기 제2 보호층의 하부 면적과 동일하거나 더 작을 수 있다.
상기 차폐층의 측면은 상기 제2 보호층의 측면과 동일선상에 형성되거나, 상기 제2 보호층의 측면보다 더 안쪽에 형성될 수 있다.
상기 차폐층의 두께는 상기 연성 회로 기판의 벤딩성을 저해하지 않는 범위 내에 형성될 수 있다.
상기 배선층은 상기 차폐층 상에 추가로 형성될 수 있다.
상기 차폐층은 상기 제1 보호층을 포함하여 상기 기재층의 전면에 형성된 뒤, 상기 제2 보호층이 형성되지 않은 영역에 형성된 것을 제거하여, 상기 제1 보호층과 상기 제2 보호층 사이에 형성될 수 있다.
상기 과제를 달성하기 위한 본 발명의 전자 장치의 일 면은, 상기의 연성 회로 기판을 구비할 수 있다.
상기 과제를 달성하기 위한 본 발명의 연성 회로 기판의 제조 방법의 일 면은, 기재층 상에 배선층을 형성하는 단계; 상기 배선층 상에 제1 보호층을 형성하는 단계; 상기 제1 보호층을 포함하여 상기 기재층의 전면에 차폐층을 형성하는 단계; 상기 차폐층 상에 제2 보호층을 형성하는 단계; 및 상기 제2 보호층이 형성되지 않은 영역에 형성된 상기 차폐층을 제거하는 단계를 포함한다.
상기 제1 보호층을 형성하는 단계와 상기 차폐층을 형성하는 단계 사이에, 상기 제1 보호층에 홀을 형성하는 단계를 더 포함하며, 상기 차폐층을 형성하는 단계는 상기 제1 보호층 및 상기 홀을 덮도록 상기 차폐층을 형성할 수 있다.
상기 홀을 형성하는 단계는 상기 배선층과 오버랩되도록 상기 제1 보호층을 가공한 후, 상기 배선층의 표면이 노출되는 잔여하는 상기 제1 보호층을 제거하여, 상기 제1 보호층에 상기 홀을 형성할 수 있다.
상기 차폐층을 제거하는 단계는 상기 차폐층의 면적이 상기 제2 보호층의 하부 면적과 동일해지거나 더 작아지도록 상기 차폐층을 제거할 수 있다.
상기 차폐층을 제거하는 단계는 상기 차폐층의 측면이 상기 제2 보호층의 측면과 동일선상에 형성되거나, 상기 제2 보호층의 측면보다 더 안쪽에 형성되도록 상기 차폐층을 제거할 수 있다.
상기 차폐층을 형성하는 단계는 상기 차폐층의 두께가 상기 연성 회로 기판의 벤딩성을 저해하지 않는 범위 내에 형성되도록 상기 차폐층을 형성할 수 있다.
상기 차폐층을 형성하는 단계와 상기 제2 보호층을 형성하는 단계 사이에, 상기 차폐층 상에 상기 배선층을 추가 형성하는 단계를 더 포함할 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 일실시예에 따른 연성 회로 기판을 개략적으로 도시한 단면도이다.
도 2는 본 발명의 일실시예에 따른 연성 회로 기판 상에 전자 부품이 실장된 모습을 보여주는 단면도이다.
도 3은 본 발명의 일실시예에 따른 연성 회로 기판의 제조 방법을 개략적으로 도시한 흐름도이다.
도 4는 본 발명의 일실시예에 따른 연성 회로 기판의 제조 방법에서 S310 단계를 설명하기 위한 참고도이다.
도 5는 본 발명의 일실시예에 따른 연성 회로 기판의 제조 방법에서 S320 단계를 설명하기 위한 참고도이다.
도 6은 본 발명의 일실시예에 따른 연성 회로 기판의 제조 방법에서 S330 단계를 설명하기 위한 참고도이다.
도 7은 본 발명의 일실시예에 따른 연성 회로 기판의 제조 방법에서 S340 단계를 설명하기 위한 참고도이다.
도 8은 본 발명의 일실시예에 따른 연성 회로 기판의 제조 방법에서 S350 단계를 설명하기 위한 참고도이다.
도 9는 본 발명의 일실시예에 따른 연성 회로 기판의 제조 방법에서 S360 단계를 설명하기 위한 참고도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 게시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예들은 본 발명의 게시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성요소를 지칭한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위 뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성요소들과 다른 소자 또는 구성요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하, 첨부한 도면들을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 첨부 도면을 참조하여 설명함에 있어 도면 부호에 상관없이 동일하거나 대응하는 구성요소는 동일한 참조 번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
본 발명은 EMI(Electro Magnetic Interference) 차폐 효과가 부가된 연성 회로 기판(Flexible PCB)에 관한 것이다.
본 발명에 따른 연성 회로 기판은 기판의 벤딩성을 훼손하지 않는 두께로 차폐층을 형성하며, 제2 보호층의 하부의 표면적의 80% ~ 100%에 해당하는 면적에 차폐층을 형성하는 것을 특징으로 한다.
본 발명에 따른 연성 회로 기판은 이를 통해 EMI 차폐 기능을 갖추면서, 기판의 벤딩성이 저하되는 것을 방지할 수 있으며, 제품의 소형화가 가능해지는 효과를 얻을 수 있다.
이하에서는 도면 등을 참조하여 본 발명을 자세하게 설명하기로 한다.
도 1은 본 발명의 일실시예에 따른 연성 회로 기판을 개략적으로 도시한 단면도이다.
도 1에 따르면, 연성 회로 기판(100)은 기재층(110), 배선층(120), 제1 보호층(130), 차폐층(140) 및 제2 보호층(150)을 포함하여 구성될 수 있다.
연성 회로 기판(100)은 도 2에 도시된 바와 같이 배선층(120)이 형성되는 기재층(110) 상에 범프(230) 또는 솔더를 통해 반도체 칩(220)과 같은 전자 부품이 실장되는 회로 기판이다. 도 2는 본 발명의 일실시예에 따른 연성 회로 기판 상에 전자 부품이 실장된 모습을 보여주는 단면도이다.
다시 도 1을 참조하여 설명한다.
연성 회로 기판(100)은 스마트폰, 디지털 카메라 등 소형 전자 제품에 적용될 수 있다. 이러한 연성 회로 기판(100)은 반도체 칩(220)과 결합하여 COF(Chip On Film) 패키지(package)로 구현될 수 있다.
기재층(110)은 베이스 필름(base film)으로서, 소정의 두께(예를 들어, 5㎛ ~ 100㎛)를 가지는 평판 형태의 필름으로 형성될 수 있다. 이러한 기재층(110)은 연성 필름(flexible film), 경성 필름(rigid film) 및 경연성 필름(rigid flexible film) 중 어느 하나의 형태로 형성될 수 있다.
기재층(110)은 다양한 고분자 물질 중에서 선택되는 적어도 하나의 물질을 소재로 하여 제조될 수 있다. 일례로, 기재층(110)은 폴리이미드(polyimide), 폴리에틸렌 테레프탈레이트(PET; Poly-Ethylene Terephthalate), 폴리에틸렌 나프탈레이트(PEN; Poly-Ethylene Naphthalate), 폴리카보네이트(poly-carbonate), 에폭시(epoxy), 유리 섬유(glass fiber) 등의 고분자 물질 중에서 선택되는 적어도 하나의 물질을 소재로 하여 제조될 수 있다.
기재층(110)의 일면 상 또는 양면 상에는 박막 형태의 도전층이 형성될 수 있다. 도전층은 전도성 물질로 구성되며, 기재층(110)과 배선층(120) 간 접합성을 향상시키기 위해 시드층(seed layer) 또는 하지층(under layer)으로 제공될 수 있다.
도전층은 니켈(Ni), 크롬(Cr), 구리(Cu), 금(Au) 등에서 선택되는 적어도 하나의 금속을 소재로 하여 기재층(110) 상에 형성될 수 있다. 이러한 도전층은 증착(vacuum evaporation), 접착(adhesion), 도금 등 물리적 방식 또는 화학적 방식으로 기재층(210) 상에 형성될 수 있다.
한편, 기재층(110)은 일면 상 또는 양면 상에 도전층을 포함하지 않은 형태로 형성되는 것도 가능하다.
배선층(120)은 반도체 칩(220)과 외부 기기(미도시)를 전기적으로 연결시키는 배선 기능을 하는 것이다. 이러한 배선층(120)은 기재층(110)의 적어도 일면 상에 복수개의 전극 라인으로 형성될 수 있다.
배선층(120)은 니켈(Ni), 크롬(Cr), 구리(Cu), 금(Au), 은(Ag), 백금(Pt) 등과 같은 도전성 금속 중에서 적어도 하나의 금속을 소재로 하여 기재층(110) 상에 형성될 수 있다.
배선층(120)은 에칭 방법(etching process)을 이용하여 기재층(110) 상에 형성될 수 있다. 이 경우 기재층(110) 상에 금속층을 형성하고, 포토 에칭(photo etching)을 통해 배선을 형성함으로써, 배선층(120)이 기재층(110) 상에 형성될 수 있다.
배선층(120)은 도금 방법(plating process)을 이용하여 기재층(110) 상에 형성되는 것도 가능하다. 이 경우 기재층(110) 상에 하지 금속층을 형성한 후, 세미 어디티브법(semi additive process), 어디티브법(additive process), 인쇄, 코팅 등을 통해 배선을 형성함으로써, 배선층(120)이 기재층(110) 상에 형성될 수 있다. 상기에서 세미 어디티브법은 기재층(110) 상에 하지 금속층을 형성한 후, 배선 외의 하지 금속층을 제거하는 방법을 말한다. 어디티브법은 기재층(110) 상에 도금 방식으로 배선을 형성하는 방법을 말하며, 인쇄, 코팅 등은 기재층(110) 상에 금속 페이스트 등을 각각 인쇄, 코팅 등으로 형성하는 방법을 말한다.
배선층(120)을 구성하는 전극 라인은 양측에 이너 리드(inner lead)와 아우터 리드(outer lead)를 각각 포함하여 형성될 수 있다. 이러한 전극 라인은 이너 리드 영역, 아우터 리드 영역, 재배선 영역 등에 걸쳐 길게 형성될 수 있다.
이너 리드는 전극 라인의 일측에 형성되는 것으로서, 이너 리드 영역 내에 형성된다. 여기서, 이너 리드 영역은 반도체 칩과 같은 전자 부품이 실장되는 칩 실장 영역을 의미한다.
아우터 리드는 전극 라인의 타측에 형성되는 것으로서, 아우터 리드 영역 내에 형성된다. 여기서, 아우터 리드 영역은 외부 전자 기기와 연결되는 영역을 의미한다.
재배선 영역은 이너 리드와 아우터 리드를 연결하는 것으로서, 이너 리드 영역과 아우터 리드 영역 사이에 형성될 수 있다. 제1 보호층(130)은 재배선 영역 상에 형성될 수 있다.
한편 배선층(120) 상에는 주석, 금 등의 금속을 소재로 하여 도금막이 추가 형성될 수 있다. 도금막은 전자 부품 단자와의 접합성을 향상시키고, 구리 배선의 산화를 방지하기 위한 것이다.
도금막은 배선층(120) 상에 제1 보호층(130)을 형성하기 전에 배선층(120) 전체를 덮도록 형성될 수 있다. 그러나 본 실시예가 이에 한정되는 것은 아니다. 도금막은 제1 보호층(130)을 형성한 후 노출되는 배선층(120) 일부를 덮도록 형성되는 것도 가능하다.
제1 보호층(130)은 기재층(110) 상에 노출되는 배선층(120)을 보호하기 위한 것이다. 이러한 제1 보호층(130)은 기재층(110) 상에서 재배선 영역 상에 형성될 수 있다. 즉, 제1 보호층(130)은 전극 라인에서 이너 리드와 아우터 리드를 노출시키고, 이너 리드와 아우터 리드를 제외한 전극 라인의 나머지 부분을 보호하도록 형성될 수 있다.
제1 보호층(130)은 절연성 물질을 소재로 하여 형성될 수 있다. 일례로 제1 보호층(130)은 솔더 레지스트(solder resist)를 소재로 하여 형성될 수 있다.
제1 보호층(130)은 액상 솔더 레지스트를 인쇄 또는 코팅하여 형성될 수 있다. 그러나 본 실시예가 이에 한정되는 것은 아니다. 제1 보호층(130)은 보호 필름(예를 들어, 커버레이 필름(coverlay film))을 라미네이트 방식으로 기재층(110) 상에 접착시켜 형성되는 것도 가능하다.
한편 제1 보호층(130)은 감광성 재료를 도포한 후 이너 리드 영역과 아우터 리드 영역을 노출시키는 포토 패터닝 방식으로 형성할 수도 있다. 또한 제1 보호층(130)은 기재층(110)의 전면에 절연층을 형성한 후, 일부를 제거하는 포토 가공 방식으로 형성되는 것도 가능하다. 본 실시예에서는 배선층(120)을 보호할 수 있는 절연층을 형성하는 것이라면 다양한 재료나 가공 방법이 제1 보호층(130)을 형성하는 데에 이용될 수 있다.
제1 보호층(130)에는 홀(hole; 131)이 형성될 수 있다. 이때 홀(131)은 제1 보호층(130) 상으로 배선층(120)이 노출되도록 형성될 수 있다.
본 실시예에서는 배선층(120)과 오버랩(overlap)되도록 홀(131)을 가공한 후, 배선층(120)의 표면이 노출되도록 잔여하는 제1 보호층(130)을 제거함으로써, 제1 보호층(130)에 홀(131)을 형성할 수 있다.
홀(131)은 상부가 하부보다 더 넓은 폭을 가지도록 형성될 수 있다. 그러나 본 실시예가 이에 한정되는 것은 아니다. 홀(131)은 상부가 하부보다 더 좁은 폭을 가지도록 형성되거나, 상부와 하부가 동일한 폭을 가지도록 형성되는 것도 가능하다.
차폐층(140)은 연성 회로 기판(100)이 EMI 차폐 가능하도록 제공되는 것이다. 이러한 차폐층(140)은 홀(131)이 형성된 제1 보호층(130)을 덮도록 형성될 수 있다.
차폐층(140)은 제1 보호층(130)과 홀(131)을 함께 덮도록 형성될 수 있다. 이때 차폐층(140)은 홀(131)을 통해 배선층(120)에 접촉될 수 있다.
차폐층(140)은 차폐 기능이 있는 물질을 소재로 하여 형성될 수 있다. 이러한 차폐층(140)은 증착, 인쇄, 도금 등의 방법으로 제1 보호층(130) 상에 형성될 수 있다.
차폐층(140)은 제2 보호층(150)의 하부 즉, 제1 보호층(130)과 제2 보호층(150) 사이에 형성될 수 있다. 이러한 차폐층(140)은 제2 보호층(150) 하부 전체 면적의 80% ~ 100%에 형성될 수 있다. 그러나 본 실시예가 이에 한정되는 것은 아니다. 차폐층(140)은 연성 회로 기판(100)의 일면 상 전체에 걸쳐 형성되거나, 국부적으로 형성되는 것도 가능하다.
차폐층(140)은 제2 보호층(150)의 형성 영역 외에는 형성되지 않을 수 있다. 즉, 차폐층(140)의 면적은 제2 보호층(150)의 하부 면적보다 넓지 않을 수 있다. 예컨대, 차폐층(140)은 제2 보호층(150)의 하부 면적과 동일하게 형성되어 EMI 차폐 효과를 극대화할 수 있다.
차폐층(140)이 제2 보호층(150)의 형성 영역 외에 형성되지 않는 경우, 차폐층(140)의 측단면은 제2 보호층(150)의 측단면과 접하는 종방향의 가상 축(210)을 벗어나지 않도록 형성될 수 있다.
차폐층(140)은 연성 회로 기판(100)의 경우 벤딩성을 저해하지 않는 범위 내에서 소정의 두께로 형성될 수 있다. 이러한 차폐층(140)은 1㎛ 이하의 두께로 형성될 수 있다.
한편, 본 실시예에서는 차폐층(140) 상에 배선층(120)이 추가로 형성되는 것도 가능하다.
제2 보호층(150)은 차폐층(140)을 보호하기 위해 차폐층(140)을 덮도록 형성되는 것이다. 이러한 제2 보호층(150)은 제1 보호층(130)과 마찬가지로 절연성 물질(예를 들어, 솔더 레지스트)을 소재로 하여 형성될 수 있다.
제2 보호층(150)은 제1 보호층(130)과 마찬가지로 액상 솔더 레지스트를 인쇄 또는 코팅하여 형성될 수 있으며, 커버레이 필름을 라미네이트 방식으로 접착시켜 형성될 수 있다. 이때 제2 보호층(150)은 제1 보호층(130)과 동일한 방법으로 차폐층(140) 상에 형성될 수 있으나, 제1 보호층(130)과 서로 다른 방법으로 차폐층(140) 상에 형성되는 것도 가능하다.
제2 보호층(150)은 제1 보호층(130)과 동일한 절연성 물질을 소재로 하여 형성될 수 있다. 그러나 본 실시예가 이에 한정되는 것은 아니다. 제2 보호층(150)은 제1 보호층(130)과 서로 다른 절연성 물질을 소재로 하여 형성되는 것도 가능하다.
제2 보호층(150)은 제1 보호층(130)과 동일한 두께로 형성될 수 있다. 그러나 본 실시예가 이에 한정되는 것은 아니다. 제2 보호층(150)은 제1 보호층(130)과 서로 다른 두께로 형성되는 것도 가능하다.
다음으로 연성 회로 기판(100)의 제조 방법에 대하여 설명한다.
도 3은 본 발명의 일실시예에 따른 연성 회로 기판의 제조 방법을 개략적으로 도시한 흐름도이다. 이하 설명은 도 3을 참조한다.
먼저, 기재층(110)을 준비하고, 기재층(110) 상에 배선층(120)을 형성한다(S310). 기재층(110) 상에 배선층(120)이 형성된 모습은 도 4에 도시된 바와 같다. 도 4는 본 발명의 일실시예에 따른 연성 회로 기판의 제조 방법에서 S310 단계를 설명하기 위한 참고도이다.
이후, 배선층(120) 상에 인쇄, 접착 등의 방법으로 제1 보호층(130)을 형성한다(S320). 배선층(120) 상에 제1 보호층(130)이 형성된 모습은 도 5에 도시된 바와 같다. 도 5는 본 발명의 일실시예에 따른 연성 회로 기판의 제조 방법에서 S320 단계를 설명하기 위한 참고도이다.
이후, 제1 보호층(130)에 홀(131)을 형성한다(S330). 이때 배선층(120)과 오버랩되도록 홀(131)을 가공한 후, 배선층(120)의 표면이 노출되도록 잔여하는 제1 보호층(130)을 제거하여, 제1 보호층(130)에 홀(131)을 형성할 수 있다.
한편, 제1 보호층(130)과 홀(131)은 동시에 형성하는 것도 가능하다. 예를 들면, 필름형 보호 필름을 관통하도록 소정의 위치에 홀을 형성한 후 라미네이트 방식으로 접합하여 홀(131)를 구비한 제1 보호층(130)을 형성할 수 있다. 그리고, 액상 또는 페이스트형 절연재를 홀 부분을 제외한 나머지 영역에 코팅 또는 인쇄하여 홀(131)을 구비한 제1 보호층(130)을 형성할 수 있다.
제1 보호층(130)에 홀(131)이 형성된 모습은 도 6에 도시된 바와 같다. 도 6은 본 발명의 일실시예에 따른 연성 회로 기판의 제조 방법에서 S330 단계를 설명하기 위한 참고도이다.
이후, 홀(131)이 형성된 제1 보호층(130)의 표면을 포함하여 연성 회로 기판(100)의 일면 상에 차폐층(140)을 형성한다(S340). 이때 증착, 인쇄, 도금 등의 방법으로 두께가 1㎛ 이하가 되도록 차폐층(140)을 형성할 수 있다.
연성 회로 기판(100)의 일면 전체에 걸쳐 차폐층(140)이 형성된 모습은 도 7에 도시된 바와 같다. 도 7은 본 발명의 일실시예에 따른 연성 회로 기판의 제조 방법에서 S340 단계를 설명하기 위한 참고도이다.
이후, 인쇄, 접착 등의 방법으로 차폐층(140)을 덮도록 제2 보호층(150)을 형성한다(S350). 차폐층(140) 상에 제2 보호층(150)이 형성된 모습은 도 8에 도시된 바와 같다. 도 8은 본 발명의 일실시예에 따른 연성 회로 기판의 제조 방법에서 S350 단계를 설명하기 위한 참고도이다.
이후, 제2 보호층(150)을 벗어나 외부로 노출된 차폐층(140)을 제거한다(S360). 이때 소자 실장 영역 등 제2 보호층(150)이 형성되지 않은 영역에 형성되어 노출된 차폐층(140)을 제거할 수 있다.
차폐층(140)이 제1 보호층(130)과 제2 보호층(150) 사이에 형성되도록 외부로 노출된 차폐층(140)을 제거한 모습은 도 9에 도시된 바와 같다. 도 9는 본 발명의 일실시예에 따른 연성 회로 기판의 제조 방법에서 S360 단계를 설명하기 위한 참고도이다.
이상 도 1 내지 도 9를 참조하여 EMI 차폐 효과가 부가된 연성 회로 기판(100)에 대하여 설명하였다. 이러한 연성 회로 기판(100)은 EMI 차폐 효과 외에 비아(via)를 통한 방열 효과를 기대할 수 있다. 또한, 연성 회로 기판(100)은 차폐 필름을 연성 회로 기판의 전면에 부착시킬 때보다 생산성을 향상시킬 수 있으며, 제조 원가를 절감하는 효과도 기대할 수 있다. 또한, 연성 회로 기판(100)은 기판의 벤딩(bending)성도 확보하는 것이 가능해진다.
이상과 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 연성 회로 기판 110: 기재층
120: 배선층 130: 제1 보호층
131: 홀 140: 차폐층
150: 제2 보호층 210: 가상 축
220: 반도체 칩 230: 범프

Claims (16)

  1. 기재층;
    상기 기재층 상에 형성되는 배선층;
    상기 배선층 상에 형성되는 제1 보호층;
    상기 제1 보호층 상에 형성되는 제2 보호층; 및
    상기 제1 보호층과 상기 제2 보호층 사이에 형성되는 차폐층을 포함하는 연성 회로 기판.
  2. 제 1 항에 있어서,
    상기 제1 보호층은 홀을 포함하며,
    상기 차폐층은 상기 홀을 통해 상기 배선층과 접촉되는 연성 회로 기판.
  3. 제 2 항에 있어서,
    상기 홀은 적어도 상기 배선층의 일부가 노출되도록 상기 배선층과 오버랩되어 형성되는 연성 회로 기판.
  4. 제 1 항에 있어서,
    상기 차폐층의 면적은 상기 제2 보호층의 하부 면적과 동일하거나 더 작은 연성 회로 기판.
  5. 제 1 항에 있어서,
    상기 차폐층의 측면은 상기 제2 보호층의 측면과 동일선상에 형성되거나, 상기 제2 보호층의 측면보다 더 안쪽에 형성되는 연성 회로 기판.
  6. 제 1 항에 있어서,
    상기 차폐층의 두께는 상기 연성 회로 기판의 벤딩성을 저해하지 않는 범위 내에 형성되는 연성 회로 기판.
  7. 제 1 항에 있어서,
    상기 배선층은 상기 차폐층 상에 추가로 형성되는 연성 회로 기판.
  8. 제 1 항에 있어서,
    상기 차폐층은 상기 제1 보호층을 포함하여 상기 기재층의 전면에 형성된 뒤, 상기 제2 보호층이 형성되지 않은 영역에 형성된 것을 제거하여, 상기 제1 보호층과 상기 제2 보호층 사이에 형성되는 연성 회로 기판.
  9. 제 1 항 내지 제 8 항 중 어느 한 항에 따른 연성 회로 기판을 구비하는 전자 장치.
  10. 기재층 상에 배선층을 형성하는 단계;
    상기 배선층 상에 제1 보호층을 형성하는 단계;
    상기 제1 보호층을 포함하여 상기 기재층의 전면에 차폐층을 형성하는 단계;
    상기 차폐층 상에 제2 보호층을 형성하는 단계; 및
    상기 제2 보호층이 형성되지 않은 영역에 형성된 상기 차폐층을 제거하는 단계를 포함하는 연성 회로 기판의 제조 방법.
  11. 제 10 항에 있어서,
    상기 제1 보호층에 홀을 형성하는 단계를 더 포함하며,
    상기 차폐층을 형성하는 단계는 상기 제1 보호층 및 상기 홀을 덮도록 상기 차폐층을 형성하는 연성 회로 기판의 제조 방법.
  12. 제 11 항에 있어서,
    상기 홀을 형성하는 단계는 상기 배선층과 오버랩되도록 상기 제1 보호층을 가공한 후, 상기 배선층의 표면의 적어도 일부가 노출되도록 상기 제1 보호층을 제거하여, 상기 제1 보호층에 상기 홀을 형성하는 연성 회로 기판의 제조 방법.
  13. 제 10 항에 있어서,
    상기 차폐층을 제거하는 단계는 상기 차폐층의 면적이 상기 제2 보호층의 하부 면적과 동일해지거나 더 작아지도록 상기 차폐층을 제거하는 연성 회로 기판의 제조 방법.
  14. 제 10 항에 있어서,
    상기 차폐층을 제거하는 단계는 상기 차폐층의 측면이 상기 제2 보호층의 측면과 동일선상에 형성되거나, 상기 제2 보호층의 측면보다 더 안쪽에 형성되도록 상기 차폐층을 제거하는 연성 회로 기판의 제조 방법.
  15. 제 10 항에 있어서,
    상기 차폐층을 형성하는 단계는 상기 차폐층의 두께가 상기 연성 회로 기판의 벤딩성을 저해하지 않는 범위 내에 형성되도록 상기 차폐층을 형성하는 연성 회로 기판의 제조 방법.
  16. 제 10 항에 있어서,
    상기 차폐층 상에 상기 배선층을 추가 형성하는 단계를 더 포함하는 연성 회로 기판의 제조 방법.
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* Cited by examiner, † Cited by third party
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Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101360666B1 (ko) 2012-09-28 2014-02-10 영풍전자 주식회사 Emi쉴드가 구비된 연성회로기판 제조방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101360666B1 (ko) 2012-09-28 2014-02-10 영풍전자 주식회사 Emi쉴드가 구비된 연성회로기판 제조방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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