JP6443458B2 - 電子回路モジュール - Google Patents

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Description

この発明は、電子回路モジュールに関するものである。
近年、電子機器の高性能化および製造の効率化の要求に応じて、回路基板に電子部品を接続し、表面に導電性膜が設けられた埋設層に埋設してなる電子回路モジュールが用いられることが多くなっている。特開２００９−４５８４号公報（特許文献１）には、そのような電子回路モジュールの一例が提案されている。
図１２は、特許文献１に記載されている電子回路モジュール７００の断面図である。図１２（Ａ）は、図１２（Ｂ）のＣ−Ｃ線を含む面の矢視断面図である。また、図１２（Ｂ）は、図１２（Ａ）のＢ−Ｂ線を含む面の矢視断面図である。図１２に記載の電子回路モジュール７００では、回路基板７０１、７０２にそれぞれ電子部品７０３、７０４が接続されている。電子部品７０３は、電気絶縁層７０５に埋設されており、電子部品７０４は埋設層７０６に埋設されている。回路基板７０１、７０２は、円柱状に形成されているビア７０７と、ビア受けランド７０８とにより、電気的に接続されている。
埋設層７０６の表面には、シールド層となる導電性膜７０９が設けられている。導電性膜７０９は、円柱状に形成されているビア７１０の、軸方向の切断面と接続されており、ビア７１０とビア受けランド７０８とを介して、不図示の接地用電極に接続されている。このような電子回路モジュール７００では、上記の構造により、導電性膜７０９の接地が安定するとされている。
特開２００９−４５８４号公報
上記の電子回路モジュール７００では、導電性膜７０９とビア７１０との接続面は、集合基板から個別の電子回路モジュール７００を得るための切断面であって、単なる平面である。そのため、導電性膜７０９とビア７１０の断面との接続面積が小さくなってしまう虞がある。したがって、導電性膜７０９と接地用電極との接続が不十分となる虞がある。
そこで、この発明の目的は、シールド層となる導電性膜が確実に接地用電極に接続された電子回路モジュールを提供することである。
この発明では、電子回路モジュールが備えるシールド層となる導電性膜と、接地用電極に至る導電経路に含まれるビア導体とを電気的に確実に接続するため、両者の接続構造についての改良が図られる。
この発明に係る電子回路モジュールは、回路基板と、電子部品と、埋設層と、導電性膜と、を備える。回路基板は、第１の電極が設けられた第１の主面と、接地用電極を含む第２の電極が設けられた第２の主面と、第１の主面と第２の主面とを接続する側面とを有し、内部導体としてパターン導体とビア導体とを有する。電子部品は、第１の電極に接続されている。埋設層は、回路基板の第１の主面に、電子部品を埋設して設けられている。導電性膜は、接地用電極への導電経路に接続されている。
回路基板の側面は、第１の主面に接続された第１の領域と、第２の主面に接続され、周長が第１の領域より長い第２の領域と、第１の領域と第２の領域とに接続された接続領域とを有している。接地用電極への導電経路は、ビア導体を含んでなる。導電性膜は、埋設層の外表面、第１の領域、および接続領域のそれぞれ少なくとも一部を含んだ領域上に形成されている。そして、接続領域の少なくとも一部に形成された導電性膜は、接地用電極への導電経路に含まれるビア導体の、接続領域における露出部に接続されている。
上記の電子回路モジュールでは、第２の領域の周長が第１の領域の周長より長く、第１の領域と第２の領域との接続領域は、電子回路モジュールを上面視したとき、第１の領域から第２の領域に向かって広がるような形状を有している。ここで、第１の領域の周長とは、第１の領域と第１の主面との接続部分の長さを指す。また、第２の領域の周長とは、第２の領域と第２の主面との接続部分の長さを指す。さらに、電子回路モジュールを上面視するとは、回路基板の第１の主面側から電子回路モジュールを見ることを指す。
すなわち、ビア導体の接続領域における露出部は、前述の背景技術で説明した平面的な露出部とは異なり、立体的な形状を有するため、平面的な露出部と比べて導電性膜との接触面積が大きくなる。したがって、導電性膜と接地用電極とが確実に接続され、高いシールド効果を得ることができる。なお、この発明においては、ビア導体の軸方向の断面は円形に限らず、その他の形状であってもよい。
この発明に係る電子回路モジュールは、以下の特徴を備えることが好ましい。すなわち、接地用電極への導電経路は、複数のビア導体を含んでいる。これらの複数のビア導体は、電子回路モジュールを上面視したとき、隣り合うビア導体同士が重なるように形成されている。そして、接続領域の少なくとも一部に形成された導電性膜は、少なくとも一組の隣り合うビア導体の、接続領域における露出部に接続されている。
上記の電子回路モジュールでは、接地用電極への導電経路は、複数のビア導体を含み、隣り合うビア導体同士が上面視で重なるように形成されている。すなわち、導電性膜から接地用電極までの導電経路は、実質的に電気抵抗がパターン導体よりも低いビア導体によって引き回されている。そして、導電性膜から接地用電極までの距離が短くなるように構成されている。したがって、導電経路の電気抵抗が低く抑えられるため、高いシールド効果を得ることができる。
この発明に係る電子回路モジュールにおける前述の好ましい実施形態は、以下の特徴を備えることがさらに好ましい。すなわち、上記の複数のビア導体は、電子回路モジュールを上面視したとき、接続領域に沿って各ビア導体の中心軸をずらしながら形成されている。
上記の電子回路モジュールでは、接地用電極への導電経路に係る複数のビア導体が接続領域に沿って形成されているため、各ビア導体の接続領域における露出部の面積は、各ビア導体の中心軸が同じ場合に比べてさらに大きくなっている。したがって、導電性膜と接地用電極とがより確実に接続され、より高いシールド効果を得ることができる。
この発明に係る電子回路モジュールにおける前述の好ましい実施形態は、以下の別の特徴を備えることがさらに好ましい。また、前述の特徴を備えたさらに好ましい実施形態においても、以下の別の特徴を備えることがさらに好ましい。すなわち、少なくとも一組の前記隣り合うビア導体は、前記パターン導体を挟んで形成されている。そして、接続領域の少なくとも一部に形成された導電性膜は、少なくとも一組の隣り合うビア導体、および隣り合うビア導体に挟まれたパターン導体の、接続領域における露出部に接続されている。
上記の電子回路モジュールでは、導電性膜に接続されている、接地用電極への導電経路に係る少なくとも一組の隣り合うビア導体は、パターン導体を挟んで形成されている。すなわち、ビア導体に挟まれたパターン導体も、確実に接地用電極への導電経路に接続されている。したがって、外部からのノイズと電子部品から発生するノイズとが、共に確実に接地用電極に流れることになるため、優れた電気的特性を得ることができる。
また、上記の回路モジュールでは、パターン導体と導電性膜とが確実に接続されている。したがって、電子部品から発生するノイズが、導電性膜を介して分散して複数の接地用電極に流れることも、優れた電気的特性に寄与している。
この発明に係る電子回路モジュールにおける前述の好ましい実施形態は、以下のさらに別の特徴を備えることがさらに好ましい。また、前述の特徴または別の特徴を備えたさらに好ましい実施形態においても、以下のさらに別の特徴を備えることがさらに好ましい。すなわち、導電性膜は、埋設層の外表面、第１の領域、接続領域、および第２の領域のそれぞれ少なくとも一部を含んだ領域上に形成されている。そして、接続領域および第２の領域のそれぞれ少なくとも一部に形成された導電性膜は、複数のビア導体の、接続領域および第２の領域のそれぞれにおける露出部に接続されている。
上記の電子回路モジュールでは、導電性膜が接続領域および第２の領域のそれぞれ少なくとも一部に形成されている。そして、導電性膜は、複数のビア導体の、接続領域および第２の領域のそれぞれにおける露出部に接続されている。したがって、導電性膜と接地用電極とがさらに確実に接続され、かつ導電性膜が第２の領域まで到達して形成されているため、さらに高いシールド効果を得ることができる。また、電子回路モジュールを電子機器の回路基板にはんだを用いて実装する際に、第２の領域にもはんだフィレットが形成されることになり、接合強度の向上が見込まれる。
この発明に係る電子回路モジュールでは、第２の領域の周長が第１の領域の周長より長く、第１の領域と第２の領域との接続領域は、電子回路モジュールを上面視したとき、第１の領域から第２の領域に向かって広がるような形状を有している。すなわち、ビア導体の接続領域における露出部は、前述の背景技術で説明した平面的な露出部とは異なり、立体的な形状を有するため、平面的な露出部と比べて導電性膜との接触面積が大きくなる。したがって、導電性膜と接地用電極とが確実に接続され、高いシールド効果を得ることができる。
この発明の第１の実施形態に係る電子回路モジュール１００の、内部の概略構成を透視した斜視図および上面図である。 この発明の第１の実施形態に係る電子回路モジュール１００の、図１におけるＡ−Ａ線を含む面の矢視断面図である。 この発明の第１の実施形態に係る電子回路モジュール１００の第１の変形例の、図２に相当する断面図である。 この発明の第１の実施形態に係る電子回路モジュール１００の第２の変形例の、図２に相当する断面図である。 図１および図２に示したこの発明の第１の実施形態に係る電子回路モジュール１００の製造方法の一例を説明するためのもので、準備工程、実装工程、および埋設層形成工程をそれぞれ模式的に示す図である。 図５から続くこの発明の第１の実施形態に係る電子回路モジュール１００の製造方法の一例を説明するためのもので、溝形成工程、導電性膜形成工程、および分離工程をそれぞれ模式的に示す図である。 この発明の第２の実施形態に係る電子回路モジュール２００の、図２に相当する断面図である。 この発明の第３の実施形態に係る電子回路モジュール３００の、図２に相当する断面図および要部拡大図である。 この発明の第４の実施形態に係る電子回路モジュール４００の、図２に相当する断面図である。 図９に示したこの発明の第４の実施形態に係る電子回路モジュール４００の製造方法の一例を説明するためのもので、準備工程、実装工程、および埋設層形成工程をそれぞれ模式的に示す図である。 図１０から続くこの発明の第４の実施形態に係る電子回路モジュール４００の製造方法の一例を説明するためのもので、溝形成工程、分離工程、および導電性膜形成工程をそれぞれ模式的に示す図である。 背景技術の電子回路モジュール７００の断面図である。
以下にこの発明の実施形態を示して、本発明の特徴とするところをさらに詳しく説明する。
（電子回路モジュールの第１の実施形態）
この発明の第１の実施形態に係る電子回路モジュール１００について、図１および図２を用いて説明する。
＜電子回路モジュールの構造＞
図１（Ａ）は、電子回路モジュール１００の透視斜視図である。図１（Ａ）では、後述の電子部品５〜７および接地用電極３Ａを含む第２の電極３を透視して示し、それ以外の構成要素は図示を省略している。図１（Ｂ）は、同様に電子部品５〜７を透視して示し、それ以外の構成要素は図示を省略した上面図である。また、図２は、電子回路モジュール１００の、図１（Ｂ）のＡ−Ａ線を含む面の矢視断面図である。
電子回路モジュール１００は、回路基板１と、電子部品５〜７と、埋設層８と、導電性膜９と、を備える。
回路基板１は、ガラス繊維により強化された絶縁性の樹脂材料、またはセラミック材料などを母材として、表面および内部に導体による回路パターンが形成された多層基板である。図２では回路基板１の内部に点線が付されているが、これは上記のように多層基板であることを示すためのものであり、実際にこのような界面があることを示すものではない。
回路基板１は、第１の電極２が設けられた第１の主面Ｍ１と、接地用電極３Ａを含む第２の電極３が設けられた第２の主面Ｍ２と、第１の主面Ｍ１と第２の主面Ｍ２とを接続する側面Ｓとを有し、さらに内部導体４としてパターン導体４Ｐとビア導体４Ｖとを有する。
ここで、パターン導体４Ｐとは、回路基板１の各主面上、および回路基板１内部において、各主面と実質的に平行となるように形成されている導体である。また、ビア導体４Ｖとは、回路基板１内部において各主面と実質的に直交するように形成されている導体である。回路基板１の回路パターンは、これらのパターン導体４Ｐおよびビア導体４Ｖの組み合わせにより形成されている。
例えば、図２においては、接地用電極３Ａは、回路基板１の側面Ｓと離間している。そのため、接地用電極３Ａへの導電経路Ｐは、二組のビア導体４Ｖの列と、それらの二組のビア導体４Ｖの列が一端近傍および他端近傍に接続されたパターン導体４Ｐとを含んで構成されている。この二組のビア導体４Ｖの列は、電子回路モジュール１００を上面視した場合、重ならないような位置に形成されている。すなわち、導電経路Ｐは、屈曲した形状となっている。
そして、接地用電極３Ａへの導電経路Ｐを構成するビア導体４Ｖのうち少なくとも１つは、後述する回路基板１の側面Ｓにおける接続領域ＳＣの少なくとも一部に露出している。導電経路Ｐは、後述するように、ビア導体４Ｖの露出部において、導電性膜９と接続されている。
なお、図２に示すように、ビア導体４Ｖの列の途中において、上面視で重なるように形成された少なくとも一組の隣り合うビア導体４Ｖの間に、パターン導体４Ｐが挟まれていてもよい。
回路基板１の側面Ｓは、第１の主面Ｍ１に接続された第１の領域Ｓ１と、第２の主面Ｍ２に接続され、周長が第１の領域より長い第２の領域Ｓ２と、第１の領域Ｓ１と第２の領域Ｓ２とに接続された接続領域ＳＣとを有している。第１の領域Ｓ１の周長、および第２の領域Ｓ２の周長とは、前述のように、それぞれ第１の領域Ｓ１と第１の主面Ｍ１との接続部分の長さ、および第２の領域Ｓ２と第２の主面Ｍ２との接続部分の長さを指す。
回路基板１の側面Ｓは、上記のように第２の領域Ｓ２の周長が第１の領域Ｓ１の周長より長くなっている。ここで、第１の領域Ｓ１と第２の領域Ｓ２との接続領域ＳＣは、電子回路モジュール１００を上面視したとき、第１の領域Ｓ１から第２の領域Ｓ２に向かって曲線的に広がるような形状を有している。そのため、図２の断面図において、第１の領域Ｓ１から接続領域ＳＣにかけては、いわゆるベルボトム形状として図示されている。
図１（Ｂ）においては、回路基板１の側面Ｓは、電子回路モジュール１００を上面視した場合、Ａ−Ａ線、およびそれと直交して電子回路モジュール１００の中心を通る線を対称面として鏡面対称となっている。なお、回路基板１の側面Ｓは上記の対称関係になくてもよく、例えば回路基板１の側面Ｓをなす４つの面のうちの少なくとも１つにおいて、接続領域ＳＣが第１の領域Ｓ１から第２の領域Ｓ２に向かって広がるような形状を有していればよい。
電子部品５〜７は、特に限定はされないが、例えば集積回路やトランジスタのような半導体デバイスをはじめとする能動部品、インダクタやキャパシタ、抵抗をはじめとする受動部品などである。電子部品５〜７は、例えばはんだなどの接合材料により、回路基板１の第１の電極２に接続されている。
埋設層８は、絶縁性の樹脂材料、または絶縁性の樹脂材料中にフィラーとして例えばガラス材料やシリカなどを分散させたものである。なお、フィラーを含まない、単一の絶縁性の樹脂材料であってもよい。埋設層８は、回路基板１の第１の主面Ｍ１に、電子部品５〜７を埋設して設けられている。また、図１および図２に示した電子回路モジュール１００では、埋設層８の側面８Ｓは、製造上のばらつきを含む範囲において、第１の領域Ｓ１と面一となっている。なお、側面８Ｓと第１の領域Ｓ１とは、面一でなくともよく、例えば、側面８Ｓの周長が第１の領域Ｓ１の周長より短くなるように埋設層８が形成されていてもよい。
導電性膜９は、金属薄膜、または樹脂母材中に金属フィラーを分散させた導電性樹脂膜などである。導電性膜９は、埋設層８の側面８Ｓおよび上面８Ｕを含む外表面８Ｏ、第１の領域Ｓ１、および接続領域ＳＣのそれぞれ少なくとも一部を含んだ領域上に形成されている。そして、接続領域ＳＣの少なくとも一部に形成された導電性膜９は、接地用電極３Ａへの導電経路Ｐに含まれるビア導体４Ｖの、接続領域ＳＣにおける露出部に接続されている。なお、導電経路Ｐに含まれるビア導体４Ｖが第１の領域Ｓ１にも露出部を有する場合は、導電性膜９はその露出部とも接続されることになる。
電子回路モジュール１００では、ビア導体４Ｖの、回路基板１の側面Ｓの接続領域ＳＣにおける露出部は、前述の背景技術で説明した平面的な露出部とは異なり、接続領域ＳＣのベルボトム形状に倣った形状となっている。すなわち、ビア導体４Ｖの接続領域ＳＣにおける露出部は、立体的な形状を有するため、平面的な露出部と比べて導電性膜との接触面積が大きくなり、導電性膜９と接地用電極３Ａとの接続が確実となる。
なお、前述のように、ビア導体４Ｖの列の途中において、上面視で重なるように形成された少なくとも一組の隣り合うビア導体４Ｖの間に、パターン導体４Ｐが挟まれている場合がある。この場合、接続領域ＳＣの少なくとも一部に形成された導電性膜９は、少なくとも一組の隣り合うビア導体４Ｖ、および隣り合うビア導体４Ｖに挟まれたパターン導体４Ｐの、接続領域ＳＣにおける露出部に接続されることになる。その結果、外部からのノイズと電子部品５〜７から発生するノイズとが、共に確実に接地用電極３Ａに流れ、優れた電気的特性を有する電子回路モジュール１００を得ることができる。
＜電子回路モジュールの第１の変形例＞
図２では、回路基板１の側面Ｓにおける第１の領域Ｓ１から接続領域ＳＣにかけての形状は、いわゆるベルボトム形状となっているものを図示した。一方、図３に示すように、第１の領域Ｓ１と第２の領域Ｓ２との接続領域ＳＣは、電子回路モジュール１００を上面視したとき、第１の領域Ｓ１から第２の領域Ｓ２に向かって直線的に広がるような形状を有していてもよい。この場合でも、導電性膜との接触面積が十分広くなり、延いては導電性膜と接地用電極との接続を確実にすることができる。
なお、図３では、接続領域ＳＣは所定の傾きをもって、第１の領域Ｓ１から第２の領域Ｓ２に向かって広がっている。一方、第１の領域Ｓ１の下端と第２の領域Ｓ２の上端が製造上のばらつきを含んで同一平面状にあり、接続領域ＳＣが水平面となるようにしてもよい。
＜電子回路モジュールの第２の変形例＞
回路基板１の側面Ｓにおける第１の領域Ｓ１から接続領域ＳＣは、図４に示すように、電子回路モジュール１００を上面視したとき、第１の領域Ｓ１から第２の領域Ｓ２に向かって階段状に広がるような形状を有していてもよい。この場合は、導電性膜との接触面積がさらに広くなり、延いては導電性膜と接地用電極との接続をさらに確実にすることができる。
＜電子回路モジュールの製造方法＞
この発明の第１の実施形態に係る電子回路モジュール１００の製造方法の一例について、図５および図６を用いて説明する。図５および図６は、電子回路モジュール１００の製造方法の一例において行なわれる準備工程、実装工程、埋設層形成工程、溝形成工程、導電性膜形成工程、および分離工程をそれぞれ模式的に示す図である。なお、図５および図６の各図は、図１（Ｂ）のＡ−Ａ線を含む面の矢視断面図（図２参照）に相当する。
また、煩雑化を避けるため、図５および図６において符号を付していないものがあるが、これらについては、図２に示した電子回路モジュール１００の対応する箇所の符号を参照する。
＜準備工程＞
図５（Ａ）は、電子回路モジュール１００の製造方法における準備工程を模式的に示す図である。準備工程により、回路基板１の集合体である集合基板１ＭＢ、および電子部品５〜７が準備される。回路基板１および電子部品５〜７の詳細の説明は、電子回路モジュール１００の構造の説明で既に行なっているためここでは省略する。
図５（Ａ）では、後述の分離工程で個片化された電子回路モジュール１００とするための、集合基板１ＭＢの分離位置が分離線ＢＬにより示されている。分離線ＢＬは仮想的なものであり、集合基板１ＭＢ内にこのような線があることを示すものではない。
なお、集合基板１ＭＢの状態において、接地用電極３Ａへの導電経路Ｐに含まれるビア導体４Ｖのうち所定のものは、分離線ＢＬを狙い位置として、後述する溝形成工程後に、その一部が露出するような位置に形成されている。図５（Ａ）では、一例として、そのような位置となるように二組のビア導体４Ｖの列が隣接して形成されており、溝形成工程により、同時に二組のビア導体４Ｖの列の一部が露出するようになっている。
＜実装工程＞
図５（Ｂ）は、電子回路モジュール１００の製造方法における実装工程を模式的に示す図である。実装工程により、集合基板１ＭＢの状態にある回路基板１の第１の主面Ｍ１上に設けられている第１の電極２上に、電子部品５〜７が電子回路を構成するようにそれぞれ接続される。
図５（Ｂ）では、電子部品５〜７は、例えばはんだなどの接合材料により、回路基板１の第１の電極２上に接続されている。はんだ接合は、電子部品５〜７の耐熱性などに合わせて、フロー接合またはリフロー接合のいずれかを選択して行なうことができる。なお、電子部品５〜７は、導電性接着剤により第１の電極２上に接続されてもよい。
＜埋設層形成工程＞
図５（Ｃ）は、電子回路モジュール１００の製造方法における埋設層形成工程を模式的に示す図である。埋設層形成工程により、集合基板１ＭＢの状態にある回路基板１の第１の主面Ｍ１に、集合埋設層８ＭＢの状態にある埋設層８が設けられる。埋設層８の詳細の説明は、電子回路モジュール１００の構造の説明で既に行なっているためここでは省略する。
集合埋設層８ＭＢの形成は、電子部品５〜７が実装された集合基板１ＭＢの第１の主面に、例えばディスペンサにより、所定の厚みとなるように液状の樹脂を塗布した後、加熱硬化させることにより行なわれる。塗布に用いる装置は、上記のディスペンサに限らず、既存の塗布装置を用いることができる。例えば、カーテンコーターやスピンコーターなどの種々のコーターを用いてもよい。また、集合埋設層８ＭＢの形成は、半硬化状態でシート状のプリプレグを集合基板１ＭＢの一方主面に載置し、電子部品５〜７が埋設されるように押圧した後、加熱硬化させることにより行なってもよい。
＜溝形成工程＞
図６（Ａ）は、電子回路モジュール１００の製造方法における溝形成工程を模式的に示す図である。溝形成工程により、集合埋設層８ＭＢが第１の主面に形成された集合基板１ＭＢに、集合埋設層８ＭＢの上面から集合基板１ＭＢの所定の深さまで溝Ｔが形成される。したがって、この溝Ｔの形成により、集合埋設層８ＭＢは分離され、電子部品５〜７が埋設される個々の埋設層８となる。
図６（Ａ）では、溝Ｔを平坦部のないＵ字状に形成した場合が示されているが、平坦部を有するＵ字状となるように形成してもよい。また、前述した第１の変形例に対応して、分離線ＢＬを対称面とし、所定の深さ位置から直線的に溝Ｔの幅が変わる五角形状となるように形成してもよい。さらに、前述した第２の変形例に対応して、階段状となるように形成してもよい。
溝Ｔの内面は、個片化された後の電子回路モジュール１００の、埋設層８の側面８Ｓ、ならびに回路基板１の側面Ｓの第１の領域Ｓ１および接続領域ＳＣに相当する。前述のように、接地用電極３Ａへの導電経路Ｐに含まれるビア導体４Ｖのうち所定のものは、分離線ＢＬを狙い位置として、溝Ｔが形成された際に、その一部が露出するような位置に形成されている。すなわち、この溝Ｔの形成により、集合基板１ＭＢ内部のビア導体４Ｖの列の一部は、接続領域ＳＣのベルボトム形状に倣った形状で露出することになる。図６（Ａ）では、溝Ｔの形成により、同時に二組のビア導体４Ｖの列の一部が露出するようになっている。
溝Ｔの形成は、例えば、集合埋設層８ＭＢが第１の主面に形成された集合基板１ＭＢを、ダイシングソーによりハーフカットすることにより行なわれる。第１の実施形態に係る電子回路モジュール１００の製造方法の一例については、ダイシングブレードの外周部（ブレード端面）は、いわゆるドレッシングにより断面をＵ字状としたものを用いる。このようなドレッシングが十分行われたダイシングブレードを用いてハーフカットを行なうことにより、前述のような断面がＵ字状の溝Ｔを得ることができる。なお、予め断面がＵ字状となっているダイシングブレードを用いて溝Ｔの形成を行なってもよく、その他の公知の方法を用いてもよい。
＜導電性膜形成工程＞
図６（Ｂ）は、電子回路モジュール１００の製造方法における導電性膜形成工程を模式的に示す図である。導電性膜形成工程により、埋設層８の上面８Ｕおよび側面８Ｓ（外表面８Ｏ）、ならびに集合基板１ＭＢの状態にある回路基板１の第１の領域Ｓ１および接続領域ＳＣに、集合導電性膜９ＭＢの状態にある導電性膜９が形成される。導電性膜９の詳細の説明は、電子回路モジュール１００の構造の説明で既に行なっているためここでは省略する。なお、導電性膜９は、埋設層８の外表面８Ｏ、第１の領域Ｓ１、および接続領域ＳＣのそれぞれ少なくとも一部を含んだ領域上に形成されていればよい。
集合導電性膜９ＭＢの形成は、埋設層８の外表面８Ｏと、回路基板１の第１の領域Ｓ１および接続領域ＳＣとに、例えばスパッタリングや蒸着などのいわゆる薄膜形成法で金属薄膜を付着させることにより行なわれる。また、集合導電性膜９ＭＢの形成は、液状の導電性樹脂を例えばスピンコート法により、埋設層８の外表面８Ｏと、回路基板１の第１の領域Ｓ１および接続領域ＳＣとに濡れ広がらせ、加熱硬化させることにより行なってもよい。
この工程により、接地用電極３Ａへの導電経路Ｐに含まれるビア導体４Ｖの、接続領域ＳＣにおける露出部は、接続領域ＳＣの少なくとも一部に形成された導電性膜９に接続されることになる。
＜分離工程＞
図６（Ｃ）は、電子回路モジュール１００の製造方法における分離工程を模式的に示す図である。分離工程により、集合基板１ＭＢが個々の回路基板１に分離され、個片化された電子回路モジュール１００が得られる。
分離工程における集合基板１ＭＢの分離は、分離線ＢＬで破断するか、分離線ＢＬを狙い位置として、溝形成工程（図６（Ａ）参照）で用いたダイシングブレードより厚みの薄いダイシングブレードで切断することにより行なわれる。この分離工程により生じる集合基板１ＭＢの破断面または切断面が、回路基板１の側面Ｓの第２の領域Ｓ２となる。このため、回路基板１の第２の領域Ｓ２の周長は、第１の領域Ｓ１の周長より長くなる。
（電子回路モジュールの第２の実施形態）
この発明の第２の実施形態に係る電子回路モジュール２００について、図７を用いて説明する。
電子回路モジュール２００は、接地用電極３Ａへの導電経路Ｐが、二組のビア導体４Ｖの列が一端近傍および他端近傍に接続されたパターン導体４Ｐを含まない点が、第１の実施形態に係る電子回路モジュール１００と異なる。それ以外は電子回路モジュール１００と共通であるため、共通する箇所の説明については省略する。
図７は、電子回路モジュール２００の、図２に相当する断面図である。電子回路モジュール２００では、接地用電極３Ａは、回路基板１の側面Ｓにおける第２の領域Ｓ２と隣接している。そのため、接地用電極３Ａへの導電経路Ｐは、導電経路Ｐを屈曲させるパターン導体４Ｐを含まず、一組のビア導体４Ｖの列で構成されている。
また、図７の例では、接地用電極３Ａに接続されているビア導体４Ｖは、第２の領域Ｓ２に露出している。この場合、電子回路モジュール２００を電子機器の回路基板にはんだを用いて実装する際に、第２の領域Ｓ２にもはんだフィレットが形成されることになり、接合強度の向上が見込まれる。
この一組のビア導体４Ｖの列は、電子回路モジュール２００を上面視したとき、隣り合うビア導体４Ｖ同士が重なるように形成されている。そして、回路基板１の側面Ｓにおける接続領域ＳＣの少なくとも一部に形成された導電性膜９は、少なくとも一組の隣り合うビア導体４Ｖの、接続領域ＳＣにおける露出部に接続されている。すなわち、電子回路モジュール２００は、導電経路Ｐが大きく屈曲していないため、電子回路モジュール１００に比べて導電性膜９から接地用電極３Ａまでの距離が短くなっている。その結果、導電経路Ｐの電気抵抗が低く抑えられる。
なお、第１の実施形態と同様に、ビア導体４Ｖの列の途中において、上面視で重なるように形成された隣り合うビア導体４Ｖの間に、パターン導体４Ｐが挟まれていてもよい。
（電子回路モジュールの第３の実施形態）
この発明の第３の実施形態に係る電子回路モジュール３００について、図８を用いて説明する。
電子回路モジュール３００は、第２の実施形態に係る電子回路モジュール２００と同様に、接地用電極３Ａへの導電経路Ｐが一組のビア導体４Ｖの列で形成されている。しかしながら、電子回路モジュール３００は、それらのビア導体４Ｖの配列に特徴がある。それ以外は電子回路モジュール２００と共通であるため、共通する箇所の説明については省略する。
図８（Ａ）は、電子回路モジュール３００の、図２に相当する断面図である。また、図８（Ｂ）は、図８（Ａ）における、接地用電極３Ａへの導電経路Ｐを含む要部Ａの拡大図である。
電子回路モジュール３００では、導電経路Ｐを構成する複数のビア導体４Ｖが、上面視したときに接続領域ＳＣに沿って各ビア導体４Ｖの中心軸（図８（Ｂ）で一点鎖線により図示）をずらしながら形成されている。そのため、各ビア導体４Ｖの接続領域ＳＣにおける露出部の面積は、各ビア導体４Ｖの中心軸が同じ場合に比べてさらに大きくなっている。
なお、第１および第２の実施形態と同様に、ビア導体４Ｖの列の途中において、上面視で重なるように形成された隣り合うビア導体４Ｖの間に、パターン導体４Ｐが挟まれていてもよい。
（電子回路モジュールの第４の実施形態）
この発明の第４の実施形態に係る電子回路モジュール４００について、図９を用いて説明する。
＜電子回路モジュールの構造＞
電子回路モジュール４００は、第３の実施形態に係る電子回路モジュール３００と同様に、導電経路Ｐを構成する複数のビア導体４Ｖが、接続領域ＳＣに沿って中心軸をずらしながら形成されている。しかしながら、電子回路モジュール４００は、ビア導体４Ｖの回路基板１の側面Ｓにおける露出の仕方、および導電性膜９の形状に特徴がある。それ以外は電子回路モジュール３００と共通であるため、共通する箇所の説明については省略する。
図９は、電子回路モジュール４００の、図２に相当する断面図である。電子回路モジュール４００では、導電経路Ｐを構成する複数のビア導体４Ｖのうち幾つかは、接続領域ＳＣおよび第２の領域Ｓ２のそれぞれ少なくとも一部に露出している。なお、図９の例では、ビア導体４Ｖは、第１の領域Ｓ１にも露出しているが、第１の領域Ｓ１には露出していなくてもよい。
導電性膜９は、埋設層８の外表面８Ｏ、回路基板１の側面Ｓにおける第１の領域Ｓ１、接続領域ＳＣ、および第２の領域Ｓ２のそれぞれ少なくとも一部を含んだ領域上に形成されている。そして、導電性膜９は、接地用電極３Ａへの導電経路Ｐに含まれるビア導体４Ｖの、側面Ｓにおける露出部に接続されている。上記のように、ビア導体４Ｖが第１の領域Ｓ１には露出していない場合、導電性膜９は、接続領域ＳＣおよび第２の領域Ｓ２のそれぞれにおける露出部に接続されることになる。
上記の特徴により、電子回路モジュール４００は、導電性膜９と接地用電極３Ａとがさらに確実に接続されている。また、導電性膜９が第２の領域Ｓ２まで到達して形成されているため、電子回路モジュール４００は、第１ないし第３の実施形態にかかる電子回路モジュールに比べて、導電性膜９による被覆面積がさらに広くなっている。
なお、第１ないし第３の実施形態と同様に、ビア導体４Ｖの列の途中において、上面視で重なるように形成された隣り合うビア導体４Ｖの間に、パターン導体４Ｐが挟まれていてもよい。また、第４の実施形態は、電子回路モジュール４００を第３の実施形態に係る電子回路モジュール３００に上記の特徴を付加したものとして説明した。一方、第４の実施形態に係る電子回路モジュール４００は、第２の実施形態に係る電子回路モジュール２００（図７参照）に上記の特徴を付加したものとしてもよい。
＜電子回路モジュールの製造方法＞
この発明の第４の実施形態に係る電子回路モジュール４００の製造方法の一例について、図１０および図１１を用いて説明する。図１０および図１１は、電子回路モジュール４００の製造方法の一例において行なわれる準備工程、実装工程、埋設層形成工程、溝形成工程、分離工程、および導電性膜形成工程をそれぞれ模式的に示す図である。なお、図１０および図１１の各図は、図１（Ｂ）のＡ−Ａ線を含む面の矢視断面図（図２参照）に相当する。
また、煩雑化を避けるため、図１０および図１１において符号を付していないものがあるが、これらについては、図２に示した電子回路モジュール１００、および図９に示した電子回路モジュール４００の対応する箇所の符号を参照する。
＜準備工程＞
図１０（Ａ）は、電子回路モジュール４００の製造方法における準備工程を模式的に示す図である。この準備工程は、第１の実施形態に係る電子回路モジュール１００の製造方法における準備工程と大略は同様であるため、詳細な説明を省略する。
なお、集合基板１ＭＢの状態において、接地用電極３Ａへの導電経路Ｐに含まれるビア導体４Ｖは、分離線ＢＬを狙い位置として、後述する溝形成工程後および分離工程後に、側面Ｓに露出するような位置に形成されている。図１０（Ａ）では、一例として、そのような位置となるように二組のビア導体４Ｖの列が隣接して形成されており、溝形成工程および分離工程により、同時に二組のビア導体４Ｖの列が露出するようになっている。
＜実装工程＞
図１０（Ｂ）は、電子回路モジュール４００の製造方法における実装工程を模式的に示す図である。この実装工程は、第１の実施形態に係る電子回路モジュール１００の製造方法における実装工程と同様であるため、詳細な説明を省略する。
＜埋設層形成工程＞
図１０（Ｃ）は、電子回路モジュール４００の製造方法における埋設層形成工程を模式的に示す図である。この埋設層形成工程は、第１の実施形態に係る電子回路モジュール１００の製造方法における埋設層形成工程と同様であるため、詳細な説明を省略する。
＜溝形成工程＞
図１１（Ａ）は、電子回路モジュール４００の製造方法における溝形成工程を模式的に示す図である。この溝形成工程は、第１の実施形態に係る電子回路モジュール１００の製造方法における溝形成工程と大略は同様であるため、詳細な説明を省略する。
前述のように、接地用電極３Ａへの導電経路Ｐに含まれるビア導体４Ｖのうち所定のものは、分離線ＢＬを狙い位置として、溝Ｔが形成された際に、その一部が露出するような位置に形成されている。すなわち、この溝Ｔの形成により、集合基板１ＭＢ内部のビア導体４Ｖの列の一部は、回路基板１の側面Ｓにおける第１の領域Ｓ１および接続領域ＳＣのベルボトム形状に倣った形状で露出することになる。図１１（Ａ）では、溝Ｔの形成により、同時に二組のビア導体４Ｖの列の一部が露出するようになっている。
＜分離工程＞
図１１（Ｂ）は、電子回路モジュール４００の製造方法における分離工程を模式的に示す図である。この分離工程は、第１の実施形態に係る電子回路モジュール１００の製造方法における分離工程と大略は同様であるため、詳細な説明を省略する。
電子回路モジュール４００の製造方法では、電子回路モジュール１００の製造方法と異なり、導電性膜形成工程に先立って分離工程を行なう。そのため、分離工程は、集合基板１ＭＢを不図示の粘着シートなどに貼り付け、個々の回路基板１に分離した後も、乱雑な状態にならないようにした状態で行なうことが好ましい。
この工程により、導電経路Ｐを構成する複数のビア導体４Ｖが、第１の領域Ｓ１および接続領域ＳＣに加えて、第２の領域Ｓ２の少なくとも一部にも露出することになる。
＜導電性膜形成工程＞
図１１（Ｃ）は、電子回路モジュール４００の製造方法における導電性膜形成工程を模式的に示す図である。この導電性膜形成工程は、第１の実施形態に係る電子回路モジュール１００の製造方法における導電性膜形成工程と大略は同様であるため、詳細な説明を省略する。
導電性膜形成工程により、導電性膜９が埋設層８の外表面８Ｏ、ならびに回路基板１の第１の領域Ｓ１、接続領域ＳＣ、および第２の領域Ｓ２のそれぞれ少なくとも一部を含んだ領域上に形成される。そして、接地用電極３Ａへの導電経路Ｐに含まれるビア導体４Ｖの、側面Ｓにおける露出部は、上記のように形成された導電性膜９に接続されることになる。
なお、この発明は上記の実施形態に限定されるものではなく、この発明の範囲内において、種々の応用、変形を加えることができる。また、この明細書に記載の各実施形態は、例示的なものであり、異なる実施形態間において、構成の部分的な置換または組み合わせが可能であることを指摘しておく。
１ 回路基板、２ 第１の電極、３ 第２の電極、３Ａ 接地用電極、４ 内部導体、４Ｐ パターン導体、４Ｖ ビア導体、５〜７ 電子部品、８ 埋設層、８Ｏ 埋設層の外表面、８Ｓ 埋設層の側面、８Ｕ 埋設層の上面、９ 導電性膜、１００ 電子回路モジュール、Ｍ１ 第１の主面、Ｍ２ 第２の主面、Ｐ 導電経路、Ｓ 側面、Ｓ１ 第１の領域、Ｓ２ 第２の領域、ＳＣ 接続領域。

Claims (3)

  1. 第１の電極が設けられた第１の主面と、接地用電極を含む第２の電極が設けられた第２の主面と、前記第１の主面と前記第２の主面とを接続する側面とを有し、内部導体としてパターン導体とビア導体とを有する回路基板と、
    前記第１の電極に接続された電子部品と、
    前記回路基板の第１の主面に、前記電子部品を埋設して設けられた埋設層と、
    前記接地用電極への導電経路に接続された導電性膜と、を備える電子回路モジュールであって、
    前記回路基板の側面は、前記第１の主面に接続された第１の領域と、前記第２の主面に接続され、周長が前記第１の領域より長い第２の領域と、前記第１の領域と前記第２の領域とに接続された接続領域とを有し、
    前記接地用電極への導電経路は、ビア導体を含んでなり、
    前記導電性膜は、前記埋設層の外表面、前記第１の領域、および前記接続領域のそれぞれ少なくとも一部を含んだ領域上に形成されており、
    前記接続領域の少なくとも一部に形成された前記導電性膜は、前記接地用電極への導電経路に含まれる前記ビア導体の、前記接続領域における露出部に接続されており、
    前記接地用電極への導電経路は、複数のビア導体を含み、
    前記複数のビア導体は、電子回路モジュールを上面視したとき、隣り合うビア導体同士が重なるように形成されており、
    前記接続領域の少なくとも一部に形成された前記導電性膜は、少なくとも一組の前記隣り合うビア導体の、前記接続領域における露出部に接続されており、
    前記複数のビア導体は、電子回路モジュールを上面視したとき、前記接続領域に沿って各ビア導体の中心軸をずらしながら形成されていることを特徴とする、電子回路モジュール。
  2. 少なくとも一組の前記隣り合うビア導体は、前記パターン導体を挟んで形成されており、
    前記接続領域の少なくとも一部に形成された前記導電性膜は、少なくとも一組の前記隣り合うビア導体、および前記隣り合うビア導体に挟まれたパターン導体の、前記接続領域における露出部に接続されていることを特徴とする、請求項１に記載の電子回路モジュール。
  3. 前記導電性膜は、前記埋設層の外表面、前記第１の領域、前記接続領域、および前記第２の領域のそれぞれ少なくとも一部を含んだ領域上に形成されており、
    前記接続領域および前記第２の領域のそれぞれ少なくとも一部に形成された前記導電性膜は、前記複数のビア導体の、前記接続領域および前記第２の領域のそれぞれにおける露出部に接続されていることを特徴とする、請求項１または２に記載の電子回路モジュール。
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Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180032985A (ko) * 2016-09-23 2018-04-02 삼성전자주식회사 집적회로 패키지 및 그 제조 방법과 집적회로 패키지를 포함하는 웨어러블 디바이스
US10068854B2 (en) * 2016-10-24 2018-09-04 Advanced Semiconductor Engineering, Inc. Semiconductor package device and method of manufacturing the same
JP6508434B2 (ja) * 2016-11-11 2019-05-08 株式会社村田製作所 基板モジュール
JP2018170419A (ja) * 2017-03-30 2018-11-01 太陽誘電株式会社 電子部品モジュール
JP6689780B2 (ja) * 2017-03-30 2020-04-28 太陽誘電株式会社 電子部品モジュールの製造方法
WO2018221131A1 (ja) 2017-06-01 2018-12-06 株式会社村田製作所 電子部品
WO2019045088A1 (ja) 2017-09-04 2019-03-07 株式会社村田製作所 高周波モジュールおよびその製造方法
KR102616814B1 (ko) * 2018-03-09 2023-12-21 삼성전자주식회사 반도체 패키지 및 반도체 모듈
CN112424931A (zh) 2018-07-20 2021-02-26 株式会社村田制作所 模块
JP6895936B2 (ja) * 2018-09-28 2021-06-30 古河電気工業株式会社 表面処理銅箔、並びにこれを用いた銅張積層板及び回路基板
JP7063390B2 (ja) * 2018-09-28 2022-05-09 株式会社村田製作所 電子部品モジュール
JP7232123B2 (ja) * 2019-05-14 2023-03-02 新光電気工業株式会社 配線基板、電子装置、及び配線基板の製造方法
WO2021006141A1 (ja) * 2019-07-08 2021-01-14 株式会社村田製作所 モジュールおよびその製造方法
US11756894B2 (en) * 2020-05-20 2023-09-12 Qualcomm Incorporated Radio-frequency (RF) integrated circuit (IC) (RFIC) packages employing a substrate sidewall partial shield for electro-magnetic interference (EMI) shielding, and related fabrication methods
WO2021251160A1 (ja) * 2020-06-10 2021-12-16 株式会社村田製作所 モジュールおよび部品
KR20220003342A (ko) * 2020-07-01 2022-01-10 삼성전기주식회사 전자 소자 패키지 및 이의 제조방법
DE102021113686A1 (de) 2021-05-27 2022-12-01 Infineon Technologies Ag Halbleitergehäuse, das einen laminierten chipträger mit metallbarrieren aufweist und verfahren zur herstellung desselben
CN115332092A (zh) * 2022-08-29 2022-11-11 江苏卓胜微电子股份有限公司 一种射频模组芯片的制作方法及封装结构
CN116741757A (zh) * 2022-09-20 2023-09-12 荣耀终端有限公司 封装结构、封装结构的加工方法和电子设备

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0836277B1 (en) * 1996-10-14 2007-06-13 Mitsubishi Materials Corporation LC composite part
JP4178880B2 (ja) * 2002-08-29 2008-11-12 松下電器産業株式会社 モジュール部品
JP4357817B2 (ja) * 2002-09-12 2009-11-04 パナソニック株式会社 回路部品内蔵モジュール
WO2004060034A1 (ja) * 2002-12-24 2004-07-15 Matsushita Electric Industrial Co., Ltd. 電子部品内蔵モジュール
WO2005099331A1 (ja) * 2004-03-30 2005-10-20 Matsushita Electric Industrial Co., Ltd. モジュール部品およびその製造方法
JP2006269603A (ja) * 2005-03-23 2006-10-05 Ngk Spark Plug Co Ltd 配線基板および多数個取り用配線基板
TW200721216A (en) * 2005-09-22 2007-06-01 Murata Manufacturing Co Packaging method of electronic component module, method for manufacturing electronic apparatus using it, and electronic component module
CN101300911B (zh) * 2005-11-28 2010-10-27 株式会社村田制作所 电路模块以及制造电路模块的方法
FI20070415L (fi) * 2007-05-25 2008-11-26 Elcoteq Se Suojamaadoitus
JP5127315B2 (ja) * 2007-06-22 2013-01-23 パナソニック株式会社 部品内蔵モジュール
JP2009218484A (ja) * 2008-03-12 2009-09-24 Tdk Corp 電子モジュール、および電子モジュールの製造方法
US20100020518A1 (en) * 2008-07-28 2010-01-28 Anadigics, Inc. RF shielding arrangement for semiconductor packages
US20100110656A1 (en) * 2008-10-31 2010-05-06 Advanced Semiconductor Engineering, Inc. Chip package and manufacturing method thereof
JP5324191B2 (ja) * 2008-11-07 2013-10-23 ルネサスエレクトロニクス株式会社 半導体装置
JP2010225620A (ja) * 2009-03-19 2010-10-07 Panasonic Corp 回路モジュール
JP5416458B2 (ja) * 2009-04-02 2014-02-12 タツタ電線株式会社 シールドおよび放熱性を有する高周波モジュールの製造方法
JP5189032B2 (ja) * 2009-06-16 2013-04-24 新光電気工業株式会社 半導体装置および多層配線基板
CN102550140B (zh) * 2009-10-01 2015-05-27 松下电器产业株式会社 组件及其制造方法
TWI393239B (zh) * 2009-10-16 2013-04-11 Advanced Semiconductor Eng 具有內屏蔽體之封裝結構及其製造方法
US9362196B2 (en) * 2010-07-15 2016-06-07 Kabushiki Kaisha Toshiba Semiconductor package and mobile device using the same
JP5365647B2 (ja) * 2011-02-09 2013-12-11 株式会社村田製作所 高周波モジュールの製造方法および高周波モジュール
WO2012124561A1 (ja) * 2011-03-16 2012-09-20 株式会社 村田製作所 電子部品
JP5668627B2 (ja) * 2011-07-19 2015-02-12 株式会社村田製作所 回路モジュール
TW201322316A (zh) * 2011-11-25 2013-06-01 Askey Technology Jiang Su Ltd 系統級封裝模組件及其製造方法
US8959757B2 (en) * 2011-12-29 2015-02-24 Rf Micro Devices, Inc. Method of manufacturing an electronic module
JP2013161831A (ja) * 2012-02-01 2013-08-19 Mitsumi Electric Co Ltd 電子モジュール及びその製造方法
US20140016293A1 (en) * 2012-07-13 2014-01-16 Wisol Co., Ltd. High frequency module having surface acoustic wave device and method for manufacturing the same
JP2015012022A (ja) * 2013-06-26 2015-01-19 イビデン株式会社 プリント配線板
CN206976318U (zh) * 2014-11-21 2018-02-06 株式会社村田制作所 模块

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