KR102616814B1 - 반도체 패키지 및 반도체 모듈 - Google Patents

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    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
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    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45157—Cobalt (Co) as principal constituent
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    • H01L2224/45163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/45164—Palladium (Pd) as principal constituent
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    • H01L2224/45163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/45166—Titanium (Ti) as principal constituent
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    • H01L2224/45163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/45169—Platinum (Pt) as principal constituent
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    • H01L2224/45163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/45171—Chromium (Cr) as principal constituent
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    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
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Abstract

본 발명에 따른 반도체 패키지는 패키지 기판; 상기 패키지 기판 상에 배치되는 반도체 칩; 및 상기 반도체 칩을 덮는 기능막을 포함한다. 상기 패키지 기판은, 상기 패키지 기판의 외부로 노출되는 제1 부분을 포함하는 접지층을 포함한다. 상기 기능막은 상기 접지층의 상기 제1 부분과 접촉하고, 상기 기능막은 전도성 고분자 및 접착성 고분자를 포함한다.

Description

반도체 패키지 및 반도체 모듈 {SEMICONDUCTOR PACKAGE AND SEMICONDUCTOR MODULE}
본 발명은 반도체 패키지 및 반도체 모듈에 관한 것으로, 더욱 상세하게는 투명하고, 접착성이 있고, 전기 전도도가 높은 기능막을 포함하는 반도체 패키지 및 반도체 모듈에 관한 것이다.
모바일 시장이 더욱 확대되면서 전자기기에서 발생하는 전자파에 대한 연구가 활발해지고 있다. 각종 전자기기에 실장된 반도체 패키지들로부터 전자파가 발산되면, 그 주변에 실장된 반도체 패키지에 까지 영향을 미칠 수 있다. 이러한 전자파의 간섭으로 인하여 전자장치 자체에 회로기능 약화 및 동작 불량 등의 기능 장애 및 고장을 유발하게 된다.
더욱이, 반도체 패키지의 고속화와 고집적화의 요구에 부응하여 패키지가 여러가지 형태로 발전되고 있지만, 전자파에 의하여 회로기능 약화 및 동작 불량 등의 기능 장애 및 고장이 발생되고 있다.
본 발명은 저렴한 비용으로 제조될 수 있고, 두께가 얇으며, 환경 및 잔여물 문제가 없는 반도체 패키지를 제공하는 것을 그 목적으로 한다.
본 발명은 반도체 칩 상에 표시된 마크를 시각적으로 인식할 수 있는 반도체 패키지를 제공하는 것을 그 목적으로 한다.
본 발명은 패키지 기판; 상기 패키지 기판 상에 배치되는 반도체 칩; 및 상기 반도체 칩을 덮는 기능막을 포함하고, 상기 패키지 기판은, 상기 패키지 기판의 외부로 노출되는 제1 부분을 포함하는 접지층을 포함하고, 상기 기능막은 상기 접지층의 상기 제1 부분과 접촉하고, 상기 기능막은 전도성 고분자 및 접착성 고분자를 포함하는 반도체 패키지를 제공한다.
본 발명에 따른 반도체 패키지는 기능막으로 반도체 칩의 전자파를 차단함으로써, 저렴한 비용으로 제조될 수 있고, 두께가 얇으며, 환경 및 잔여물 문제가 없다.
본 발명에 따른 반도체 패키지는 투명한 기능막을 포함함으로써, 반도체 칩 상에 표시된 마크를 시각적으로 인식할 수 있다.
도 1a는 본 발명의 제1 실시예에 따른 반도체 패키지의 단면도이다.
도 1b는 도 1a의 A영역의 확대도이다.
도 2a는 본 발명의 제2 실시예에 따른 반도체 패키지의 단면도이다.
도 2b는 본 발명의 제3 실시예에 따른 반도체 패키지의 단면도이다.
도 3a는 본 발명의 제1 실시예에 따른 반도체 모듈의 단면도이다.
도 3b는 본 발명의 제2 실시예에 따른 반도체 모듈의 단면도이다.
도 4a 내지 도 4e는 본 발명의 제1 실시예에 따른 반도체 패키지의 제조 방법을 나타낸 단면도들이다.
도 5a 내지 도 5e는 본 발명의 제2 실시예에 따른 반도체 패키지의 제조 방법을 나타낸 단면도들이다.
도 6은 본 발명의 제3 실시예에 따른 반도체 패키지의 제조방법을 나타낸 단면도이다.
도 7a 내지 도 7c는 본 발명의 제1 실시예에 따른 반도체 모듈의 제조 방법을 나타낸 단면도들이다.
도 8은 본 발명의 제2 실시예에 따른 반도체 모듈의 제조방법을 나타낸 단면도이다.
도 1a는 본 발명의 제1 실시예에 따른 반도체 패키지의 단면도이고, 도 1b는 도 1a의 A영역의 확대도이다.
도 1a 및 도 1b를 참조하면, 반도체 패키지(1000)는 패키지 기판(101), 외부 단자들(105), 반도체 칩(201), 본딩 와이어들(203), 몰딩막(205) 및 기능막(207)을 포함할 수 있다.
패키지 기판(101)은 회로패턴을 가지는 인쇄회로기판(PCB)일 수 있다. 패키지 기판(101)은 제1 영역(10) 및 제2 영역(20)을 포함할 수 있다. 패키지 기판(101)의 제2 영역(20)은 패키지 기판(101)의 제1 영역(10)을 둘러쌀 수 있다. 패키지 기판(101)은 제1 상면(1), 제2 상면(3) 및 하면(2)을 포함할 수 있다. 패키지 기판(101)의 제1 상면(1)은 제1 영역(10)에 위치할 수 있고, 제2 상면(3)은 제2 영역(20)에 위치할 수 있다. 패키지 기판(101)의 제2 상면(3)은 패키지 기판(101)의 제1 상면(1)과 다른 레벨에 위치할 수 있다. 예를 들여, 패키지 기판(101)의 제2 상면(3)은 패키지 기판(101)의 제1 상면(1) 보다 낮은 레벨에 위치할 수 있다.
패키지 기판(101)은 접지층(103)을 포함할 수 있다. 접지층(103)은 패키지 기판(101)의 제1 영역(10) 및 제2 영역(20) 내에 배치될 수 있다. 접지층(103)은 패키지 기판(101)의 제1 영역(10)의 제1 측면들(4) 아래에 배치될 수 있다. 접지층(103)은 제1 영역(10)의 제1 부분(RG1) 및 제2 영역(20)의 제2 부분(RG2)을 포함할 수 있다. 일 예로, 도시된 것과 같이, 접지층(103)의 제2 부분(RG2)의 상면(즉, 제2 상면(3)) 및 제2 측면들(6)은 패키지 기판(101)의 외부로 노출될 수 있다. 다른 예로, 도시된 것과 달리, 접지층(103)의 제2 부분(RG2)의 제2 측면들(6)은 패키지 기판(101)의 외부로 노출되지만, 접지층(103)의 제2 부분(RG2)의 제2 상면(3)은 외부로 노출되지 않을 수 있다. 접지층(103)의 제2 부분(RG2)은 접지 단자로 정의될 수 있다. 접지층(103)은 전도성 물질을 포함할 수 있다. 일 예로, 전도성 물질은 은(Ag), 금(Au), 구리(Cu) 등의 금속, 구리(Cu)-은(Ag), 티타늄(Ti)-은(Ag)-구리(Cu), 구리(Cu)-아연(Zn) 등의 금속 합금, 또는 이외의 전기 전도성을 갖는 물질을 포함할 수 있다.
외부 단자들(105)이 패키지 기판(101)의 하면(2) 상에 배치될 수 있다. 외부 단자들(105)은 솔더볼(Solder ball)일 수 있으나, 이에 한정하지 않으며 도전성 범프(Conductive bump), 도전성 스페이서(Conductive spacer), 또는 핀 그리드 어레이(Pin grid array) 등일 수 있다.
접지층(103)은 하나의 외부 단자(105)와 전기적으로 연결될 수 있다. 상기 외부 단자(105)에 접지 전압이 걸릴 수 있다.
반도체 칩(201)이 패키지 기판(101)의 제1 상면(1) 상에 배치될 수 있다. 반도체 칩(201)은 패키지 기판(101)의 제1 영역(10) 상에 배치될 수 있다. 반도체 칩(201)은 접착층(202)에 의해 패키지 기판(101)의 제1 상면(1) 상에 접착될 수 있다. 일 예로, 반도체 칩(201)은 로직 반도체 칩, 메모리 반도체 칩, SOC(System on chip), LOC(Lab on chip) 중 하나일 수 있다.
본딩 와이어들(203)이 반도체 칩(201)과 패키지 기판(101) 사이에 배치되며, 이들 사이를 전기적으로 연결할 수 있다. 본딩 와이어들(203)은 일 예로, 금(Au), 은(Ag), 백금(Pt), 알루미늄(Al), 구리(Cu), 파라듐(Pd), 니켈(Ni), 코발트(Co), 크롬(Cr) 및 티타늄(Ti) 중 적어도 하나를 포함할 수 있다. 도면에 도시하지 않았지만, 반도체 칩(201)은 패키지 기판(101) 상에 플립칩 본딩 등 다른 방법을 통하여 실장될 수 있다.
몰딩막(205)이 패키지 기판(101)의 제1 영역(10) 상에 배치될 수 있다. 몰딩막(205)은 패키지 기판(101)의 제1 영역(10)의 제1 상면(1)을 덮을 수 있다. 몰딩막(205)의 측면들은 패키지 기판(101)의 제1 영역(10)의 제1 측면들(4)과 정렬될 수 있다. 몰딩막(205)의 폭(W1)은 패키지 기판(101)의 폭(W2) 보다 작을 수 있다(W1<W2). 일 예로, 몰딩막(205)은 에폭시 몰딩 컴파운드(Epoxy molding compound; EMC) 또는 언더필(Underfill) 물질을 포함할 수 있다. 몰딩막(205)의 상면에 마크(미도시)가 표시될 수 있다. 상기 마크는 특정 정보를 전달하기 위한 문자일 수 있다.
일 예로, 도시된 것과 같이, 기능막(207)이 몰딩막(205)을 덮으며 패키지 기판(101)의 제1 영역(10)의 제1 측면들(4) 및 접지층(103)의 제2 부분(RG2)의 제2 상면(3) 상으로 연장할 수 있다. 기능막(207)은 접지층(103)의 제2 부분(RG2)의 제2 상면(3)과 접촉할 수 있다. 다른 예로, 도시된 것과 달리, 기능막(207)이 몰딩막(205)을 덮으며 접지층(103)의 제2 부분(RG2)의 제2 측면들(6) 상으로 연장할 수 있다. 기능막(207)은 접지층(103)의 제2 부분(RG2)의 제2 측면들(6)과 접촉하고, 제2 부분(RG2)의 제2 상면(3)과는 접촉하지 않을 수 있다.
기능막(207)의 두께는 균일할 수 있다. 일 예로, 몰딩막(205)을 덮는 기능막(207)의 두께, 패키지 기판(101)의 제1 영역(10)의 제1 측면들(4)을 덮는 기능막(207)의 두께, 및 패키지 기판(101)의 접지층(103)의 제2 부분(RG2)의 제2 상면(3)을 덮는 기능막(207)의 두께는 실질적으로 동일할 수 있다. 일 예로, 기능막(207)은 40㎛이하의 두께를 가질 수 있다.
기능막(207)은 전자파 차폐막일 수 있다. 다시 말하면, 기능막(207)은 접지층(103)과 전기적으로 연결되며, 기능막(207)으로 입사된 전자파를 접지시키기 위한 전기적인 통로로서 제공될 수 있다.
도 1b를 다시 참조하면, 기능막(207)은 전도성 고분자(207a) 및 접착성 고분자(207b)를 포함할 수 있다. 전도성 고분자(207a)는 전기 전도도가 상대적으로 높을 수 있다. 일 예로, 전도성 고분자(207a)는 전기 전도도가 500S/cm 내지 2000S/cm 일 수 있다. 전도성 고분자(207a)는 투명할 수 있다. 일 예로, 전도성 고분자(207a)는 가시광 투과율이 90% 이상일 수 있다. 일 예로, 전도성 고분자(207a)는 Poly(3,4-ethylenedioxythiophene)(PEDOT), Poly(3,4-ethylenedioxythiophene)(PEDOT) : Poly(sodium-p-styrenesulfonate)(PSS), Poly(4,4-dioctyl cyclopentadithiophene) 중 적어도 하나를 포함할 수 있다. 접착성 고분자(207b)는 접착성이 상대적으로 높을 수 있다. 접착성 고분자(207b)는 투명할 수 있다. 일 예로, 접착성 고분자(207b)는 가시광 투과율이 90% 이상일 수 있다. 일 예로, 접착성 고분자(207b)는 Acrylic polymer based mesoporous, Acrylic microemulsion 중 적어도 하나를 포함할 수 있다. 접착성 고분자(207b)는 광 개시제(Photo initiator)를 포함할 수 있다. 광 개시제는 큐어링 공정에서 접착성 고분자(207b)의 가교 반응을 촉진시킬 수 있다.
기능막(207)은 전도성 필러(207c)를 더 포함할 수 있다. 전도성 필러(207c)는 전도성 고분자(207a) 보다 전기 전도도가 높을 수 있다. 일 예로, 전도성 필러(207c)의 전기 전도도는 5000S/cm 내지 20000S/cm 일 수 있다. 전도성 필러(207c)는 투명할 수 있다. 일 예로, 전도성 필러(207c)는 가시광 투과율이 90% 이상일 수 있다. 일 예로, 전도성 필러(207c)는 Transparent conductive oxide(TCO)일 수 있다. 일 예로, 전도성 필러(207c)는 Indium zinc oxide(IZO), Indium tin oxide(ITO), Aluminum zinc oxide(AZO) 중 적어도 하나를 포함하는 무기물일 수 있다. 다른 예로, 전도성 필러(207c)는 Carbon nanotube(CNT), Graphene 중 적어도 하나를 포함하는 유기물일 수 있다. 기능막(207)은 전도성 필러(207c)를 더 포함함으로써, 전체적으로 전기 전도도가 향상될 수 있다. 도시된 것과 달리, 전도성 필러(207c)는 플레이크(Flake) 형태일 수 있다. 기능막(207)의 전도성 고분자(207a), 접착성 고분자(207b) 및 전도성 필러(207c)는 불규칙하게 배치될 수 있다.
기능막(207)은 전도성 고분자(207a), 접착성 고분자(207b) 및 전도성 필러(207c)를 포함함으로써, 전체적으로 전기 전도도가 높을 수 있고, 접착성이 있을 수 있다. 따라서, 기능막(207)은 입사된 전자파를 접지시킬 수 있는 통로가 될 수 있고, 별도의 접착제 없이 몰딩막(205) 및 접지층(103)에 접착될 수 있다. 기능막(207)은 전체적으로 투명할 수 있다. 따라서, 기능막(207)이 몰딩막(205)을 덮더라도, 몰딩막(205)의 상면에 인쇄된 마크가 시각적으로 인식될 수 있다.
반도체 패키지(1000)는 기능막(207)을 포함함으로써, 저렴한 비용으로 제조될 수 있고, 얇은 두께를 가질 수 있다. 반도체 패키지(1000)는 전자파 차단을 위한 금속 소재를 사용하지 않으므로, 환경 문제 및 잔여물 문제가 없을 수 있다.
도 2a는 본 발명의 제2 실시예에 따른 반도체 패키지의 단면도이다.
설명의 간결함을 위해, 도 1a 및 도 1b를 참조하여 설명된 동일한 구성요소에 대해서는 동일한 도면 부호를 사용하며, 중복되는 설명은 생략하기로 한다.
도 2a를 참조하면, 반도체 패키지(1000)는 패키지 기판(101), 외부 단자들(105), 반도체 칩(201), 본딩 와이어들(203), 몰딩댐(204), 윈도우(206) 및 기능막(207)을 포함할 수 있다.
패키지 기판(101)은 회로패턴을 가지는 인쇄회로기판(PCB)일 수 있다. 패키지 기판(101)은 접지층(103)을 포함할 수 있다. 외부 단자들(105)이 패키지 기판(101)의 하면(2) 상에 배치될 수 있다.
반도체 칩(201)이 패키지 기판(101)의 제1 상면(1) 상에 배치될 수 있다. 반도체 칩(201)은 접착층(202)에 의해 패키지 기판(101)의 제1 상면(1) 상에 접착될 수 있다. 일 예로, 반도체 칩(201)은 발광 칩, 광 센서 칩, LOC(Lab on chip) 중 하나일 수 있다. 본딩 와이어들(203)이 반도체 칩(201)과 패키지 기판(101) 사이에 배치되며, 이들 사이를 전기적으로 연결할 수 있다.
몰딩댐(204)이 패키지 기판(101)의 제1 영역(10) 상에 배치될 수 있다. 몰딩댐(204)은 제1 영역(10)의 제1 상면(1)의 가장자리에서 위를 향해 연장할 수 있다. 몰딩댐(204)의 측면들은 패키지 기판(101)의 제1 영역(10)의 제1 측면들(4)과 정렬될 수 있다. 몰딩댐(204)은 반도체 칩(201)과 서로 이격될 수 있다. 몰딩댐(204)은 반도체 칩(201)을 평면적으로 둘러쌀 수 있다. 몰딩댐(204)의 폭(W3)은 패키지 기판(101)의 폭(W2) 보다 작을 수 있다(W3<W2).
몰딩댐(204) 및 반도체 칩(201) 상에 윈도우(206)가 배치될 수 있다. 윈도우(206)는 몰딩댐(204)에 의해 지지될 수 있다. 윈도우(206)는 반도체 칩(201)과 서로 이격될 수 있다. 윈도우(206)는 투명할 수 있다. 일 예로, 윈도우(206)는 유리를 포함할 수 있다.
제1 상면(1), 몰딩댐(204) 및 윈도우(206)에 의해 캐비티(C)가 정의될 수 있다. 다시 말하면, 캐비티(C)는 제1 상면(1), 몰딩댐(204) 및 윈도우(206)에 의해 둘러싸인 빈 공간일 수 있다. 캐비티(C) 내에 반도체 칩(201)이 배치될 수 있다.
일 예로, 도시된 것과 같이, 기능막(207)이 몰딩댐(204) 및 윈도우(206)를 덮으며 패키지 기판(101)의 제1 영역(10)의 제1 측면들(4) 및 접지층(103)의 제2 부분(RG2)의 제2 상면(3) 상으로 연장할 수 있다. 다른 예로, 도시된 것과 달리, 기능막(207)이 몰딩댐(204) 및 윈도우(206)를 덮으며 접지층(103)의 제2 부분(RG2)의 제2 측면들(6) 상으로 연장할 수 있다. 기능막(207)은 접지층(103)과 접촉할 수 있다. 기능막(207)은 전자파 차폐막일 수 있다. 기능막(207)은 전도성 고분자(207a) 및 접착성 고분자(207b)를 포함할 수 있다. 기능막(207)은 전도성 필러(207c)를 더 포함할 수 있다.
기능막(207)은 전도성 고분자(207a), 접착성 고분자(207b) 및 전도성 필러(207c)를 포함함으로써, 전체적으로 전기 전도도가 높을 수 있고, 접착성이 있을 수 있다. 따라서, 기능막(207)은 입사된 전자파를 접지시킬 수 있는 통로가 될 수 있고, 별도의 접착제 없이 몰딩댐(204), 윈도우(206) 및 접지층(103)에 접착될 수 있다. 윈도우(206) 및 기능막(207)은 전체적으로 투명할 수 있다. 따라서, 반도체 칩(201)이 발광 칩인 경우, 반도체 칩(201)에서 방출된 광이 윈도우(206) 및 기능막(207)을 통해 외부로 방출될 수 있다. 또한, 반도체 칩(201)이 광 센서 칩인 경우, 외부의 광이 반도체 윈도우(206) 및 기능막(207)을 통해 반도체 칩(201)으로 입사될 수 있다.
도 2b는 본 발명의 제3 실시예에 따른 반도체 패키지의 단면도이다.
설명의 간결함을 위해, 도 1a, 도 1b 및 도 2a를 참조하여 설명된 동일한 구성요소에 대해서는 동일한 도면 부호를 사용하며, 중복되는 설명은 생략하기로 한다.
도 2b를 참조하면, 반도체 패키지(1000)는 패키지 기판(101), 외부 단자들(105), 제1 반도체 칩(201), 제2 반도체 칩(209), 본딩 와이어들(203), 몰딩댐(204), 윈도우(206) 및 기능막(207)을 포함할 수 있다.
제1 반도체 칩(201)이 패키지 기판(101)의 제1 상면(1) 상에 배치될 수 있다. 제1 반도체 칩(201)은 제1 접착층(202)에 의해 패키지 기판(101)의 제1 상면(1) 상에 접착될 수 있다. 일 예로, 제1 반도체 칩(201)은 로직 반도체 칩, 메모리 반도체 칩, SOC(System on chip), LOC(Lab on chip) 중 하나일 수 있다. 본딩 와이어들(203)이 제1 반도체 칩(201)과 패키지 기판(101) 사이에 배치되며, 이들 사이를 전기적으로 연결할 수 있다.
제2 반도체 칩(209)이 제1 반도체 칩(201)의 상면 상에 배치될 수 있다. 제2 반도체 칩(209)은 제2 접착층(210)에 의해 제1 반도체 칩(201)의 상면 상에 접착될 수 있다. 일 예로, 제2 반도체 칩(209)은 발광 칩, 광 센서 칩, LOC(Lab on chip) 중 하나일 수 있다. 본딩 와이어들(203)이 제2 반도체 칩(209)과 패키지 기판(101) 사이에 배치되며, 이들 사이를 전기적으로 연결할 수 있다.
도시되지는 않았지만, 반도체 패키지(1000)는 제1 및 제2 반도체 칩들(201,209) 사이에 다른 반도체 칩들을 더 포함할 수 있다.
도 3a는 본 발명의 제1 실시예에 따른 반도체 모듈의 단면도이다.
설명의 간결함을 위해, 도 1a 및 도 1b를 참조하여 설명된 동일한 구성요소에 대해서는 동일한 도면 부호를 사용하며, 중복되는 설명은 생략하기로 한다.
도 3a를 참조하면, 반도체 모듈(2000)은 모듈 기판(300), 제1 반도체 칩(401a), 제2 반도체 칩(401b), 제3 반도체 칩(401c), 컴포넌트(411) 및 기능막(207)을 포함할 수 있다.
모듈 기판(300)은 회로 패턴을 가지는 인쇄회로기판(PCB)일 수 있다. 제1 내지 제3 반도체 칩들(401a, 401b, 401c)이 모듈 기판(300) 상에 배치될 수 있다. 제1 내지 제3 반도체 칩들(401a, 401b, 401c)은 서로 다른 높이들을 가질 수 있다. 제1 내지 제3 반도체 칩들(401a, 401b, 401c) 각각은 로직 반도체 칩, 메모리 반도체 칩, SOC(System on chip), LOC(Lab on chip) 중 하나일 수 있다.
솔더볼들(407)이 제1 내지 제3 반도체 칩들(401a, 401b, 401c) 각각과 모듈 기판(300) 사이에 배치될 수 있다. 솔더볼들(407)은 제1 내지 제3 반도체 칩들(401a, 401b, 401c) 각각과 모듈 기판(300) 사이를 전기적으로 연결할 수 있다. 제1 언더필 수지막(409)이 제1 내지 제3 반도체 칩들(401a, 401b, 401c) 각각과 모듈 기판(300) 사이의 공간 내에 배치될 수 있다. 제1 언더필 수지막(409)은 솔더볼들(407)의 표면들을 감쌀 수 있다. 일 예로, 제1 언더필 수지막(409)은 언더필(Underfill) 물질을 포함할 수 있다.
컴포넌트(411)가 모듈 기판(300) 상에 배치될 수 있다. 일 예로, 컴포넌트(411)는 제1 반도체 칩(401a)과 제3 반도체 칩(401c) 사이에 배치될 수 있다. 그러나, 컴포넌트(411)의 위치는 이에 제한되지 않으며, 다양한 위치에 제공될 수 있다. 컴포넌트(411)는 접착층(413)에 의해 모듈 기판(300) 상에 부착될 수 있다. 본 실시예에서 도시된 컴포넌트(411)는 저항기, 인덕터, 변압기, 수동소자 또는 전기장치로 대체될 수 있다. 컴포넌트(411)는 제1 내지 제3 반도체 칩들(401a, 401b, 401c)의 높이들과 다른 높이를 가질 수 있다. 제2 언더필 수지막(415)이 컴포넌트(411)와 모듈 기판(300) 사이에 배치되며, 접착층(413)을 감쌀 수 있다.
기능막(207)이 제1 내지 제3 반도체 칩들(401a, 401b, 401c), 복수개의 제1 언더필 수지막(409), 컴포넌트(411), 및 제2 언더필 수지막(415)을 덮으며, 모듈 기판(300)의 상면 상으로 연장할 수 있다. 일 예로, 기능막(207)은 제1 내지 제3 반도체 칩들(401a, 401b, 401c)의 상면들과 측면들, 복수개의 제1 언더필 수지막(409)의 표면들 및 제2 언더필 수지막(415)의 표면을 덮을 수 있다. 그리고, 기능막(207)은 컴포넌트(411)의 상면 및 측면들을 덮을 수 있다.
기능막(207)은 제1 반도체 칩(401a)과 제2 반도체 칩(401b) 사이의 제1 공간(S1)에 노출된 모듈 기판(300)의 상면 및 컴포넌트(411)와 제1 반도체 칩(401a) 사이의 제2 공간(S2)에 노출된 모듈 기판(300)의 상면으로 연장할 수 있다. 기능막(207)은 제3 반도체 칩(401c)과 컴포넌트(411) 사이의 제3 공간(S3)에 노출된 모듈 기판(300)의 상면으로 연장할 수 있다. 기능막(207)은 전자파 차폐막일 수 있다. 기능막(207)은 전도성 고분자(207a) 및 접착성 고분자(207b)를 포함할 수 있다. 기능막(207)은 전도성 필러(207c)를 더 포함할 수 있다.
모듈 기판(300)의 상면을 덮는 기능막(207)의 두께는 제1 내지 제3 반도체 칩들(401a, 401b, 401c), 복수개의 제1 언더필 수지막(409), 컴포넌트(411), 및 제2 언더필 수지막(415)을 덮는 기능막(207)의 두께와 실질적으로 동일할 수 있다. 일 예로, 기능막(207)의 두께는 40㎛이하일 수 있다. 제1 내지 제 3 공간들(S1, S2, S3) 각각의 종횡비는 5 이하일 수 있다. 종횡비는 공간들(S1, S2, S3) 각각의 깊이(또는 높이)를 폭으로 나눈 값에 해당할 수 있다.
도 3b는 본 발명의 제2 실시예에 따른 반도체 모듈의 단면도이다.
설명의 간결함을 위해, 도 1a, 도 1b 및 도 3a를 참조하여 설명된 동일한 구성요소에 대해서는 동일한 도면 부호를 사용하며, 중복되는 설명은 생략하기로 한다.
도 3b를 참조하면, 반도체 모듈(2000)은 모듈 기판(300), 제1 반도체 칩(401a), 제2 반도체 칩(401b), 제3 반도체 칩(401c), 컴포넌트(411), 기능막(207), 몰딩댐(422) 및 윈도우(421)를 포함할 수 있다.
제1 내지 제3 반도체 칩들(401a, 401b, 401c)이 모듈 기판(300) 상에 배치될 수 있다. 제1 내지 제3 반도체 칩들(401a, 401b, 401c) 각각은 발광 칩, 광 센서 칩, LOC(Lab on chip) 중 하나일 수 있다.
컴포넌트(411)가 모듈 기판(300) 상에 배치될 수 있다.
몰딩댐(422)이 모듈 기판(300) 상에 배치될 수 있다. 몰딩댐(422)은 모듈 기판(300)의 상면에서 위를 향해 연장할 수 있다. 몰딩댐(422)은 제1 내지 제3 반도체 칩들(401a, 401b, 401c) 및 컴포넌트(411)와 서로 이격될 수 있다. 몰딩댐(422)은 제1 내지 제3 반도체 칩들(401a, 401b, 401c) 및 컴포넌트(411)를 평면적으로 둘러쌀 수 있다.
몰딩댐(422) 및 제1 내지 제3 반도체 칩들(401a, 401b, 401c) 및 컴포넌트(411) 상에 윈도우(421)가 배치될 수 있다. 윈도우(421)는 몰딩댐(422)에 의해 지지될 수 있다. 윈도우(421)는 제1 내지 제3 반도체 칩들(401a, 401b, 401c) 및 컴포넌트(411)와 서로 이격될 수 있다. 윈도우(421)는 투명할 수 있다. 일 예로, 윈도우(421)는 유리를 포함할 수 있다.
기능막(207)이 몰딩댐(422) 및 윈도우(421)를 덮으며, 모듈 기판(300)의 가장자리의 상면 상으로 연장할 수 있다. 일 예로, 기능막(207)은 윈도우(421)의 상면, 몰딩댐(422)의 측면 및 모듈 기판(300)의 가장자리의 상면을 덮을 수 있다.
도 4a 내지 도 4e는 본 발명의 제1 실시예에 따른 반도체 패키지의 제조 방법을 나타낸 단면도들이다.
설명의 간결함을 위해, 도 1a 및 도 1b를 참조하여 설명된 동일한 구성요소에 대해서는 동일한 도면 부호를 사용하며, 중복되는 설명은 생략하기로 한다.
도 4a를 참조하면, 패키지 기판(101)은 제1 상면(1) 및 하면(2)을 포함할 수 있다. 패키지 기판(101)은 회로패턴을 가지는 인쇄회로기판(PCB)일 수 있다. 패키지 기판(101)은 접지층(103)을 포함할 수 있다. 접지층(103)은 패키지 기판(101) 내에 배치될 수 있다. 접지층(103)은 전도성 물질을 포함할 수 있다. 일 예로, 전도성 물질은 은(Ag), 금(Au), 구리(Cu) 등의 금속이나, 구리(Cu)-은(Ag), 티타늄(Ti)-은(Ag)-구리(Cu), 구리(Cu)-아연(Zn) 등의 금속 합금, 또는 이외의 전기 전도성을 갖는 물질을 포함할 수 있다.
반도체 칩들(201)이 일정 간격으로 이격되어 패키지 기판(101)의 제1 상면(1) 상에 형성될 수 있다. 반도체 칩들(201) 각각은 접착층(202)에 의해 패키지 기판(101) 상에 부착될 수 있다. 일 예로, 반도체 칩들(201)은 로직 반도체 칩, 메모리 반도체 칩, SOC(System on chip), LOC(Lab on chip) 중 하나일 수 있다.
본딩 와이어들(203)이 반도체 칩들(201) 각각과 패키지 기판(101) 사이에 배치될 수 있다. 본딩 와이어들(203)은 반도체 칩(201)과 패키지 기판(101) 사이를 전기적으로 연결할 수 있다. 일 예로, 본딩 와이어들(203)은 금(Au), 은(Ag), 백금(Pt), 알루미늄(Al), 구리(Cu), 파라듐(Pd), 니켈(Ni), 코발트(Co), 크롬(Cr) 및 티타늄(Ti) 중 적어도 하나로 형성될 수 있다.
몰딩막(205)이 패키지 기판(101)의 제1 상면(1) 상에 형성될 수 있다. 몰딩막(205)은 반도체 칩들(201)을 덮을 수 있다. 일 예로, 몰딩막(205)은 에폭시 몰딩 컴파운드(Epoxy molding compound; EMC) 또는 언더필(Underfill) 물질로 형성될 수 있다. 외부 단자들(105)이 패키지 기판(101)의 하면(2) 상에 형성될 수 있다. 외부 단자들(105)이 솔더볼(Solder ball)일 경우, 솔더링 공정으로 패키지 기판(101)의 하면(2) 상에 형성될 수 있다.
도 4b를 참조하면, 몰딩막(205) 및 패키지 기판(101)에 커팅 공정을 진행할 수 있다. 커팅 공정으로 인해, 반도체 칩들(201) 사이에 위치하는 몰딩막(205) 및 패키지 기판(101)의 일부가 잘릴 수 있다. 커팅 공정으로 인해, 몰딩막(205)의 가장자리 및 몰딩막(205)의 가장자리와 중첩하는 패키지 기판(101)의 가장자리 일부가 잘릴 수 있다. 이에 따라, 홈(H)이 단위 반도체 패키지 영역을 정의할 수 있다. 홈(H)의 바닥면은 패키지 기판(101)의 제1 상면(1) 보다 낮은 레벨에 위치할 수 있다. 일 예로, 홈(H)의 종횡비는 5 이하일 수 있다. 종횡비는 홈(H)의 깊이(또는 높이)를 홈(H)의 폭으로 나눈 값에 해당할 수 있다. 커팅 공정으로 인해, 하나의 몰딩막(205)은 복수개로 나눠질 수 있다. 커팅 공정은 접지층(103)이 노출될 때까지 수행될 수 있다. 따라서, 커팅 공정이 끝난 후에는, 접지층(103)의 일부가 홈(H)에 노출될 수 있다.
기능막(207) 및 기능막(207) 상의 쿠션막(208)이 몰딩막들(205) 상에 배치될 수 있다.
기능막(207)은 전자파 차폐막일 수 있다. 기능막(207)은 전도성 고분자(207a) 및 접착성 고분자(207b)를 포함할 수 있다. 기능막(207)은 전도성 필러(207c)를 더 포함할 수 있다.
기능막(207)을 제조하는 방법을 설명하면, 전도성 고분자(207a), 접착성 고분자(207b) 및 전도성 필러(207c)를 용제에 녹여 액상 조성물로 만들 수 있다. 일 예로, 상기 용제는 알코올을 포함할 수 있다. 액상 조성물을 적절한 두께로 웨트코팅(Wet coating)한 후, 오븐에서 건조시키면 액상 조성물에서 용제가 증발할 수 있다. 이에 따라, 고상의 전도성 고분자(207a), 접착성 고분자(207b) 및 전도성 필러(207c)를 포함하는 기능막(207)이 제조될 수 있다. 일 예로, 기능막(207)은 40㎛이하의 두께를 가질 수 있다.
쿠션막(208)의 두께는 약 50μm 내지 약 400μm일 수 있다. 쿠션막(208)은 폴리에틸렌 계열 또는 폴리우레탄 계열의 고분자를 포함할 수 있다. 일 예로, 폴리 에틸렌 계열은 Polymethylpentene(PMP), Polyvinyl chlodride(PVC), 또는 Polybutylene terephthalate(PBT)일 수 있다. 일 예로, 폴리우레탄 계열은 열가소성 폴리우레탄(Temperature polyurethane; TPU)일 수 있다.
도 4c를 참조하면, 기능막(207) 및 쿠션막(208)이 몰딩막들(205)을 덮고, 홈(H)을 채우도록 형성될 수 있다. 일 예로, 기능막(207)은 몰딩막들(205)의 상면들, 측면들 및 접지층(103)이 노출된 홈(H)의 바닥면을 컨포말하게 덮을 수 있다. 그리고, 쿠션막(208)은 기능막(207)을 덮고 홈(H)을 채울 수 있다. 기능막(207) 및 쿠션막(208)이 몰딩막들(205)의 표면들을 덮고 홈(H)을 채우기 위해, 기능막(207) 및 쿠션막(208)에 프레스(Press) 공정이 수행될 수 있다. 프레스 공정은 도전성 기능막(207) 및 쿠션막(208) 몰딩막들(205) 상에 제공된 상태에서, 기능막(207) 및 쿠션막(208)을 패키지 기판(101) 쪽으로 약 5분 내지 15분 동안 압력과 열을 가할 수 있다. 프레스 공정 시, 압력은 약 2MPa 내지 약 10MPa 일 수 있고, 온도는 약 50°C 내지 약 150°C일 수 있다.
열과 압력으로 인해 쿠션막(208)의 탄성률이 낮아지게 되어, 쿠션막(208)이 홈(H) 내에 쉽게 채워질 수 있다. 이에 따라, 기능막(207)이 홈(H)의 바닥면과 몰딩막들(205)의 측면들 상에 컨포말하게 형성될 수 있다.
도 4d를 참조하면, 쿠션막(208)을 기능막(207)으로부터 제거할 수 있다. 프레스 공정으로 낮은 탄성율을 가지며 팽창된 쿠션막(208)은, 외부의 물리적인 힘으로 기능막(207)으로부터 쉽게 떼어낼 수 있다. 기능막(207)은 몰딩막들(205)의 표면들과 홈(H)의 바닥면 상에 남아있을 수 있다. 쿠션막(208)을 제거한 후에는, 기능막(207)에 큐어링(Curing) 공정이 수행될 수 있다. 큐어링 공정을 통해 기능막(207)을 경화시킬 수 있다. 큐어링 공정에서, 자외선을 기능막(207)에 조사할 수 있다. 자외선의 세기는 100mJ 내지 1000mJ일 수 있다. 자외선은 1초 내지 5분 동안 조사될 수 있다. 큐어링 공정에서, 접착성 고분자(207b, 도 1b 참조)의 광 개시제가 접착성 고분자(207b)의 가교 반응을 촉진시킬 수 있다. 광 개시제에 300nm 내지 600nm의 파장 대의 적외선이 조사되어 가교 반응이 촉진될 수 있다.
본 발명의 실시예에 따르면, 몰딩막(205)의 상면들 및 홈(H)의 바닥면과 측벽들을 컨포말하게 덮는 기능막(207)을 한번에 형성할 수 있다. 기능막(207)의 형성 공정은 패키지 단일화(소잉/소터) 공정 전에 이루어질 수 있다. 이에 따라, 패키지 단일화(소잉/소터) 공정 후에 반도체 패키지들 각각에 기능막(207)을 형성하는 공정보다 공정 시간이 단축되는 효과를 기대할 수 있다.
도 4e를 참조하면, 홈(H) 내에 패키지 단일화(소잉/소터) 공정을 수행하여 복수개의 반도체 패키지들을 형성할 수 있다. 패키지 단일화(소잉/소터) 공정은 커팅 공정 시 절단되지 않았던 패키지 기판(101)의 일부를 완전히 자를 수 있다. 일 예로, 패키지 단일화(소잉/소터) 공정은 패키지 기판(101)을 자르는 스크라이브 레인의 폭을 홈(H)의 폭보다 작게 하여, 몰딩막들(205)의 측면들 상에 형성된 기능막(207)이 제거되는 것을 방지할 수 있다.
도 5a 내지 도 5e는 본 발명의 제2 실시예에 따른 반도체 패키지의 제조 방법을 나타낸 단면도들이다.
설명의 간결함을 위해, 도 4a 내지 도 4e를 참조하여 설명된 동일한 구성요소에 대해서는 동일한 도면 부호를 사용하며, 중복되는 설명은 생략하기로 한다.
도 5a를 참조하면, 패키지 기판(101)은 제1 상면(1) 및 하면(2)을 포함할 수 있다. 패키지 기판(101)은 접지층(103)을 포함할 수 있다.
반도체 칩들(201)이 일정 간격으로 이격되어 패키지 기판(101)의 제1 상면(1) 상에 형성될 수 있다. 반도체 칩들(201) 각각은 접착층(202)에 의해 패키지 기판(101) 상에 부착될 수 있다. 일 예로, 반도체 칩들(201)은 발광 칩, 광 센서 칩, LOC(Lab on chip) 중 하나일 수 있다. 본딩 와이어들(203)이 반도체 칩들(201) 각각과 패키지 기판(101) 사이에 배치될 수 있다.
몰딩댐(204)이 패키지 기판(101)의 제1 상면(1) 상에 형성될 수 있다. 몰딩댐(204)은 제1 상면(1)의 가장자리에서 위를 향해 연장할 수 있다. 몰딩댐(204)은 각각의 반도체 칩들(201)과 서로 이격될 수 있다. 몰딩댐(204)은 각각의 반도체 칩들(201)을 평면적으로 둘러쌀 수 있다.
몰딩댐(204) 및 반도체 칩들(201) 상에 윈도우(206)가 형성될 수 있다. 윈도우(206)는 몰딩댐(204)에 의해 지지될 수 있다. 윈도우(206)는 각각의 반도체 칩들(201)과 서로 이격될 수 있다. 윈도우(206)는 투명할 수 있다. 일 예로, 윈도우(206)는 유리를 포함할 수 있다.
제1 상면(1), 몰딩댐(204) 및 윈도우(206)에 의해 캐비티들(C)이 정의될 수 있다. 다시 말하면, 캐비티들(C)은 제1 상면(1), 몰딩댐(204) 및 윈도우(206)에 의해 둘러싸인 빈 공간일 수 있다. 각각의 캐비티들(C) 내에 하나의 반도체 칩(201)이 배치될 수 있다.
외부 단자들(105)이 패키지 기판(101)의 하면(2) 상에 형성될 수 있다.
도 5b를 참조하면, 몰딩댐(204), 윈도우(206) 및 패키지 기판(101)에 커팅 공정을 진행할 수 있다. 커팅 공정으로 인해, 반도체 칩들(201) 사이에 위치하는 몰딩댐(204), 윈도우(206) 및 패키지 기판(101)의 일부가 잘릴 수 있다. 커팅 공정으로 인해, 몰딩댐(204) 및 윈도우(206)의 가장자리 및 몰딩댐(204) 및 윈도우(206)의 가장자리와 중첩하는 패키지 기판(101)의 가장자리 일부가 잘릴 수 있다. 이에 따라, 홈(H)이 단위 반도체 패키지 영역을 정의할 수 있다. 커팅 공정으로 인해, 하나의 몰딩댐(204) 및 하나의 윈도우(206)는 복수개로 나눠질 수 있다.
기능막(207) 및 기능막(207) 상의 쿠션막(208)이 윈도우들(206) 상에 배치될 수 있다.
기능막(207)은 전자파 차폐막일 수 있다. 기능막(207)은 전도성 고분자(207a) 및 접착성 고분자(207b)를 포함할 수 있다. 기능막(207)은 전도성 필러(207c)를 더 포함할 수 있다. 기능막(207)의 전도성 고분자(207a), 접착성 고분자(207b) 및 전도성 필러(207c)는 불규칙하게 배치될 수 있다.
도 5c를 참조하면, 기능막(207) 및 쿠션막(208)이 몰딩댐들(204) 및 윈도우들(206)을 덮고, 홈(H)을 채우도록 형성될 수 있다. 일 예로, 기능막(207)은 윈도우들(206)의 상면들, 몰딩댐들(204)의 측면들 및 접지층(103)이 노출된 홈(H)의 바닥면을 컨포말하게 덮을 수 있다. 그리고, 쿠션막(208)은 기능막(207)을 덮고 홈(H)을 채울 수 있다. 기능막(207) 및 쿠션막(208)이 윈도우들(206) 및 몰딩댐들(204) 표면들을 덮고 홈(H)을 채우기 위해, 기능막(207) 및 쿠션막(208)에 프레스(Press) 공정이 수행될 수 있다.
도 5d를 참조하면, 쿠션막(208)을 기능막(207)으로부터 제거할 수 있다. 기능막(207)은 윈도우들(206) 및 몰딩댐들(204)의 표면들과 홈(H)의 바닥면 상에 남아있을 수 있다. 쿠션막(208)을 제거한 후에는, 기능막(207)에 큐어링(Curing) 공정이 수행될 수 있다.
도 5e를 참조하면, 홈(H) 내에 패키지 단일화(소잉/소터) 공정을 수행하여 복수개의 반도체 패키지들을 형성할 수 있다. 패키지 단일화(소잉/소터) 공정은 커팅 공정 시 절단되지 않았던 패키지 기판(101)의 일부를 완전히 자를 수 있다.
도 6은 본 발명의 제3 실시예에 따른 반도체 패키지의 제조방법을 나타낸 단면도이다.
설명의 간결함을 위해, 도 4a 내지 도 4e 및 도 5a 내지 도 5e를 참조하여 설명된 동일한 구성요소에 대해서는 동일한 도면 부호를 사용하며, 중복되는 설명은 생략하기로 한다.
도 6을 참조하면, 제1 반도체 칩들(201)이 일정 간격으로 이격되어 패키지 기판(101)의 제1 상면(1) 상에 형성될 수 있다. 제1 반도체 칩들(201) 각각은 제1 접착층(202)에 의해 패키지 기판(101) 상에 부착될 수 있다. 일 예로, 제1 반도체 칩들(201)은 로직 반도체 칩, 메모리 반도체 칩, SOC(System on chip), LOC(Lab on chip) 중 하나일 수 있다. 본딩 와이어들(203)이 제1 반도체 칩들(201) 각각과 패키지 기판(101) 사이에 배치될 수 있다.
제2 반도체 칩들(209)이 제1 반도체 칩들(201)의 상면 상에 배치될 수 있다. 제2 반도체 칩들(209) 각각은 제2 접착층(210)에 의해 제1 반도체 칩들(201)의 상면 상에 접착될 수 있다. 일 예로, 제2 반도체 칩(209)은 발광 칩, 광 센서 칩, LOC(Lab on chip) 중 하나일 수 있다. 본딩 와이어들(203)이 제2 반도체 칩들(209) 각각과 패키지 기판(101) 사이에 배치될 수 있다.
도시되지는 않았지만, 제1 및 제2 반도체 칩들(201,209) 사이에 다른 반도체 칩들이 더 배치될 수 있다.
몰딩댐(204)이 패키지 기판(101)의 제1 상면(1) 상에 형성될 수 있다.
몰딩댐(204) 및 제1 및 제2 반도체 칩들(201) 상에 윈도우(206)가 형성될 수 있다.
도 5b 내지 도 5e에서 설명한 것과 유사하게, 기능막(207)이 몰딩댐들(204) 및 윈도우들(206)의 표면을 덮을 수 있고, 복수개의 반도체 패키지들이 형성될 수 있다.
도 7a 내지 도 7c는 본 발명의 제1 실시예에 따른 반도체 모듈의 제조 방법을 나타낸 단면도들이다.
설명의 간결함을 위해, 도 4a 내지 도 4e를 참조하여 설명된 동일한 구성요소에 대해서는 동일한 도면 부호를 사용하며, 중복되는 설명은 생략하기로 한다.
도 7a를 참조하면, 제1 내지 제3 반도체 칩들(401a, 401b, 401c) 및 컴포넌트(411)가 모듈 기판(300) 상에 형성될 수 있다. 모듈 기판(300)은 회로 패턴을 가지는 인쇄회로기판(PCB)일 수 있다. 제1 내지 제3 반도체 칩들(401a, 401b, 401c)을 모듈 기판(300) 상에 형성하는 것은, 솔더링 공정으로 솔더볼들(407)을 제1 내지 제3 반도체 칩들(401a, 401b, 401c)의 활성면들 상에 형성하는 것, 솔더볼들(407)이 형성된 제1 내지 제3 반도체 칩들(401a, 401b, 401c)을 모듈 기판(300) 상에 부착하는 것, 및 제1 내지 제3 반도체 칩들(401a, 401b, 401c)과 모듈 기판(300) 사이의 공간들 내에 제1 언더필 수지막들(409)을 형성하는 것을 포함할 수 있다. 제1 내지 제3 반도체 칩들(401, 401b, 401c)은 서로 다른 높이들을 가질 수 있다. 제1 내지 제3 반도체 칩들(401, 401b, 401c) 각각은 로직 반도체 칩, 메모리 반도체 칩, SOC(System on chip), LOC(Lab on chip) 중 하나일 수 있다. 일 예로, 제1 언더필 수지막들(409)은 언더필(Underfill) 물질로 형성될 수 있다.
컴포넌트(411)를 모듈 기판(300) 상에 형성하는 것은, 컴포넌트(411)의 일면 상에 형성된 접착층(413)을 모듈 기판(300) 상에 부착하고, 접착층(413)을 감싸도록 컴포넌트(411)와 모듈 기판(300) 사이의 공간에 제2 언더필 수지막(415)을 형성하는 것을 포함할 수 있다. 이와 달리, 컴포넌트(411)는 납땜되어 모듈 기판(300) 상에 부착될 수 있다. 컴포넌트(411)는 제1 내지 제3 반도체 칩들(401a, 401b, 401c)의 높이들과 다른 높이를 가질 수 있다. 컴포넌트(411)는 저항기, 인덕터, 변압기, 수동소자 또는 전기장치로 대체될 수 있다. 제2 언더필 수지막들(415)은 일 예로, 언더필(Underfill) 물질로 형성될 수 있다.
기능막(207) 및 기능막(207) 상의 쿠션막(208)이 모듈 기판(300)의 상면, 제1 내지 제3 반도체 칩들(401a, 401b, 401c), 및 컴포넌트(411) 상에 배치될 수 있다.
기능막(207)은 전자파 차폐막일 수 있다. 기능막(207)은 전도성 고분자(207a) 및 접착성 고분자(207b)를 포함할 수 있다. 기능막(207)은 전도성 필러(207c)를 더 포함할 수 있다. 기능막(207)의 전도성 고분자(207a), 접착성 고분자(207b) 및 전도성 필러(207c)는 불규칙하게 배치될 수 있다.
도 7b를 참조하면, 기능막(207) 및 쿠션막(208)이 제1 내지 제3 반도체 칩들(401a, 401b, 401c), 컴포넌트(411), 제1 언더필 수지막들(409) 및 제2 언더필 수지막(415)을 덮고, 제1 내지 제4 공간들(S1, S2, S3, S4)을 채우도록 형성될 수 있다.
일 예로, 기능막(207)은 제1 내지 제3 반도체 칩들(401a, 401b, 401c)의 상면들 및 측면들, 컴포넌트(411)의 상면 및 측면들, 제1 언더필 수지막들(409)의 표면들 및 제2 언더필 수지막(215)의 표면을 컨포말하게 덮을 수 있다. 그리고, 기능막(207)은 제1 반도체 칩(401a) 및 제2 반도체 칩(401b) 사이의 제1 공간(S1)에 노출된 모듈 기판(300)의 상면, 제1 반도체 칩(401a) 및 컴포넌트(411) 사이의 제2 공간(S2)에 노출된 모듈 기판(300)의 상면, 컴포넌트(411)와 제3 반도체 칩(401c) 사이의 제 3 공간(S3)에 노출된 모듈 기판(300)의 상면을 덮을 수 있다. 쿠션막(208)은 기능막(207)을 덮고, 제1 내지 제 3 공간들(S1, S2, S3)을 채울 수 있다.
기능막(207) 및 쿠션막(208)이 제1 내지 제3 반도체 칩들(401a, 401b, 401c), 및 컴포넌트(411)를 덮고, 제1 내지 제 3 공간들(S1, S2, S3)을 채우기 위해, 기능막(207) 및 쿠션막(208)에 프레스(Press) 공정이 수행될 수 있다. 제1 내지 제 3 공간들(S1, S2, S3) 각각의 종횡비는 5 이하일 수 있다.
도 7c를 참조하면, 쿠션막(208)을 기능막(207)으로부터 제거할 수 있다. 기능막(207)은 제1 내지 제3 반도체 칩들(401a, 401b, 401c)의 표면들, 컴포넌트(411)의 표면, 제1 언더필 수지막들(409)의 표면들, 제2 언더필 수지막(415)의 표면, 및 제1 내지 제 3 공간들(S1, S2, S3)에 노출된 모듈 기판(300)의 상면 상에 남아있을 수 있다.
본 발명의 실시예에 따르면, 제1 내지 제3 반도체 칩들(401a, 401b, 401c), 및 컴포넌트(411)의 표면들을 덮으면서, 이들 사이의 공간들(S1, S2, S3)의 바닥면들을 컨포말하게 덮는 기능막(207)을 한번에 형성할 수 있어, 공정 시간이 단축되는 효과를 기대할 수 있다.
도 8은 본 발명의 제2 실시예에 따른 반도체 모듈의 제조방법을 나타낸 단면도이다.
설명의 간결함을 위해, 도 4a 내지 도 4e 및 도 7a 내지 도 7c를 참조하여 설명된 동일한 구성요소에 대해서는 동일한 도면 부호를 사용하며, 중복되는 설명은 생략하기로 한다.
도 8을 참조하면, 제1 내지 제3 반도체 칩들(401a, 401b, 401c) 및 컴포넌트(411)가 모듈 기판(300) 상에 형성될 수 있다. 제1 내지 제3 반도체 칩들(401, 401b, 401c) 각각은 발광 칩, 광 센서 칩, LOC(Lab on chip) 중 하나일 수 있다.
몰딩댐(422)이 모듈 기판(300)의 상면 상에 형성될 수 있다. 몰딩댐(422)은 모듈 기판(300)의 가장자리의 상면에서 위를 향해 연장할 수 있다. 몰딩댐(422)은 제1 내지 제3 반도체 칩들(401a, 401b, 401c) 및 컴포넌트(411)를 평면적으로 둘러쌀 수 있다.
몰딩댐(422), 제1 내지 제3 반도체 칩들(401a, 401b, 401c) 및 컴포넌트(411) 상에 윈도우(421)가 형성될 수 있다. 윈도우(421)는 몰딩댐(422)에 의해 지지될 수 있다. 윈도우(421)는 제1 내지 제3 반도체 칩들(401a, 401b, 401c) 및 컴포넌트(411)와 서로 이격될 수 있다. 윈도우(421)는 투명할 수 있다. 일 예로, 윈도우(421)는 유리를 포함할 수 있다.
기능막(207) 및 기능막(207) 상의 쿠션막(208)이 몰딩댐(422) 및 윈도우(421) 상에 배치될 수 있다. 도 7b 및 7c와 유사하게, 기능막(207)이 윈도우(421), 몰딩댐(422) 및 모듈 기판(300)의 상면을 덮을 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 패키지 기판;
    상기 패키지 기판 상에 배치되는 반도체 칩;
    상기 반도체 칩을 덮는 몰딩막; 및
    상기 몰딩막을 덮는 기능막을 포함하고,
    상기 패키지 기판은, 상기 패키지 기판의 상부에 의해 덮여 상기 패키지 기판의 내부에 배치되는 제1 부분, 및 상기 패키지 기판의 외부로 노출되는 제2 부분을 포함하는 접지층을 포함하고,
    상기 몰딩막은 상기 접지층과 이격되고,
    상기 몰딩막과 상기 접지층 사이에 상기 패키지 기판의 상기 상부가 배치되고,
    상기 기능막은 상기 접지층의 상기 제2 부분의 상면을 덮는 제1 부분 및 상기 몰딩막의 측벽을 덮는 제2 부분을 포함하고,
    상기 기능막의 상기 제1 부분의 폭은 상기 접지층의 상기 제2 부분의 상기 상면의 폭과 동일하고,
    상기 기능막의 상기 제1 부분의 상기 폭은 상기 기능막의 상기 제2 부분의 폭보다 크고,
    상기 기능막의 상기 제1 부분의 상면의 레벨은 상기 접지층의 상기 제2 부분의 상기 상면의 레벨보다 높고,
    상기 기능막의 상기 제1 부분의 상기 상면은 상기 접지층의 상기 제2 부분의 상기 상면과 평행하고,
    상기 접지층의 상기 제2 부분의 측벽은 상기 기능막 및 상기 패키지 기판의 외부로 노출되고,
    상기 기능막은 전도성 고분자, 전도성 필러 및 접착성 고분자를 포함하고,
    상기 전도성 필러는 Indium zinc oxide(IZO), Indium tin oxide(ITO), Aluminum zinc oxide(AZO), Carbon nanotube(CNT) 및 Graphene 중 적어도 하나를 포함하고,
    상기 전도성 고분자는 Poly(3,4-ethylenedioxythiophene)(PEDOT), Poly(3,4-ethylenedioxythiophene)(PEDOT) : Poly(sodium-p-styrenesulfonate)(PSS) 및 Poly(4,4-dioctyl cyclopentadithiophene) 중 적어도 하나를 포함하고,
    상기 전도성 고분자, 상기 전도성 필러 및 상기 접착성 고분자는 상기 기능막 내에 불규칙하게 배치되는 반도체 패키지.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 제1 항에 있어서,
    상기 접지층의 폭은 상기 몰딩막의 폭보다 큰 반도체 패키지.
  7. 제1 항에 있어서,
    상기 패키지 기판은, 상기 반도체 칩이 배치된 제1 영역 및 상기 제1 영역을 둘러싸는 제2 영역을 포함하고,
    상기 접지층의 상기 제1 부분은 상기 패키지 기판의 상기 제1 영역에 위치하며,
    상기 접지층의 상기 제2 부분은 상기 패키지 기판의 상기 제2 영역에 위치하며,
    상기 접지층의 상기 제1 부분은 상기 기능막과 이격된 반도체 패키지.
  8. 삭제
  9. 제1 항에 있어서,
    상기 패키지 기판 상에서 위를 향해 연장하는 몰딩댐 및 상기 몰딩댐에 의해 지지되는 윈도우를 더 포함하는 반도체 패키지.
  10. 삭제
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