KR20170073796A - 반도체 패키지 및 패키지 제조 방법 - Google Patents

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Abstract

본 발명의 실시예에 따른 반도체 패키지는, 제 1 단자들을 포함하는 회로 기판, 상기 회로 기판 상에 실장되고, 제 1 솔더볼들을 포함하는 반도체 칩, 상기 반도체 칩 상에 실장된 이미지 센서 칩, 그리고 상기 반도체 칩과 상기 이미지 센서 칩 사이에 개재된 접착부를 포함하되, 상기 제 1 솔더볼들의 각각은 상기 제 1 단자들의 각각과 접촉한다.

Description

반도체 패키지 및 패키지 제조 방법{Semiconductor package and Method of manufacturing package}
본 발명은 반도체 패키지에 관한 것으로, 더욱 상세하게는 이미지 센서 칩 및 반도체 칩 하나의 패키지에 포함하는 반도체 패키지를 제공하는데 있다.
씨씨디(CCD) 센서나 씨모스 이미지 센서와 같은 이미지 센서는 모바일 폰, 디지털 카메라, 광마우스, 감시카메라, 생체 인식 장치와 같은 다양한 전자 제품에 적용되고 있다. 전자제품이 소형화와 다기능화가 될수록, 이미지 센서를 포함하는 반도체 패키지도 역시 소형화/고밀도화, 저전력, 다기능, 초고속 신호처리, 높은 신뢰성, 낮은 가격 및 선명한 화질 등이 요구되고 있다. 이러한 요구에 상응하기 위하여 다양한 연구가 진행되고 있다.
본 발명은 고집적화된 반도체 패키지를 제공한다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예에 따른 반도체 패키지는, 제 1 단자들을 포함하는 회로 기판, 상기 회로 기판 상에 실장되고, 제 1 솔더볼들을 포함하는 반도체 칩, 상기 반도체 칩 상에 실장된 이미지 센서 칩, 그리고 상기 반도체 칩과 상기 이미지 센서 칩 사이에 개재된 접착부를 포함하되, 상기 제 1 솔더볼들의 각각은 상기 제 1 단자들의 각각과 접촉한다.
일 예에 따르면, 상기 이미지 센서 칩은 중앙 영역에 배치된 제 1 화소 영역 및 상기 제 1 화소 영역을 둘러싸는 회로 영역을 포함하되, 상부에서 바라볼 때, 상기 제 1 화소 영역과 상기 반도체 칩이 중첩될 수 있다.
일 예에 따르면, 상부에서 바라볼 때, 상기 회로 영역과 상기 반도체 칩이 중첩되지 않을 수 있다.
일 예에 따르면, 상부에서 바라볼 때, 상기 회로 영역의 적어도 일부와 상기 반도체 칩이 중첩될 수 있다.
일 예에 따르면, 상기 반도체 칩은 메모리 소자를 포함할 수 있다.
일 예에 따르면, 상기 반도체 칩은 로직 소자를 포함할 수 있다.
일 예에 따르면, 상기 회로 기판은 제 2 단자들을 더 포함하고, 상기 이미지 센서 칩은 제 3 단자들을 포함하되, 상기 제 2 단자들의 각각을 상기 제 3 단자들의 각각과 연결하는 본딩 와이어들을 더 포함할 수 있다.
일 예에 따르면, 상기 반도체 칩의 크기는 상기 이미지 센서 칩의 크기보다 작을 수 있다.
일 예에 따르면, 상기 이미지 센서 칩 상에 배치된 투명 커버 및 상기 이미지 센서 칩과 상기 투명 커버 사이에 개재되는 접착 패턴을 더 포함할 수 있다.
일 예에 따르면, 상기 이미지 센서 칩은 중앙 영역에 배치된 제 2 화소 영역 및 상기 제 2 화소 영역을 둘러싸고, 상기 접착 패턴을 포함하는 에지 영역을 포함하되, 상부에서 바라볼 때, 상기 에지 영역과 상기 반도체 칩이 중첩되지 않을 수 있다.
일 예에 따르면, 상기 이미지 센서 칩 상에 배치된 투명 커버 및 상기 회로 기판의 가장자리 영역에 배치되고, 상기 투명 커버와 결합되어 상기 반도체 칩 및 상기 이미지 센서 칩이 제공되는 내부 공간을 제공하는 홀더를 더 포함할 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예에 따른 반도체 패키지는, 회로 기판, 상기 회로 기판 상에 실장되고 제 1 크기를 갖는 제 1 칩, 상기 제 1 칩 상에 실장되고 상기 제 1 크기보다 작은 제 2 크기를 갖는 제 2 칩, 그리고 상기 제 1 칩과 상기 제 2 칩 사이에 개재된 접착부를 포함하되, 상기 제 1 칩은 메모리 칩 또는 로직 칩 중 적어도 하나를 포함하고, 상기 제 2 칩은 이미지 센서를 포함한다.
일 예에 따르면, 상기 이미지 센서 칩은 중앙 영역에 배치된 제 1 화소 영역 및 상기 제 1 화소 영역을 둘러싸는 회로 영역을 포함하되, 상부에서 바라볼 때, 상기 제 1 화소 영역과 상기 반도체 칩이 중첩될 수 있다.
일 예에 따르면, 상부에서 바라볼 때, 상기 회로 영역과 상기 반도체 칩이 중첩되지 않을 수 있다.
일 예에 따르면, 상부에서 바라볼 때, 상기 회로 영역의 적어도 일부와 상기 반도체 칩이 중첩될 수 있다.
일 예에 따르면, 상기 이미지 센서 칩 상에 배치된 투명 커버 및 상기 이미지 센서 칩과 상기 투명 커버 사이에 개재되는 접착 패턴을 더 포함할 수 있다.
일 예에 따르면, 상기 이미지 센서 칩은 중앙 영역에 배치된 제 2 화소 영역 및 상기 제 1 화소 영역을 둘러싸고, 상기 접착 패턴을 포함하는 에지 영역을 포함하되, 상부에서 바라볼 때, 상기 에지 영역과 상기 반도체 칩이 중첩되지 않을 수 있다.
일 예에 따르면, 상기 회로 기판은 제 1 단자들을 포함하고, 상기 제 1 칩은 솔더볼들을 포함하되, 상기 솔더볼들의 각각은 상기 제 1 단자들의 각각과 접촉할 수 있다.
일 예에 따르면, 상기 회로 기판은 제 2 단자들을 포함하고, 상기 제 2 칩은 제 3 단자들을 포함하되, 상기 제 2 단자들의 각각을 상기 제 3 단자의 각각에 연결하는 본딩 와이어들을 더 포함할 수 있다.
일 예에 따르면, 상기 제 1 칩은 DRAM 소자를 포함할 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예에 따른 패키지 제조 방법은, 회로 기판을 제공하는 것, 상기 회로 기판 상에 반도체 칩을 실장하는 것, 상기 반도체 칩 상에 이미지 센서 칩을 실장하는 것, 상기 이미지 센서 칩과 상기 회로 기판을 전기적으로 연결하는 것, 및 상기 회로 기판 상의 상기 반도체 칩 및 상기 이미지 센서 칩을 감싸도록 패키징하는 것을 포함하되, 상기 회로 기판 상에 상기 반도체 칩을 실장하는 것은, 상기 반도체 칩을 플립 칩 방식으로 실장하는 것을 포함한다.
일 예에 따르면, 상기 반도체 칩은 메모리 소자 또는 로직 소자 중 적어도 하나를 포함할 수 있다.
일 예에 따르면, 상기 상기 이미지 센서 칩과 상기 회로 기판을 전기적으로 연결하는 것은, 상기 이미지 센서 칩과 상기 회로 기판을 와이어 본딩하는 것을 포함할 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 개념에 따르면, 하나의 반도체 패키지 안에 이미지 센서 칩 및 반도체 칩이 적층되어, 전체 패키지 사이즈가 축소될 수 있다. 본 발명의 개념과 달리, 반도체 패키지 안에 이미지 센서 칩만이 제공되는 경우, 반도체 칩을 위한 별도의 패키지가 제공되어야 한다. 또한, 반도체 칩과 이미지 센서 칩의 풋 프린트가 서로 다른 경우에도 적용될 수 있다. 또한, 이미지 센서 칩이 이미지 센서 칩보다 작은 사이즈의 반도체 칩 상에 실장되므로, 접착부의 도포 범위가 줄어들어 커버리지 조절이 용이할 수 있다. 또한, 이미지 센서 칩에 비해 방열량이 많은 반도체 칩이 회로 기판과 인접하게 배치되므로, 방열 성능이 개선될 수 있다.
본 발명의 효과는 상술한 효과들로 제한되지 않는다. 언급되지 않은 효과들은 본 명세서 및 첨부된 도면으로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확히 이해될 수 있을 것이다.
도 1a는 본 발명의 실시예에 따른 반도체 패키지의 평면도이다.
도 1b는 도 1a의 Ⅰ-Ⅰ'에 따른 단면도이다.
도 2는 도 1의 반도체 패키지를 제조하는 제조 방법을 나타내는 플로우 차트이다.
도 3a 내지 도 3d는, 반도체 패키지를 제조하는 과정을 순차적으로 보여주는 도면이다.
도 4는 일 실시예에 따른 반도체 패키지를 나타내는 도면이다.
도 5는 일 실시예에 따른 반도체 패키지를 나타내는 도면이다.
도 6은 일 실시예에 따른 반도체 패키지를 나타내는 도면이다.
도 7은 일 실시예에 따른 반도체 패키지를 나타내는 도면이다.
도 8은 일 실시예에 따른 반도체 패키지를 나타내는 도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 또한, 바람직한 실시예에 따른 것이기 때문에, 설명의 순서에 따라 제시되는 참조 부호는 그 순서에 반드시 한정되지는 않는다. 이에 더하여, 본 명세서에서, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다.
도 1a는 본 발명의 실시예에 따른 반도체 패키지(100)의 평면도이고, 도 1b는 도 1a의 Ⅰ-Ⅰ'에 따른 단면도이다. 도 1a 및 도 1b를 참조하면, 반도체 패키지(100)는 회로 기판(10), 회로 기판(10) 상에 실장된 반도체 칩(20), 반도체 칩(20) 상에 실장된 이미지 센서 칩(40), 반도체 칩(20)과 이미지 센서 칩(40) 사이에 개재된 접착부(30), 이미지 센서 칩(40)의 위에 배치되는 투명 커버(60), 그리고 투명 커버(60)와 회로 기판(10)을 결합하는 홀더(50)를 포함한다.
회로 기판(10)은 서로 대향되는 제 1 면(10a) 및 제 2 면(10b)을 가진다. 예를 들어, 제 1 면(10a)은 상면이고, 제 2 면(10b)은 하면일 수 있다. 회로 기판(10)의 제 1 면(10a) 상에는 제 1 단자들(12) 및 제 2 단자들(14)이 배치될 수 있다. 회로 기판(10)의 제 2 면(10b) 상에는 외부 솔더볼들(18)이 부착된 제 3 단자들(16)이 배치될 수 있다. 도시되지 않았지만, 외부 솔더볼들(18)은 외부 장치(미도시)와 전기적으로 연결될 수 있다. 또한, 회로 기판(10)은 플라스틱 재질이나 세라믹 재질과 같은 절연막들 및/또는 절연막들 사이에 개재된 도전 비아 및 도전 패턴들을 포함할 수 있다. 예를 들어, 회로 기판(10)은 인쇄 회로 기판(Printed Circuit Board; PCB)일 수 있다. 도시되지 않았지만, 회로 기판(10)의 제 1 단자들(12) 및 제 2 단자들(14)은 서로 전기적으로 연결될 수 있다.
반도체 칩(20)은 회로 기판(10)에 실장될 수 있다. 반도체 칩(20)은 회로 기판(10) 상에 플립 칩 방식으로 실장될 수 있다. 즉, 솔더볼들(22)의 각각은, 회로 기판(10)의 제 1 면(10a) 상의 제 1 단자들(12)의 각각과 접촉할 수 있다. 이로 인해, 반도체 칩(20)과 회로 기판(10)이 서로 전기적으로 연결될 수 있다. 반도체 칩(20)은 예를 들어, 메모리 소자, 로직 소자, 디지털신호처리 집적회로(Digital Signal Process Integrated Circuit), 주문형 반도체(Application Specific Integrated Circuit) 및 드라이버(Driver)를 포함할 수 있다. 보다 바람직하게, 반도체 칩(20)은 DRAM 소자를 포함할 수 있다. 반도체 칩(20)의 크기는 이미지 센서 칩(40)의 크기보다 작을 수 있다.
접착부(30)는 반도체 칩(20)과 이미지 센서 칩(40) 사이에 개재될 수 있다. 접착부(30)는 절연성 접착제로 제공될 수 있다. 일 예로, 접착부(30)는 에폭시 수지를 포함할 수 있다.
이미지 센서 칩(40)는 반도체 칩(20) 상에 실장될 수 있다. 접착부(30)에 의해, 이미지 센서 칩(40)은 반도체 칩(20)에 부착될 수 있다. 이미지 센서 칩(40)은 마이크로 센서 어레이(MR), 제 4 단자들(42), 및 본딩 와이어들(44)을 포함할 수 있다. 마이크로 센서 어레이(MR) 및 제 4 단자들(42)은 이미지 센서 칩(40)의 상면 상에 제공될 수 있다. 예를 들어, 마이크로 센서 어레이(MR)는 이미지 센서 칩(40)의 중앙 영역에 배치되고, 제 4 단자들(42)은 이미지 센서 칩(40)의 가장자리 영역에 배치될 수 있다. 마이크로 센서 어레이(MR)를 통해 광이 입사되고, 이미지 센서 칩(40)의 내부에 제공되는 광전 변환 소자들(미도시) 각각에서 입사 광에 대응하는 전하를 생성 및 축적할 수 있다. 본딩 와이어들(44)의 각각은, 이미지 센서 칩(40)과 회로 기판(10)을 전기적으로 연결할 수 있다. 예를 들어, 본딩 와이어들(44)의 각각은, 제 4 단자들(42)의 각각과 제 2 단자들(14)의 각각을 연결할 수 있다. 본딩 와이어들(44)은 금속 물질(예를 들어, 금(Au))을 포함할 수 있다.
홀더(50)는 회로 기판(10)과 투명 커버(60)를 결합시킨다. 예를 들어, 홀더(50)는 회로 기판(10)의 가장자리 영역에 제공될 수 있다. 홀더(50)는 반도체 칩(20) 및 이미지 센서 칩(40)이 제공되는 내부 공간(R)을 형성할 수 있다. 투명 커버(60)는 이미지 센서 칩(40)의 위에 제공될 수 있다. 예를 들어, 투명 커버(60)는 이미지 센서 칩(40)과 이격되게 제공될 수 있다.
도 2는 도 1의 반도체 패키지(100)를 제조하는 제조 방법을 나타내는 플로우 차트이다. 도 3a 내지 도 3d는, 반도체 패키지(100)를 제조하는 과정을 순차적으로 보여주는 도면이다. 이하, 도 2 내지 도 3d를 참조하여, 반도체 패키지(100)를 제조하는 방법을 설명한다.
도 2 및 도 3a를 참조하면, 회로 기판(10)이 제공된다(S110). 회로 기판(10)의 상면(10a) 상에는, 제 1 단자들(12) 및 제 2 단자들(14)이 제공될 수 있다. 이후, 회로 기판(10) 상에 반도체 칩(20)이 실장된다(S120). 반도체 칩(20)은 솔더볼들(22)을 통해, 회로 기판(10) 상에 플립 칩 방식으로 실장될 수 있다. 솔더볼들(22)의 각각은, 제 1 단자들(12)의 각각과 접촉할 수 있다. 이 때, 반도체 칩(20)은 메모리 소자, 로직 소자, 디지털신호처리 집적회로(Digital Signal Process Integrated Circuit), 주문형 반도체(Application Specific Integrated Circuit) 및 드라이버(Driver)를 포함할 수 있다. 보다 바람직하게, 반도체 칩(20)은 DRAM 소자를 포함할 수 있다.
도 2, 도 3b, 및 도 3c를 참조하면, 반도체 칩(20) 상에 이미지 센서 칩(40)이 실장될 수 있다(S130). 이 때, 반도체 칩(20)과 이미지 센서 칩(40) 사이에 접착부(30)가 개재될 수 있다. 이미지 센서 칩(40)의 크기는 반도체 칩(20)의 크기보다 클 수 있다. 접착부(30)를 이미지 센서 칩(40)의 크기보다 작은 반도체 칩(20) 상에 도포하므로, 접착부(30)의 도포 범위 조절이 용이할 수 있다. 예를 들어, 더 적은 양의 접착부(30)를 사용하여 반도체 칩(20)과 이미지 센서 칩(40)을 접착시킬 수 있다. 이후, 이미지 센서 칩(40)과 회로 기판(10)을 전기적으로 연결시킨다(S140). 예를 들어, 본딩 와이어들(44)을 이용하여, 제 4 단자들(42)의 각각과 제 2 단자들(14)의 각각을 연결시킬 수 있다.
도 2 및 도 3d를 참조하면, 회로 기판(10) 상의 반도체 칩(20) 및 이미지 센서 칩(40)을 패키징한다(S150). 예를 들어, 회로 기판(10)의 가장자리 영역에 홀더(50)를 결합시키고, 투명 커버(60)가 이미지 센서 칩(40)의 위에 배치되도록 홀더(50)에 투명 커버(60)를 결합시킬 수 있다. 이 때, 투명 커버(60)는 이미지 센서 칩(40)의 마이크로 어레이(MR)가 제공되는 영역보다 크게 제공될 수 있다.
본 발명의 개념에 따르면, 하나의 반도체 패키지(100) 안에 이미지 센서 칩(40) 및 반도체 칩(20)이 함께 실장될 수 있다. 특히, 회로 기판(10) 상에 반도체 칩(20)이 실장되고, 반도체 칩(20) 상에 이미지 센서 칩(40)이 실장되므로, 전체 패키지 사이즈가 축소될 수 있다. 본 발명의 개념과 달리, 반도체 패키지(100) 안에 이미지 센서 칩(40)만이 제공되는 경우, 반도체 칩(20)을 위한 별도의 패키지가 제공되어야 한다. 또한, 반도체 칩(20)이 회로 기판(10) 상에 플립 칩 본딩 방식으로 실장되고, 반도체 칩(20)과 이미지 센서 칩(40)이 접착부(30)에 의해 부착되므로, 반도체 칩(20)과 이미지 센서 칩(40)의 풋 프린트가 서로 다른 경우에도 적용될 수 있다. 또한, 이미지 센서 칩(40)이 이미지 센서 칩(40)보다 작은 사이즈의 반도체 칩(20) 상에 실장되므로, 접착부(30)의 도포 범위가 줄어들어 커버리지 조절이 용이할 수 있다. 또한, 이미지 센서 칩(40)에 비해 방열량이 많은 반도체 칩(20)이 회로 기판(10)과 인접하게 배치되므로, 방열 성능이 개선될 수 있다.
도 4는 일 실시예에 따른 반도체 패키지(100a)를 나타내는 도면이다. 도 5는 일 실시예에 따른 반도체 패키지(100b)를 나타내는 도면이다. 도 4 및 도 5의 반도체 패키지들(100a,100b)에 대해, 도 1a 내지 도 3d를 참조하여 설명한 반도체 패키지와 실질적으로 동일한 구성에 대하여는 동일한 참조번호가 제공되고, 설명의 간소화를 위하여 중복되는 설명은 생략될 수 있다.
도 4를 참조하면, 이미지 센서 칩(40)은 제 1 화소 영역(PA1) 및 회로 영역(CA)을 포함할 수 있다. 제 1 화소 영역(PA1)은 이미지 센서 칩(40)의 중앙 영역에 배치되고, 마이크로 센서 어레이(MR)를 포함할 수 있다. 회로 영역(CA)은 제 1 화소 영역(PA1)을 둘러싸는 영역으로, 제 4 단자들(42) 및 집적 회로(46)를 포함할 수 있다. 예를 들어, 집적 회로(46)는 로직 회로일 수 있다. 상부에서 바라볼 때, 반도체 칩(20)은 제 1 화소 영역(PA1)과 중첩될 수 있다. 상부에서 바라볼 때, 반도체 칩(20)은 회로 영역(CA)과 중첩되지 않을 수 있다. 이와 달리, 도 5와 같이, 상부에서 바라볼 때, 반도체 칩(20a)은 회로 영역(CA)의 적어도 일부와 중첩될 수 있다.
도 6은 일 실시예에 따른 반도체 패키지(100c)를 나타내는 도면이다. 도 7은 일 실시예에 따른 반도체 패키지(100d)를 나타내는 도면이다. 도 8은 일 실시예에 따른 반도체 패키지(100e)를 나타내는 도면이다. 도 6 및 도 8의 반도체 패키지들(100c,100d,100e)에 대해, 도 1a 내지 도 3d를 참조하여 설명한 반도체 패키지와 실질적으로 동일한 구성에 대하여는 동일한 참조번호가 제공되고, 설명의 간소화를 위하여 중복되는 설명은 생략될 수 있다.
도 6을 참조하면, 반도체 패키지(100c)는 홀더(도 1b의 50)를 포함하지 않을 수 있다. 반도체 패키지(100c)는 접착 패턴(55) 및 몰딩부(56)를 더 포함할 수 있다. 접착 패턴(55)은 이미지 센서 칩(40)과 투명 커버(60)를 결합시킬 수 있다. 접착 패턴(55)은 이미지 센서 칩(40)의 일측에 제공될 수 있다. 일 예로, 접착 패턴(55)은 이미지 센서 칩(40)의 가장자리 영역 상에, 링 형상으로 제공될 수 있다. 일 예로, 접착 패턴(55)은 필러를 함유하는 에폭시 수지 계열의 물질을 포함할 수 있다. 이 때, 이미지 센서 칩(40)은 제 2 화소 영역(PA2) 및 에지 영역(EA)을 포함할 수 있다. 제 2 화소 영역(PA2)은 이미지 센서 칩(40)의 중앙 영역에 배치되고, 마이크로 센서 어레이(MR)를 포함할 수 있다. 에지 영역(EA)은 제 2 화소 영역(PA2)을 둘러싸는 영역으로, 제 4 단자들(42) 및 접착 패턴(55)을 포함할 수 있다. 몰딩부(56)는 회로 기판(10)과 투명 커버(60) 사이를 채울 수 있다. 예를 들어, 몰딩부(56)는 열 경화성 폴리머를 포함할 수 있다. 이 때, 접착 패턴(55)에 의해 둘러싸인 제 2 화소 영역(PA2)과 투명 커버(60) 사이의 공간을 제외하고, 몰딩부(56)가 회로 기판(10)과 투명 커버(60) 사이의 갭 영역을 양호하게 밀봉시킬 수 있다.
이와 달리, 도 7을 참조하면, 반도체 패키지(100d)는 접착 패턴(55)에 의해 둘러싸인 제 2 화소 영역(PA2)과 투명 커버(60) 사이의 공간을 채우는 충전제(58)를 더 포함할 수 있다. 충전제(58)는 투명한 물질로 제공될 수 있다. 예를 들어, 충전제(58)는 PMMA(PloyMethylMethAcylate), PC(PolyCarbonate), 열경화성 투명 에폭시 및 투명 ABS로 이루어진 투명 고분자 물질 중 어느 하나를 포함할 수 있다. 또한, 이와 달리, 도 8을 참조하면, 반도체 패키지(100e)는 투명 커버(60a)의 크기가 회로 기판(10)보다 작게 제공될 수 있다. 이 때, 투명 커버(60a)의 크기는 마이크로 센서 어레이(MR)가 제공되는 영역보다 크고, 회로 기판(10)의 크기보다 작을 수 있다.
이상의 실시 예들은 본 발명의 이해를 돕기 위하여 제시된 것으로, 본 발명의 범위를 제한하지 않으며, 이로부터 다양한 변형 가능한 실시 예들도 본 발명의 범위에 속하는 것임을 이해하여야 한다. 본 발명의 기술적 보호범위는 특허청구범위의 기술적 사상에 의해 정해져야 할 것이며, 본 발명의 기술적 보호범위는 특허청구범위의 문언적 기재 그 자체로 한정되는 것이 아니라 실질적으로는 기술적 가치가 균등한 범주의 발명에 대하여까지 미치는 것임을 이해하여야 한다.

Claims (20)

  1. 제 1 단자들을 포함하는 회로 기판;
    상기 회로 기판 상에 실장되고, 제 1 솔더볼들을 포함하는 반도체 칩;
    상기 반도체 칩 상에 실장된 이미지 센서 칩; 그리고
    상기 반도체 칩과 상기 이미지 센서 칩 사이에 개재된 접착부를 포함하되,
    상기 제 1 솔더볼들의 각각은 상기 제 1 단자들의 각각과 접촉하는, 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 이미지 센서 칩은:
    중앙 영역에 배치된 제 1 화소 영역; 및
    상기 제 1 화소 영역을 둘러싸고, 집적 회로를 갖는 회로 영역을 포함하되,
    상부에서 바라볼 때, 상기 제 1 화소 영역과 상기 반도체 칩이 중첩되는, 반도체 패키지.
  3. 제 2 항에 있어서,
    상부에서 바라볼 때, 상기 회로 영역과 상기 반도체 칩이 중첩되지 않는, 반도체 패키지.
  4. 제 2 항에 있어서,
    상부에서 바라볼 때, 상기 회로 영역의 적어도 일부와 상기 반도체 칩이 중첩되는, 반도체 패키지.
  5. 제 1 항에 있어서,
    상기 반도체 칩은 메모리 소자를 포함하는, 반도체 패키지.
  6. 제 1 항에 있어서,
    상기 반도체 칩은 로직 소자를 포함하는, 반도체 패키지.
  7. 제 1 항에 있어서,
    상기 회로 기판은 제 2 단자들을 더 포함하고,
    상기 이미지 센서 칩은 제 3 단자들을 포함하되,
    상기 제 2 단자들의 각각을 상기 제 3 단자들의 각각과 연결하는 본딩 와이어들을 더 포함하는, 반도체 패키지.
  8. 제 1 항에 있어서,
    상기 반도체 칩의 크기는 상기 이미지 센서 칩의 크기보다 작은, 반도체 패키지.
  9. 제 1 항에 있어서,
    상기 이미지 센서 칩 상에 배치된 투명 커버; 및
    상기 이미지 센서 칩과 상기 투명 커버 사이에 개재되는 접착 패턴을 더 포함하는, 반도체 패키지.
  10. 제 9 항에 있어서;
    상기 이미지 센서 칩은:
    중앙 영역에 배치된 제 2 화소 영역; 및
    상기 제 2 화소 영역을 둘러싸고, 상기 접착 패턴을 포함하는 에지 영역을 포함하되,
    상부에서 바라볼 때, 상기 에지 영역과 상기 반도체 칩이 중첩되지 않는, 반도체 패키지.
  11. 제 1 항에 있어서,
    상기 이미지 센서 칩 상에 배치된 투명 커버; 및
    상기 회로 기판의 가장자리 영역에 배치되고, 상기 투명 커버와 결합되어 상기 반도체 칩 및 상기 이미지 센서 칩이 제공되는 내부 공간을 제공하는 홀더를 더 포함하는, 반도체 패키지.
  12. 회로 기판;
    상기 회로 기판 상에 실장되고 제 1 크기를 갖는 제 1 칩;
    상기 제 1 칩 상에 실장되고 상기 제 1 크기보다 큰 제 2 크기를 갖는 제 2 칩; 그리고
    상기 제 1 칩과 상기 제 2 칩 사이에 개재된 접착부를 포함하되,
    상기 제 1 칩은 메모리 칩 또는 로직 칩 중 적어도 하나를 포함하고, 상기 제 2 칩은 이미지 센서를 포함하는, 반도체 패키지.
  13. 제 12 항에 있어서,
    상기 이미지 센서 칩은:
    중앙 영역에 배치된 제 1 화소 영역; 및
    상기 제 1 화소 영역을 둘러싸는 회로 영역을 포함하되,
    상부에서 바라볼 때, 상기 제 1 화소 영역과 상기 반도체 칩이 중첩되는, 반도체 패키지.
  14. 제 13 항에 있어서,
    상부에서 바라볼 때, 상기 회로 영역과 상기 반도체 칩이 중첩되지 않는, 반도체 패키지.
  15. 제 13 항에 있어서,
    상부에서 바라볼 때, 상기 회로 영역의 적어도 일부와 상기 반도체 칩이 중첩되는, 반도체 패키지.
  16. 제 12 항에 있어서,
    상기 이미지 센서 칩 상에 배치된 투명 커버; 및
    상기 이미지 센서 칩과 상기 투명 커버 사이에 개재되는 접착 패턴을 더 포함하는, 반도체 패키지.
  17. 제 16 항에 있어서,
    상기 이미지 센서 칩은:
    중앙 영역에 배치된 제 2 화소 영역; 및
    상기 제 1 화소 영역을 둘러싸고, 상기 접착 패턴을 포함하는 에지 영역을 포함하되,
    상부에서 바라볼 때, 상기 에지 영역과 상기 반도체 칩이 중첩되지 않는, 반도체 패키지.
  18. 제 12 항에 있어서,
    상기 회로 기판은 제 1 단자들을 포함하고,
    상기 제 1 칩은 솔더볼들을 포함하되,
    상기 솔더볼들의 각각은 상기 제 1 단자들의 각각과 접촉하는, 반도체 패키지.
  19. 제 12 항에 있어서,
    상기 회로 기판은 제 2 단자들을 포함하고,
    상기 제 2 칩은 제 3 단자들을 포함하되,
    상기 제 2 단자들의 각각을 상기 제 3 단자의 각각에 연결하는 본딩 와이어들을 더 포함하는, 반도체 패키지.
  20. 제 12 항에 있어서,
    상기 제 1 칩은 DRAM 소자를 포함하는, 반도체 패키지.
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