JP6486251B2 - 複合電子部品及びこれを用いた回路基板 - Google Patents

Description

本発明は、複合電子部品及びこれを用いた回路基板に関する。

複数のＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）が実装され、多種の機能を実現可能な回路基板が知られている。回路基板には、ＩＣ以外にも様々な部品が実装される。例えば、回路基板には、各ＩＣ間で送受される信号の品質を向上させるために、各ＩＣの近傍にコンデンサや抵抗素子などの受動素子が設けられる。

例えばウエアラブル機器に利用されるような小型の回路基板では、小型部品や埋め込み部品などを用いることにより、実装密度の向上が図られている。しかしながら、近年の回路基板の超小型化に伴い、必要な部品を実装するための実装スペースを確保することがますます難しくなってきている。

具体的には、超小型の回路基板では、各ＩＣの近傍に上記のような受動素子を実装するための実装スペースを確保することが困難な場合がある。また、受動素子を実装するための実装スペースを確保するために、レイアウトを変更したり、部品を入れ替えたりするためには、多くの手間やコストがかかる。

これに対し、特許文献１には、コンデンサと抵抗素子とが組み合わされた複合電子部品が開示されている。この複合電子部品では、回路基板に実装されたコンデンサ上に抵抗素子が直接設けられている。この複合電子部品では、コンデンサ及び抵抗素子の２つの機能が実現されるため、実装スペースを節約可能である。

また、本願に関連する技術が特許文献２に開示されている。特許文献２に係る技術では、コンデンサをインターポーザに搭載することにより、コンデンサのフリップチップ実装が可能となる。

実開平１−１３０５２５号公報 特開２０１３−２５８２４０号公報

しかしながら、超小型の回路基板に用いられる超小型のコンデンサ上に抵抗素子を直接設けることは技術的に困難である。したがって、特許文献１に係る技術を超小型の回路基板に適用することは現実的ではない。また、コンデンサ上に抵抗素子を直接設ける技術では、抵抗素子の性能を事前に評価することができず、抵抗素子の性能が不良であった場合に多くの手間がかかる。

また、特許文献２に係る技術では、コンデンサの機能しか得られないため、実装スペースを節約する効果が充分に得られない。

以上のような事情に鑑み、本発明の目的は、実装スペースを節約可能な複合電子部品及びこれを用いた回路基板を提供することにある。

上記目的を達成するため、本発明の一形態に係る複合電子部品は、第１素子と、第２素子と、接着層と、を具備する。
上記第１素子は、第１主面、及び上記第１主面と直交する方向に延びる一対の第１端面を含む素体と、上記一対の第１端面にそれぞれ設けられた一対の第１外部電極と、を有する。
上記第２素子は、上記第１主面に対向する第２主面、上記第２主面に対向する向く第３主面、及び上記第２と上記第３主面とを接続する一対の第２端面を含む基板と、上記第３主面に設けられた抵抗と、上記抵抗の両端部にそれぞれ設けられ、上記一対の第１外部電極から絶縁された一対の第２外部電極と、を有する。
上記接着層は、上記第１主面と上記第２主面とを接着する。

この複合電子部品は、それぞれ独立した第１素子及び第２素子の２つの機能を実現可能である。つまり、この複合電子部品を利用することにより、本来２つの実装スペースが必要なところ、１つの実装スペースしか必要なくなる。このように、この複合電子部品によれば、実装スペースを節約可能である。

上記一対の第１外部電極の少なくとも一部がそれぞれ、上記一対の第２端面より外側に配置されていてもよい。
この構成では、複合電子部品が実装される回路基板の実装面と第１素子の第１外部電極との間に空間が形成される。この空間は、第２素子の基板の第２端面とは反対側に開放されている。したがって、この複合電子部品は、第１素子の第１外部電極が実装面にはんだ付けされる際に、この空間内にはんだの少なくとも一部を受け入れることができる。このため、第１素子の第１外部電極を実装面に接続するはんだが、実装面に沿って広がりにくい。このように、この複合電子部品によれば、更に実装スペースを節約可能である。

上記第２素子は、上記一対の第２端面にそれぞれ設けられた一対の補助電極を更に有していてもよい。
この構成では、第２素子の第２端面に設けられた補助電極が、第１素子の第１外部電極と実装面との間の空間内に延在する。したがって、第１素子の第１外部電極を実装面にはんだ付けする際に、はんだが実装面から補助電極に沿って濡れ上がる。このため、より確実に、第１素子の第１外部電極と実装面との間の空間内にはんだを受け入れることができる。

上記一対の第１外部電極は、上記一対の第１端面からそれぞれ上記第１主面と上記第２主面との間の領域まで延出していてもよい。
上記一対の補助電極は、上記一対の第１外部電極にそれぞれ接続されていてもよい。
この構成では、はんだが補助電極に沿って濡れ上がった先に第１素子の第１外部電極が配置されている。このため、第１素子の第１外部電極を実装面に、より確実に接続可能となる。

上記一対の補助電極は、上記一対の第２端面からそれぞれ上記第３主面に延出していてもよい。
この構成では、第１素子の第１外部電極に接続される補助電極と、第２素子の第２外部電極と、がいずれも実装面に対向する第２素子の基板の第３主面上にある。このため、複合電子部品の実装面への実装が容易となる。

上記一対の第２端面には、凹部が形成されていてもよい。
上記一対の第２端面は、上記基板の厚さ方向に沿って傾斜していてもよい。
この構成では、第２端面の表面積が大きくなるため、第２端面に形成される補助電極の表面積も大きくなる。これにより、第１外部電極と実装面とのはんだによる接合力が大きくなる。

上記第２素子は、上記抵抗の少なくとも一部を覆う保護膜を更に有していてもよい。
この構成では、保護膜によって第２素子の抵抗を電気的及び物理的に保護することができるため、第２素子の正常な機能を良好に維持することができる。

上記第１外部電極と上記第３主面を含む平面との距離が１００μｍ未満であってもよい。
この構成では、第１素子の第１外部電極と実装面とが近接する。このため、第１素子の第１外部電極を実装面に容易にはんだ付け可能となる。

上記基板は、フレキシブル基板として構成されていてもよい。
この複合電子部品では、第２素子の基板として柔軟性のあるフレキシブル基板を用いることにより、実装後の熱応力や衝撃などによっても実装面から外れにくい。また、実装時や使用時における複合電子部品自体の損傷も防止することができる。

上記第１素子は、上記一対の外部電極の一方に接続された第１内部電極と、上記一対の外部電極の他方に接続された第２内部電極と、を更に有し、上記第１及び第２内部電極が上記素体内に交互に配置された積層セラミックコンデンサであってもよい。
この複合電子部品では、１つの実装スペースにおいて、それぞれ独立した積層セラミックコンデンサ及び抵抗素子の２つの機能を実現可能である。

本発明の一形態に係る回路基板は、実装面と、上記実装面に設けられた一対の第１配線及び一対の第２配線と、上記実装面に実装された複合電子部品と、を具備する。
上記複合電子部品は、第１素子と、第２素子と、接着層と、を有する。
上記第１素子は、上記実装面に対向する第１主面、及び上記第１主面と直交する方向に延びる一対の第１端面を含む素体と、上記一対の第１端面にそれぞれ設けられ、上記一対の第１配線にそれぞれはんだ付けされた一対の第１外部電極と、を有する。
上記第２素子は、上記第１主面に対向する第２主面、上記第２主面に対向する第３主面、及び上記第２主面と上記第３主面とを接続する一対の第２端面を含む基板と、上記第３主面に設けられた抵抗と、上記抵抗の両端部にそれぞれ設けられ、上記一対の第２配線にそれぞれはんだ付けされた一対の第２外部電極と、を有する。
上記接着層は、上記第１主面と上記第２主面とを接着する。

上記回路基板は、上記一対の第１配線と上記一対の第２配線とが直交する構成を有していてもよい。
この構成では、実装スペースを有効に利用可能な回路基板が得られる。

本発明の第１の実施形態に係る複合電子部品の正面図である。 上記複合電子部品の積層セラミックコンデンサ及び抵抗素子の斜視図である。 回路基板に実装された上記複合電子部品の正面図である。 回路基板に実装された変形例に係る複合電子部品及び上記積層セラミックコンデンサの正面図である。 上記積層セラミックコンデンサの図２のＡ−Ａ'線に沿った断面図である。 上記抵抗素子の平面図である。 上記積層セラミックコンデンサ、上記抵抗素子、及び上記複合電子部品の等価回路を示す図である。 上記複合電子部品を実装可能な回路基板の部分斜視図である。 上記複合電子部品の接続例を示す図である。 変形例１に係る複合電子部品の抵抗素子の平面図である。 変形例１に係る複合電子部品の正面図である。 変形例２に係る複合電子部品を示す図である。 変形例３に係る複合電子部品の抵抗素子の平面図である。 変形例３に係る複合電子部品の等価回路を示す図である。 本発明の第２の実施形態に係る複合電子部品の正面図である。 複合電子部品の変形例を示す正面図である。

以下、図面を参照しながら、本発明の実施形態を説明する。
図面には、適宜相互に直交するＸ軸、Ｙ軸及びＺ軸が示されている。Ｘ軸、Ｙ軸及びＺ軸は全図において共通である。

＜第１の実施形態＞
［複合電子部品１の全体構成］
図１は、本発明の第１の実施形態に係る複合電子部品１の正面図である。複合電子部品１は、２つの素子が組み合わされて構成されている。
具体的に、複合電子部品１は、第１素子である積層セラミックコンデンサ１０と、第２素子である抵抗素子２０と、接着層３０と、を具備する。
図２は、積層セラミックコンデンサ１０及び抵抗素子２０の斜視図である。

積層セラミックコンデンサ１０は、素体１１と、外部電極１２ａ，１２ｂと、を有する。
素体１１は、Ｘ軸、Ｙ軸、及びＺ軸に平行な辺と６つの面とを有する直方体状であり、Ｘ軸方向を向いた端面１１ａ，１１ｂ、及びＺ軸方向下方を向いた主面１１ｃを有する。
外部電極１２ａ，１２ｂは、素体１１の端面１１ａ，１１ｂをそれぞれ覆い、端面１１ａ，１１ｂに接続する４つの面に延出している。外部電極１２ａ，１２ｂは、当該４つの面において相互に離間している。なお、外部電極１２ａ，１２ｂは、この構成に限定されず、少なくとも素体１１の端面１１ａ，１１ｂの一部を覆っていればよい。

抵抗素子２０は、基板２１と、抵抗膜２２と、外部電極２３ａ，２３ｂと、補助電極２４ａ，２４ｂと、を有する。
基板２１は、Ｘ軸、Ｙ軸、及びＺ軸に平行な辺と６つの面とを有し、ＸＹ平面に沿って延びる扁平な直方体状であり、Ｚ軸方向上方を向いた主面２１ａ、Ｚ軸方向下方を向いた主面２１ｂ、及びＸ軸方向を向いた端面２１ｃ，２１ｄを有する。
基板２１は、例えば３００℃程度の耐熱性を有する絶縁材料によって形成される。基板２１を形成する材料としては、例えば、ジルコニア、アルミナ、炭化珪素、窒化珪素、窒化アルミニウムなどのセラミック材料や、ポリイミドなどの耐熱性樹脂が挙げられる。
抵抗膜２２は、Ｙ軸方向に延びる膜として構成され、基板２１の主面２１ｂのＸ軸方向中央部に設けられている。抵抗膜２２は、薄膜であっても厚膜であってもよい。外部電極２３ａ，２３ｂは、抵抗膜２２のＹ軸方向両端部にそれぞれ設けられている。

補助電極２４ａ，２４ｂは、基板２１の端面２１ｃ，２１ｄをそれぞれ覆い、主面２１ａ，２１ｂに延出している。これにより、補助電極２４ａ，２４ｂでは、ＸＺ平面に平行な断面がＵ字状となっている。補助電極２４ａ，２４ｂは、主面２１ａ上において積層セラミックコンデンサ１０の外部電極１２ａ，１２ｂにそれぞれ接続されている。

複合電子部品１では、積層セラミックコンデンサ１０の外部電極１２ａ，１２ｂが基板２１の主面２１ｂ上の補助電極２４ａ，２４ｂに接続され、かつ抵抗素子２０の外部電極２３ａ，２３ｂが基板２１の主面２１ｂ上に設けられている。つまり、複合電子部品１の外部電極１２ａ，１２ｂ，２３ａ，２３ｂがいずれも主面２１ｂ上において実装面Ｃ１に接続可能である。このため、複合電子部品１では、実装面Ｃ１への実装が容易となる。

なお、積層セラミックコンデンサ１０の素体１１や抵抗素子２０の基板２１では、各面が曲面状であってもよく、各辺に面取り（丸み面取りや４５°面取りを含む）が施されていてもよい。

接着層３０は、絶縁性の接着剤により形成され、積層セラミックコンデンサ１０の素体１１の主面１１ｃと、抵抗素子２０の基板２１の主面２１ａと、を接着している。
接着層３０を形成する接着剤は、複合電子部品１の製造時に加わる温度や、複合電子部品１の実装時のリフロー温度に耐える耐熱性を有することが好ましい。接着層３０を形成する接着剤としては、例えば、エポキシ系接着剤を利用することができる。

また、接着層３０は、はんだによって形成されてもよい。この場合、積層セラミックコンデンサ１０の外部電極１２ａ，１２ｂを導通させないように接着層３０を設ける。外部電極１２ａ，１２ｂを導通させないようにするためには、例えば、接着層３０と外部電極１２ａ，１２ｂとの間に間隔をあけたり、接着層３０と外部電極１２ａ，１２ｂとの間に絶縁物を形成したりすることが可能である。

複合電子部品１では、抵抗素子２０の基板２１の主面２１ａ上に抵抗膜２２や外部電極２３ａ，２３ｂなどの構成が配置されていないため、接着層３０の薄型化が可能である。また、複合電子部品１では、接着層３０の中に積層セラミックコンデンサ１０及び抵抗素子２０の構成が配置されていないため、接着層３０の硬化の際に応力が発生する場合にもダメージが加わりにくい。

このように、積層セラミックコンデンサ１０及び抵抗素子２０は、接着層３０を介して一体化されることにより、一体の複合電子部品１を構成している。つまり、複合電子部品１は、積層セラミックコンデンサ１０と抵抗素子２０とが組み合わされたＣＲ複合素子として構成される。

このため、複合電子部品１は、積層セラミックコンデンサ１０の機能と抵抗素子２０の機能とをそれぞれ実現可能である。つまり、複合電子部品１を利用することにより、本来２つの実装スペースが必要なところ、１つの実装スペースしか必要なくなる。このように、複合電子部品１によれば、実装スペースを節約可能である。

また、複合電子部品１では、抵抗素子２０が積層セラミックコンデンサ１０に接着されることにより、抵抗素子２０の強度が積層セラミックコンデンサ１０によって補われる。したがって、抵抗素子２０の基板２１が薄い場合であっても、抵抗素子２０において充分な強度が得られる。

更に、複合電子部品１では、積層セラミックコンデンサ１０及び抵抗素子２０が、各別に用意され、接着層３０によって接着される。
このため、接着層３０によって接着される前の積層セラミックコンデンサ１０及び抵抗素子２０を事前に評価することができる。したがって、積層セラミックコンデンサ１０及び抵抗素子２０を接着した後の複合電子部品１の性能に不良が発生しにくい。
また、複合電子部品１では、様々な性能の積層セラミックコンデンサ１０及び抵抗素子２０を自由に組み合わせることができるため、多種多様なニーズに対応可能である。更に、複合電子部品１では、積層セラミックコンデンサ１０及び抵抗素子２０のそれぞれについて単独で高性能化や低コスト化の追求を行うことが可能である。

図１に示すように、抵抗素子２０は積層セラミックコンデンサ１０よりもＸ軸方向の寸法が小さく、抵抗素子２０の補助電極２４ａ，２４ｂがいずれも積層セラミックコンデンサ１０の外部電極１２ａ，１２ｂよりもＸ軸方向内側に配置されている。
これにより、複合電子部品１では、積層セラミックコンデンサ１０の外部電極１２ａ，１２ｂのＺ軸方向下方に、抵抗素子２０が配置されていない空間４０が形成されている。空間４０は、積層セラミックコンデンサ１０の外部電極１２ａ，１２ｂ及び抵抗素子２０の補助電極２４ａ，２４ｂに隣接してＹ軸方向に延び、Ｘ軸方向外側に開放されている。

図３は、複合電子部品１が回路基板Ｃの実装面Ｃ１に実装された状態を模式的に示す正面図である。
回路基板Ｃの実装面Ｃ１には、例えば、積層セラミックコンデンサ１０の外部電極１２ａ，１２ｂ、及び抵抗素子２０の外部電極２３ａ，２３ｂに対応する位置に、予めはんだＨが配置されている。
この回路基板Ｃの実装面Ｃ１に複合電子部品１を実装するためには、実装面Ｃ１に複合電子部品１が配置された回路基板ＣをはんだＨの融点以上に加熱し、その後冷却する。これにより、複合電子部品１の４つの外部電極１２ａ，１２ｂ，２３ａ，２３ｂがはんだＨを介して回路基板Ｃの実装面Ｃ１に接続される。

以下、より具体的に、回路基板Ｃの実装面Ｃ１に複合電子部品１を実装する際のはんだＨの挙動について説明する。

まず、積層セラミックコンデンサ１０の外部電極１２ａ，１２ｂと実装面Ｃ１との間のはんだＨについて説明する。
回路基板Ｃが加熱されて実装面Ｃ１上のはんだＨが溶融すると、抵抗素子２０の補助電極２４ａ，２４ｂに沿ってはんだＨがＺ軸方向上方に濡れ上がり、積層セラミックコンデンサ１０の外部電極１２ａ，１２ｂに到達する。その後、回路基板Ｃが冷却されてはんだＨが凝固すると、図３に示すような形状のはんだＨのフィレットが形成される。

次に、抵抗素子２０の外部電極２３ａ，２３ｂと実装面Ｃ１との間のはんだＨについて説明する。
回路基板Ｃが加熱されて実装面Ｃ１上のはんだＨが溶融して外部電極２３ａ，２３ｂに濡れ広がると、外部電極２３ａ，２３ｂと回路基板Ｃとの間にはんだＨが充填された状態となる。その後、回路基板Ｃが冷却されると、外部電極２３ａ，２３ｂと回路基板Ｃとの間のはんだＨが凝固する。

複合電子部品１では、積層セラミックコンデンサ１０の外部電極１２ａ，１２ｂが、抵抗素子２０の外部電極２３ａ，２３ｂよりも、Ｚ軸方向上方にあるとともに、はんだＨに接合される接合面積が大きい。このため、積層セラミックコンデンサ１０の外部電極１２ａ，１２ｂでは、抵抗素子２０の外部電極２３ａ，２３ｂよりも、実装面Ｃ１に接続するためのはんだＨの量を多くする必要となる。
したがって、積層セラミックコンデンサ１０の外部電極１２ａ，１２ｂと実装面Ｃ１との間のはんだＨは、抵抗素子２０の外部電極２３ａ，２３ｂと実装面Ｃ１との間のはんだＨよりも、実装面Ｃ１に沿って大きく広がりやすい。したがって、積層セラミックコンデンサ１０の外部電極１２ａ，１２ｂと実装面Ｃ１との間に形成されるはんだＨの実装面Ｃ１における広がりを抑制できれば、複合電子部品１の実装スペースの節約に非常に有利になる。

この点、複合電子部品１は、積層セラミックコンデンサ１０の外部電極１２ａ，１２ｂと実装面Ｃ１との間に形成されるはんだＨの実装面Ｃ１における広がりを小さくすることが可能な構成を有する。
すなわち、複合電子部品１では、積層セラミックコンデンサ１０の外部電極１２ａ，１２ｂと実装面Ｃ１との間に形成されるはんだＨの一部を、補助電極２４ａに隣接する空間４０内に受け入れることにより、はんだＨの実装面Ｃ１に沿った広がりが抑制される。これにより、はんだＨの実装面Ｃ１における広がりが小さくなるため、複合電子部品１の実装スペースを小さくすることができる。

また、実装スペースの小さい複合電子部品１によれば、受動部品である積層セラミックコンデンサ１０及び抵抗素子２０をよりＩＣに近接させることができる。これにより、複合電子部品１が実装された回路基板Ｃでは、特に高周波（例えば、ギガヘルツ（ＧＨｚ）周波数帯域）での信号の減衰や劣化が抑制され、回路の損失が低減される。これにより、インピーダンスの整合が容易となる。

図４（ａ）は、本実施形態の変形例に係る複合電子部品１が回路基板Ｃの実装面Ｃ１に実装された状態を模式的に示す正面図である。
変形例に係る複合電子部品１では、本実施形態に係る複合電子部品１とは異なり、抵抗素子２０のＸ軸方向の寸法が積層セラミックコンデンサ１０と同等である。つまり、複合電子部品１では、積層セラミックコンデンサ１０の外部電極１２ａ，１２ｂと回路基板Ｃの実装面Ｃ１との間にはんだＨを受け入れる空間４０が存在しない。
このため、比較例に係る複合電子部品１では、本実施形態に係る複合電子部品１よりも、積層セラミックコンデンサ１０の外部電極１２ａ，１２ｂと実装面Ｃ１との間に形成されるはんだＨの実装面Ｃ１に沿った広がりが大きくなってしまう。

しかしながら、本発明に係る複合電子部品１は、図４（ａ）に示す構成であってもよい。つまり、積層セラミックコンデンサ１０及び抵抗素子２０を組み合わせることにより実装スペースの節約が充分である場合には、空間４０を設けなくても構わない。また、例えば、回路基板Ｃの薄型化が求められる場合には、空間４０を設けるよりも、後述の第２の実施形態に示すように抵抗素子２０の薄型化を優先した方が有益である場合がある。

また、図４（ｂ）は、積層セラミックコンデンサ１０が単体として回路基板Ｃの実装面Ｃ１に実装された状態を模式的に示す正面図である。
積層セラミックコンデンサ１０を単体として実装面Ｃ１に実装する場合にも、図４（ａ）に示す変形例に係る複合電子部品１と同様に、外部電極１２ａ，１２ｂと実装面Ｃ１との間に形成されるはんだＨの実装面Ｃ１に沿った広がりが大きくなってしまう。
このように、本実施形態に係る複合電子部品１では、積層セラミックコンデンサ１０の単体と比較して、抵抗素子２０の機能が得られるメリットに加え、実装スペースを小さくすることができるというメリットも得られる。

なお、複合電子部品１では、補助電極２４ａ，２４ｂが、はんだＨを空間４０内に引き込む機能を果たすとともに、実装面Ｃ１上で溶融したはんだＨを外部電極１２ａ，１２ｂまで誘導する機能を果たす。
補助電極２４ａ，２４ｂは、これらの機能を果たすことが可能であればよく、上記の構成に限定されない。

例えば、補助電極２４ａ，２４ｂと外部電極１２ａ，１２ｂとが離間していてもよい。しかし、この場合にも、補助電極２４ａ，２４ｂに沿って濡れ上がるはんだＨが外部電極１２ａ，１２ｂまでスムーズに到達できるように、補助電極２４ａ，２４ｂと外部電極１２ａ，１２ｂとが近接していることが好ましい。

また、補助電極２４ａ，２４ｂの断面はＵ字状でなくてもよい。
一例として、補助電極２４ａ，２４ｂは、基板２１において、端面２１ｃ，２１ｄに設けられていればよく、主面２１ａ，２１ｂまで延在していなくてもよい。この場合にも、補助電極２４ａ，２４ｂは、実装面Ｃ１上で溶融したはんだＨを吸い上げることが可能であり、かつ、はんだＨを外部電極１２ａ，１２ｂまで誘導可能なように構成されていることが好ましい。

更に、複合電子部品１では、上記の機能を得るために補助電極２４ａ，２４ｂが設けられていることが好ましいが、実装面Ｃ１上で溶融したはんだＨが外部電極１２ａ，１２ｂに直接到達可能な場合には補助電極２４ａ，２４ｂを省略してもよい。これにより、複合電子部品１の製造コストを低減することができる。この場合にも、複合電子部品１では、空間４０が設けられてさえいれば、はんだＨが空間４０に入り込むため、はんだＨの実装面Ｃ１における広がりが小さくなる効果が得られる。

［複合電子部品１の詳細構成］
図５は、複合電子部品１の積層セラミックコンデンサ１０の図２のＡ−Ａ'線に沿った断面図である。
積層セラミックコンデンサ１０は、誘電体により形成された素体１１内に配置された複数の内部電極１３ａ，１３ｂを更に有する。内部電極１３ａは外部電極１２ａに接続され、内部電極１３ｂは外部電極１２ｂに接続されている。内部電極１３ａ，１３ｂは、ＸＹ平面に延びる薄層として構成され、Ｚ軸方向に沿って交互に配置されている。
積層セラミックコンデンサ１０では、外部電極１２ａ，１２ｂが端子として機能し、外部電極１２ａ，１２ｂ間に電圧が印加されると、内部電極１３ａ，１３ｂ間に電圧の大きさに応じた電荷が蓄えられる。

複合電子部品１の積層セラミックコンデンサ１０は、例えば、バイパスコンデンサとして利用可能である。積層セラミックコンデンサ１０の容量は、例えば、１ｐＦ〜１ｍＦとすることができ、更にＩＣのバイパスコンデンサの容量として一般的な１ｎＦ〜５００μＦとすることができる。

積層セラミックコンデンサ１０は、一般的な製造方法によって製造可能であり、いずれの製造方法で製造されてもよい。

図６は、複合電子部品１の抵抗素子２０の主面２１ｂを示す平面図である。
抵抗素子２０では、抵抗膜２２の両端部に外部電極２３ａ，２３ｂが接続されており、外部電極２３ａ，２３ｂが端子として機能する。これにより、外部電極２３ａ，２３ｂ間に所定の電気抵抗を付与することができる。

複合電子部品１の抵抗素子２０は、例えば、プルアップ抵抗やプルダウン抵抗として利用可能である。抵抗素子２０の抵抗値は、例えば、０Ω〜１００ＭΩとすることができ、更にデジタル回路のプルアップ抵抗やプルダウン抵抗の抵抗値として一般的な１ｋΩ〜１００ｋΩとすることができる。

抵抗素子２０の抵抗膜２２は、例えば、ＮｉＣｒなどの金属やＴａＮなどの半導体を用いて各種成膜方法によって形成することができる。この場合、抵抗膜２２は、例えば、湿式エッチングやドライエッチングなどにより、所定の抵抗値が得られる形状に加工することができる。
また、抵抗膜２２は、例えば、酸化ルテニウムや銀パラジウムなどの抵抗膜形成用のペーストを用いて印刷法によって形成することも可能である。印刷法では充分な寸法精度が得られにくいため、抵抗膜２２にトリミング処理を施すことが好ましい。

抵抗素子２０は、主面２１ｂにおける外部電極２３ａ，２３ｂ及び補助電極２４ａ，２４ｂ以外の領域を覆う保護膜２５を更に有する。
保護膜２５は、抵抗膜２２を少なくとも部分的に覆うことにより、抵抗膜２２を電気的及び物理的に保護する。これにより、抵抗素子２０では、正常な機能が良好に維持される。なお、保護膜２５は、適宜省略しても構わない。

保護膜２５は、例えば、酸化珪素などの無機材料や、ポリイミドなどの有機材料によって形成することができる。無機材料の保護膜２５は、例えば、スパッタなどの薄膜プロセスにより形成可能である。有機材料の保護膜２５は、例えば、スピンコートなどのウェットプロセスにより形成可能である。

抵抗素子２０も、一般的な製造方法によって製造可能であり、いずれの製造方法で製造されてもよい。
以下、抵抗素子２０の製造方法の一例について説明する。抵抗素子２０の製造方法では、個片化される前の大判のシートの状態で、各構成が形成されることが好ましい。これにより、抵抗素子２０を効率よく製造することができる。

抵抗素子２０の製造方法では、まず基板２１の主面２１ｂに抵抗膜２２が設けられる。次に、抵抗膜２２を覆うように、基板２１の主面２１ｂの全面に保護膜２５が設けられる。そして、例えばドライエッチングなどにより、保護膜２５に開口部が形成される。続いて、保護膜２５の開口部に、例えばメッキ法により、外部電極２３ａ，２３ｂが形成される。
このように、保護膜２５の後に外部電極２３ａ，２３ｂを形成することにより、外部電極２３ａ，２３ｂメッキ伸びが抑制される。これにより、複合電子部品１の実装時における外部電極２３ａ，２３ｂ間でのはんだＨによるショートが生じにくくなる。

そして、ダイシングによって抵抗素子２０ごとに個片化した後、補助電極２４ａ，２４ｂを形成する。
補助電極２４ａ，２４ｂは、例えば、蒸着法やスパッタ法などの薄膜プロセスによりシード層を形成した後に無電解メッキを施すことにより形成可能である。なお、補助電極２４ａ，２４ｂは、導電性樹脂の塗布などの他の方法によっても形成可能である。
補助電極２４ａ，２４ｂは、特に良好な濡れ性を得るために、１μｍ以上の厚さに形成することが好ましい。

以下、抵抗素子２０の抵抗膜２２及び外部電極２３ａ，２３ｂを基板２１のＺ軸方向下側の主面２１ｂに設けることにより得られるメリットについてまとめる。

ここで、まず、抵抗膜２２及び外部電極２３ａ，２３ｂが、基板２１のＺ軸方向上側の主面２１ａに設けられている場合を想定する。
この場合、外部電極２３ａ，２３ｂを実装面Ｃ１に接続するための配線を設けることが必要となる。これにより、複合電子部品１の製造コストが増大してしまう。
また、抵抗膜２２及び外部電極２３ａ，２３ｂが接着層３０中に配置されることになるため、積層セラミックコンデンサ１０と抵抗素子２０とを接続する接着層３０が厚くなりやすい。
更に、抵抗膜２２及び外部電極２３ａ，２３ｂが接着層３０中に配置されることになるため、接着層３０の硬化時の応力などにより、抵抗膜２２及び外部電極２３ａ，２３ｂにダメージが加わりやすい。

この点、複合電子部品１の抵抗素子２０では、抵抗膜２２及び外部電極２３ａ，２３ｂを基板２１のＺ軸方向下側の主面２１ｂに設けることにより、上記のような問題が解消されている。
すなわち、抵抗素子２０の外部電極２３ａ，２３ｂを、配線などを設けることなく、直接実装面Ｃ１に接続可能である。
また、接着層３０の厚さが、抵抗膜２２及び外部電極２３ａ，２３ｂの存在によって制限されない。このため、接着層３０の薄型化が可能である。
更に、抵抗膜２２及び外部電極２３ａ，２３ｂが、接着層３０の硬化時の応力などの影響を受けにくい。このため、抵抗膜２２及び外部電極２３ａ，２３ｂにダメージが加わりにくい。

図７（ａ）は積層セラミックコンデンサ１０の等価回路を示し、図７（ｂ）は抵抗素子２０の等価回路を示し、図７（ｃ）は複合電子部品１の等価回路を示している。
図７（ａ）〜（ｃ）に示すように、複合電子部品１は、積層セラミックコンデンサ１０と抵抗素子２０とを組み合わせた回路構成となっている。

また、複合電子部品１では、積層セラミックコンデンサ１０の端子である外部電極１２ａ，１２ｂと、抵抗素子２０の端子である外部電極２３ａ，２３ｂと、が相互に絶縁されている。これにより、複合電子部品１では、積層セラミックコンデンサ１０及び抵抗素子２０の機能を独立して得ることができる。
なお、積層セラミックコンデンサ１０の外部電極１２ａ，１２ｂと、抵抗素子２０の外部電極２３ａ，２３ｂとを、回路基板Ｃの実装面上の配線などによって適宜接続することにより、積層セラミックコンデンサ１０と抵抗素子２０とを直列接続や並列接続とすることも可能である。

［回路基板Ｃ］
図８（ａ）は、複合電子部品１を実装可能な回路基板Ｃの一例を模式的に示す斜視図である。回路基板Ｃは、各種回路モジュールを含む、両主面の少なくとも一方に回路が形成された基板である。
回路基板Ｃの実装面Ｃ１には、積層セラミックコンデンサ１０の外部電極１２ａ，１２ｂがそれぞれ接続される配線Ｃ２ａ，Ｃ２ｂと、抵抗素子２０の外部電極２３ａ，２３ｂがそれぞれ接続される配線Ｃ３ａ，Ｃ３ｂと、が形成されている。
各配線Ｃ２ａ，Ｃ２ｂ，Ｃ３ａ，Ｃ３ｂの端部にはランドＬが設けられ、各ランドＬ上にははんだＨが配置されている。

図８（ｂ）は、複合電子部品１が実装された回路基板Ｃの一例を模式的に示す斜視図である。
図８（ａ）に示す回路基板Ｃの実装面Ｃ１に複合電子部品１が実装される際には、各ランドＬ上に複合電子部品１の外部電極１２ａ，１２ｂ，２３ａ，２３ｂが載置された状態で、回路基板Ｃを加熱することにより各ランドＬ上のはんだＨを溶融させる。その後、回路基板Ｃを冷却することによりはんだＨを凝固させると、回路基板Ｃの各ランドＬと複合電子部品１の外部電極１２ａ，１２ｂ，２３ａ，２３ｂとがはんだＨを介して接続される。
これにより、図８（ｂ）に示す複合電子部品１が実装された回路基板Ｃが得られる。

回路基板Ｃに複合電子部品１を利用することにより、積層セラミックコンデンサ１０及び抵抗素子２０をそれぞれ実装する場合に比べ、回路基板Ｃへの実装工程を簡略化することができる。これにより、回路基板Ｃの製造コストを低減することができる。

また、回路基板Ｃでは、積層セラミックコンデンサ１０の外部電極１２ａ，１２ｂと、抵抗素子２０の外部電極２３ａ，２３ｂと、を接続する配線を設けることにより、積層セラミックコンデンサ１０と抵抗素子２０とを直列接続や並列接続とすることも可能である。

図９は、回路基板Ｃにおける複合電子部品１の接続例を示す図である。図９に示す例では、２つのＩＣ１，２を接続する配線に複合電子部品１が接続されている。

図９（ａ）に示す例では、ＩＣ１，２が、４本の配線Ｖｃｃ，Ｇｎｄ，Ｖｏｕｔ１，Ｖｏｕｔ２によって接続されている。複合電子部品１の積層セラミックコンデンサ１０が配線Ｇｎｄと配線Ｖｏｕｔ１との間に接続され、複合電子部品１の抵抗素子２０が配線Ｖｃｃと配線Ｖｏｕｔ２との間に接続されている。

図９（ｂ）に示す例では、ＩＣ１，２が、３本の配線Ｇｎｄ，Ｖｏｕｔ１，Ｖｏｕｔ２によって接続されている。複合電子部品１の積層セラミックコンデンサ１０が配線Ｇｎｄと配線Ｖｏｕｔ１との間に接続され、複合電子部品１の抵抗素子２０が配線Ｇｎｄと配線Ｖｏｕｔ２との間に接続されている。この構成では、複合電子部品１の積層セラミックコンデンサ１０と抵抗素子２０とが配線Ｇｎｄを介して電気的に接続されている。

［変形例］
（変形例１）
図１０及び図１１は、変形例１に係る複合電子部品１を示す図である。
変形例１の係る複合電子部品１は、抵抗素子２０の基板２１の端面２１ｃ，２１ｄの表面積が大きくなるように構成されている。これにより、基板２１の端面２１ｃ，２１ｄに設けられる補助電極２４ａ，２４ｂの表面積も大きくなるため、積層セラミックコンデンサ１０の外部電極１２ａ，１２ｂと実装面Ｃ１とのはんだＨによる接合力が大きくなる。

図１０は、変形例１の一構成例に係る複合電子部品１の抵抗素子２０の主面２１ｂを示す平面図である。
図１０に示す構成例では、基板２１の端面２１ｃ，２１ｄにＸ軸方向に凹んだ凹部２６が形成されている。また、補助電極２４ａ，２４ｂは、凹部２６を含む端面２１ｃ，２１ｄに沿って設けられている。これにより、補助電極２４ａ，２４ｂが入り組んだ形状となるため、補助電極２４ａ，２４ｂの表面積が広くなる。

具体的に、図１０（ａ）に示す抵抗素子２０では、基板２１の端面２１ｃ，２１ｄのＹ軸方向中央部に半円状の凹部２６が設けられている。
凹部２６の数は任意に決定可能であり、例えば、図１０（ｂ）に示すように各端面２１ｃ，２１ｄにそれぞれ３つの凹部２６が設けられていてもよい。
また、図１０（ｃ）に示すように、各端面２１ｃ，２１ｄにおける凹部２６の構成が相互に異なっていてもよい。更に、凹部２６の形状は、任意に決定可能であり、例えば、三角形状や矩形状であってもよい。

抵抗素子２０の基板２１に凹部２６を形成する方法は、任意に選択可能である。
例えば、抵抗素子２０を個片化する際に、凹凸形状を有する刃で打ち抜くことにより、凹部２６を形成することができる。また、基板２１にレーザ加工を施すことにより凹部２６を形成することもできる。

図１１は、変形例１の一構成例に係る複合電子部品１の正面図である。
図１１に示す構成例では、抵抗素子２０の基板２１の端面２１ｃ，２１ｄがＺ軸方向に沿って傾斜している。
補助電極２４ａ，２４ｂは、傾斜した端面２１ｃ，２１ｄに沿って設けられている。これにより、補助電極２４ａがＺ軸方向に沿って設けられる場合に比べて、補助電極２４ａ，２４ｂの表面積が広くなる。

具体的に、図１１（ａ）に示す構成例では、基板２１が主面２１ａから主面２１ｂに向けて幅狭になるように、基板２１の端面２１ｃ，２１ｄが傾斜している。
これとは反対に、図１１（ｂ）に示す構成例では、基板２１が主面２１ａから主面２１ｂに向けて幅広になるように、基板２１の端面２１ｃ，２１ｄが傾斜している。

抵抗素子２０の基板２１に傾斜した端面２１ｃ，２１ｄを形成する方法は、任意に選択可能である。
例えば、抵抗素子２０を個片化する際に、断面形状がＶ字型のブレードを用いてダイシングすることにより、傾斜した端面２１ｃ，２１ｄが得られる。

（変形例２）
図１２は、変形例２の一構成例に係る複合電子部品１を示す図である。図１２（ａ）は複合電子部品１の正面図であり、図１２（ｂ）は複合電子部品１の抵抗素子２０の主面２１ｂを示す平面図である。
変形例２に係る複合電子部品１では、抵抗素子２０のＸ軸方向の寸法が、積層セラミックコンデンサ１０と同等である。このため、変形例２に係る複合電子部品１には、本実施形態に係る複合電子部品１のようなＹ軸方向に連続する空間４０が存在しない。

この一方で、変形例２に係る抵抗素子２０では、基板２１の端面２１ｃ，２１ｄにＸ軸方向に凹んだ凹部２６が形成されている。
変形例２に係る複合電子部品１では、凹部２６内の空間４０内にはんだＨを受け入れることが可能である。つまり、変形例２に係る複合電子部品１でも、積層セラミックコンデンサ１０の外部電極１２ａ，１２ｂを実装面Ｃ１に接続するはんだＨを、凹部２６内の空間４０に受け入れ、はんだＨの実装面Ｃ１における広がりを小さくすることが可能である。
なお、変形例２に係る凹部２６も、図１０に示す変形例１に係る凹部２６と同様に、様々な構成を適宜採用することが可能である。

（変形例３）
図１３は、変形例３に係る複合電子部品１の抵抗素子２０の主面２１ｂを示す平面図である。
変形例３に係る複合電子部品１には、抵抗素子２０の基板２１の主面２１ｂに２つの抵抗膜２２が設けられ、各抵抗膜２２の両端部にそれぞれ外部電極２３ａ，２３ｂが設けられている。
図１３（ａ）に示す構成例では、抵抗素子２０の基板２１の主面２１ｂ上に２つの抵抗膜２２がＸ軸方向に並べて配置されている。図１３（ｂ）に示す構成例では、更に抵抗素子２０の基板２１が抵抗膜２２ごとに分割されている。

図１４は、変形例３に係る複合電子部品１の等価回路を示す図である。
変形例３に係る複合電子部品１では、本実施形態に係る抵抗素子２０の２つ分の機能を得ることができる。したがって、変形例３に係る複合電子部品１によれば、更に実装スペースを節約可能である。
変形例３に係る複合電子部品１の抵抗素子２０に設けられた２対の外部電極２３ａ，２３ｂは、例えば、２つのＩＣを接続する異なる信号線に接続されることが可能である。この場合、２対の外部電極２３ａ，２３ｂ間の抵抗値の差が、２対の外部電極２３ａ，２３ｂの少なくとも一方の間の抵抗値の±５％以内に揃っていることが好ましい。

なお、変形例３に係る複合電子部品１は、上記の構成に限定されず、様々な構成に変更可能である。
一例として、抵抗膜２２の数は、任意に決定可能であり、３つ以上であっても構わない。また、抵抗膜２２のレイアウトも任意に決定可能である。更に、基板２１の分割の態様も任意に決定可能である。

＜第２の実施形態＞
本発明の第２の実施形態に係る複合電子部品１０１では、抵抗素子１２０の構成が第１の実施形態に係る複合電子部品１とは異なる。以下の説明では、複合電子部品１０１の構成のうち、第１の実施形態に係る複合電子部品１と共通する構成については同様の符号を付し、その説明を適宜省略する。

図１５は、本実施形態に係る複合電子部品１０１が回路基板Ｃの実装面Ｃ１に実装された状態を模式的に示す正面図である。
複合電子部品１０１の抵抗素子１２０では、第１の実施形態に係る抵抗素子２０よりも薄型の基板１２１を利用する。

複合電子部品１０１では、抵抗素子１２０が薄いため、積層セラミックコンデンサ１０の外部電極１２ａ，１２ｂと回路基板Ｃの実装面Ｃ１とが近接している。このため、積層セラミックコンデンサ１０の外部電極１２ａ，１２ｂの実装面Ｃ１へのはんだ付けが容易となる。
また、抵抗素子１２０が薄いため、複合電子部品１０１が低背化する。このため、複合電子部品１０１によれば、回路基板Ｃの薄型化に有利である。

より具体的には、回路基板Ｃの実装面Ｃ１に配置されるはんだＨの厚さは一般的に１００μｍ未満である。このため、複合電子部品１の実装面Ｃ１への実装時に、実装面Ｃ１に配置されたはんだＨを外部電極１２ａ，１２ｂに到達させるためには、外部電極１２ａ，１２ｂと実装面Ｃ１との距離を１００μｍ未満とすることが好ましい。
このため、本実施形態に係る複合電子部品１０１では、外部電極１２ａ，１２ｂと抵抗素子１２０の主面１２１ｂを含む平面との距離を１００μｍ未満とする。

外部電極１２ａ，１２ｂと抵抗素子１２０の主面１２１ｂを含む平面との距離を短くするためには、抵抗素子１２０に薄型の基板１２１を用いることに加え、接着層３０を薄型化することが有効である。

基板１２１は、セラミック基板であっても樹脂基板であってもよい。
しかし、基板１２１は、例えばポリイミド基板などのフレキシブル基板であることが好ましい。基板１２１として柔軟性を有するフレキシブル基板を用いることにより、回路基板Ｃに実装後の複合電子部品１０１に熱応力や衝撃が加わる場合にも、複合電子部品１０１の各外部電極１２ａ，１２ｂ，２３ａ，２３ｂが回路基板Ｃから外れにくくなる。
更に、実装時や使用時において、積層セラミックコンデンサ１０と抵抗素子１２０との熱膨張係数の差による接着層３０の剥離などの、複合電子部品１０１自体の損傷も防止することもできる。

また、複合電子部品１０１では、抵抗素子１２０が積層セラミックコンデンサ１０に接着されているため、抵抗素子１２０の強度が積層セラミックコンデンサ１０によって補われる。したがって、抵抗素子１２０の基板１２１がフレキシブル基板である場合であっても、抵抗素子１２０において充分な強度が得られる。

なお、抵抗素子１２０の基板１２１のＸＹ平面に沿った形状は、任意に決定可能である。
例えば、図１６に示すように、抵抗素子１２０の基板１２１のＸ軸方向の寸法が積層セラミックコンデンサ１０より小さくてもよい。この場合、本変形例に係る複合電子部品１０１では、第１の実施形態に係る複合電子部品１と同様に、積層セラミックコンデンサ１０の外部電極１２ａ，１２ｂの下方に空間４０が形成される。
したがって、図１６に示す構成例では、第１の実施形態に係る複合電子部品１と同様に、積層セラミックコンデンサ１０の外部電極１２ａ，１２ｂと実装面Ｃ１との間に形成されるはんだＨの実装面Ｃ１における広がりを小さくする効果が得られる。

＜その他の実施形態＞
以上、本発明の実施形態について説明したが、本発明は上述の実施形態にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。

例えば、上記実施形態では、第１素子が積層セラミックコンデンサである例について説明したが、第１素子は、積層セラミックコンデンサに限定されず、一対の外部電極を有する素子であればよい。このような素子としては、例えば、積層セラミックバリスタや積層セラミックインダクタや表面弾性波（ＳＡＷ：Ｓｕｒｆａｃｅ Ａｃｏｕｓｔｉｃ Ｗａｖｅ）フィルタが挙げられる。

１…複合電子部品
１０…積層セラミックコンデンサ（第１素子）
１１…素体
１１ａ，１１ｂ…端面
１１ｃ…主面
１２ａ，１２ｂ…外部電極
２０…抵抗素子（第２素子）
２１…基板
２１ａ，２１ｂ…主面
２１ｃ，２１ｄ…端面
２２…抵抗膜
２３ａ，２３ｂ…外部電極
２４ａ，２４ｂ…補助電極
２５…保護膜
Ｃ…回路基板
Ｃ１…実装面

Claims (14)

1. 実装面に実装される複合電子部品であって、
   第１方向を向いた第１主面、及び前記第１方向と直交する第２方向を向いた一対の第１端面を含む素体と、前記一対の第１端面にそれぞれ設けられた一対の第１外部電極と、を有する第１素子と、
   前記第１方向を向いた第２主面及び第３主面、並びに前記第２方向を向いた一対の第２端面を含む基板と、実装時に前記実装面に対向させられる前記第３主面に設けられた抵抗と、前記抵抗の両端部にそれぞれ設けられた一対の第２外部電極と、を有し、前記第１素子よりも前記第２方向の寸法が小さい第２素子と、
   前記第１素子と前記第２素子との間に配置され、前記第１主面と前記第２主面とを接着する接着層と、
   を具備し、
   前記一対の第１外部電極と前記一対の第２外部電極とが絶縁されて構成される
   複合電子部品。
2. 請求項１に記載の複合電子部品であって、
   前記第１主面上には、前記第２方向の両端部に、前記第２素子が配置されていない空間が形成されている
   複合電子部品。
3. 請求項１又は２に記載の複合電子部品であって、
   前記第２素子は、前記一対の第２端面にそれぞれ設けられた一対の補助電極を更に有する
   複合電子部品。
4. 請求項３に記載の複合電子部品であって、
   前記一対の第１外部電極は、前記一対の第１端面からそれぞれ前記第１主面と前記第２主面との間の領域まで延出している
   複合電子部品。
5. 請求項４に記載の複合電子部品であって、
   前記一対の補助電極は、前記一対の第１外部電極にそれぞれ接続されている
   複合電子部品。
6. 請求項３から５のいずれか１項に記載の複合電子部品であって、
   前記一対の補助電極は、前記一対の第２端面からそれぞれ前記第３主面に延出している
   複合電子部品。
7. 請求項３から６のいずれか１項に記載の複合電子部品であって、
   前記一対の第２端面には、凹部が形成されている
   複合電子部品。
8. 請求項３から７のいずれか１項に記載の複合電子部品であって、
   前記一対の第２端面は、前記基板の厚さ方向に沿って傾斜している
   複合電子部品。
9. 請求項１から８のいずれか１項に記載の複合電子部品であって、
   前記第２素子は、前記抵抗の少なくとも一部を覆う保護膜を更に有する
   複合電子部品。
10. 請求項１から９のいずれか１項に記載の複合電子部品であって、
    前記第１外部電極と前記第３主面を含む平面との距離が１００μｍ未満である
    複合電子部品。
11. 請求項１０に記載の複合電子部品であって、
    前記基板は、フレキシブル基板として構成される
    複合電子部品。
12. 請求項１から１１のいずれか１項に記載の複合電子部品であって、
    前記第１素子は、前記一対の外部電極の一方に接続された第１内部電極と、前記一対の外部電極の他方に接続された第２内部電極と、を更に有し、前記第１及び第２内部電極が前記素体内に交互に配置された積層セラミックコンデンサである
    複合電子部品。
13. 第１方向を向いた実装面と、前記実装面に設けられた一対の第１配線及び一対の第２配線と、前記実装面に実装された複合電子部品と、を具備し、
    前記複合電子部品は、
    前記第１方向を向いた第１主面、及び前記第１方向と直交する第２方向を向いた一対の第１端面を含む素体と、前記一対の第１端面にそれぞれ設けられた一対の第１外部電極と、を有する第１素子と、
    前記第１方向を向いた第２主面及び第３主面、並びに前記第２方向を向いた一対の第２端面を含む基板と、前記第３主面に設けられた抵抗と、前記抵抗の両端部にそれぞれ設けられた一対の第２外部電極と、を有し、前記第１素子よりも前記第２方向の寸法が小さい第２素子と、
    前記第１素子と前記第２素子との間に配置され、前記第１主面と前記第２主面とを接着する接着層と、を有し、
    前記一対の第１外部電極と前記一対の第２外部電極とが絶縁されて構成され、
    前記第３主面が前記実装面と対向し、前記一対の第１外部電極が前記一対の第１配線にそれぞれはんだ付けされ、前記一対の第２外部電極が前記一対の第２配線にそれぞれはんだ付けされている
    回路基板。
14. 請求項１３に記載の回路基板であって、
    前記一対の第１配線と前記一対の第２配線とが直交する構成を有する
    回路基板。

Images