KR101006669B1 - 메모리 셀과 이것을 이용한 메모리 및 메모리 셀의제조방법 및 메모리의 기록/독출 방법 - Google Patents

메모리 셀과 이것을 이용한 메모리 및 메모리 셀의제조방법 및 메모리의 기록/독출 방법 Download PDF

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Abstract

종래의 메모리와는 완전히 구성이 상이하고, 여러 가지 특성이 뛰어난 메모리 셀과 그 제조방법을 제공한다. 또한, 상기 메모리 셀을 이용함으로써 여러 가지 특성이 뛰어난 메모리를 제공한다. 또한, 상기 메모리의 기록/독출 방법을 제공한다. 정보를 유지하는 메모리 매체와, 상기 메모리 매체에 정보를 기록하는 제어부와, 상기 메모리 매체로부터 정보를 독출하는 검출 소자를 포함하고, 상기 검출 소자는 상기 메모리 매체로부터 독립하여 있는 메모리 셀로 한다. 보다 구체적으로는, 예를 들면, 상기 메모리 매체가 자성체이고, 상기 제어부는 상기 자성체에 자계를 인가함으로써 상기 자성체의 자화 상태를 변화시키는 제1 자계 발생부를 포함하며, 상기 검출 소자는 상기 자성체의 근방에 배치되어 있고 또한 상기 자성체의 상기 자화 상태에 따라 전기적 특성이 상이한 자전 변환부를 포함하는 메모리 셀로 한다.

Description

메모리 셀과 이것을 이용한 메모리 및 메모리 셀의 제조방법 및 메모리의 기록/독출 방법{MEMORY CELL, MEMORY USING THE MEMORY CELL, MEMORY CELL MANUFACTURING METHOD, AND MEMORY RECORDING /READING METHOD}
본 발명은 메모리 셀과 이것을 이용한 메모리 및 메모리 셀의 제조방법에 관한 것이다. 그리고, 메모리의 기록/독출 방법에 관한 것이다.
종래, 랜덤 액세스 메모리(RAM)로서 DRAM, SRAM 등에 대표되는 반도체 메모리가 널리 이용되고 있다. 반도체 메모리는 미세 가공 기술의 진보에 의한 고집적화, 양산 기술의 진보에 의한 저비용화가 진행되고 있고, 여러 가지 제품, 디바이스의 메모리로서 폭넓게 보급되어 있다. 그러나, DRAM 등의 반도체 메모리는 양산성이 뛰어나지만, 반복 기록 특성이나, 내열성 등에 과제가 있는 경우가 있다. 예컨대, 일반적인 DRAM은 100℃ 정도 이하에서의 사용이 전제이며, 환경 온도가 그 범위를 넘어 고온이 된 경우, 메모리로서의 특성이 열화될 가능성이 생긴다.
반도체 메모리 중에서도 상표명 플래시 메모리로 대표되는 반도체 메모리는, 미세 가공 기술의 진보에 의한 고집적화나 대용량화, 또한 양산 기술의 진보에 의한 저비용화가 진행되고 있고, 여러 가지 디바이스의 메모리로서 폭넓게 보급되고 있다. 플래시 메모리는 NAND형과 NOR형으로 크게 구별된다. 그러나, 플래시 메모 리는 일반적으로 정보의 기록 속도 및 독출 속도에 과제를 가지고 있다. 그 밖에, 플래시 메모리에는 정보의 기록 전에 일괄 소거가 필요하고, 소비 전력이 크며, 방사선이나 응력 등의 외부 환경의 영향을 받기 쉽다는 등의 과제가 있는 것이 알려져 있다.
한편, 최근 자기 저항 효과 소자(Magneto-Resistive Element : MR 소자)를 이용한 RAM인 자기 메모리 (MRAM)가 개발되어 있다. MRAM은 반복 기록 특성이 뛰어나고 또한, 플래시 메모리 등에 비교하여 읽기(독출) 시간 및 기록 시간이 모두 고속인 등의 뛰어난 특성을 가지고 있기 때문에 차세대의 메모리로서 활발하게 개발이 진행되고 있다. MRAM의 일례는, 예를 들면, JP2002-533916A 등에 개시되어 있다. 그러나, MRAM은 MR 소자를 구성하는 박막의 막두께에 따라서 특성이 크게 변화되기 때문에, 그 제조에 있어서는 ㎚ 오더로의 막두께의 제어가 요구된다. MR 소자는 포함되는 비자성층의 종류에 따라서 GMR 소자(Giant Magneto-Resistive Element : 거대 자기 저항 효과 소자) 및 TMR 소자(Tunneling Magneto-Resistive Element : 터널 자기 저항 효과 소자)로 분류된다. 예를 들면, TMR 소자에 있어서 비자성층으로서 일반적으로 이용되는 Al2O3층의 막두께는 서브 ㎚∼수㎚ 정도의 범위이다. 제조 공정에서의 서브 ㎚ 오더로의 막두께의 편차 제어는 어렵다. 이 때문에, 예를 들면, 실리콘(Si) 웨이퍼 등의 기판 상에 복수의 MR 소자를 형성하는 경우, 소자 간의 특성을 일정한 범위로 수속하는 것이 어렵고 양산성이나 미세화에 의한 고집적화에 과제가 있다.
그 밖에, 현재 이용되고 있거나 혹은, 개발이 진행되고 있는 RAM에는 강유전 체 재료가 가지는 유전체 분극 현상을 이용한 강유전체 메모리가 있다. 그러나, 강유전체 메모리에는 제조시에 있어 미량의 수소 등에 의해 오염되고 특성이 열화 된다는 과제나, 미세 가공에 적절하지 않고, 사용 가능한 온도 범위가 제한되며, 응력 등의 영향을 받기 쉽다는 등의 과제가 있다. 또한, 재료의 상전이 현상을 이용한 상변화형 메모리 등도 개발이 진행되고 있지만, 비정질 결정 간의 상전이 현상을 이용하고 있기 때문에, 고온 환경하에서의 불휘발 특성이 뒤떨어진다는 과제나, 상변화 시의 체적 변화에 수반하는 응력, 왜곡의 억제가 곤란하다는 과제가 있다.
본 발명은, 이들 종래의 메모리와는 완전히 구성이 다르고, 또한 여러 가지 특성이 뛰어난 메모리 셀과 그 제조방법을 제공하는 것을 목적으로 한다. 또한, 상기 메모리 셀을 이용함으로써 여러 가지 특성이 뛰어난 메모리를 제공하는 것을 목적으로 한다. 또한, 상기 메모리의 기록/독출 방법을 제공하는 것을 목적으로 한다.
본 발명의 메모리 셀은 정보를 유지하는 메모리 매체와, 상기 메모리 매체에 정보를 기록하는 제어부와, 상기 메모리 매체로부터 정보를 독출하는 검출 소자를 포함하고, 상기 검출 소자는 상기 메모리 매체로부터 독립하고 있다.
본 발명의 메모리 셀에서는 상기 메모리 매체가 자성체이고, 상기 제어부는 상기 자성체에 자계를 인가함으로써 상기 자성체의 자화 상태를 변화시키는 제1 자계 발생부를 포함하고, 상기 검출 소자는 상기 자성체의 근방에 배치되어 있으며, 또한 상기 자성체의 상기 자화 상태에 따라 전기적 특성이 상이한 자전(磁電) 변환부를 포함하고 있어도 된다.
본 발명의 메모리 셀에서는 상기 자전 변환부가 검지(檢知)하는 자계의 상태에 따라 전기적 특성이 상이한 자전 변환 소자를 포함하고, 상기 자전 변환 소자는 상기 자성체로부터 생기는 자속을 검지하도록 상기 자성체의 근방에 배치되어 있어도 된다.
다음에, 본 발명의 메모리 셀의 제조방법은 정보를 유지하는 메모리 매체와 메모리 매체에 정보를 기록하는 제어부와 메모리 매체로부터 정보를 독출하는 검출 소자를 포함하고, 검출 소자는 메모리 매체로부터 독립하고 있으며,
메모리 매체가 자성체이고, 제어부는, 자성체에 자계를 인가함으로써 자성체의 자화 상태를 변화시키는 자계 발생부를 포함하며, 검출 소자는 자성체의 근방에 배치되어 있고 또한 자성체의 자화 상태에 따라 전기적 특성이 상이한 자전 변환부를 포함하고,
자전 변환부가 검지하는 자계의 상태에 따라 전기적 특성이 상이한 자전 변환 소자를 포함하고, 자전 변환 소자는 자성체로부터 생기는 자속을 검지하도록 자성체의 근방에 배치되어 있는 메모리 셀의 제조방법으로서,
(i) 반도체 기판의 표면에 검지하는 자계 상태에 따라 전기적 특성이 상이한 자전 변환 소자를 형성하는 공정과,
(ii) 자성체와 상기 반도체 기판에 의해서 상기 자전 변환 소자를 협지(狹持)하도록, 상기 자성체를 형성하는 공정과,
(iii) 상기 자성체의 근방에 상기 자성체의 자화 상태를 변화시키는 자계 발생부를 형성하는 공정을 포함하고 있다. 또한, 상기 (ii)의 공정에 있어서, 상기 자성체는 상기 자성체로부터 생기는 자속을 상기 자전 변환 소자가 검지하도록 상기 자전 변환 소자의 근방에 형성된다.
다음에, 본 발명의 메모리는 상술한 본 발명의 메모리 셀과, 상기 메모리 셀에 정보를 기록하기 위한 정보 기록용 도체선과, 상기 정보를 독출하기 위한 정보 독출용 도체선을 포함하고 있다.
다음에, 본 발명의 메모리의 기록·독출 방법은, 상술한 본 발명의 메모리의 기록/독출 방법으로서, 정보 기록용 도체선 및 정보 독출용 도체선에서 선택되는 적어도 1개의 도체선에 인가하는 전류를 변화시킴으로써 정보의 기록/독출을 행하는 것을 특징으로 하고 있다.
보다 구체적으로는, 예를 들면, 상기 정보 기록용 도체선에 인가하는 전류를 변화시킴으로써 제1 자계 발생부에서 발생하는 자계를 변화시키고, 상기 제1 자계 발생부에서 발생하는 자계를 변화시킴으로써(상기 변화한 자계에 의해서), 본 발명의 메모리를 구성하는 메모리 셀 내의 자성체의 자화 상태를 변화시켜 상기 메모리에 정보를 기록하는 공정과,
상기 정보 독출용 도체선에 인가하는 전류를 변화시킴으로써 자전 변환부의 전기적 특성을 검출하고, 검출한 상기 전기적 특성으로부터 상기 메모리에 기록된 정보를 독출하는 공정을 포함하고 있어도 된다.
도 1은 본 발명의 메모리 셀의 일례를 도시하는 모식도,
도 2는 본 발명의 메모리 셀의 일례를 도시하는 모식도,
도 3은 본 발명의 메모리 셀의 다른 일례를 도시하는 모식도,
도 4는 본 발명의 메모리 셀의 또 다른 일례를 도시하는 모식도,
도 5A∼도 5C는 본 발명의 메모리 셀에서의 전기적인 출력의 변화의 일례를 설명하기 위한 모식도,
도 6은 본 발명의 메모리 셀의 또 다른 일례를 도시하는 모식도,
도 7은 본 발명의 메모리 셀의 또 다른 일례를 도시하는 모식도,
도 8A 및 도 8B는 본 발명의 메모리 셀에서의 자성체와 자계 발생부의 관계의 일례를 도시하는 모식도,
도 9는 본 발명의 메모리 셀에 포함되는 자성체에서의 온도와 포화 자화의 값의 관계의 일례를 도시하는 도면,
도 10은 본 발명의 메모리 셀에 포함되는 자성체에서의 온도와 포화 자화의 값의 관계의 다른 일례를 도시하는 도면,
도 11은 본 발명의 메모리 셀에 포함되는 자성체에서의 온도와 포화 자화의 값의 관계의 또 다른 일례를 도시하는 도면,
도 12는 본 발명의 메모리 셀에 포함되는 자성체에서의 온도와 포화 자화의 값의 관계의 또 다른 일례를 도시하는 도면,
도 13은 본 발명의 메모리 셀에 포함되는 자성체에서의 온도와 보자력의 값의 관계의 일례를 도시하는 도면,
도 14는 본 발명의 메모리 셀의 또 다른 일례를 도시하는 모식도,
도 15A 및 도 15B는 오프셋 자계를 설명하기 위한 도면,
도 16은 본 발명의 메모리 셀의 또 다른 일례를 도시하는 모식도,
도 17은 본 발명의 메모리 셀의 또 다른 일례를 도시하는 모식도,
도 18A 및 도 18B는 본 발명의 메모리 셀의 또 다른 일례를 도시하는 모식도,
도 19는 본 발명의 메모리 셀의 또 다른 일례를 도시하는 모식도,
도 20은 본 발명의 메모리 셀의 또 다른 일례를 도시하는 모식도,
도 21은 본 발명의 메모리 셀의 또 다른 일례를 도시하는 모식도,
도 22는 본 발명의 메모리 셀의 또 다른 일례를 도시하는 모식도,
도 23은 본 발명의 메모리 셀의 또 다른 일례를 도시하는 모식도,
도 24는 본 발명의 메모리 셀에서의 전기적인 출력의 변화의 일례를 설명하기 위한 모식도,
도 25A 및 도 25B는 본 발명의 메모리 셀에서의 전기적인 출력의 변화의 일례를 설명하기 위한 모식도,
도 26은 본 발명의 메모리 셀의 또 다른 일례를 도시하는 모식도,
도 27은 본 발명의 메모리 셀의 또 다른 일례를 도시하는 모식도,
도 28은 본 발명의 메모리 셀의 또 다른 일례를 도시하는 모식도,
도 29는 본 발명의 메모리 셀의 또 다른 일례를 도시하는 모식도,
도 30은 본 발명의 메모리 셀의 또 다른 일례를 도시하는 모식도,
도 31은 본 발명의 메모리 셀의 또 다른 일례를 도시하는 모식도,
도 32는 본 발명의 메모리 셀의 제어 방법의 일례를 도시하는 모식도,
도 33은 본 발명의 메모리의 일례를 도시하는 모식도,.
도 34A 및 도 34B는 본 발명의 메모리에서의 기본 동작의 일례를 도시하는 모식도,
도 35는 본 발명의 메모리에서의 기본 동작의 다른 일례를 도시하는 모식도,
도 36은 본 발명의 메모리의 다른 일례를 도시하는 모식도,
도 37A∼도 37H는 본 발명의 메모리 셀의 제조방법의 일례를 도시하는 모식 공정도,
도 38은 본 발명의 메모리의 응용의 일례를 도시하는 모식도,
도 39는 본 발명의 메모리의 응용의 일례를 도시하는 모식도,
도 40은 본 발명의 메모리의 응용의 일례를 도시하는 모식도,
도 41은 본 발명의 메모리의 응용의 일례를 도시하는 모식도,
도 42는 본 발명의 메모리의 응용의 일례를 도시하는 모식도,
도 43은 본 발명의 메모리의 응용의 일례를 도시하는 모식도,
도 44는 본 발명의 메모리의 응용의 일례를 도시하는 모식도,
도 45는 본 발명의 메모리의 응용의 일례를 도시하는 모식도,
이하, 도면을 참조하면서 본 발명의 실시형태에 대해서 설명한다. 한편, 이하의 실시형태에 있어서 동일한 부분에 동일한 부호를 붙여 중복되는 설명을 생략 하는 경우가 있다.
처음에, 본 발명의 메모리 셀에 대해 설명한다.
도 1에 본 발명의 메모리 셀의 일례를 도시한다. 도 1에 도시하는 메모리 셀(1)은 정보를 유지하는 메모리 매체(102)와 메모리 매체(102)에 정보를 기록하는 제어부(103)와, 메모리 매체(102)로부터 정보를 독출하는 검출 소자(104)를 포함하고 있다. 또한, 검출 소자(104)는 메모리 매체로부터 독립하고 있다.
종래의 대표적인 메모리인 반도체 메모리(예를 들면, DRAM, SRAM 등)에서는 정보의 기록 및 독출을 행하는 회로 내에 정보를 기록하는 영역이 형성되어 있다. 바꾸어 말하면, 정보를 기록하는 영역이 정보의 기록 및 독출을 행하는 회로에 내장되어 있다. 즉, 메모리 매체와 검출 소자가 하나의 회로 내에서 일체화되어 있다고도 할 수 있다. 예를 들면, DRAM에서는 집적 회로 중에 형성된 콘덴서에 전하를 저축함에 의해 정보가 기록되고, 상기 콘덴서로부터 전하를 취출함으로써 정보가 독출된다. SRAM에서는 집적 회로 중의 쌍안정 회로에 의해서 정보의 기록/독출이 행해진다. 또한, 자기 저항 효과를 이용한 메모리인 MRAM에서는 자기 저항 효과가 생기는 다층막 구조가 기억 매체인 것과 동시에 독출부를 겸하고 있다.
이것에 대해서, 본 발명의 메모리 셀(1)에서는 메모리 매체(102)에 저축된 정보는 메모리 매체(102)와는 독립된 검출 소자(104)로부터 독출된다. 여기에서, 「독립하고 있다」란, 「메모리 매체(102)와 검출 소자(104)가 전기적으로 직접 접속되어 있지 않다(전기적으로 독립되어 있다)」라는 의미이다. 이 때문에, 예를 들면, 메모리 매체에 전기적인 조작을 행하는 일없이 메모리 매체에 기록된 정보를 독출할 수 있다. 따라서, 기록 및 독출 특성이 안정된 메모리 셀(1)로 할 수 있다.
또한, 메모리 매체(102)에 이용하는 재료나 메모리 매체(102)의 구성을 선택하거나 검출 소자(104)의 구성을 선택하거나 함으로써 여러 가지 효과를 다시 선택하는 것도 가능해진다. 상기 효과의 구체예에 대해서는 명세서 중에서 그때마다 설명하는 것으로 한다.
메모리 매체(102)는 메모리 매체(102) 자신에 기록된 정보에 따라 그 물리적 특성 혹은 화학적 특성이 상이하면 된다. 예를 들면, 불휘발성의 고체 메모리라면 된다. 보다 구체적으로는, 예를 들면 콘덴서나 상전이 재료를 포함한 메모리 매체(102)라도 되고, 혹은, 후술하는 자성체의 메모리 매체(102)(자성 재료를 포함한 메모리 매체(102))라도 된다. 예로서 메모리 매체(102)가 자성체인 경우, 예를 들면, 기록한 정보에 따라 자성체의 자화 상태(예를 들면, 자화 방향)가 상이하면 된다. 이 경우, 자기 에너지의 형태로 메모리 매체(102)로부터 검출 소자(104)에 정보가 전달된다. 메모리 매체(102)로부터 검출 소자(104)로의 정보 전달 수단은 특별히 한정되지 않고, 상기 자기 에너지 외에 예를 들면, 열에너지나 역학 에너지(예를 들면, 내부 응력)의 형태로 정보가 전달되어도 된다.
검출 소자(104)는, 예를 들면 메모리 매체(102)의 물리적 혹은 화학적 특성에 따라 전기적 특성이 상이하면 된다. 전기적 특성이 상이하다는 것은, 예를 들면, 전기적인 출력이 상이하면 된다. 또한, 구체적인 전기적 특성은 예를 들면, 전기 저항, 열기전력, 전기 전도도 등의 특성이면 된다. 구체적인 예로서는, 후술하는 바와 같이 트랜지스터를 포함하고, 상기 트랜지스터가 메모리 매체에 기록된 정보에 따라 전기적 특성이 상이한 트랜지스터라면 된다.
제어부(103)는 기록하는 정보에 따라 메모리 매체(102)의 물리적 혹은 화학적 특성을 변화시킬 수 있는 한, 그 구조 등은 특별히 한정되지 않는다. 예를 들면, 메모리 매체(102)가 자성체인 경우, 메모리 매체(102)에 자계를 인가하는 구조를 제어부(103)가 가지고 있으면 된다. 그 외, 예를 들면, 열이나 압력을 메모리 매체(102)에 인가하는 구조를 제어부(103)가 가지고 있어도 된다.
본 발명의 메모리 셀의 구체예에 대해 이하에 설명한다.
도 2에 본 발명의 메모리 셀의 일례를 도시한다. 도 2에 도시하는 메모리 셀(1)은 자성체(2)와, 자성체(2)에 자계를 인가함에 의해 자성체(2)의 자화 상태를 변화시키는 자계 발생부(3)와, 자성체(2)의 근방에 배치되어 자성체(2)의 자화 상태에 따라 전기적 특성이 상이한 자전 변환부(4)를 포함하고 있다. 바꾸어 말하면, 도 2에 도시하는 메모리 셀(1)에서는 메모리 매체(102)가 자성체(2)이다. 또한, 제어부(103)는 자성체(2)에 자계를 인가함으로써 자성체(2)의 자화 상태를 변화시키는 자계 발생부(3)를 포함하고 있다. 검출 소자(104)는 자성체(2)의 근방에 배치되어 있고 또한, 자성체(2)의 자화 상태에 따라 전기적 특성이 상이한 자전 변환부(4)를 포함하고 있다.
이러한 메모리 셀(1)에서는 자계 발생부(3)에서 발생시킨 자계(5)에 의해서, 자성체(2)의 자화 상태(예를 들면, 자화 방향(6)이나 자화의 크기 등)를 변화시킬 수 있다. 예를 들면, 자계 발생부(3)에 전기 신호를 입력하고, 입력한 전기 신호에 대응하는 자계(5)를 자성체(2)에 인가함으로써, 자성체(2)의 자화 상태를 상기 전기 신호에 대응한 자화 상태로 할 수 있다. 이 때문에, 자성체(2)의 자화 상태의 형태로 정보를 기록, 유지할 수 있다. 또한, 자전 변환부(4)에 의해서 자성체(2)의 자화 상태에 따라 상이한 전기 신호를 출력할 수 있다. 즉, 도 1에 도시하는 구성으로 함으로써 자성체(2)를 메모리 매체, 자계 발생부(3)를 메모리 매체에 정보를 기록하는 기입부, 자전 변환부(4)를 메모리 매체에 기록된 정보를 재생하는 독출부(독출부)로 하는 메모리 셀(1)로 할 수 있다. 한편, 도 2에서는 설명을 알기 쉽게 하기 위해서 해치는 생략한다. 이후의 도면에서 마찬가지로 해치를 생략하는 경우가 있다.
이와 같이 도 2에 도시하는 메모리 셀(1)에서는 종래의 대표적인 RAM인 반도체 메모리와는 상이하게, 메모리 매체(기억 매체)인 자성체(2)의 자화 상태의 형태로 정보가 보존된다. 이 때문에, 기록, 재생을 반복해 행한 경우에도 특성이 안정된 메모리 셀로 할 수 있다. 또한, 자성체(2)의 자화 상태가 변화하는 속도는 자성체(2)의 재료, 구성이나 형상, 자계 발생부(3)의 구조 및 구성 등에 따라서는 수십nsec∼10psec 정도의 오더로 하는 것이 가능하다. 이 때문에, 기록 속도(기입 속도)가 뛰어난 메모리 셀로 할 수 있다. 또한, 정보의 기록 시에도 자성체(2)의 자화 상태의 일괄 소거, 일괄 초기화 등은 반드시 필요하게 되지는 않는다.
본 발명의 메모리 셀이 이러한 기록 속도를 실현 가능한 것은, 예를 들면, 플래시 메모리에 대해서 큰 우위성이 된다. 플래시 메모리에서는 산란한 채널 핫 일렉트론의 일부를 플로팅 게이트에 축적함으로써 정보가 기록된다. 이 때문에, 정보의 기록에는 다량의 채널 핫 일렉트론이 필요하고, 비교적 긴 기록 시간 및/또 는 높은 전류값(큰 전력)이 필요하게 된다. 예를 들면, NAND형의 일반적인 플래시 메모리의 경우, 512B(바이트)의 정보를 기록하기 위해서는 약 200μsec의 기록 시간이 필요하다. 정보를 기록하기 전의 일괄 소거에는 보다 긴 시간이 필요(예를 들면, 16 kB의 소거에는 약 수msec의 시간이 필요)하다. 정보의 독출 시에도 예를 들면, 랜덤 액세스 시에는 약 25μsec의 독출 시간이 필요하다. 이것에 대해서 본 발명의 메모리 셀에서는 상술한 바와 같은 기록 속도가 실현 가능하다. 한편, 본 발명의 메모리 셀에 있어서도 그만큼 빠른 기록 속도가 필요하지 않은 경우에는, 자성체(2)의 재료, 구성이나 형상, 자계 발생부(3)의 구조 및 구성 등을 제어함으로써 상술한 기록 속도의 범위보다도 느린 기록 속도로 해도 된다. 메모리 셀로서 필요한 특성에 따라 임의로 설정하면 된다.
또한, 자성체(2)에 이용하는 자성 재료를 선택함으로써 내열성 등의 내환경 특성이 뛰어난 메모리 셀이나, 기록한 정보의 불휘발성이 뛰어난 메모리 셀, 출력 특성이 뛰어난 메모리 셀, 생산성이 뛰어난 메모리 셀 등 특성을 선택한 메모리 셀로 할 수 있다. 예를 들면, 자성체(2)의 보자력을 어느 정도 크게 설정함으로써 정보의 불휘발성이 뛰어난 메모리 셀로 할 수 있다. 자성체(2)의 보자력보다도 큰 자계가 자성체(2)에 새롭게 인가될 때까지 자성체(2)의 자화 상태의 변화를 억제할 수 있기 때문이다.
도 2에 도시하는 메모리 셀(1)의 구성은 MRAM의 구성과도 상이하다. MRAM에서는 메모리 셀(1)과 마찬가지로 자성체의 자화 상태의 형태로 정보가 보존된다. 그러나, MRAM에서는 비자성층과 비자성층을 협지하는 한 쌍의 자성층을 포함한 다 층막 구조가 필요한 것에 대해서(MRAM에서는 상기 한 쌍의 자성층에서의 자화 방향의 상대 각도의 형태로 정보가 보존됨), 본 발명의 메모리 셀(1)에서는 이러한 다층막 구조는 반드시 필요하지는 않다. 가장 단순한 예로서는, 예를 들면, 자성체(2)가 단일의 자성 재료로 이루어지는 1층 구조의 자성체라도 된다. 또한, MRAM과 같이 다층막 구조를 형성하기 위한 서브 ㎚오더∼㎚오더로의 막두께 제어도 반드시 필요하지 않다. 이 때문에, 실리콘(Si) 웨이퍼 등의 기판 상에 복수의 소자를 형성하는 경우에 있어서도, 미세화가 가능하여 소자간의 특성이 안정된, 생산성이 뛰어난 메모리 셀(1)로 할 수 있다. 한편, 본 명세서에 있어서 자성층이란 자성 재료를 포함하는 층이고, 자성체는 적어도 1층의 자성층을 포함하고 있다고 한다.
또한, MRAM에서는 상기 다층막 구조가 기억 매체인 것과 동시에 독출부를 겸하고 있다. 즉, 기억 매체와 독출부는 전기적으로 직접 접속되고 있다. 이것에 대해서, 본 발명의 메모리 셀(1)에서는 기억 매체(자성체(2))와 독출부(자전 변환부(4))가 전기적으로 분리되고 있다. 이 때문에, 기록 특성 및 독출 특성이 안정된 메모리 셀(1)로 할 수 있다. 또한, MRAM에서는 자성체의 자화 방향이 일반적으로 자성체의 막면에 평행하지만, 후술하는 바와 같이 본 발명의 메모리 셀(1)에서는 자성체의 자화 방향은 자성체의 주면에 대해서 평행할 필요는 없고, 자성체의 주면에 대해서 각도를 가지는 방향으로 자화 방향이 향하고 있는 것이 바람직하다.
한편, 도 2에 도시하는 메모리 셀(1)의 예에서는 자계 발생부(3)와 자성체(2)가 또한, 자성체(2)와 자전 변환부(4)가 접하고 있지만, 각각의 부분은 반드시 접하고 있을 필요는 없다. 예를 들면, 자성체(2), 자계 발생부(3), 자전 변환부 (4)의 각각이 절연체나, 공공(空孔), 가스 등의 공간 등을 통하여 배치되어 있어도 된다.
도 2에 도시하는 메모리 셀(1)의 각 부분에 대해서 설명한다.
자전 변환부(4)는 자성체(2)의 자화 상태에 따라 전기적 특성이 상이하면, 그 구조, 구성, 크기 등은 특별히 한정되지 않는다. 예를 들면, 자전 변환부(4)가 검지하는 자계의 상태에 따라 전기적 특성이 상이한 자전 변환 소자를 포함하고, 자전 변환 소자는 자성체(2)로부터 생기는 자속을 검지하도록 자성체(2)의 근방에 배치되어 있어도 된다. 전기적 특성의 종류는 특별히 한정되지 않고, 예를 들면, 검지하는 자계의 상태에 따라 전기 저항값이 상이한 자전 변환 소자이어도 된다. 또한, 검지하는 자계 상태에 따라 홀 전압이 상이한 자전 변환 소자이어도 된다.
자전 변환 소자가 반도체 기판의 표면에 형성할 수 있는 소자, 예를 들면, 반도체 소자인 경우, 일반적인 반도체 가공 프로세스를 이용해 본 발명의 메모리 셀(1)을 제조할 수 있다. 이 때문에, 양산성이 뛰어나고 저비용으로 제조가 가능한 메모리 셀(1)로 할 수 있다. 한편, 자전 변환부(4)가 상술한 바와 같은 자전 변환 소자를 포함한 경우, 자전 변환부(4)는 하나 혹은 복수의 자전 변환 소자를 포함하고 있어도 되고, 자전 변환 소자의 전기적 특성의 변화를 검지하기 위한 회로를 포함하고 있어도 된다.
자전 변환부(4)와 자성체(2)의 거리는 자성체(2)의 자화 상태에 따라 자성체(2)로부터 생기는 자속이 자전 변환부(4)에 의해서 검지할 수 있는 한, 특별히 한정되지 않는다. 자성체(2)의 자기적인 특성, 자전 변환부(4)의 특성 등에 따라 임 의로 설정하면 된다. 예를 들면, 1㎚∼100㎛의 범위, 보다 바람직하게는 4㎚∼500㎚의 범위이면 좋다. 자전 변환부(4)와 자성체(2)의 거리는 자성체(2)로의 오염 등의 문제가 없으면 작을수록 바람직하다. 한편, Si계 반도체(예를 들면, Si, SiGe, SiGeC, SiC 등)의 미세 가공의 하한은 현재로서는 4㎚ 정도로 되어 있다.
또한, 자전 변환부(4)가 상술한 바와 같은 자전 변환 소자를 포함하는 경우, 자전 변환 소자와 자성체(2)의 거리에 대해서도 마찬가지로 예를 들면, 1㎚∼100㎛의 범위, 보다 바람직하게는 4㎚∼500㎚의 범위이면 좋다.
도 3에 본 발명의 메모리 셀의 다른 일례를 도시한다. 도 3에 도시하는 메모리 셀(1)은 자성체(2)와 자성체(2)에 자계(5)를 인가함으로써 자성체(2)의 자화 상태(예를 들면, 자화 방향(6)이나 자화의 크기 등)를 변화시키는 자계 발생부(3)와, 자성체(2)의 근방에 배치되어 자성체(2)의 자화 상태에 따라 전기적 특성이 상이한 자전 변환부(4)를 포함하고 있다. 여기서, 자전 변환부(4)는 검지하는 자계의 상태에 따라(즉, 메모리 매체(102)에 기록된 정보에 따라) 전기 저항값이 상이한 자전 변환 소자로서 트랜지스터(8)를 포함하고 있다. 트랜지스터(8)는 자성체(2)로부터 생기는 자속(7)을 검지하도록 자성체(2)의 근방에 배치되어 있다. 이러한 메모리 셀(1)은 반도체 소자인 트랜지스터(8)를 Si 등으로 이루어지는 반도체 기판(9)의 표면에 형성할 수 있기 때문에 일반적인 반도체 가공 프로세스를 이용해 제조할 수 있다. 이 때문에, 양산성이 뛰어나고 저비용으로 제조가 가능한 메모리 셀(1)로 할 수 있다. 또한, 자성체(2)의 자성 재료를 선택함에 의해 고온 혹은 저온 하에서의 안정성이 뛰어난 메모리 셀(1)로 하는 것도 가능하다.
자전 변환 소자인 트랜지스터(8)와 자성체(2)의 거리는 자성체(2)의 자화 상태에 따라 자성체(2)로부터 생기는 자속(7)을 트랜지스터(8)가 검지할 수 있는 한, 특별히 한정되지 않는다. 자성체(2)의 자기적인 특성, 트랜지스터(8)의 종류 등에 따라 임의로 설정하면 된다. 예를 들면, 1㎚∼100㎛의 범위, 바람직하게는 4㎚∼500㎚의 범위이면 좋다. 보다 구체적으로는, 트랜지스터(8)가 MOS 트랜지스터인 경우에도, 예를 들면, 1㎚∼100㎛의 범위, 바람직하게는 4㎚∼500㎚의 범위이면 좋다.
트랜지스터(8)의 종류는 특별히 한정되지 않고, 예를 들면, 전계 효과 트랜지스터, 바이폴라 트랜지스터, 다이오드 등을 이용하면 된다. 그 중에서도, 전계 효과 트랜지스터로서 M0S 트랜지스터를 이용한 경우 미세 가공이 가능하고, 보다 집적도가 높은 메모리 셀로 할 수 있다. 한편, MOS 트랜지스터란 게이트의 구조가 "도전체 혹은 고유 저항값이 작은 폴리실리콘 등의 반도체로 이루어지는 층", "절연층" 및 "반도체층(p형, n형 등의 도전성을 가지는 반도체층, 진성 반도체 층 등)"의 적어도 3층으로 이루어지는 트랜지스터를 말한다.
또한, 트랜지스터(8)의 구체적인 구성은 특별히 한정되지 않고, 일반적으로 이용되고 있는 구성의 트랜지스터를 이용하면 좋다. 예를 들면, MOS 트랜지스터의 경우, n채널 MOS 트랜지스터라도 되고, p채널 MOS 트랜지스터라도 된다. 접합형 전계 효과 트랜지스터의 경우, n채널 트랜지스터라도, p채널 트랜지스터라도 좋다.
반도체 기판(9)은 그 표면에 트랜지스터(8)를 형성할 수 있는 한, 특별히 한정되지 않는다. 예를 들면, 결정 실리콘으로 이루어지는 반도체 기판을 이용하면 된다. IIb족 원소, IIIb족 원소, Vb족 원소, VIb족 원소(신 IUPAC 표시에 의하면, 12족, 13족, 15족, 16족) 등의 불순물을 도프한 반도체 기판이어도 된다. 그 외, 반도체 기판으로서는, 예를 들면, GaN, GaP, GaAs 등의 IIIb족(동 13족) 원소 및 Vb족(동 15족) 원소를 포함한 화합물 반도체로 이루어지는 기판을 이용해도 된다. 또한, ZnS, ZnSe 등의 IIb족(동 12족) 원소 및 VIb족(동 16족) 원소를 포함한 화합물 반도체로 이루어지는 기판을 이용해도 된다. 또한, 절연층을 포함한 SOI(Silicon on insulator) 기판이어도 된다.
그 중에서도, 결정 실리콘으로 이루어지는 반도체 기판을 이용한 경우, 일반적인 반도체 가공 프로세스를 이용하여 큰 직경 실리콘 웨이퍼를 일괄 처리함으로써 동일 웨이퍼 상에 대량의 메모리 셀(1)을 동시에 형성할 수도 있다. 이 때문에, 보다 양산성이 뛰어난 메모리 셀(1)로 하는 것이 가능하다. 또한, SOI 기판을 이용한 경우, 셀의 미세화에 수반하여 발생하는 단(短)채널 효과(후술함)의 억제에 적절하기 때문에, 자전 변환부(4)의 소형화가 가능해지고, 보다 소형인 메모리 셀(1)을 얻을 수 있다. 한편, 반도체 기판(9)의 두께는 특별히 한정되지 않는다.
한편, 도 3에 도시하는 예에서는, 자성체(2)와 트랜지스터(8)의 사이, 자성체(2)와 자계 발생부(3)의 사이, 자계 발생부(3) 상의 각각에, 절연체(10)가 배치되어 있다. 절연체(10)을 배치함으로써 각 부분간의 전기적인 절연을 유지할 수 있다. 절연체(10)로서는, 예를 들면, SiO2, SiN, SiF, ZnS, ZnS-SiO2, 알루미나(Al2O3), O-N-O(SiO2-SiNx-SiO2) 등, 그 외, 칼코젠화물, TaO2 등의 산화물, AlN 등의 질화물, 유기물, 수지 혹은 복수의 이들의 화합물을 포함하는 재료 등을 이용하면 된다.
절연체(10)의 유전율은 작은 것이 바람직하다. 구체적으로는 비유전률이 예를 들면, 1F/m∼3F/m의 범위이면 된다. 셀을 미세화, 고집적화한 경우에, 기록 속도나 독출 속도의 저하 및/또는 배선 손실의 증대를 억제할 수 있기 때문이다. 한편, 상술한 바와 같이, 절연체(10)는 반드시 필요하지 않고 필요에 따라서 배치하면 된다. 또한, 절연체(10)는 공공이어도 된다.
또한, 자전 변환 소자는 트랜지스터(8)로 한정되지 않는다. 그 외의 소자이어도 되고, 트랜지스터와 트랜지스터 이외의 소자와의 조합이어도 된다.
도 4에, 본 발명의 메모리 셀의 또 다른 일례를 도시한다. 도 4에 도시하는 메모리 셀(1)은 자전 변환 소자로서 트랜지스터를 이용하고 있다. 도 4는, 도 3에 도시하는 메모리 셀(1)의 트랜지스터(8)를 보다 구체적으로 도시한 것이라 할 수 있다. 도 4에 도시하는 메모리 셀(1)에서의 트랜지스터(8)는 n채널 MOS 트랜지스터이고, 소스 전극(11), 게이트 전극(12), 드레인 전극(13) 및 게이트 절연막(22)를 포함하고 있다.
본 발명의 메모리 셀(1)에서는 트랜지스터(8)가 게이트 전극(12)과 드레인 전극(13)을 등전위로 한 MOS 트랜지스터라도 좋다. 이러한 메모리 셀로는 게이트 전극 및 드레인 전극 간에 배선을 공용할 수 있기 때문에, 보다 소형이고 집적도가 높은 메모리 셀로 할 수 있다. 게이트 전극(12)과 드레인 전극(13)을 등전위로 하는 구조는 특별히 한정되지 않고, 예를 들면, 도 4에 있어서 게이트 전극(12)과 드 레인 전극(13)이 공통이면 된다. 트랜지스터(8)로서 p채널 MOS 트랜지스터를 이용한 경우도 마찬가지이다.
트랜지스터(8)에서의 게이트 전극(12)은 도전체이면 되고, 예를 들면, 금속이나 폴리실리콘, 도전성의 유기물, 수지 등으로 이루어지는 전극이어도 된다.
게이트 절연막(22)은 SiO2로 이루어지는 막 외에 Al2O3, 하프늄 실리케이트(HfSiON), 질화 실리콘(SiNx), SiF, O-N-O(SiO2-SiNx-SiO2), 절연성을 가지는 유기물, 수지 등으로 되는 막이어도 된다. 게이트 절연막(22)의 유전율은 큰 것이 바람직하다. 구체적으로는, 비유전률이 예를 들면, 3.5F/m 정도이면 좋다. MOS 트랜지스터를 미세화한 경우, 게이트 절연막(22)의 막두께를 작게 할 필요가 있다. 이 때, 게이트 절연막의 유전율이 큰 편이 게이트 절연막의 막두께를 보다 크게 유지하는 것이 가능하다. 이 때문에, 게이트 절연막의 절연 파괴나 터널 효과에 의한 리크 전류를 억제할 수 있다.
또한, 트랜지스터(8)를 미세화한 경우 임계치 전압이 불균일해지는 현상인, 이른바 단채널 효과가 발생할 가능성이 있다. 이러한 단채널 효과의 억제에 의해서, 트랜지스터(8)를 보다 미세화, 즉, 메모리 셀(1)을 보다 소형화할 수 있다. 단채널 효과를 억제하기 위해서는, 예를 들면, 트랜지스터(8) 중의 하나의 채널에 대해서 복수의 게이트를 배치하거나 채널 전체를 게이트로 감싸거나 혹은, 채널의 일면만이 아니라 복수의 면을 감싸도록 하거나 하면 된다. 이러한 MOS 트랜지스터의 구체적인 예로서는 듀얼 게이트 트랜지스터(예를 들면, FinFEP 등)나 트라이 게 이트 트랜지스터 등이 있다.
여기서, 자전 변환 소자로서 트랜지스터를 이용한 경우, 자성체(2)로부터 생기는 자속(7)에 의해서 트랜지스터의 전기 저항값이 상이한 원리에 대해 설명한다. 도 5A∼도 5C는, 도 4에 도시하는 트랜지스터(8)를 자성체(2)의 옆에서 본 모식도이다. 노멀리 오프(normally-off)의 트랜지스터인 경우, 트랜지스터(8)의 게이트 전극(12)에 소정의 값 이상의 전압을 가하면, 게이트 전극(12) 근방의 p-층(일반적으로, 벌크 혹은 웰이라 함)에 채널(14)이 형성된다. 채널(14)이 형성됨으로써 드레인 전극(13)측으로부터 소스 전극(11)측에 전류(15)가 흐르게 된다. 여기서, 자성체(2)로부터 생기는 자속이 트랜지스터(8)에 가해지지 않는 경우, 도 5A에 도시하는 바와 같이 전류(15)는 채널(14)을 통하여 소스 전극(11)으로 흐른다. 이것에 대해, 상기 자속이 트랜지스터(8)에 가해지면, 도 5B에 도시하는 바와 같이 자속과 전류가 상호 작용하고(전류에 대해서 로렌츠력이 작용함), 전류가 흐르는 방향이 변화한다. 이 변화의 정도는, 트랜지스터(8)에 가해지는 자속 상태에 따라서 상이하다. 예를 들면, 자속의 크기가 도 5B에 도시하는 경우보다 커지면, 도 5C에 도시하는 바와 같이 전류가 흐르는 방향의 변화의 정도도 커진다. 이 때, 도 5A∼도 5C에 도시하는 바와 같이, 전류가 흐르는 방향이 변화하는 정도가 클수록 전류의 정로(程路) 길이가 커진다. 즉, 트랜지스터(8)에 가해지는 자속 상태에 따라 전류의 정로 길이에 차이가 생김으로써 트랜지스터(8)의 전기 저항값이 변화된다고 할 수 있다. 한편, 도 5A∼도 5C에 도시하는 예에서는, 전류가 흐르는 방향이 채널(14)에서 변화하는 현상을 모식적으로 도시하였지만, 본 발명의 메모리 셀(1)에 있 어서, 전류가 흐르는 방향이 변화하는 트랜지스터 내의 부위는 채널(14)로 한정되지 않는다. 자성체(2)로부터 생기는 자속이 가해지는 부위인 한, 전류가 흐르는 방향을 변화시킬 수 있다. 한편, 노멀리 온(normally-on)의 트랜지스터인 경우는, 트랜지스터(8)의 게이트 전극(12)에 인가하는 전압을 소정의 값 이하로 함으로써 동일한 효과를 얻을 수 있다.
트랜지스터(8)의 전기 저항값의 변화의 정도는, 예를 들어 자성체(2)의 자화 상태(자화 방향(6)이나 자화의 크기 등), 자성체(2)와 트랜지스터(8) 사이의 거리, 자성체(2) 및 트랜지스터(8)의 크기, 자성체(2)와 트랜지스터(8) 사이에 성립하고 있는 위치 관계 등을 조절함으로써 제어할 수 있다. 도 5A∼도 5C의 설명으로부터 알 수 있듯이, 자성체(2)와 트랜지스터(8)의 위치 관계는 자성체(2)와 트랜지스터(8)의 채널(14)이 상호 작용을 가지는 위치에 배치되어 있다면 특별히 한정되지 않는다. 이 때 상호 작용이란, 트랜지스터(8)의 전기적 특성(예를 들면, 전기적인 출력, 보다 구체적으로는, 예를 들면, 전기 저항값)을 변화시킬 수 있는 작용이다. 구체적으로는, 트랜지스터(8)가 MOS 트랜지스터인 경우, 예를 들면, 도 4에 도시하는 바와 같이 자성체(2)가 게이트 전극(12)의 근방에 배치되어 있으면 된다. 이 때, 게이트 전극(12)의 전면(全面)에(채널(14) 전체에) 자성체(2)로부터 생기는 자속이 가해지도록 자성체(2)를 배치하는 것이 바람직하다.
본 발명의 메모리 셀(1)에서는, 자전 변환 소자가 복수의 채널을 가지는 트랜지스터라도 좋고, 자전 변환 소자가 복수의 트랜지스터를 포함하고 있어도 된다. 이러한 구체적인 예에 대해서는 후술한다.
다음에, 자계 발생부에 대해서 설명한다.
도 2에 도시하는 메모리 셀(1)에 있어서, 자계 발생부(3)는 자성체(2)에 자계(5)를 인가함으로써 자성체(2)의 자화 상태(예를 들면, 자화 방향(5)이나 자화의 크기 등)를 변화시킬 수 있는 한, 그 구조, 구성 등은 특별히 한정되지 않는다. 자성체(2)의 자성적인 특성, 자성체(2)의 사이즈, 자성체(2)와의 거리 등에 따라 임의로 설정하면 된다.
본 발명의 메모리 셀의 또 다른 일례에 대해 도 6에 도시한다. 도 6에 도시하는 메모리 셀(1)은 자계 발생부(3)가 자계를 야기하는 배선(16)을 포함하고 있다. 또한, 배선(16)은 자전 변환부(4)인 n채널 MOS 트랜지스터(8)와 배선(16)에 의해서 자성체(2)를 협지하도록 배치되어 있다. 이러한 메모리 셀에서는 배선(16)에 전류를 흘림으로써 자계를 발생시키고 자성체(2)의 자화 상태를 변화시킬 수 있다. 예를 들면, 배선(16)에 흘리는 전류의 방향을 반전시키면 자성체(2)의 자화 방향을 용이하게 반전시킬 수 있다. 배선(16)에 흘리는 전류는, 회로의 구성에 따라서는 수십 ns∼10psec의 오더로 변화시킬 수 있기 때문에(즉, 자성체(2)의 자화 상태를 동등의 속도로 변화시킬 수 있음), 기입 속도가 뛰어난 메모리 셀(1)로 할 수 있다.
배선(16)에 이용하는 재료는, 도전성 재료인 한 특별히 한정되지 않는다. 예를 들면, 고유 저항값이 작은 금속 재료나, 합금, 금속 화합물 등을 이용하면 된다. 보다 구체적으로는, 예를 들면, Al이나 Cu, 그 외, W, Ti, Mn, TiW, Ag, Au, AlTi, Pt, 실리사이드(SiPt 등의 실리콘과 금속의 화합물의 총칭) 등을 포함하는 재료나, 이들 재료에서 선택되는 적어도 1종을 포함하는 합금 재료 등을 이용하면 된다. 배선(16)의 굵기, 형상 등도 특별히 한정되지 않는다. 메모리 셀(1)로서 필요한 특성에 따라 임의로 설정하면 된다. 배선(16)의 굵기는 예를 들면, 단면적으로 하여 10㎚2∼1㎜2의 범위이다. 10㎚2 이하에서는 자성체(2)의 자화 상태를 변화시키기 위한 전류를 인가한 경우에 발열하고, 일렉트로마이그레이션(electromigration) 등에 의한 단선이나, 다른 배선과의 전기적인 단락이 생길 가능성이 있다. 그 중에서도 메모리 셀의 소형화의 관점에서는, 20㎚2∼1㎛2의 범위가 바람직하다.
배선(16)의 형상은, 예를 들면, 그 단면이 직사각형상, 원형, 타원형, 사다리꼴 형상 등이면 좋다. 보다 구체적으로는 그 단면이 대략 직사각형상인 경우, 예를 들면, 그 긴 변이 10㎚∼100㎛의 범위, 짧은 변이 1㎚∼50㎛의 범위이며, 4㎚ 이상이 바람직하다. 긴 변이 10㎚ 미만인 경우 배선 저항이 증대할 가능성이 있다. 또한, 짧은 변을 4㎚ 미만으로 하는 미세 가공은 매우 비용이 높아질 가능성이 있다. 예를 들면, Si 반도체에서의 미세 가공의 한계값은 현재, 4㎚ 정도이다. 이 경우, 배선(16)의 긴 변 및 짧은 변 중 어느 쪽이 자성체(2)에 면하고 있어도 된다.
배선(16)과 자성체(2)의 거리는 자성체(2)의 자화 상태를 변화시킬 수 있는 한, 특별히 한정되지 않는다. 메모리 셀(1)로서 필요한 특성에 따라 임의로 설정하면 되고, 예를 들면, 100㎛ 이하의 범위이며, 바람직하게는, 0.1㎛ 이하의 범위 이다. 배선(16)과 자성체(2)가 접하고 있어도 되고, 이 경우, 배선(16)에서 발생한 자계를 보다 효율적으로 자성체(2)에 인가할 수 있다. 이 때문에, 기입 속도가 보다 고속인 메모리 셀(1)로 할 수 있다. 한편, 상술했지만, 배선(16)과 자성체(2)가 직접 접함으로써 전기적인 단락 등의 문제가 발생하는 경우에는, 배선(16)과 자성체(2)의 사이에 절연체 등의 다른 재료를 배치해도 된다. 또한, 배선(16)과 자성체(2)의 사이에 유기 재료나 기포, 공간 등을 배치함으로써 절연을 유지해도 된다. 이 때, 기포를 진공으로 하거니, 혹은, 기포에 공기나 불활성 가스를 봉입하면, 보다 양자간의 절연성을 향상시킬 수 있다.
배선(16)의 자성체(2)에 대한 위치는 자성체(2)에 자계(5)를 인가할 수 있고 또한, 자성체(2)로부터 생기는 자속(7)이 자전 변환부(4)에 도달하는 것을 방해하지 않는 한 특별히 한정되지 않는다. 도 6에 도시하는 바와 같이, 배선(16)과 자전 변환부(4)에 의해서 자성체(2)를 협지하는 위치에 배치되어 있어도 되고, 자성체(2)의 옆쪽에 배치되어 있어도 된다.
본 발명의 메모리 셀의 또 다른 일례를 도 7에 도시한다. 도 7에 도시하는 메모리 셀(1)에서는 배선(16)은 자성체(2)의 주위에 코일형상으로 권회(捲回)해서 배치되어 있다. 이러한 메모리 셀에서는 보다 효율적으로 자성체(2)에 자계를 인가할 수 있다. 이 때문에, 보다 기록 특성(기입 특성)이 뛰어난 메모리 셀로 할 수 있다.
배선(16)을 코일형상으로 권회하는 형상은 자성체(2)에 자계를 인가 가능한 한, 특별히 한정되지 않는다. 예를 들면, 도 8A 및 도 8B에 도시하는 바와 같이, 자성체(2)를 권회해도 된다. 한편, 도 8A 및 도 8B는 도 7에 도시하는 메모리 셀(1)을 위쪽(도 7에 도시하는 화살표 A의 방향)으로부터 본 도면이고, 도 8A 및 도 8B에서는 자성체(2)와 배선(16) 이외의 부분은 생략하고 있다.
또한, 도 7에 도시하는 배선(16)은 박막을 가공하여 형성한 배선이어도 된다. 예를 들면, 배선(16)을 구성하는 재료로 이루어지는 박막을 형성하고, 에칭 등에 의해 코일의 형상을 형성하면 박막을 가공하여 형성한 코일형상의 배선(16)을 얻을 수 있다. 이러한 코일형상의 배선(16), 집적이 용이하고, 또한 형상의 자유도가 높기 때문에 보다 효율적으로 자성체(2)에 자계를 인가할 수 있다. 이 때문에, 보다 기입 특성이 뛰어난 메모리 셀로 할 수 있다. 한편, 이 경우, 박막의 두께는 예를 들면, 1㎚∼100㎛의 범위이다. 코일이 대략 직사각형상인 경우, 형성한 박막의 두께를 코일의 단면의 한 변의 길이로 할 수 있다. 한편, 이후의 도면에 있어서 코일형상으로 권회된 배선(16)을 배선(17)으로서 도시한다.
다음에, 자성체에 대해 설명한다.
도 2에 도시하는 메모리 셀(1)에 있어서, 자성체(2)는 적어도 1층의 자성층을 포함하고 있어도 된다. 여기서, 자성층이란 자성 재료를 포함하는 층이다. 자성체(2)에 포함되는 자성층의 두께, 자성층의 수 등은 자성체(2)로서 필요한 특성에 따라 임의로 설정하면 된다. 예를 들면, 단일의 자성 재료로 이루어지는 1층 구조의 자성체라도 좋고(이 경우는, 자성층=자성체임), 조성이 상이한 자성층을 복수 적층한 자성체로 해도 된다. 조성이 상이한 자성층을 복수 포함한 자성체로 함으로써 보다 상세하게 특성을 제어한 메모리 셀(1)로 할 수 있다. 또한, 필요에 따라서, 자성체(2)가 자성층 이외의 층이나 자성 재료 이외의 재료(예를 들면, 비자성층, 비자성 재료나 상자성층, 상자성 재료, 절연체 등)를 포함하고 있어도 된다.
자성체(2)의 형상은 특별히 한정되지 않는다. 또한, 1개의 메모리 셀(1)에 포함되는 자성체(2)의 수도 특별히 한정되지 않는다. 후술하지만, 메모리 셀(1)의 다치화(多値化)의 정도나, 트랜지스터(8)의 형상 등에 따라 임의로 설정하면 된다.
자전 변환부(4)에 접하고 있는 면에 대해서 수직인 방향에서의 자성체(2)의 두께는 특별히 한정되지 않는다. 예를 들면, 1㎚∼100㎛의 범위이면 좋고, 미세 가공의 관점에서는, 10㎚∼20㎛의 범위가 바람직하다. 자성체(2)의 자전 변환부(4)에 면하고 있는 면의 면적은 특별히 한정되지 않는다. 예를 들면, 10㎛2 이하이면 좋고, 20㎚2∼2㎛2의 범위가 바람직하다. 한편, Si계 반도체 재료의 미세 가공의 한계값은 수㎚×수㎚ 정도라 말해지고 있다. 이러한 미세 가공을 행한 경우에, 자성체가 발생하는 자속이 안정되고, 또한, 효율적으로 자전 변환부에 작용하기 위해서는, 자성체의 두께가 상술의 범위에 있는 것이 바람직하다. 또한, 상기 면적이 작을수록, 보다 소형인 메모리 셀(1)로 할 수 있다. 메모리 셀(1)이 소형일수록 보다 고밀도이고 집적도가 큰 메모리를 형성할 수 있다.
자성체(2)에 이용하는 자성 재료는 특별히 한정되지 않는다. 예를 들면, 페리 자성을 가지는 자성 재료(페리 자성 재료) 혹은 강자성을 가지는 자성 재료(강자성 재료)를 이용하면 된다. 이들의 자성 재료를 이용한 경우, 자계 발생부(3)에 의한 자성체(2)의 자화 상태의 변화를 보다 용이하게 행할 수 있어 보다 기입 특성이 뛰어난 메모리 셀(1)로 할 수 있다. 그 중에서도 페리 자성 재료를 이용한 경우, 자성체(2)의 자전 변환부(4)에 면하는 면에 대해서 수직인 방향으로 자기 이방성을 부여할 수 있기 때문에 자성체(2)로부터 발생하고, 자전 변환부(4)에 작용하는 자속(7)을 보다 크게 할 수 있다. 이 때문에, 보다 특성이 뛰어난 메모리 셀(1)로 할 수 있다. 또한, 자성체(2)에 적당한 보자력을 가지는 자성 재료(예를 들면, 보자력이, 80A/m∼3000A/m 정도의 범위인 재료)를 이용함으로써 자계 발생부(3)에 의한 작용이 없어진 후에도 불휘발적으로 자화 상태를 유지할 수 있다. 이 때문에, 불휘발성에 의해 뛰어난 메모리 셀(1)로 할 수 있다.
페리 자성 재료는 특별히 한정되지 않고, 예를 들면, 희토류-천이 금속계 자성 재료나 페라이트 등을 이용하면 된다. 또한, 강자성 재료는, 특별히 한정되지 않고, 천이 금속을 포함한 산화물로 이루어지는 자성 재료 등을 이용하면 된다.
보다 구체적으로는, 예를 들면, GdFeCo, GdFeCoAl, GdFeCoCr, TbDyFeCoAl, TbDyFeCr, TbFeCoAl, TbHoFeCoAl, TbFeCo, TbHoFeCo, TbFeCoCr, TbHoFeCoCr, GdFe, TbFe, TbHoFe, TbCo, GdCo, GdTbFe, GdTbFeCo, GdTbHoFeCo, DyFeCo, GdFeCoSi, TbFeCoSi 등의 희토류-천이 금속계 자성 재료(예를 들면, 비정질의 형태), 혹은 MnBi, MnCuBi, MnBiAl, PtMnSn 등의 Mn-계 자성 재료(예를 들면, 다결정의 형태), 혹은, 가넷, PtCo, PdCo 등의 백금족-천이 금속계 자성 재료(예를 들면, 합금의 형태), 혹은, Pt/Co, Pd/Co 등의 금, 백금족-천이 금속계 자성 재료(예를 들면, 주기 구조 합금의 형태), 혹은 Fe 페라이트, αFe, Co 페라이트, NiZn 페라이트, Co 페 라이트 산화물 등의 페라이트 등을 이용하면 된다. 이들의 재료를 단독으로 이용해 자성체(2)를 형성해도 좋고, 각각의 자성 재료로 이루어지는 자성층을 복수 적층하여 자성체(2)를 형성해도 좋다. 한편, 상술의 자성 재료의 조성비는 특별히 한정되지 않는다. 또한, 자성체(2)의 내식성을 개선하는 등을 위해서 상술의 자성 재료와는 별도로 Cr, Al, Ti, Pt, Nb 등의 원소가 자성체(2)에 첨가되어 있어도 된다.
본 발명의 메모리 셀(1)에서는, 자성체(2)가, 보자력이 상이한 복수의 성분을 포함한 다원계의 자성 재료(예를 들면, 희토류-페라이트 자성 재료 등)를 포함하고 있어도 된다. 보다 구체적으로는, 예를 들면, SmCo, NdFeB, SmFeN 등을 포함하고 있어도 된다. 이러한 자성체(2)를 이용한 경우, 자전 변환부(4)에 오프셋 자계를 더욱 인가할 수 있다. 이 때문에, 자성체(2)의 자화 상태에 따른 자전 변환부(4)의 전기적 특성의 변화를 보다 크게 할 수 있고, 보다 독출 특성이 뛰어난 메모리 셀(1)로 할 수 있다. 한편, 오프셋 자계 및 그 효과에 대해서는 후술한다.
본 발명의 메모리 셀(1)에서는 자성체(2)의 포화 자화의 값이 극대가 되는 온도가 80℃∼300℃의 범위이어도 된다. 이러한 자성체(2)를 이용한 경우, 80℃ 이상의 고온에서도 특성의 열화가 적은, 내열성이 뛰어난 메모리 셀(1)로 할 수 있다. 이러한 자성체(2)는, 예를 들면, TbFeCo, DyFeCo, TbGdFeCo 등의 자성 재료를 포함한 자성체이다.
일반적으로, 자성 재료의 포화 자화(Ms)의 값은 온도에 의해서 변화하고, 그 중에서도 페리 자성 재료의 경우, 고유의 온도 영역에서 극대가 된다. 도 9에, 온 도 T(℃)에 대한 자성 재료의 포화 자화(Ms)의 값의 변화의 일례를 도시한다. 도 9에 도시하는 예에서는, 대략 180℃에서 포화 자화의 값이 극대가 되고 있다. 자전 변환부(4)에 면하는 면에 대해서 수직인 방향으로 자화를 가지는 자성체(2)에서는, 자성체(2)에 포함되는 자성 재료의 포화 자화의 값이 클수록 자성체(2)로부터 발생하고 자전 변환부(4)에 작용하는 자속(7)이 크다고 생각된다. 이 때문에, 도 9에 도시하는 자성 재료를 포함한 자성체(2)에서는, 약 180℃ 근방에서 상기 자속(7)이 가장 커진다고 생각된다. 즉, 도 9에 도시하는 자성 재료를 포함한 자성체로 함으로써 180℃ 정도 이상의 고온에서도 특성의 열화가 적은 메모리 셀(1)로 할 수 있다. 이와 같이, 자성체(2)에 포함되는 자성 재료를 선택함으로써 온도에 대한 자성체의 포화 자화의 값을 제어하고, 여러 가지 온도 특성을 가지는 메모리 셀(1)로 할 수 있다. 예를 들면, 자성체의 포화 자화의 값이 극대가 되는 온도가, 0℃ 이하이어도 된다. 이러한 자성체를 이용한 경우, 0℃ 이하의 저온에서도 특성의 열화가 적은, 내환경 특성이 뛰어난 메모리 셀(1)로 할 수 있다.
도 10∼도 12에 온도에 대한 자성 재료의 포화 자화(Ms)의 값의 변화의 다른 예를 도시한다.
도 10에 도시하는 예에서는 약 0℃에서 포화 자화의 값이 극대가 된다. 도 11에 도시하는 예에서는, 약 -50℃에서 포화 자화의 값이 극대가 된다. 또한, 도 12는 약 120℃에서 포화 자화의 값이 극대가 되는 자성 재료예(a)와, 약 250℃ 정도까지 포화 자화의 값이 거의 일정하여 퀴리 온도가 500℃ 이상인 자성 재료예(b) 를 나타내고 있다. 상술한 바와 같이, 도 10에 도시하는 자성 재료예에서는 약 0℃에서 자성체(2)로부터 생기고 자전 변환부(4)에 작용하는 자속이 가장 커진다고 생각된다. 이 때문에, 도 10에 도시하는 자성 재료를 포함한 자성체(2)로 함으로써 약 0℃ 부근에서 자전 변환부(4)의 검출 감도가 가장 뛰어나고, 특성의 열화가 적은 메모리 셀(1)로 할 수 있다. 마찬가지로, 도 11에 도시하는 자성 재료를 포함한 자성체(2)로 함으로써 약 -40℃ 정도 이하에서의 저온에서의 특성이 뛰어난 메모리 셀(1)로 할 수 있다. 도 12에 도시하는 자성 재료를 포함한 자성체(2)로 함으로써 100℃ 이상의 고온에서의 특성이 뛰어난 메모리 셀로 할 수 있다.
도 10 및 도 11에 도시하는 포화 자화의 변화를 도시하는 자성 재료는, 예를 들면, 천이 금속 리치(rich)인 조성의 TbFeCo, TbDyFeCo 등이다. 또한, 도 12에 도시하는 바와 같은 포화 자화의 변화를 나타내는 자성 재료는, 예를 들면, 희토류 원소가 리치인 조성을 포함한 TbFeCo, GdTbFeCo 등이다. 또한, 본 발명의 메모리 셀(1)에서는 이들 포화 자화가 극대가 되는 온도가 상이한 자성 재료를 복수 조합한 자성체(2)라도 된다. 상이한 자성 재료를 조합하는 비율은 자성체(2)로서 필요한 특성에 따라 임의로 설정하면 된다.
본 발명의 메모리 셀(1)에서는 자성체(2)의 퀴리 온도가 100℃ 이상이어도 좋고, 바람직하게는 300℃ 이상이어도 좋다. 이러한 자성체(2)를 이용한 경우, 80℃ 이상의 고온의 환경에서 사용한 경우도 특성이 뛰어난 메모리 셀로 할 수 있다. 구체적으로는, 예를 들면 TbFeCo, GdTbFeCo 등의 자성 재료를 포함한 자성체(2)로 하면 된다.
본 발명의 메모리 셀(1)에서는 자성체(2)에 포함되는 자성 재료의 종류를 선택하고, 자성체(2)의 퀴리 온도 이상의 고온을 부가함으로써 기록한 정보를 소거할 수 있는 메모리 셀(1)로 할 수도 있다. 한편, 이 경우, 소자를 퀴리 온도 이하의 온도에 되돌리면, 다시 메모리 셀로서 사용할 수 있다. 예를 들면, 자성체(2)의 퀴리 온도가 100℃인 경우, 100℃ 정도 이상의 온도를 부가함으로써 소자가 기록한 정보를 소거할 수 있다. 이 때문에, 정보의 일괄 소거를 용이하게 행할 수 있는 메모리 셀(1)로 할 수 있다.
본 발명의 메모리 셀(1)에서는 소정의 온도 영역에 있어서 온도의 상승에 수반하여 보자력이 작아지는 자성체(2)를 이용해도 된다. 도 13에, 온도 T(℃)에 대한 자성체의 보자력의 값의 변화의 일례를 도시한다. 도 13에 도시하는 자성체는, 실온 부근부터 온도가 상승함에 따라 보자력이 감소하는 경향을 나타내고 있다. 이 때, 자성체(2)의 포화 자화(Ms)는 도 9에 도시하는 바와 같은 온도 특성을 도시한다. 이러한 메모리 셀(1)에서는, 자성체(2)의 온도를 상승시킴으로써 자성체(2)의 보자력이 감소하기 때문에, 보다 작은 자계에 의해서 자성체(2)의 자화 상태를 변화시킬 수 있다. 즉, 자성체(2)의 온도를 상승시킴으로써 정보의 기록이 보다 용이한 메모리 셀(1)로 할 수 있다. 또한, 자성체(2)에 정보를 기록한 후에 자성체(2)의 온도를 강하시키면, 온도의 저하에 수반하여 자성체(2)의 보자력이 증대하기 때문에, 외부로부터의 자계에 대해서 용이하게 자화 상태가 변화하지 않는 자성체(2)로 할 수 있다. 즉, 보다 안정된 불휘발성의 메모리 셀(1)로 할 수 있다. 이러한 이유로부터, 불휘발성 및 기록 특성이 뛰어나고 보다 소비 전력을 저감시킨 메모리 셀(1)로 할 수 있다.
이러한 자성체(2)에 있어서, 온도에 대한 보자력의 변화의 형태는 특별히 한정되지 않는다. 예를 들면, 도 13에 도시하는 바와 같이, 온도의 상승에 수반하여 보자력이 연속적으로 감소하는 자성체라도 좋다. 또한, 온도의 상승에 수반하여, 보자력이 단계적으로 감소하는(보자력의 감소에 임계값을 가짐) 자성체라도 좋다. 온도의 상승에 수반하여 보자력이 감소할 때에는 일시적으로 보자력이 증대해도 된다. 또한, 온도의 상하에 수반하는 보자력의 증감이 히스테리시스를 가지고 있어도 된다.
온도의 상승에 수반하는 자성체(2)의 보자력의 감소는, 반드시 모든 온도 영역에서 볼 수 있을 필요는 없다. 어느 특정의 온도 영역에서 온도의 상승에 수반하여 자성체(2)의 보자력이 감소하면 된다. 예를 들면, 도 13에 도시하는 예에서는 실온 이상의 온도 영역에서 자성체(2)의 보자력이 감소하는 경향을 나타내고 있다. 이 때문에, 실온으로부터 예를 들면 120℃ 정도까지 자성체(2)의 온도를 상승시킴으로써 실온의 경우의 약 1/3 정도 이하의 자계에 의해서 정보를 기록하는 것이 가능해지고, 정보의 기록이 보다 용이한 메모리 셀(1)로 할 수 있다. 바꾸어 말하면, 120℃ 정도 이하의 온도 영역에 있어서, 보다 불휘발성이 뛰어난 메모리 셀(1)로 하는 것이 가능하다. 예를 들면, 100℃ 이상의 온도 영역에 있어서 보자력이 감소하는 경향을 나타내는 자성체(2)를 이용하면, 100℃ 정도의 온도 영역에 있어서 보다 불휘발성이 뛰어난 메모리 셀(1)로 할 수 있다.
자성체(2)에서의 온도에 대한 보자력의 변화의 구체적인 형태, 보자력의 구 체적인 값 등은 메모리 셀(1)로서 필요한 특성에 따라 임의로 설정하면 된다. 정보를 기록할 때에는, 자성체(2)의 보자력이 예를 들면 2.4×105A/m 이하(3 kOe 이하), 바람직하게는, 4×103A/m∼1.5×104A/m 정도의 범위에서 있으면 좋다. 또한, 정보를 불휘발적으로 유지할 때에는, 자성체(2)의 보자력이, 예를 들면, 4×104A/m 이상(500 Oe 이상), 바람직하게는, 1×105A/m∼2×106A/m 정도의 범위이면 좋다. 정보를 기록할 때와, 정보를 유지할 때의 보자력의 차이가 예를 들면, 1×104A/m∼1×106A/m 정도의 범위이면, 불휘발성 및 기록 특성에 의해 뛰어난 메모리 셀(1)로 할 수 있다.
자성체(2)의 온도를 상승시키는 방법은 특별히 한정되지 않는다. 예를 들면, 자성체(2)에 전류를 흘려 온도 상승시키면 된다. 또한, 자계 발생부(3)에 포함되는 배선(16)에 전류를 흘려 배선(16)을 온도 상승시키고, 발생한 열을 자성체(2)에 전함으로써 자성체(2)의 온도를 상승시켜도 된다. 이 때문에는, 자성체(2) 및/또는 배선(16)에 어느 정도 전기 저항값이 큰 재료를 이용하면 좋다. 예를 들면, Fe, Ni, Cr, Pt, Mo, Ta, Ti, W, C, SiC 등, 혹은, 이들을 포함하는 화합물을 이용하면 좋다. 또한, 자성체(2) 및 배선(16)의 쌍방으로 전류를 흘려도 좋다. 그 중에서도 배선(16)에 전류를 흘리는 방법이 자계 발생부(3)의 구조를 이용할 수 있기 때문에(예를 들면, 자성체(2)에 자계를 인가하기 위해서 배선(16)에 흘리는 전류를 그대로 배선(16)의 발열에 이용하면 됨) 바람직하다. 또한, 열효율의 관점으로부터 배선(16)은 자성체(2)의 주위를 권회하는 코일형상의 배선(17)인 것이 바람직하다.
본 발명의 메모리 셀(1)에서는 자성체(2)의 자화 방향이 자성체(2)에서의 자전 변환부(4)에 면하고 있는 면에 대해서 각도를 가지고 있어도 된다. 또한, 자성체(2)가, 자성체(2)에서의 자전 변환부(4)에 면하고 있는 면에 대해서 수직인 방향으로 자속의 성분을 가지고 있어도 된다. 바꾸어 말하면, 자전 변환부(4)가 자전 변환 소자를 포함한 경우, 자성체(2)가, 자전 변환 소자를 흐르는 전류의 방향에 대해서 수직인 방향으로 자속의 성분을 가지고 있어도 된다. 자전 변환 소자를 흐르는 전류란, 보다 구체적으로는, 예를 들면, 도 4에 도시하는 MOS 트랜지스터에서는 드레인 전극(13)과 소스 전극(11) 사이를 흐르는 전류이다. 또한, 자전 변환 소자를 흐르는 전류의 방향에 대해서 수직인 방향이란, 예를 들면, 도 4에 도시하는 MOS 트랜지스터에서는 드레인 전극(13)과 소스 전극(11)을 포함한 면에 대해서 수직인 방향이다.
상술한 바와 같이, 자전 변환부 내를 흐르는 전류와 자성체로부터 생기는 자속이 상호 작용함으로써, 자전 변환부의 전기적 특성이 변화한다. 그 상호 작용은 전류가 흐르는 방향과 자속의 방향이 직교하는 경우에 가장 커진다. 따라서, 이러한 자성체(2)로 함으로써 보다 자전 변환부의 전기적 특성의 변화가 큰, 독출 특성이 뛰어난 메모리 셀(1)로 할 수 있다.
본 발명의 메모리 셀(1)에서는, 자성체(2)가 TiN, Mn, TiAlN, Pt, W, Ti, TiW 등의 금속막, 합금막, 세라믹스막으로 피복되어 있어도 된다. 이러한 막에 의해서, 자성체(2)를 보호하고, 자성체(2)와 자성체(2)의 주위에 배치되어 있는 재료와의 반응을 억제해 자성체(2)의 오염, 열화를 억제할 수 있다. 또한, 동시에, 자성체(2)의 주위에 배치되어 있는, 절연체나 배선, 자전 변환 소자 등의 오염, 열화를 억제할 수도 있다. 이 때문에, 보다 특성이 안정된 메모리 셀(1)로 할 수 있다. 한편, 상기 막은, 자성체(2)의 표면의 모든 것을 피복하고 있는 것이 바람직하지만, 제조 시의 공정수의 관점에서는, 자성체(2)의 표면에서의 필요한 영역만 피복하면 좋다. 한편, 상기 막은 예를 들면, 일반적으로 배리어 메탈이라고 하는 막이어도 된다.
본 발명의 메모리 셀의 또 다른 일례를 도 14에 도시한다. 도 14에 도시하는 메모리 셀(1)은 자전 변환부(4)에 오프셋 자계를 인가하는 자계 발생부(이하, 오프셋 자계 발생부라 함 : 18)를 더욱 포함하고 있다. 이러한 메모리 셀로 함으로써 자전 변환부(4)의 전기적인 출력의 변화를 보다 향상시킨, 독출 특성이 뛰어난 메모리 셀(1)로 할 수 있다. 여기서, 오프셋 자계와 그 효과에 대해서 설명한다.
본 발명에서의 오프셋 자계란, 자전 변환부(4)에 대해서, 일정한 힘 및 방향으로 가해지는 자계이다. 예를 들면, 도 14에 도시하는 자속(BA)이 이것에 해당한다. 도 14에 도시하는 자전 변환부(4)는 자전 변환 소자로서 n채널 MOS 트랜지스터(8)를 포함하고 있다. 일반적으로, 트랜지스터에 자속을 인가한 경우, 트랜지스터의 전기 저항값은 2차 곡선에 따라서 변화한다고 생각된다. 트랜지스터의 전기 저항값의 변화의 일례를 도 15A 및 도 15B에 도시한다.
여기서, 자성체(2)로부터 트랜지스터(8)에 가해지는 자속을 BB로부터 -BB'의 범위에서 변화시키면(자속(BA)의 방향을 양으로 하고, 또한, 트랜지스터를 흐르는 전류에 대해서 수직인 방향으로 자속 BA, BB 및 BB'가 가해지는 것으로 함), 오프셋 자계를 가하지 않은 경우, 도 15A에 도시하는 바와 같이, 2차 곡선의 원점 부근에서 트랜지스터의 저항 변화율(△R)을 얻을 수 있게 된다(즉, △R=│RB-RB'│/R0). 이것에 대해서, 오프셋 자계인 자속(BA)을 트랜지스터에 가한 경우, 도 15B에 도시하는 바와 같이, 2차 곡선의 원점으로부터 자속(BA)만큼 어긋난 점을 중심으로, 트랜지스터의 저항 변화율(△R)을 얻을 수 있다(즉, △R=((RA+RB)-(RA-RB'))/R0). 2차 곡선의 변화율은, 상기 원점으로부터 멀어질수록 커진다. 이 때문에, 자성체(2)로부터 트랜지스터(8)에 가해지는 자속의 변화량이 동일한 경우라도, 트랜지스터(8)에 오프셋 자계를 인가하는 편이 보다 큰 저항 변화율을 얻을 수 있다.
오프셋 자계(RA)의 방향 크기는 특별히 한정되지 않는다. 자성체(2)의 자성적인 특성, 자전 변환부(4)와의 거리 등에 따라 임의로 설정하면 된다. 예를 들면, 자성체(2)에서의 자전 변환부(4)에 면하고 있는 면에 대해서 수직인 방향으로 성분을 가지는 자속이어도 된다. 즉, 자전 변환부(4)가 자전 변환 소자를 포함한 경우, 자전 변환 소자를 흐르는 전류의 방향에 대해서 수직인 방향으로 성분을 가지는 자속이어도 된다. 또한, 그 성분의 크기는, 예를 들면, 10mT∼10T(테슬라) 정도의 범위이면 좋다.
오프셋 자계 발생부(18)의 위치는, 자성체(2)로부터 생기는 자속(7)이 자전 변환부(4)에 도달하는 것을 방해하지 않고, 또한, 자계 발생부(3)로부터 자성체(2)에 인가하는 자계를 방해하지 않는 한 특별히 한정되지 않는다. 예를 들면, 도 14에 도시하는 바와 같이, 오프셋 자계 발생부(18)와 자전 변환부(4)인 트랜지스터(8)에 의해서 자성체(2)를 협지하도록 배치되어 있어도 된다. 이 경우, 오프셋 자계를 보다 효율적으로 자전 변환부(4)에 인가할 수 있고, 독출 특성이 뛰어난 메모리 셀(1)로 할 수 있다. 또한, 이 경우, 오프셋 자계 발생부(18)의 크기(예를 들면, 막두께)를 임의로 설정할 수 있기 때문에 필요한 오프셋 자계를 용이하게 얻을 수 있다.
오프셋 자계 발생부(18)의 구성 및 구조는 자전 변환부(4)에 일정한 세기 및 방향으로 오프셋 자계를 가하는 한 특별히 한정되지 않는다. 예를 들면, 오프셋 자계 발생부(18)가 자성체(2)에서의 자전 변환부(4)에 면하고 있는 면에 대해서 수직인 방향으로 자속의 성분을 가지는 강자성체를 포함하고 있어도 된다. 즉, 자전 변환부(4)가 자전 변환 소자를 포함한 경우, 오프셋 자계 발생부(18)가 자전 변환 소자를 흐르는 전류의 방향에 대해서 수직인 방향으로 자속의 성분을 가지는 강자성체를 포함하고 있어도 된다. 이 경우, 오프셋 자계를 발생시키기 위해서 전력이 불필요하고, 보다 소비 전력이 적은 메모리 셀로 할 수 있다. 강자성체는 특별히 한정되지 않고, 예를 들면, NdFeB, SmlFeN, NdFeAl 등을 이용하면 된다.
또한, 오프셋 자계 발생부(18)에 포함되는 강자성체는 그 자화 방향이 한 방 향으로 착자(着磁)되어 있어도 된다. 이 경우, 오프셋 자계가 보다 안정되기 때문에 보다 특성이 안정된 메모리 셀(1)로 할 수 있다.
본 발명의 메모리 셀의 다른 일례를 도 16에 도시한다. 도 16에 도시하는 메모리 셀(1)은 연자성체로 이루어지는 스템(19)과 연자성체로 이루어지는 실드(20)를 더욱 포함하고 있다. 스템(19)은 반도체 기판(9)에서의 자전 변환부(4) 및 자성체(2)에 면하는 면과는 반대측에, 실드(20)는 오프셋 자계 발생부(18)에서의 자전 변환부(4) 및 자성체(2)에 면하는 면과는 반대측에 배치되어 있다. 이러한 메모리 셀(1)로는 실드(20)와 스템(19)을 포함한 폐쇄 자로를 형성할 수 있기 때문에 외부로의 누설 자속을 저감시킬 수 있다. 또한, 외부로부터의 노이즈 등에 강하고 특성이 뛰어난 메모리 셀(1)로 할 수 있다.
스템(19) 및 실드(20)를 배치하는 영역의 크기는, 특별히 한정되지 않는다. 필요에 따라서, 임의로 설정하면 된다. 예를 들면, 메모리 셀(1)의 전체, 혹은 트랜지스터(8) 전체를 덮도록 스템(19) 및 실드(20)을 배치해도 된다. 한편, 스템(19) 및 실드(20)는 반드시 페어일 필요는 없고, 어느 쪽인가 한쪽만을 배치해도 된다.
스템(19)을 배치하는 위치는, 메모리 셀(1)로서의 기능을 유지할 수 있는 한, 특별히 한정되지 않는다. 예를 들면, 자전 변환부(4)에서의 자성체(2)에 면하는 면과는 반대측에 배치되어 있어도 된다. 마찬가지로 실드(20)를 배치시키는 위치는, 메모리 셀(1)로서의 기능을 유지할 수 있는 한, 특별히 한정되지 않는다. 예를 들면, 실드(20)와 자전 변환부(4)에 의해서 자성체(2)를 협지하도록 배치되어 있어도 된다.
스템(19) 및 실드(20)의 두께는, 특별히 한정되지 않는다. 또한, 자성체(2)의 근방과 그 밖의 영역 사이에 두께를 변경해도 된다.
스템(19) 및 실드(20)에 이용되는 재료는 특별히 한정되지 않는다. 예를 들면, Fe, 퍼멀로이 등에 대표되는, Fe, Co 및 Ni로부터 선택되는 적어도 1종을 포함한 합금, 혼합 재료 등을 이용하면 된다.
한편, 도 16에 도시하는 메모리 셀(1)에서는 전체를 둘러싸도록 패키지(21)가 배치되어 있다. 패키지(21)를 배치함으로써 메모리 셀 전체에 내충격성을 부여하거나 메모리 셀의 내부로의 먼지 등의 침입을 억제하거나 할 수 있다. 패키지(21)에 이용하는 재료는 특별히 한정되지 않는다. 예를 들면, 에폭시 아크릴레이트 수지, 우레탄 수지, 자외선 경화형 수지, 열경화형 수지, 핫멜트계 접착제 등을 이용하면 좋다. 또한, 이들을 조합해 이용해도 된다.
본 발명의 메모리 셀의 또 다른 일례를 도 17에 도시한다. 도 17에 도시하는 메모리 셀(1)은 복수의 자성체(2)를 포함하고 있다. 자전 변환부(4)는, 검지하는 자계 상태에 따라 전기적 특성이 상이한 자전 변환 소자로서 트랜지스터(8)를 포함하고 있다. 트랜지스터(8)는, 복수의 자성체(2)로부터 생기는 자속을 검지하도록 복수의 자성체(2)의 근방에 배치되어 있다. 자성체(2)의 관점으로부터 표현하면, 복수의 자성체(2)는 트랜지스터(8)의 드레인 전극(13) 및 소스 전극(11)을 포함한 면에 대해서 수직인 방향으로 적층되고 있다. 또한, 각각의 자성체(2)의 사이에는 절연체(10)가 배치되어 있다. 메모리 셀(1)은 자계 발생부로서 각각의 자성체(2)에 대응한 코일형상의 배선(17)을 포함하고 있다. 이러한 메모리 셀(1)에서는, 각각의 자성체(2)의 자화 상태를, 각각의 자성체(2)에 대응한 배선(17)에 의해서 개별적으로 제어할 수 있다. 또한, 자성체 하나에 대해 적어도 1비트의 정보를 기록할 수 있다. 이 때문에, 다비트화, 혹은 다치화된 메모리 셀(1)로 할 수 있다.
도 17에 도시하는 메모리 셀(1)에 있어서, 자성체(2)의 두께(트랜지스터(8)에 면하고 있는 면에 대해서 수직인 방향의 두께)는, 예를 들면, 1㎚∼100㎛의 범위이다. 자성체(2) 사이의 거리는 예를 들면, 1㎚∼10㎛의 범위이다.
복수의 자성체(2)의 배치 형상은 도 17에 도시하는 예에 한정되지 않는다. 자전 변환 소자인 트랜지스터(8)와 자성체(2)로부터 생기는 자속(7)이 상호 작용할 수 있는 위치에 배치되어 있으면 된다.
자계 발생부는, 도 17에 도시하는 코일형상의 배선(17)에 한정하지 않고, 각각의 자성체(2)의 자화 상태를 변화시킬 수 있는 한, 특별히 한정되지 않는다. 예를 들면, 단순한 배선이어도 된다. 또한, 하나 하나의 자성체(2)에 대응한 배선(17)을 배치하는 것이 아니라, 자성체(2)를 몇 개의 그룹으로 분별하고, 각각의 그룹에 대응한 배선(17)을 배치해도 된다. 한편, 도 17에 도시하는 예에서는 자성체(2)의 사이에 절연체(10)가 배치되어 있지만, 필요에 따라서 다른 기능을 가지는 층을 배치해도 된다. 또한, 그 층은 1층에 한정하지 않고, 특성이 상이한 복수의 층을 배치해도 된다.
도 17에 도시하는 메모리 셀(1)은, 바꾸어 말하면 자전 변환 소자가 트랜지 스터(8)를 포함하고, 트랜지스터(8)의 채널(14)에 대응하여 자성체(2)가 복수 배치되어 있는 메모리 셀이라고도 할 수 있다. 한편, 「자성체(2)와 채널(14)이 대응하고 있다」란, 자성체(2) 및 트랜지스터(8)의 채널(4)이 상호 작용을 가지는 위치에 배치되어 있는 것을 말한다. 이 때, 채널(14)에 대응하는 복수의 자성체(2)의 자기 특성이, 채널(14)로부터의 거리(자전 변환부(4), 자전 변환 소자, 혹은, 트랜지스터(8)로부터의 거리라고도 할 수 있음)에 따라 상이해도 된다. 상술한 바와 같이, 자성체(2)(자성체(2)로부터 생기는 자속(7))와 트랜지스터(8)의 채널(14)이 상호 작용함에 의해 본 발명의 메모리 셀(1)에서는 자성체(2)에 기록된 정보를 독출할 수 있다. 도 17에 도시하는 바와 같이 복수의 자성체(2)가 배치되어 있는 경우, 채널(14)로부터의 거리가 멀어짐에 따라 상기 상호 작용이 약해질 가능성이 있다. 채널(14)로부터의 거리에 따라 상이한 자기 특성을 가지는 자성체(2)를 배치하면, 보다 구체적으로는, 예를 들면, 채널(14)로부터의 거리가 커짐에 따라, 발생하는 자속(7)이 보다 큰 자성체(2)를 순서대로 배치하면, 보다 특성이 뛰어난 메모리 셀(1)로 할 수 있다.
예를 들면, 도 18A에 도시하는 바와 같이 채널(14)로부터의 거리에 따라 두께가 상이한(혹은, 체적이 상이한) 자성체(2a∼2d)를 배치해도 된다. 또한, 도 18B에 도시하는 바와 같이, 포화 자화의 값이 상이한 자성체(2a∼2d)를 배치해도 된다.
자기 특성의 변화의 경향은, 특별히 한정되지 않는다. 예를 들면, 채널(14)로부터의 거리가 커짐에 따라 두께가 작아지도록 복수의 자성체(2)를 배치해도 되 고, 도 18A에 도시하는 바와 같이 반대라도 된다. 메모리 셀(1)로서 필요한 특성에 따라 임의로 설정하면 된다. 한편, 도 18A 및 도 18B에 있어서 도시하고 있지 않는 부재에 대해서는 도 17에 도시하는 메모리 셀(1)과 마찬가지이다.
본 발명의 메모리 셀의 또 다른 일례를 도 19에 도시한다. 도 19에 도시하는 메모리 셀은, 복수의 자성체(2)를 포함하고 있다. 자전 변환부(4)는 검지하는 자계 상태에 따라 전기적 특성이 상이한 자전 변환 소자로서 트랜지스터(8)를 포함하고 있다. 트랜지스터(8)는 복수의 자성체(2)로부터 생기는 자속을 검지하도록 복수의 자성체(2)의 근방에 배치되어 있다. 여기서, 트랜지스터(8)는, 복수의 자성체(2)에 대응하는 복수의 채널(14a∼14d)과, 적어도 두 개의 채널(채널(14a 및 14b)이 적어도 2개의 채널에 상당함. 채널(14c 및 14d)에 대해서도 동일함)의 위쪽에 배치되며 상기 적어도 2개의 채널에 대응하는 1개의 게이트 전극(채널(14a 및 14b)에 대응하는 게이트 전극(12a). 마찬가지로 채널(14c 및 14d)에 대응하는 게이트 전극(12b))을 포함하는 트랜지스터이다. 또한, 자성체(2)에 기록된 정보에 따라 채널(14a∼14d)의 전기적 특성(예를 들면, 전기 저항값)이 상이함으로써 트랜지스터(8)의 전기적 특성이 상이하다. 트랜지스터(8)는 반도체 기판(9)의 표면에 형성되어 있다. 한편, 도 19에서의 S는 소스 전극, D는 드레인 전극이며, 이후의 도면에서도 동일한 표현을 행하는 경우가 있다. 또한, 채널(14a∼14d)은 노멀리 오프의 트랜지스터(8)인 경우, 게이트 전극(14)에 소정의 값 이상의 전압을 인가함에 의해 형성되는 영역이다.
종래의 대표적인 메모리인 반도체 메모리에서는, 단위 정보(1비트)마다(즉, 채널마다) 적어도 1개 게이트 전극을 마련할 필요가 있고, 복수의 채널로 게이트 전극을 공유하는 것은 곤란하였다. 또한, SRAM에서는 이론상, 1비트의 정보에 대해서 트랜지스터가 4∼6개 필요하다. 이러한 이유로부터, 종래의 메모리에서는 더욱더 고집적화하는 데에는 제약이 있었다. 또한, 플래시 메모리에서는 셀을 미세화하면, 플로팅 게이트에 축적되는 전자의 수가 감소하고, 셀의 온도 특성 등의 대환경 특성이 저하하기 때문에 미세화, 새로운 집적화에는 한계가 있다.
이것에 대해서, 도 19에 도시하는 바와 같이, 본 발명의 메모리 셀(1)에서는 정보가 기록되는 자성체(2)와, 자성체(2)에 기록된 정보를 독출하는 자전 변환부(4)가 독립하고 있기 때문에, 복수의 채널(14)의 사이에 게이트 전극(12)을 공용할 수 있다. 이 때문에, 게이트 전극(12)으로의 배선을 삭감할 수 있어 메모리 셀(1) 내의 배선을 간략화할 수 있다. 즉, 본 발명의 메모리 셀(1)을 이용함으로써 보다 고집적화된 메모리를 형성하는 것이 가능하다. 또한, 도 19에 도시하는 예와 같이, 트랜지스터(8)가 게이트 전극(12)과 반도체 기판(9) 사이에 게이트 절연막(22)이 배치된 MOS 트랜지스터인 경우, 그 제조 과정에 있어서 게이트 절연막(22)을 에칭 등에 의해서 제거하는 면적을 줄일 수 있다. 게이트 절연막(22)을 에칭할 때에는, 다소나마 트랜지스터(8)가 데미지를 받을 가능성이 있다(예를 들면, 에칭에 의해서 형성된 게이트 절연막(22)의 단면이 열화됨. 게이트 전극(12)의 단면도 열화의 가능성이 있음). 이 때문에, 도 19에 도시하는 메모리 셀(1)로 함으로써 상기 데미지가 억제되어 보다 특성이 안정된 메모리 셀(1)로 할 수 있다.
또한, 도 19에 도시하는 메모리 셀(1)에서는 자성체 1개에 대해 적어도 1비 트의 정보를 기록할 수 있기 때문에, 1개의 트랜지스터로 다비트의 정보를 검지할 수 있어 다치화된 메모리 셀로 할 수 있다. 예를 들면, 도 19에 도시하는 예에서는, 트랜지스터 1개, 게이트 전극 2개에 대해서, 예를 들면, 4값의 메모리 셀로 할 수 있다.
하나의 트랜지스터(8) 중에 포함되는 채널(14)의 수는 특별히 한정되지 않는다. 메모리 셀(1)로서 필요한 특성에 따라 임의로 설정하면 된다. 또한, 하나의 트랜지스터(8) 중에 포함되는 게이트 전극(12)의 수도 특별히 한정되지 않는다. 메모리 셀(1)로서 필요한 특성에 따라 임의로 설정하면 된다. 또한 하나의 게이트 전극(12)에 대응하는 채널(14)의 수도, 적어도 1개의 게이트 전극(12)이 적어도 2개의 채널(14)에 대응하고 있는 한 특별히 한정되지 않는다.
도 20에, 본 발명의 메모리 셀의 또 다른 일례를 도시한다. 도 20에 도시하는 메모리 셀(1)에서는 트랜지스터(8)가, 자신이 포함하는 복수의 채널(14a∼14d)의 위쪽에 배치된 하나의 게이트 전극(12)을 가지고 있다. 그 외의 구성은, 도 19에 도시하는 메모리 셀(1)과 동일하다.
이러한 메모리 셀에서는 도 19에 도시하는 예보다도 더욱 게이트 전극(12)의 수를 삭감할 수 있다. 이 때문에, 더욱 특성이 안정된 메모리 셀(1)로 할 수 있고, 보다 고집적화된 메모리를 형성하는 것도 가능하다. 도 20에 도시하는 예에서는, 트랜지스터 1개, 게이트 전극 1개에 대해서, 예를 들면, 4값의 메모리 셀로 할 수 있다.
도 21에, 본 발명의 메모리 셀의 또 다른 일례를 도시한다. 도 21에 도시하 는 메모리 셀(1)에서는, 게이트 전극(12)과 드레인 전극이 공통이다. 이와 같이, 게이트 전극(12)과 드레인 전극을 공통으로 함으로써 더욱 배선을 간략화한 메모리 셀(1)로 할 수 있다. 한편, 게이트 전극(12)과 드레인 전극은 완전히 일체화하고 있을 필요는 반드시 없고, 양자가 등전위이면 된다.
도 22에, 본 발명의 메모리 셀의 또 다른 일례를 도시한다. 도 22에 도시하는 메모리 셀(1)에서는 게이트 전극(12)과 반도체 기판(9) 사이에 배치되어 있는(보다 구체적으로는, 게이트 전극(12)과 채널(14a∼14d) 사이에 배치되어 있는) 게이트 절연막(22)의 면적이, 게이트 전극(12)의 면적보다도 크다. 이와 같이, 게이트 절연막(22)의 면적을 게이트 전극(12)의 면적보다도 크게 함으로써 제조 공정에 있어서 게이트 절연막(22)을 에칭하는 면적을 작게 할 수 있다. 이 때문에, 보다 특성이 안정된 메모리 셀(1)로 할 수 있다.
도 22에 도시하는 예에서는, 게이트 절연막(22)은, 소스 전극 및 드레인 전극의 쌍방에 접하고 있다. 보다 구체적으로는, 게이트 절연막(22)은 소스 전극 및 드레인 전극이 배치되어 있는 영역을 제외한 트랜지스터(8)의 p-층, n+층의 표면 모두에 배치되어 있다. 또한, 게이트 절연막(22)은 채널(14a∼14d) 상에도 배치되어 있다.
도 23에, 본 발명의 메모리 셀의 또 다른 일례를 도시한다. 도 23에 도시하는 메모리 셀(1)은 복수의 자성체(2)를 포함하고 있다. 자전 변환부(4)는 검지하는 자계 상태에 따라 전기적 특성이 상이한 자전 변환 소자로서 트랜지스터(8)를 포함하고 있다. 트랜지스터(8)는, 복수의 자성체(2)로부터 생기는 자속을 검지하 도록 복수의 자성체(2)의 근방에 배치되어 있다. 여기서, 트랜지스터(8)는 복수의 자성체(2)에 대응하는 복수의 채널(14a∼14d)과, 상기 각 채널(14a∼14d)에 대응하도록 각각의 채널(14a∼14d)의 위쪽에 배치된 복수의 게이트 전극(12a∼12d)을 포함하고 있다. 보다 구체적으로는, 1개의 채널(14)에 대응하여 1개의 게이트 전극(12)이 배치되어 있다.
이와 같이, 한 쌍의 소스 전극-드레인 전극간에 복수의 독립한 게이트 전극을 가지는 구성을 NAND형이라고도 한다. 트랜지스터(8)를 NAND형으로 함으로써 다비트화된 메모리 셀(1)로 할 수 있다.
또한, 도 23에 도시하는 메모리 셀(1)에서는, 각 게이트 전극(12a∼12d)에 선택적으로 상이한 게이트 전압을 인가함으로써 각각의 자성체(2a∼2d)의 가수를 변화시킨 메모리 셀(1)로 하는 것도 가능하다. 즉, 보다 다비트화가 도모된 메모리 셀(1)로 할 수 있고, 더욱 고집적화된 메모리를 형성할 수 있다. 각 게이트 전극(12a∼12d)에 상이한 게이트 전압을 인가할 때에는, 모든 게이트 전극(12)에 다른 전압을 인가할 필요는 반드시 없고, 동일한 전압이 인가되는 게이트 전극(12)의 조합이 있어도 된다. 메모리 셀(1)로서 필요한 특성에 따라 임의로 설정할 수 있다.
도 23에 도시하는 메모리 셀(1)에 있어서도, 도 22에 도시하는 메모리 셀(1)과 마찬가지로, 게이트 절연막(22)이 소스 전극 및 드레인 전극이 배치되어 있는 영역을 제외한 트랜지스터(8)의 p-층, n+층의 표면 모두에 배치되어 있어도 된다. 한편, 도 23에 도시하는 메모리 셀(1)에서는 자성체(2)의 층수가 1이며, 게이트수 가 4이기 때문에 최저 4비트의 정보를 기록할 수 있다 또한, 자성체(2)의 자화 상태를 단순한 반전이 아니라 다치화하면, 더욱 다비트화를 도모할 수 있다. 예를 들면, 자성체(2)의 자화 상태를 4종류 상태로 설정한 경우, 4배의 16비트의 정보를 기록/독출하는 것이 가능하다.
도 19∼도 23에 도시하는 복수의 채널(14)을 가지는 트랜지스터(8)에 있어서도, 자성체(2)로부터 생기는 자속(7)에 의해서 트랜지스터(8)의 전기 저항값이 상이한 원리는 도 5A∼도 5C에서 설명한 원리와 동일하다. 도 24에 도시하는 메모리 셀(1)은, 도 20에 도시하는 메모리 셀(1)과 동일한 구성을 가지고 있다. 도 25A 및 도 25B는, 도 24에 도시하는 트랜지스터(8)를 자성체(2)의 옆에서 본 모식도이다. 트랜지스터(8)의 게이트 전극(12)에 소정의 값 이상의 전압(임계치 전압 Vth)을 가하면, 게이트 전극(12) 근방의 p-영역에 4개의 채널(14a∼14d)이 형성된다. 도 5A와 마찬가지로, 자성체(2a∼2d)로부터 생기는 자속(7a∼7d)이 채널(14a∼14d)에 가해지지 않은 경우, 도 25A에 도시하는 바와 같이, 전류(15)는 채널(14a∼14d)을 통하여 거의 똑바로 소스 전극으로 흐른다. 이것에 대해서, 자속(7a∼7d)이 트랜지스터(8)에 가해지면, 도 25B에 도시하는 바와 같이, 자속(7)과 전류(15)가 상호 작용하여 전류가 흐르는 방향이 변화한다. 이 때문에, 도 24에 도시하는 메모리 셀(1)에 있어서, 채널(14a∼14d)에 대응하는 자성체(2a∼2d)의 자화 상태(예를 들면, 자화 방향(6a∼6d))가 각각 상이하면, 거기에 따라 채널(14a∼14d)에 가해지는 자속(7a∼7d)이 각각 상이하여, 트랜지스터(8)의 전기 저항값은 여러 가지로 변 화할 수 있다.
도 26∼도 28에, 본 발명의 메모리 셀의 또 다른 일례를 도시한다. 도 26에 도시하는 바와 같이, 트랜지스터(8)가 복수의 채널(14)을 가지는 경우에 있어서도, 도 7에 도시하는 메모리 셀(1)과 마찬가지로 자계 발생부(3)가 코일형상의 배선(17)을 포함하고 있어도 된다. 또한, 도 27에 도시하는 바와 같이, 도 16에 도시하는 메모리 셀(1)과 동일하게, 자전 변환부(4)에 오프셋 자계인 자속(BA)을 인가하는 오프셋 자계 발생부(18)나, 스템(19), 실드(20), 패키지(21) 등을 포함하고 있어도 된다. 또한, 도 28에 도시하는 바와 같이, 도 17에 도시하는 메모리 셀(1)과 마찬가지로, 1개의 채널(14)에 대응해 자성체(2)가 복수 배치되어 있는 메모리 셀(1)로 해도 좋다. 이 경우, 보다 다치화 및 다비트화된 메모리 셀(1)로 할 수 있다. 한편, 도 26∼도 28은, 도 20에 도시하는 바와 같은 복수의 채널(14)에 1개의 게이트 전극(12)이 대응하는 트랜지스터(8)를 포함한 메모리 셀(1)을 이용해 나타냈지만, 도 23에 도시하는, 복수의 채널(14)에 복수의 게이트 전극(12)이 대응하는 트랜지스터(8)를 포함한 메모리 셀(1)에 있어서도 마찬가지이다.
본 발명의 메모리 셀에서는, 자전 변환 소자가 복수의 트랜지스터를 포함하고 있어도 된다. 이러한 메모리 셀의 일례를 도 29에 도시한다.
도 29에 도시하는 메모리 셀(1)에서는 자전 변환부(4)가 자전 변환 소자로서 복수의 트랜지스터(8a 및 8b)를 포함하고 있다. 이와 같이, 본 발명의 메모리 셀(1)에서는 자전 변환 소자가 복수의 트랜지스터를 포함하고 있어도 된다. 보다 다치화(다비트화)된 메모리 셀(1)로 할 수 있다. 자전 변환부(4)가 복수의 트랜지스 터를 포함한 경우, 포함되는 트랜지스터의 수는 도 29에 도시하는 2개에 한정되지 않고, 임의로 설정할 수 있다. 또한, 자전 변환부(4)가 복수의 트랜지스터(8)를 포함한 경우, 각각의 트랜지스터(8)의 종류, 조합, 배선의 구조 등은 특별히 한정되지 않는다. 메모리 셀(1)로서 필요한 특성에 따라 임의로 설정하면 된다.
도 29에 도시하는 메모리 셀(1)에서는, 트랜지스터(8a)의 게이트 전극(12)과 드레인 전극이 공통이다. 또한, 서로 이웃이 된 1조의 트랜지스터(8a 및 8b)에 있어서 한 쪽의 트랜지스터(8a)의 게이트 전극(12)과 다른 쪽의 트랜지스터(8b)의 소스 전극이 공통이 되어 있다. 이러한 메모리 셀(1)로 함으로써 상술한 효과 외에, 각 전극으로의 배선을 보다 간략화할 수 있다. 이 때문에 보다 고집적인 메모리를 형성할 수 있다. 한편, 게이트 전극(12)과 소스 전극이 공통이라는 것은 반드시 양자가 일체화되어 있을 필요는 없고 등전위가 되는 구조라면 특별히 한정되지 않는다.
도 30에 본 발명의 메모리 셀의 또 다른 일례를 도시한다. 도 30에 도시하는 바와 같이, 본 발명의 메모리 셀은 복수의 채널과 복수의 채널에 대응하는 복수의 게이트 전극을 가지는 트랜지스터(도 23에 도시하는 트랜지스터)를 복수 포함한 메모리 셀(1)이어도 된다.
도 31에 본 발명의 메모리 셀의 또 다른 일례를 도시한다. 도 31에 도시하는 바와 같이, 본 발명의 메모리 셀은 서로 이웃이 된 1조의 트랜지스터(8a 및 8b)에 있어서 한 쪽의 트랜지스터(8a)의 드레인 전극과 다른 쪽의 트랜지스터(8b)의 소스 전극 사이에 절연체(23)가 배치되어 있는 메모리 셀(1)이어도 된다. 절연체 (23)에 의해서 트랜지스터(8a와 8b)가 분리되어 있다. 이 때, 절연체(23)을 배치하는 방법은 특별히 한정되지 않는다. 예를 들면, 절연체(23)가 쉘로우 아이솔레이션이라 불리는 분리 수법에 의해서 배치되어도 된다. 절연 간격(도 31에 도시하는 예에서의, 절연체(23)를 협지하는 D-S간의 거리)을 작게 할 수 있고, 메모리 셀의 소형화에 적합하기 때문이다. 또한, LOCOS라 불리는 방법에 의해 절연체(23)를 배치해도 된다. 절연 간격의 관점에서는 쉘로우 아이솔레이션보다 다소 뒤떨어지지만, 제조시의 비용을 저감할 수 있고 또한, 보다 절연성이 뛰어나다.
도 32에 본 발명의 메모리 셀의 제어 방법의 일례를 도시한다. 예로서 도 31에 도시하는 메모리 셀(1)로부터 자성체(2)에 기록된 정보를 독출하는 방법을 도시한다. 도 32에 도시하는 메모리 셀(1)은 도 31에 도시하는 NAND형 메모리 셀(1)을 위쪽(반도체 기판(9)에 대해서, 자성체(2)측으로부터)에서 본 모식도이다. 단, 소스 전극, 드레인 전극 및 게이트 전극(12a∼12h) 이외의 부재는 도시를 생략하고 있다. 이러한 메모리 셀(1)로부터 정보를 독출하기 위해서는, 예를 들면, 도 32에 도시하는 바와 같이, 게이트 전극(12a∼12h)을 배선(g1∼g8)에 의해서 게이트 제어 회로(25)에 접속하고, 각 소스 및 드레인 전극을 배선(s1, s2, d1, d2)에 의해서 소스·드레인 제어 회로(24)에 접속하면 된다. 소스·드레인 제어 회로(24)는 임피던스 검출 회로(26)에 접속되어 있고 소스·드레인 간의 임피던스를 검출할 수 있다. 이 때, 게이트 제어 회로(25)에 의해서, 각 게이트 전극에 전압을 인가하고, 소스·드레인 제어 회로(25)에 의해서 소스 전극-드레인 전극간에 전류를 흘림으로써 소스 전극·드레이 전극간의 임피던스가 검출되어 자성체(2)에 기록된 정보 를 독출할 수 있다. 한편, 구체적인 배선의 구조는 특별히 한정되지 않는다.
상술의 각 도면에 예시한 본 발명의 메모리 셀(1)에서는, 트랜지스터(8)의 소스 전극(11)(혹은 S)의 표면과 게이트 전극(12)의 표면과 드레인 전극(13)(혹은 D)의 표면이 동일한 높이에 있다. 이러한 메모리 셀(1)은 동일한 제조 프로세스로 형성할 수 있기(즉, 예를 들면, 각 전극을 동일한 공정으로 형성할 수도 있음) 때문에, 제조 공정수의 삭감과 코스트 다운이 가능해진다. 한편, 동일의 높이란, n채널 트랜지스터인 경우, 예를 들면, 각 전극의 표면과 채널 및 n+층의 표면과의 거리의 차이가, 10㎚∼100㎛정도의 범위에 있는 것을 말한다.
다음에, 본 발명의 메모리에 대해 설명한다.
본 발명의 메모리는, 상술한 본 발명의 메모리 셀(1)과 메모리 셀(1)에 정보를 기록하기 위한 정보 기록용 도체선과, 기록한 정보를 독출하기 위한 정보 독출용 도체선을 포함하고 있다. 이러한 구성으로 하여 메모리 셀(1)을 선택함으로써 상술한 여러 가지 효과를 가지는 메모리로 할 수 있다.
본 발명의 메모리 셀을 이용한 메모리의 일례를 도 33에 도시한다. 도 33에 도시하는 메모리(51)에서는, 메모리 셀(1)은 2개의 직교하는 비트선(52)의 교점에 매트릭스형으로 배치되어 있다. 비트선(52)은 정보 독출용 도체선에 상당하고, 2개의 직교하는 비트선(52)에 신호 전류를 흘림으로써 메모리 셀(1)로부터 정보를 독출할 수 있다. 정보는 ON 상태가 된 비트선(52)이 크로스 하는 위치에 배치된 메모리 셀(도 33에서는, 메모리 셀(1a))로부터 독출된다. 신호의 ON, OFF는 디코더(53 및 54)에 의해서 제어할 수 있다.
또한, 도시하고 있지 않지만, 도 33에 도시하는 메모리(51)에서는, 메모리 셀(1)은 2개의 직교하는 워드선의 교점에도 매트릭스형으로 배치되어 있다. 워드선은 정보 기록용 도체선에 상당하고, 2개의 직교하는 워드선에 신호 전류를 흘림으로써 메모리 셀(1)에 정보를 기록할 수 있다. 정보는, ON 상태가 된 워드선이 크로스하는 위치에 배치된 메모리 셀에 기록된다. 판독의 경우와 마찬가지로, 신호의 ON, OFF는 디코더에 의해서 제어할 수 있다.
도 33에 도시하는 메모리(51)에는, 메모리 셀(1)의 전기적인 출력을 참조하기 위한 참조 소자(55)가 적어도 1개 배치되어 있다. 참조 소자(55)는 메모리 셀(1)의 전기적인 출력의 기준이 되는 소자이다. 보다 구체적으로는, 예를 들면, 메모리 셀(1)이 트랜지스터를 포함하고, 그 전기 저항값의 변화를 검출함으로써 정보를 독출하는 메모리 셀인 경우, 예를 들면, 전기 저항값의 기준이 되는 트랜지스터를 포함한 소자이면 된다. 더욱 구체적으로는, 메모리 매체로서 자성체를 포함한 소자인 경우, 참조 소자(55)로서 상기 자성체가 소자(消磁) 상태에 있는 메모리 셀을 이용해도 된다(즉, 메모리 매체로서 자성체를 포함한 복수의 메모리 셀(1) 중 적어도 1개의 메모리 셀(1)의 자성체를 소자 상태로 하면 됨). 참조 소자(55)를 적어도 1개 포함함으로써 보다 상대 정밀도가 뛰어나고 독출 시에 오동작 확률이 적은 메모리(51)로 할 수 있다. 참조 소자(55)는 필요에 따라서 배치하면 되고, 배치하는 수도 특별히 한정되지 않는다.
본 발명의 메모리에서는, 메모리 셀(1)의 배치 방법 등은, 특별히 한정되지 않는다. 예를 들면, 반도체 메모리 등이 일반적인 메모리로 이용되고 있는 메모리 셀의 배치 방법을 적용하면 된다. 또한, 각 메모리 셀로의 어드레스의 할당 등의 방법에 대해서도 마찬가지이고, 예를 들면, 일반적인 메모리로 이용되고 있는 방법을 적용하면 된다. 예를 들면, 비트선과 워드선을 공용시키거나 센스선을 더욱 배치하거나 해도 된다.
도 34A 및 도 34B를 참조하여 본 발명의 메모리 셀(1)의 동작에 대해 설명한다. 도 34A에는 본 발명의 메모리 셀(1)에서의 독출 동작의 기본예가, 도 34B에는 본 발명의 메모리 셀(1)에서의 기입 동작(기록 동작)의 기본예가 도시되어 있다. 도 34A에 도시하는 바와 같이, 메모리 셀(1)의 독출 시에는, 비트선(52)를 통해 트랜지스터의 드레인 전극(도 34A 및 도 34B에 도시하는 D)으로부터 소스 전극(도 34A 및 도 34B에 도시하는 S)으로 전류를 흘리고, 그 때의 임피던스를 검지함으로써 자성체(2)에 기록된 정보가 독출된다. 한편, 도 34A 및 도 34B에 도시하는 트랜지스터는 드레인 전극과 게이트 전극(도 34A 및 도 34B에 도시하는 G)이 전기적으로 접속되고 있다. 또한, 도 34B에 도시하는 바와 같이, 메모리 셀(1)의 기입 시에는, 워드선(56)을 통해 자계 발생부(3)에 전류를 흘리고, 발생한 자계(5)를 자성체(2)에 인가함으로써 자성체(2)에 정보가 기록된다. 한편, 본 발명의 메모리에서는, 메모리 셀(1)로의 기록 방법, 독출 방법은 도 34A 및 도 34B에 도시하는 예로 한정되지 않는다.
도 35를 참조하여 본 발명의 메모리 셀의 동작에 대해 다시 설명한다. 도 35에서의 메모리 셀은 도 26에 기재된 메모리 셀(1)을 상정하고 있다.
도 35에 도시하는 바와 같이, 메모리 셀(1)의 독출 시에는, 비트선(52)을 통 해 트랜지스터의 드레인 전극(도 35에 도시하는 D)으로부터 소스 전극(도 35에 도시하는 S)으로 전류를 흘리고, 그 때의 저항을 임피던스 검출 회로(26)로 검지함으로써 자성체(2a∼2d)에 기록된 정보가 독출된다. 드레인 전극으로부터 소스 전극으로의 전류는, 게이트 전극(도 35에 도시하는 G)에 소정의 전압 이상의 전압을 인가함으로써 흘릴 수 있다. 한편, 도 35에 도시하는 트랜지스터에서는, 드레인 전극과 벌크 혹은 웰로 불리는 p-층(도 35에 도시하는 B)이 전기적으로 접속되고 있다.
본 발명의 메모리에서는, 매트릭스형으로 배치된 각각의 메모리 셀이 트랜지스터를 포함하고 있고, 상이한 메모리 셀 사이에 있어서 트랜지스터의 소스 전극 및 드레인 전극으로부터 선택되는 적어도 1개의 전극이 등전위라도 된다. 배선을 간략화할 수 있기 때문에 보다 고집적화된 메모리로 할 수 있다. 도 36에 이러한 메모리의 일례를 도시한다.
도 36에 도시하는 메모리는, 도 23에 도시하는 메모리 셀(1)이 매트릭스형으로 배치된 메모리(51)이다. 도 23에 도시하는 메모리 셀(1)이 NAND형이기 때문에 NAND형의 메모리(51)라고 할 수도 있다. 다만, 도 36에서는 메모리 셀(1)에서의 소스 전극, 드레인 전극, 게이트 전극(도 36 중에서의 G111∼G244) 이외의 부재의 도시가 생략되어 있다. 도 36에 도시하는 메모리(51)에서는 상이한 메모리 셀(1) 사이에 있어서, 메모리 셀(1)에 포함되는 트랜지스터의 소스 전극(S) 및 드레인 전극(D)으로부터 선택되는 적어도 1개의 전극이 일체화되고 있다. 예를 들면, 메모리 셀(1a)과 메모리 셀(1b)은 소스 전극 및 드레인 전극이 각각 일체화되고 있다. 메모리 셀(1a)와 메모리 셀(1c)은, 한 쪽의 소스 전극과 다른 쪽의 드레인 전극이 일체화되고 있다. 전극이 일체화되는 메모리 셀(1)은 반드시 서로 이웃할 있을 필요는 없다. 또한, 반드시 전극과 전극이 일체화되어 있을 필요는 없고, 양자가 등전위인 한, 그 구조는 특별히 한정되지 않는다. 한편, 도 36에 도시하는 메모리(51)에서는 1개의 메모리 셀(1)에 게이트 전극(G)이 4개씩 존재한다. 이 때문에, 도 36에 도시하는 바와 같이 각 게이트 전극에 어드레스(G111∼G244)를 할당함으로써 적어도 32비트의 메모리로서 제어할 수 있다. 또한, 도 36에 도시하는 바와 같이, 각 메모리 셀(1) 간에 절연성의 소자 분리층(56)을 배치해도 된다.
한편, 도 33에 도시하는 메모리는 일반적으로 이차원 메모리 혹은 이차원 메모리 어레이로 불리는 구조를 가지고 있다. 본 발명의 메모리는, 도 33에 도시하는 이차원 메모리 어레이를 복수 포함하고 있어도 된다. 보다 구체적으로는, 예를 들면, 복수의 상기 메모리 어레이를 1개, 혹은 복수의 집적 회로로서 패키징화한 메모리라도 된다. 또한, 이렇게 형성한 상기 집적 회로를 칩 적층하여 메모리를 형성해도 좋고, 상기 집적 회로를 얇은 패키지(thin film package)에 수용해 적층해도 된다. 이른바 멀티 칩 모듈을 형성해도 좋다. 또한, 이차원 메모리로서는, 도 33에 도시하는, 복수의 메모리 셀이 매트릭스형으로 배치된 메모리에 한정되지 않는다. 매트릭스형의 배치 이외에도, 이차원적으로 메모리 셀이 배치된 상태라면, 특별히 한정되지 않는다. 또한, 도 29에 도시하는 메모리 셀을 본 발명의 메모리로서 이용할 수도 있다. 즉, 일반적으로 일차원 메모리 혹은 일차원 메모리 어레이로 불리는 구조라도 된다.
다음에, 본 발명의 메모리 셀의 제조방법에 대해서 설명한다.
본 발명의 메모리 셀의 제조방법은 상술한 본 발명의 메모리 셀의 제조방법으로서,
(i) 반도체 기판의 표면에 검지하는 자계 상태에 따라 전기적 특성이 상이한 자전 변환 소자를 형성하는 공정과,
(ii) 자성체와 반도체 기판에 의해서 자전 변환 소자를 협지하도록, 자성체를 형성하는 공정과,
(iii) 자성체의 근방에, 자성체의 자화 상태를 변화시키는 자계 발생부를 형성하는 공정을 포함하고 있다. 또한, 상기(ii)의 공정에 있어서, 자성체는 자성체로부터 생기는 자속을 자전 변환 소자가 검지하도록 자전 변환 소자의 근방에 형성된다. 이러한 제조방법으로 함으로써 특성이 뛰어난 메모리 셀을 얻을 수 있다.
본 발명의 메모리 셀의 제조방법의 일례를 도 37A∼도 37H에 도시한다.
우선, 도 37A에 도시하는 바와 같이, 반도체 기판(9)의 표면에 검지하는 자계 상태에 따라 전기적 특성이 상이한 자전 변환 소자인 트랜지스터(8)를 형성한다(공정 (i)). 반도체 기판(9) 상에 트랜지스터(8)를 형성하는 방법은 특별히 한정되지 않고, 일반적인 방법을 이용하면 좋다.
다음에, 도 37B에 도시하는 바와 같이, 트랜지스터(8) 상에 절연체(10)와 자성 재료(31)를 적층한다. 자성 재료(31)에는 메모리 셀의 자성체로서 필요한 자성 재료를 이용하면 좋다. 또한, 이 때의 자성 재료(31)의 두께를, 후에 자성체를 형성했을 때의 자성체의 두께(자성체의 자전 변환 소자에 접하고 있는 면에 대해서 수직인 방향의 두께)로 할 수 있다. 또한, 절연체(10)는 자전 변환 소자가 전기적인 단락을 일으킬 가능성 등이 없는 경우는 생략해도 된다.
다음에, 도 37C에 도시하는 바와 같이, 자성 재료(31) 상에 레지스트(32)를 배치한다. 레지스트(32)는, 메모리 셀의 자성체로서 필요한 영역에 배치하면 좋다. 레지스트(32)의 종류는 특별히 한정되지 않고, 일반적인 레지스트를 이용하면 좋다. 또한, 레지스트(32)를 배치하는 방법도 특별히 한정되지 않는다.
다음에, 도 37D에 도시하는 바와 같이, 레지스트(32)가 배치되어 있는 영역 이외의 자성 재료를 제거하고, 트랜지스터(8) 상에 자성체(2)를 형성한다(공정(ii)). 한편, 자성체(2)는, 자성체(2)와 반도체 기판(9)에 의해서 자전 변환 소자인 트랜지스터(8)를 협지하도록 형성된다. 한편, 자성 재료는 이온 에칭, 이온 밀링 등의 일반적인 방법에 따라 제거하면 된다.
다음에, 도 37E에 도시하는 바와 같이, 절연체(10) 및 레지스트(32) 상에 배선 재료(33)를 적층한다. 배선 재료(33)에는 메모리 셀의 자계 발생부에 이용하는 배선 혹은 코일 등으로서 필요한 도전 재료를 이용하면 된다.
다음에, 도 37F에 도시하는 바와 같이, 배선 재료(33) 상에 레지스트(34)를 배치한다. 레지스트(34)는, 자계 발생부에 이용하는 배선 혹은 코일 등으로서 필요한 영역에 배치하면 된다. 레지스트(34)의 배치는, 레지스트(32)와 동일한 재료, 방법을 이용하면 좋다.
다음에, 도 37G에 도시하는 바와 같이, 레지스트(34)가 배치되어 있는 영역 이외의 배선 재료를 제거하고, 절연체(10) 상에 자계 발생부인 코일형상의 배선 (17)을 형성한다(공정(ii)). 이 때, 배선 재료는 이온 에칭, 이온 밀링 등의 일반적인 방법에 따라 제거하면 되고, 자성체(2) 상에 배치되어 있던 레지스트(32) 및 배선 재료(33)는 리프트 오프 등의 수법에 따라 제거하면 된다.
마지막으로, 도 37H에 도시하는 바와 같이, 전체를 절연체(10)로 덮으면, 도 7에 도시하는 메모리 셀(1)과 동일한 메모리 셀(1)을 얻을 수 있다.
한편, 자성 재료, 배선 재료 등의 적층에는 일반적인 막형성 수법을 이용하면 된다. 예를 들면, 스퍼터링, 진공 증착 등의 수법을 이용해 적층하면 된다.
본 발명의 메모리 셀의 제조방법으로는 각부에 이용하는 재료, 각부의 위치 관계 등은, 상술한 재료, 위치 관계 등에 따르면 된다. 예를 들면, 트랜지스터(8)가 복수의 채널의 위쪽에 배치된 1개의 게이트 전극을 가지고 있어도 된다. 이러한 제조방법으로 함으로써 도 20에 도시하는 특성이 뛰어난 메모리 셀(1)을 얻을 수 있다.
본 발명의 메모리 셀의 제조방법으로는, 트랜지스터에서의 소스 전극의 표면과 게이트 전극의 표면과 드레인 전극의 표면이 동일한 높이에 있어도 된다.
본 발명의 메모리 셀의 제조방법으로는, 상기 (ii)의 공정에 있어서 복수의 자성체를 형성해도 좋다. 도 17 혹은 도 19 등에 도시하는 메모리 셀(1)을 얻을 수 있다. 복수의 자성체를 형성하기 위해서는, 예를 들면, 도 37B∼도 37D에 도시하는 공정을 필요한 자성체의 수만큼 반복하면 된다.
본 발명의 메모리 셀의 제조방법으로는, 반도체 기판이 연자성체로 이루어지는 스템 상에 형성되어 있어도 된다. 이러한 제조방법으로 함으로써, 도 16이나 도 27에 도시하는 특성이 뛰어난 메모리 셀(1)을 얻을 수 있다.
본 발명의 메모리 셀의 제조방법으로는, 상기 (iii)의 공정의 후에,
(a) 강자성체로 이루어지는 층을 형성하는 공정을 더욱 포함하고,
그 강자성체는 자성체의 자전 변환 소자에 면하고 있는 면에 대해서 수직인 방향으로 자속의 성분을 가지고 있어도 된다. 이러한 제조방법으로 함으로써 도 14나 도 27에 도시하는, 오프셋 자계 발생부를 가지는, 특성이 뛰어난 메모리 셀(1)을 얻을 수 있다. 한편, 강자성체를 형성하는 방법은 특별히 한정되지 않는다. 예를 들면, 자성 재료의 적층 방법과 동일한 수법을 이용하면 되고, 필요에 따라서, 에칭 등의 처리를 실시해도 된다.
본 발명의 메모리 셀의 제조방법으로는, 상기 (iii)의 공정의 후에,
(b) 연자성체로 이루어지는 실드를 형성하는 공정을 더욱 포함하고 있어도 된다. 이러한 제조방법으로 함으로써, 도 16이나 도 27에 도시하는 특성이 뛰어난 메모리 셀(1)을 얻을 수 있다. 한편, 실드를 형성하는 방법은 특별히 한정되지 않는다. 예를 들면, 자성 재료의 적층 방법과 동일한 수법을 이용하면 되고, 필요에 따라서, 에칭 등의 처리를 실시해도 된다.
본 발명의 메모리를 실제로 사용한 시스템, 장치, 디바이스 등의 예에 대해 설명한다. 본 발명의 메모리는, 예를 들면, 이하에 도시하는 응용을 생각할 수 있다.
도 38은 본 발명의 메모리를 구비하는 컴퓨터 시스템의 구성의 일례를 도시하는 모식도이다. 도 38에 도시하는 컴퓨터 시스템(501)은, 기억 장치로서 본 발 명의 메모리(51)를 구비하고 있다.
상술한 바와 같이, 본 발명의 메모리(51)는 메모리를 구성하는 메모리 셀에 포함되는 메모리 매체를 선택하거나 검출 소자의 구조를 선택하거나 하는 것 등에 의하여 여러 가지 특성을 가지는 메모리로 할 수 있다. 예를 들면, 내열성이 뛰어나고, 내환경 특성이 뛰어나며, 정보의 불휘발성이 뛰어나고, 독출 특성이 뛰어나며, 기입 특성이 뛰어나다는 등의 특성을 선택할 수 있다. 이 때문에, 본 발명의 메모리를 구비함으로써 보다 신뢰성이 뛰어나고 성능이 뛰어난 컴퓨터로 할 수 있다. 한편, 도 38에 도시하는 컴퓨터가 구비하는 다른 장치, 디바이스(도시하지 않는 것을 포함함)가 본 발명의 메모리를 구비하고 있어도 된다. 이 경우도, 동일한 효과를 얻을 수 있다.
도 39는, 본 발명의 메모리를 구비하는 시스템이나 워크 스테이션(이하, 서버 시스템이라고 함)의 구성의 일례를 도시하는 모식도이고, 도 39에 도시하는 서버 시스템(502)은 기억 장치로서 본 발명의 메모리(51)를 구비하고 있다. 도 38에 도시하는 예와 마찬가지로, 본 발명의 메모리를 구비함으로써 보다 신뢰성이 뛰어나고 성능이 뛰어난 서버 시스템으로 할 수 있다. 한편, 도 39에 도시하는 서버 시스템이 구비하는 다른 장치, 디바이스(도시하지 않는 것을 포함함)가 본 발명의 메모리를 구비하고 있어도 된다. 이 경우도, 동일한 효과를 얻을 수 있다.
도 40은, 본 발명의 메모리를 구비하는 차재 시스템의 일례를 도시하는 모식도이다. 도 40에 도시하는 차재 시스템(503)에서는, 도시는 하고 있지 않지만, 여러 가지 장치, 디바이스가 본 발명의 메모리를 구비하고 있다. 예를 들면, 도 40 에 도시하는 코덱, ITS (Intelligent Transport System) 처리기, 콘트롤러, 신호 처리기, 제1 광디스크 장치, 제2 광디스크 장치, 차재 무선기, 이동 기구를 구비한 카메라, 차재 레이더, 차재 네비게이션 시스템, 상기 네비게이션 시스템에 대해 차량의 위치 측정을 행하는 GPS (Global Positioning System) 등이 본 발명의 메모리를 포함하고 있다. 도 38에 도시하는 예와 마찬가지로, 본 발명의 메모리를 구비함으로써 차재라는 고온이나 진동에 의한 사용 환경이 어려운 조건 하에서도, 보다 신뢰성이 뛰어나고 성능이 뛰어난 차재 시스템으로 할 수 있다.
도 41은, 본 발명의 메모리를 구비하는 멀티 펑션형 정보 처리 시스템(예를 들면, 복사기, 스캐너, 프린터, 팩스 등의 기능을 가지는 시스템)의 구성의 일례를 도시하는 모식도이고, 도 41에 도시하는 정보 처리 시스템(504)은 기억 장치로서 본 발명의 메모리(51)를 구비하고 있다. 도 38에 도시하는 예와 마찬가지로, 본 발명의 메모리를 구비함으로써 보다 신뢰성이 뛰어나고 성능이 뛰어난 정보 처리 시스템으로 할 수 있다. 한편, 도 41에 도시하는 정보 처리 시스템이 구비하는 다른 장치, 디바이스가 본 발명의 메모리를 구비하고 있어도 된다. 이 경우도, 동일한 효과를 얻을 수 있다. 도 41에 도시하는 정보 처리 시스템은, 컴퓨터에 내장되어 있어도 된다.
도 42는, 본 발명의 메모리를 구비하는 투사형, 혹은, 반사형, 배면투사형 등의 시네마 시스템의 다른 일례를 도시하는 모식도이다. 도 42에 도시하는 시네마 시스템(505)에서는 기억 장치로서 본 발명의 메모리(51)를 구비하고 있다. 또한, 도시는 하고 있지 않지만, 그 외 여러 가지 장치, 디바이스가 본 발명의 메모 리를 구비하고 있다. 예를 들면, 도 42에 도시하는 코덱, 광디스크 장치 등이 본 발명의 메모리를 구비하고 있다. 도 38에 도시하는 예와 마찬가지로, 본 발명의 메모리를 구비함으로써 고온이나 진동에 의한 사용 환경이 어려운 조건 하에서도, 보다 신뢰성이 뛰어나고 성능이 뛰어난 시네마 시스템으로 할 수 있다.
도 43은, 본 발명의 메모리를 구비하는 휴대 단말 시스템의 일례를 도시하는 모식도이다. 도 43에 도시하는 휴대 단말 시스템(506)에서는, 기억 장치로서 본 발명의 메모리(51)를 구비하고 있다. 도 38에 도시하는 예와 마찬가지로, 본 발명의 메모리를 구비함으로써 보다 신뢰성이 뛰어나고 성능이 뛰어난 형태 단말 시스템으로 할 수 있다. 한편, 도 43에 도시하는 휴대 단말 시스템이 구비하는 다른 장치, 디바이스가 본 발명의 메모리를 구비하고 있어도 된다. 이 경우도, 동일한 효과를 얻을 수 있다.
도 44는, 본 발명의 메모리를 구비하는 컴퓨터 및/또는 서버 시스템을 포함한 서버망의 일례를 도시하는 모식도이다. 도 44에 도시하는 서버망(507)은, 서버망( 507)을 구성하는 컴퓨터 및/또는 서버 시스템의 기억 장치로서 본 발명의 메모리를 구비하고 있다. 도 38, 도 39에 도시하는 예와 마찬가지로, 서버망에 포함되는 컴퓨터 및/또는 서버 시스템이 본 발명의 메모리를 구비함으로써 보다 신뢰성이 뛰어나고 성능이 뛰어난 서버망으로 할 수 있다.
도 45는, 본 발명의 메모리를 구비하는 컴퓨터 및/또는 서버 시스템을 포함한 서버망을 포함한 통신 시스템, 예를 들면, 인터넷망(508)이다. 통신 시스템은, 예를 들면, 전용 회선을 이용한 통신 시스템이어도 된다. 그 편이 보안성이 뛰어 나다.
이상 설명한 바와 같이, 본 발명에 의하면 종래의 메모리와는 완전히 구성이 상이하면서 여러 가지 특성이 뛰어난 메모리 셀과 그 제조방법을 제공할 수 있다. 또한, 상기 메모리 셀을 이용함으로써 여러 가지 특성이 뛰어난 메모리를 제공할 수 있다.
본 발명의 메모리 셀은 SRAM, DRAM, 플래시 메모리 등의 종래의 메모리 셀 대신에 이용할 수 있다. 그 구체적인 용도는 특별히 한정되지 않고, 지금까지 메모리 셀이 사용되고 있던 용도이면, 특별히 제한하는 일없이 이용하는 것이 가능하다.

Claims (37)

  1. 삭제
  2. 정보를 유지하는 메모리 매체와, 상기 메모리 매체에 정보를 기록하는 제어부와, 상기 메모리 매체로부터 정보를 독출하는 검출 소자와, 제2 자계 발생부를 포함하고,
    상기 검출 소자는 상기 메모리 매체로부터 독립하여 있는, 메모리 셀로서,
    상기 메모리 매체는 자성체이고,
    상기 제어부는 상기 자성체에 자계를 인가함으로써 상기 자성체의 자화 상태를 변화시키는 제1 자계 발생부를 포함하고,
    상기 검출 소자는 상기 자성체의 근방에 배치되어 있으며, 또한, 상기 자성체의 상기 자화 상태에 따라 전기적 특성이 상이한 자전 변환부를 포함하며,
    상기 제2 자계 발생부는, 상기 자전 변환부에 오프셋 자계를 인가하는, 메모리 셀.
  3. 제2항에 있어서, 상기 자전 변환부가 검지하는 자계의 상태에 따라 전기적 특성이 상이한 자전 변환 소자를 포함하며,
    상기 자전 변환 소자는 상기 자성체로부터 생기는 자속을 검지하도록 상기 자성체의 근방에 배치되어 있는, 메모리 셀.
  4. 제3항에 있어서, 상기 자전 변환 소자는 검지하는 자계의 상태에 따라 전기 저항값이 상이한 소자인, 메모리 셀.
  5. 제3항에 있어서, 상기 자전 변환 소자가 반도체 소자인, 메모리 셀
  6. 제5항에 있어서, 상기 반도체 소자가 트랜지스터인, 메모리 셀
  7. 제2항에 있어서, 상기 자성체의 자화 방향이, 상기 자성체에서의 상기 자전 변환부에 면하고 있는 면에 대해서 각도를 가지고 있는, 메모리 셀.
  8. 제2항에 있어서, 상기 자성체가, 상기 자성체에서의 상기 자전 변환부에 면하고 있는 면에 대해서 수직인 방향으로 자속의 성분을 가지는, 메모리 셀
  9. 제2항에 있어서, 상기 자성체가, 페리 자성 재료, 희토류-천이 금속계 자성 재료, 페라이트 및 천이 금속을 포함한 산화물로 이루어지는 강자성 재료에서 선택되는 적어도 1종의 자성 재료를 포함하는, 메모리 셀.
  10. 제2항에 있어서, 상기 자성체가, 보자력이 상이한 복수의 성분을 포함하는 다원계의 자성 재료로 이루어지는, 메모리 셀.
  11. 제2항에 있어서, 상기 자성체의 포화 자화의 값이 극대가 되는 온도가 80℃∼300℃의 범위인, 메모리 셀.
  12. 제2항에 있어서, 상기 자성체의 퀴리 온도가 100℃ 이상인, 메모리 셀.
  13. 제2항에 있어서, 상기 자성체의 보자력이 소정의 온도 영역에 있어서 온도의 상승에 수반하여 작아지는 경향을 가지는, 메모리 셀.
  14. 제2항에 있어서, 상기 제1 자계 발생부가, 자계를 야기하는 배선을 포함하는, 메모리 셀.
  15. 제14항에 있어서, 상기 배선이 코일형상인, 메모리 셀.
  16. 삭제
  17. 제2항에 있어서, 연자성체로 이루어지는 스템을 더욱 포함하고, 상기 스템은, 상기 자전 변환부의 상기 자성체에 면하는 측과는 반대측에 배치되어 있는, 메모리 셀.
  18. 제2항에 있어서, 연자성체로 이루어지는 실드를 더욱 포함하고, 상기 실드는, 상기 실드와 상기 자전 변환부에 의해서 상기 자성체를 협지하도록 배치되어 있는, 메모리 셀.
  19. 제2항에 있어서, 상기 자성체를 복수 포함하는, 메모리 셀.
  20. 제19항에 있어서, 상기 자전 변환부가, 검지하는 자계의 상태에 따라 전기적 특성이 상이한 자전 변환 소자를 포함하고,
    상기 자전 변환 소자는 상기 복수의 자성체로부터 생기는 자속을 검지하도록 상기 복수의 자성체의 근방에 배치되어 있는, 메모리 셀.
  21. 제20항에 있어서, 상기 자전 변환 소자가 트랜지스터를 포함하고,
    상기 트랜지스터의 하나의 채널에 대응하여 상기 자성체가 복수 배치되어 있는, 메모리 셀.
  22. 제21항에 있어서, 상기 1개의 채널에 대응하는 복수의 상기 자성체의 자기 특성이 상기 1개의 채널로부터의 거리에 따라 상이한, 메모리 셀.
  23. 제20항에 있어서, 상기 자전 변환 소자가 트랜지스터를 포함하고,
    상기 트랜지스터는, 상기 복수의 자성체에 대응하는 복수의 채널과 적어도 2개의 상기 채널의 위쪽에 배치되어 상기 적어도 2개의 채널에 대응하는 1개의 게이트 전극을 포함하며,
    검지하는 자계의 상태에 따라 상기 채널의 전기적 특성이 상이함으로써 상기 트랜지스터의 전기적 특성이 상이한, 메모리 셀.
  24. 제23항에 있어서, 상기 트랜지스터가, 상기 복수의 채널의 위쪽에 배치된 1개의 게이트 전극을 가지는, 메모리 셀.
  25. 제20항에 있어서, 상기 자전 변환 소자가 트랜지스터를 포함하고,
    상기 트랜지스터는, 상기 복수의 자성체에 대응하는 복수의 채널과 각각의 상기 채널에 대응하도록 각각의 상기 채널의 위쪽에 배치된 복수의 게이트 전극을 포함하며,
    검지하는 자계의 상태에 따라 상기 채널의 전기적 특성이 상이함으로써, 상기 트랜지스터의 전기적 특성이 상이한, 메모리 셀.
  26. 제6항에 있어서, 상기 자전 변환 소자가 복수의 상기 트랜지스터를 포함하는, 메모리 셀.
  27. 제26항에 있어서, 서로 이웃한 1조의 상기 트랜지스터에 있어서, 한 쪽의 상기 트랜지스터의 드레인 전극과 다른 쪽의 상기 트랜지스터의 소스 전극이 등전위인, 메모리 셀.
  28. 삭제
  29. 제2항에 기재된 메모리 셀과, 상기 메모리 셀에 정보를 기록하기 위한 정보 기록용 도체선과, 상기 정보를 독출하기 위한 정보 독출용 도체선을 포함하는 메모리.
  30. 제29항에 있어서, 복수의 상기 메모리 셀을 포함하고, 상기 복수의 메모리 셀이 매트릭스형으로 배치되어 있는, 메모리.
  31. 제30항에 있어서, 매트릭스형으로 배치된 각각의 상기 메모리 셀에서의 상기 자전 변환부가 트랜지스터를 포함하고,
    상이한 상기 메모리 셀 사이에 있어서, 상기 트랜지스터의 소스 전극 및 드레인 전극으로부터 선택되는 적어도 1개의 전극이 등전위인, 메모리.
  32. 제3항에 기재된 메모리 셀의 제조방법으로서,
    (i) 반도체 기판의 표면에, 검지하는 자계의 상태에 따라 전기적 특성이 상이한 자전 변환 소자를 형성하는 공정과,
    (ii) 자성체와 상기 반도체 기판에 의해서 상기 자전 변환 소자를 협지하도 록, 상기 자성체를 형성하는 공정과,
    (iii) 상기 자성체의 근방에, 상기 자성체의 자화 상태를 변화시키는 자계 발생부를 형성하는 공정을 포함하고,
    상기 (ii)의 공정에 있어서, 상기 자성체는, 상기 자성체로부터 생기는 자속을 상기 자전 변환 소자가 검지하도록 상기 자전 변환 소자의 근방에 형성되는 것을 특징으로 하는 메모리 셀의 제조방법.
  33. 제32항에 있어서, 상기 자전 변환 소자가 트랜지스터인, 메모리 셀의 제조방법.
  34. 제32항에 있어서, 상기 (ii)의 공정에 있어서, 복수의 상기 자성체를 형성하는, 메모리 셀의 제조방법.
  35. 삭제
  36. 제29항에 기재된 메모리의 기록/독출 방법으로서,
    정보 기록용 도체선 및 정보 독출용 도체선에서 선택되는 적어도 1개의 도체 선에 인가하는 전류를 변화시킴으로써 정보의 기록/독출을 행하는 것을 특징으로 하는 메모리의 기록/독출 방법.
  37. 제36항에 있어서, 상기 정보 기록용 도체선에 인가하는 전류를 변화시킴으로써, 제1 자계 발생부에서 발생하는 자계를 변화시키고, 상기 변화한 자계에 의해서 자성체의 자화 상태를 변화시켜 상기 메모리에 정보를 기록하는 공정과,
    상기 정보 독출용 도체선에 인가하는 전류를 변화시킴으로써, 자전 변환부의 전기적 특성을 검출하여 상기 메모리에 기록된 정보를 독출하는 공정을 포함하는, 메모리의 기록/독출 방법.
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