WO2004088754A1 - メモリセルとこれを用いたメモリおよびメモリセルの製造方法ならびにメモリの記録／読出方法 - Google Patents

メモリセルとこれを用いたメモリおよびメモリセルの製造方法ならびにメモリの記録／読出方法 Download PDF

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magnetic
memory
transistor
magnetic body
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Motoyoshi Murakami
Yasuhiro Gotoh
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Matsushita Electric Industrial Co., Ltd.
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Definitions

  • the present invention relates to a memory cell, a memory using the same, and a method for manufacturing the memory cell. Also, the present invention relates to a method for recording and reading data in and from a memory. Background art
  • DRAM dynamic random access memories
  • SRAM random access memories
  • Semiconductor memories are becoming more highly integrated due to advances in microfabrication technology and cost reductions due to advances in mass production technology, and have become widespread as memories for various products and devices.
  • semiconductor memories such as DRAM are excellent in mass productivity, there are cases where there are problems in repetitive recording characteristics, heat resistance, and the like.
  • a general DRAM is assumed to be used at a temperature of about 100 ° C. or less, and if the environment temperature becomes higher than the range, the characteristics as a memory may be deteriorated. .
  • flash memory Among semiconductor memories, semiconductor memories typified by the brand name flash memory are becoming more highly integrated and larger in capacity due to advances in microfabrication technology, and are being reduced in cost due to advances in mass production technology. It is widely used as memory for various devices. Flash memories are roughly classified into NAND type and NOR type. However, flash memories generally have a problem in information recording speed and information reading speed. Other, Flash It has been known that a flash memory has problems such as the necessity of batch erasure before recording information, high power consumption, and susceptibility to external environment such as radiation and stress.
  • MRAM magnetic memory
  • MR element magneto-resistive element
  • MR elements are classified into GMR elements (Giant Magneto-Resistive Eleraent: giant magnetoresistive element) and TMR elements (Tunneling Magneto-Resistive Element: tunnel magnetoresistive element) according to the type of nonmagnetic layer included. .
  • the thickness of the a 1 2 0 3 layer generally used as the non-magnetic layer is in the range of about sub nm ⁇ number nm. film thickness at sub-flop nm order in the manufacturing process
  • a substrate such as a silicon (S i) wafer
  • Si silicon
  • ferroelectric memories that utilize the dielectric polarization phenomenon of ferroelectric materials.
  • the ferroelectric memory is contaminated by a small amount of hydrogen during production and deteriorates its characteristics.It is not suitable for microfabrication, the usable temperature range is limited, and the effects of stress, etc. Receiving There are issues such as ease of use.
  • Phase change memories that utilize the phase transition phenomenon of materials are also being developed.However, due to the use of the phase transition phenomenon between amorphous and single crystals, problems such as inferior non-volatile characteristics in high-temperature environments have been identified. However, there is a problem that it is difficult to suppress stress and strain due to a volume change during a phase change. Disclosure of the invention
  • An object of the present invention is to provide a memory cell having a completely different configuration from these conventional memories and having various characteristics, and a method for manufacturing the same. It is another object of the present invention to provide a memory having various characteristics by using the above memory cell. It is another object of the present invention to provide a method for reading the recording Z of the memory.
  • the memory cell of the present invention includes: a memory medium that holds information; a control unit that records information in the memory medium; and a detection element that reads information from the memory medium. be independent.
  • the memory medium is a magnetic material
  • the control unit includes a first magnetic field generating unit that changes a magnetization state of the magnetic material by applying a magnetic field to the magnetic material
  • the detection element may be arranged near the magnetic body, and may include a magnetoelectric conversion unit having different electric characteristics depending on the magnetization state of the magnetic body.
  • the magnetoelectric conversion unit includes a magnetoelectric conversion element having different electric characteristics depending on a state of a magnetic field to be detected, and the magnetoelectric conversion element detects a magnetic flux generated from the magnetic body. It may be arranged near the magnetic body.
  • a method for manufacturing a memory cell includes a memory medium for storing information, a control unit for recording information on the memory medium, and reading information from the memory medium.
  • a detection element that is independent of the memory medium, the memory medium is a magnetic material, and the control unit changes a magnetization state of the magnetic material by applying a magnetic field to the magnetic material.
  • a detecting element, wherein the detecting element is disposed in the vicinity of the magnetic body, and further includes a magnetoelectric converting section having different electric characteristics depending on a magnetization state of the magnetic body;
  • the magnetoelectric conversion unit includes a magnetoelectric conversion element having different electrical characteristics depending on the state of the magnetic field to be detected, and the magnetoelectric conversion element is arranged near the magnetic material so as to detect a magnetic flux generated from the magnetic material.
  • step (iiii) forming a magnetic field generating portion in the vicinity of the magnetic body for changing the magnetization state of the magnetic body. Further, in the step (ii), the magnetic body is formed near the magnetoelectric conversion element so that the magnetoelectric conversion element detects a magnetic flux generated from the magnetic substance.
  • the memory of the present invention includes the above-described memory cell of the present invention, an information recording conductor line for recording information in the memory cell, and an information reading conductor line for reading the information. Contains.
  • the memory recording / reading method of the present invention is the above-described memory recording / reading method of the present invention, wherein at least one conductor line selected from the information recording conductor line and the information reading conductor line is provided. It is characterized in that recording / reading of information is performed by changing the current applied to the device.
  • the magnetic field generated in the first magnetic field generating unit is changed by changing the current applied to the information recording conductor wire, and the magnetic field generated in the first magnetic field generating unit is changed.
  • the Changing the magnetization state of the magnetic material in the memory cell constituting the memory of the present invention to record information in the memory, and changing the current applied to the information read conductor line. Detecting the electrical characteristics of the magneto-electric conversion unit, and reading information recorded in the memory from the detected electrical characteristics.
  • FIG. 1 is a schematic diagram showing an example of the memory cell of the present invention.
  • FIG. 2 is a schematic diagram showing one example of the memory cell of the present invention. .
  • FIG. 3 is a schematic diagram showing another example of the memory cell of the present invention.
  • FIG. 4 is a schematic view showing another example of the memory cell of the present invention.
  • 5A to 5C are schematic diagrams for explaining an example of a change in electrical output in the memory cell of the present invention.
  • FIG. 6 is a schematic diagram showing still another example of the memory cell of the present invention.
  • FIG. 7 is a schematic diagram showing still another example of the memory cell of the present invention.
  • FIG. 8A and FIG. 8B are schematic diagrams illustrating an example of the relationship between a magnetic body and a magnetic field generating unit in the memory cell of the present invention.
  • FIG. 9 is a diagram showing an example of the relationship between the temperature and the value of the saturation magnetization in the magnetic material included in the memory cell of the present invention.
  • FIG. 10 is a diagram showing another example of the relationship between the temperature and the value of the saturation magnetization in the magnetic material included in the memory cell of the present invention.
  • FIG. 11 is a diagram showing another example of the relationship between the temperature and the value of the saturation magnetization in the magnetic material included in the memory cell of the present invention.
  • FIG. 12 shows the temperature and saturation of the magnetic material included in the memory cell of the present invention.
  • FIG. 11 is a diagram illustrating yet another example of the relationship with the value of magnetization.
  • FIG. 13 is a diagram showing an example of the relationship between the temperature and the value of the coercive force in the magnetic material included in the memory cell of the present invention.
  • FIG. 14 is a schematic diagram showing still another example of the memory cell of the present invention. .
  • FIGS. 15A and 15B are diagrams for explaining the offset magnetic field.
  • FIG. 16 is a schematic diagram showing still another example of the memory cell of the present invention.
  • FIG. 17 is a schematic diagram showing still another example of the memory cell of the present invention.
  • FIGS. 18A and 18B are schematic diagrams showing still another example of the memory cell of the present invention.
  • FIG. 19 is a schematic diagram showing still another example of the memory cell of the present invention.
  • FIG. 20 is a schematic diagram showing still another example of the memory cell of the present invention.
  • FIG. 21 is a schematic diagram showing still another example of the memory cell of the present invention.
  • FIG. 22 is a schematic diagram showing still another example of the memory cell of the present invention.
  • FIG. 23 is a schematic diagram showing still another example of the memory cell of the present invention.
  • FIG. 24 is a schematic diagram for explaining an example of a change in electrical output in the memory cell of the present invention.
  • FIGS. 25A and 25B show electrical outputs of the memory cell of the present invention. It is a schematic diagram for explaining an example of a change in force.
  • FIG. 26 is a schematic diagram showing still another example of the memory cell of the present invention.
  • FIG. 27 is a schematic diagram showing still another example of the memory cell of the present invention.
  • FIG. 28 is a schematic diagram showing still another example of the memory cell of the present invention.
  • FIG. 29 is a schematic diagram showing still another example of the memory cell of the present invention.
  • FIG. 30 is a schematic diagram showing still another example of the memory cell of the present invention.
  • FIG. 31 is a schematic diagram showing still another example of the memory cell of the present invention.
  • 3 2 is a schematic diagram showing an example of a control method of the memory cell of the present invention 0 '
  • FIG. 33 is a schematic diagram showing an example of the memory of the present invention.
  • FIG. 34A and FIG. 34B are schematic diagrams showing an example of the basic operation in the memory of the present invention.
  • FIG. 35 is a schematic diagram showing another example of the basic operation in the memory of the present invention.
  • FIG. 36 is a schematic diagram showing another example of the memory of the present invention.
  • FIG. 37A to FIG. 37H are schematic process diagrams illustrating an example of the method for manufacturing a memory cell of the present invention.
  • FIG. 38 is a schematic diagram showing an example of application of the memory of the present invention.
  • FIG. 39 is a schematic view showing an example of application of the memory of the present invention.
  • FIG. 40 is a schematic diagram showing an example of application of the memory of the present invention.
  • FIG. 41 is a schematic diagram showing an example of application of the memory of the present invention.
  • FIG. 42 is a schematic view showing an example of application of the memory of the present invention.
  • FIG. 43 is a schematic view showing an example of application of the memory of the present invention.
  • FIG. 44 is a schematic diagram showing an example of application of the memory of the present invention.
  • FIG. 45 is a schematic diagram showing an example of application of the memory of the present invention. Embodiment of the Invention
  • FIG. 1 shows an example of the memory cell of the present invention.
  • the memory cell 1 shown in FIG. 1 includes a memory medium 102 for holding information, a control unit 103 for recording information on the memory medium 102, and a detecting element 10 for reading information from the memory medium 102. Includes 4 and.
  • the detecting element 104 is independent of the memory medium.
  • an area for recording information is formed in a circuit for recording and reading information.
  • the area for recording information is incorporated in a circuit for recording and reading information. That is, it can be said that the memory medium and the detection element are integrated in one circuit.
  • DRAM information is recorded by storing electric charge in a capacitor formed in an integrated circuit, and information is read out by extracting electric charge from the capacitor.
  • SRAM information is recorded and read out by a bistable circuit in an integrated circuit.
  • MRAM which is a memory using the magnetoresistive effect
  • the multilayer structure that generates the magnetoresistive effect has It is a storage medium and also serves as a reading unit.
  • the information stored in the memory medium 102 is read from the detecting element 104 independent of the memory medium 102.
  • independent means “the memory medium 102 and the detection element 104 are not directly electrically connected (is electrically independent)”. Therefore, for example, information recorded on the memory medium can be read out without performing an electrical operation on the memory medium. Therefore, the memory cell 1 with stable recording and reading characteristics can be obtained.
  • the memory medium 102 may have different physical characteristics or chemical characteristics depending on the information recorded in the memory medium 102 itself.
  • any nonvolatile solid-state memory may be used. More specifically, for example, a memory medium 102 containing a capacitor or a phase change material may be used, or a magnetic memory medium 102 (a memory medium 1 containing a magnetic material as described later) may be used. 0 2).
  • the magnetization state for example, magnetization direction
  • information is transmitted from the memory medium 102 to the detecting element 104 in the form of magnetic energy.
  • Means for transmitting information from the memory medium 102 to the detecting element 104 is not particularly limited. In addition to the magnetic energy, information is transmitted in the form of, for example, heat energy or mechanical energy (for example, internal stress). You may.
  • the detecting element 104 is, for example, a physical or chemical It is only necessary that the electrical characteristics differ depending on the electrical characteristics.
  • the difference in the electrical characteristics means that, for example, the electrical output differs.
  • specific electrical characteristics may be, for example, characteristics such as electrical resistance, thermal electromotive force, and electrical conductivity.
  • the transistor includes a transistor, and the transistor has a different electrical characteristic depending on information recorded in a memory medium.
  • the structure of the control unit 103 is not particularly limited as long as it can change the physical or chemical characteristics of the memory medium 102 according to the information to be recorded.
  • the control unit 103 when the memory medium 102 is a magnetic material, the control unit 103 only needs to have a structure for applying a magnetic field to the memory medium 102.
  • the control unit 103 may have a structure for applying heat or pressure to the memory medium 102.
  • FIG. 2 shows an example of the memory cell of the present invention.
  • the memory cell 1 shown in FIG. 2 includes a magnetic body 2, a magnetic field generator 3 that changes the magnetization state of the magnetic body 2 by applying a magnetic field to the magnetic body 2, and is disposed near the magnetic body 2.
  • a magneto-electric conversion section 4 having different electrical characteristics depending on the magnetization state.
  • the memory medium 102 is the magnetic material 2.
  • the control section 103 includes a magnetic field generating section 3 that changes the magnetization state of the magnetic body 2 by applying a magnetic field to the magnetic body 2.
  • the detecting element 104 is disposed near the magnetic body 2, and includes a magnetoelectric conversion section 4 having different electric characteristics depending on the magnetization state of the magnetic body 2.
  • the magnetization state (for example, the magnetization direction 6 and the magnitude of magnetization) of the magnetic body 2 can be changed by the magnetic field 5 generated by the magnetic field generation unit 3.
  • the magnetization state of the magnetic body 2 can be set to a magnetization state corresponding to the electric signal.
  • the magnetoelectric conversion unit 4 can output different electric signals depending on the magnetization state of the magnetic body 2. That is, with the configuration shown in FIG.
  • the magnetic body 2 is a memory medium
  • the magnetic field generating section 3 is a writing section for recording information on the memory medium
  • the magnetoelectric conversion section 4 is a reading section for reproducing information recorded on the memory medium.
  • the memory cell 1 can be a unit (reading unit).
  • hatches are omitted for easy understanding. Similarly, hatches may be omitted in the following drawings.
  • the memory cell 1 shown in FIG. 2 unlike the conventional semiconductor memory which is a typical RAM, information is stored in the form of the magnetization state of the magnetic material 2 which is a memory medium (storage medium). . Therefore, a memory cell with stable characteristics can be obtained even when recording and reproduction are repeatedly performed.
  • the speed at which the magnetization state of the magnetic body 2 changes is on the order of several tens of nanoseconds to about 10 psec, depending on the material, configuration and shape of the magnetic body 2 and the structure and configuration of the magnetic field generating section 3. It is possible. Therefore, a memory cell having an excellent recording speed (writing speed) can be obtained. Also, at the time of recording information, batch erasing and batch initialization of the magnetization state of the magnetic body 2 are not necessarily required.
  • the memory cell of the present invention can achieve such a recording speed is a great advantage over, for example, a flash memory.
  • flash memory information is recorded by accumulating a part of the scattered channel hot-elec- tion openings in a floating gate. For this reason, information recording requires a large amount of channel hot-elect opening, and a relatively long recording time and / or a high current value (large power) is required.
  • a recording time of about 200 ⁇ sec is required.
  • the collective erasing before recording information more requires a long time (for example, the erasure of 1 6 k B, the time of about a few m S ec necessary) is.
  • the memory cell of the present invention can realize the recording speed as described above.
  • the material, the configuration and the shape of the magnetic body 2 and the structure and the configuration of the magnetic field generating unit 3 are controlled as described above.
  • the recording speed may be lower than the set recording speed range. What is necessary is just to set arbitrarily according to the characteristic required as a memory cell.
  • memory cells with excellent environmental resistance such as heat resistance
  • memory cells with excellent non-volatility of recorded information such as memory cells with excellent output characteristics, and productivity can be improved.
  • a memory cell whose characteristics are selected such as an excellent memory cell, can be obtained.
  • the coercive force of the magnetic body 2 to be large to some extent, a memory cell having excellent information non-volatility can be obtained. This is because a change in the magnetization state of the magnetic body 2 can be suppressed until a magnetic field larger than the coercive force of the magnetic body 2 is newly applied to the magnetic body 2.
  • the configuration of the memory cell 1 shown in FIG. 2 is also different from the configuration of the MRAM.
  • the MRAM as in the memory cell 1, information is stored in the form of a magnetization state of a magnetic material.
  • an MRAM requires a multilayer structure including a non-magnetic layer and a pair of magnetic layers sandwiching the non-magnetic layer. Information is stored in the form of an angle.
  • such a multilayer structure is not necessarily required.
  • the magnetic body 2 may be a single-layered magnetic body made of a single magnetic material.
  • the magnetic layer is a layer containing a magnetic material, and the magnetic material is assumed to include at least one magnetic layer.
  • the above-mentioned multilayer film structure is not only a storage medium but also a reading section. That is, the storage medium and the reading unit are electrically directly connected.
  • the storage medium (the magnetic body 2) and the read section (the magnetoelectric conversion section 4) are electrically separated. Therefore, the memory cell 1 with stable writing and reading characteristics can be obtained.
  • the magnetization direction of the magnetic material is generally parallel to the film surface of the magnetic material. However, as described later, in the memory cell 1 of the present invention, the magnetization direction of the magnetic material is aligned with the main surface of the magnetic material. The magnetization direction does not need to be parallel to the main surface of the magnetic body, and is preferably oriented in a direction having an angle with respect to the main surface of the magnetic body.
  • each of the magnetic body 2, the magnetic field generation unit 3, and the magnetoelectric conversion unit 4 may be arranged via an insulator, a space such as a hole, a gas, or the like.
  • the structure, configuration, size, and the like of the magnetoelectric conversion unit 4 are not particularly limited as long as the electrical characteristics differ according to the magnetization state of the magnetic body 2.
  • the magnetoelectric conversion unit 4 includes a magnetoelectric conversion element having different electrical characteristics depending on the state of the magnetic field to be detected, and the magnetoelectric conversion element detects a magnetic flux generated from the magnetic body 2. It may be arranged near the magnetic body 2.
  • the type of the electrical characteristics is not particularly limited.
  • a magneto-electric conversion element having a different electric resistance depending on the state of the magnetic field to be detected may be used.
  • magneto-electric conversion elements having different Hall voltages according to the state of the magnetic field to be detected may be used.
  • the magnetoelectric conversion unit 4 includes the above-described magneto-electric conversion element, the magneto-electric conversion unit 4 may include one or a plurality of magneto-electric conversion elements, or detects a change in the electrical characteristics of the magneto-electric conversion element. May be included.
  • the distance between the magnetoelectric conversion unit 4 and the magnetic body 2 is not particularly limited as long as the magnetic flux generated from the magnetic body 2 according to the magnetization state of the magnetic body 2 can be detected by the magnetoelectric conversion unit 4. What is necessary is just to set arbitrarily according to the magnetic characteristic of the magnetic body 2, the characteristic of the magnetoelectric conversion part 4, etc. For example, 1 ⁇ ! M100 m, more preferably 4 nm ⁇ 500 nm. It is preferable that the distance between the magnetoelectric conversion unit 4 and the magnetic body 2 is as small as possible, as long as there is no problem such as contamination of the magnetic body 2. Note that the lower limit of microfabrication of Si-based semiconductors (eg, Si, SiGe, SiGeC, SiC, etc.) is currently about 4 nm.
  • the distance between the magnetoelectric conversion element and the magnetic body 2 is also, for example, in the range of 1 ⁇ to 1, 0 O jum, more preferably. It may be in the range of 4 nm to 500 nm.
  • FIG. 3 shows another example of the memory cell of the present invention.
  • the memory cell 1 shown in FIG. 3 is made up of a magnetic material 2 and a magnetic material 5 by applying a magnetic field 5 to the magnetic material 2.
  • the magnetic field generator 3 that changes the magnetization state (for example, the magnetization direction 6 and the magnitude of the magnetization) of the magnetic substance 2 and the magnetic substance 2 are arranged in the vicinity of the magnetic substance 2 and have different electrical characteristics according to the magnetization state of the magnetic substance 2
  • a magneto-electric conversion unit 4 includes a transistor 8 as a magnetoelectric conversion element having a different electric resistance value according to the state of the magnetic field to be detected (that is, according to the information recorded in the memory medium 102).
  • the transistor 8 is arranged near the magnetic body 2 so as to detect a magnetic flux 7 generated from the magnetic body 2.
  • a memory cell 1 can be manufactured using a general semiconductor processing process because the transistor 8 as a semiconductor element can be formed on the surface of the semiconductor substrate 9 made of Si or the like. Therefore, it is possible to obtain the memory cell 1 which is excellent in mass productivity and can be manufactured at low cost. Further, by selecting the magnetic material of the magnetic body 2, it is possible to obtain the memory cell 1 having excellent stability at high or low temperature.
  • the distance between the transistor 8 which is a magnetoelectric conversion element and the magnetic body 2 is not particularly limited as long as the transistor 8 can detect the magnetic flux 7 generated from the magnetic body 2 according to the magnetization state of the magnetic body 2. What is necessary is just to set arbitrarily according to the magnetic characteristics of the magnetic body 2, the kind of the transistor 8, and the like. For example, it may be in the range of l nm to 10 ⁇ , preferably in the range of 4 nm to 500 nm. More specifically, even when the transistor 8 is a MOS transistor, the transistor 8 may have a range of, for example, 1 nm to: L 00 ⁇ m, and preferably a range of 4 nm to 500 nm.
  • the type of the transistor 8 is not particularly limited, and for example, a field-effect transistor, a bipolar transistor, a diode, or the like may be used.
  • a field-effect transistor a bipolar transistor, a diode, or the like
  • MOS transistor fine processing is possible, and a memory cell with higher integration can be obtained.
  • a MOS transistor has a gate structure that is "a conductor or Are at least three layers: a layer made of a semiconductor such as polysilicon with a small specific resistance, an "insulating layer", and a “semiconductor layer (a conductive semiconductor layer such as a p-type or n-type, an intrinsic semiconductor layer, etc.)"
  • the specific configuration of the transistor 8 is not particularly limited, and a transistor having a generally used configuration may be used.
  • an n-channel MOS It may be a transistor or a channel MOS transistor In the case of a junction field-effect transistor, it may be an n-channel transistor or a p-channel transistor.
  • the semiconductor substrate 9 is not particularly limited as long as the transistor 8 can be formed on the surface thereof.
  • a semiconductor substrate made of crystalline silicon may be used.
  • Doped impurities such as lib-group elements, Illb-group elements, Vb-group elements, and VIb-group elements (groups 12, 13, 15, and 16 according to the new IUPAC labeling) It may be a semiconductor substrate.
  • a semiconductor substrate for example, a compound semiconductor containing a Group IIIb (Group 13) element and a Group Vb (Group 15) element such as GAN, GAP, and GAS A substrate made of Further, a substrate made of a compound semiconductor containing a lib group (group 12) element and a VIb group (group 16) element such as ZnS and ZnSe may be used. Further, it may be an SOI (Silicon on insulator) substrate including an insulating layer.
  • SOI Silicon on insulator
  • a large number of memory cells 1 can be simultaneously formed on the same wafer by simultaneously processing a large-diameter silicon wafer using a general semiconductor processing process. it can. For this reason, it is possible to obtain the memory cell 1 having more excellent mass productivity. Also, when an SOI substrate is used, it is suitable for suppressing the short-channel effect (described later) that occurs with miniaturization of the cell. The size of the memory cell 1 can be reduced, and a smaller memory cell 1 can be obtained.
  • the thickness of the semiconductor substrate 9 is not particularly limited.
  • the insulators 10 are arranged between the magnetic body 2 and the transistor 8, between the magnetic body 2 and the magnetic field generator 3, and on the magnetic field generator 3. .
  • the insulator 1 for example, S i O 2, S i N, S i F, Z n S s Z n S- S i O 2, alumina (A 1 2 O 3), ONO (S i O 2 - S i N x - S i 0 2) , such as other Karukoge down products, oxides such as T A_ ⁇ 2, nitrides such as a 1 N, organic matter, resins Or, includes a plurality of these compounds A material or the like may be used.
  • the dielectric constant of the insulator 10 be small.
  • the relative permittivity may be, for example, in the range of 1 FZm to 3 FZm. This is because, when cells are miniaturized and highly integrated, it is possible to suppress a decrease in the recording speed and the reading speed, and an increase in the Z or wiring loss.
  • the insulator 10 is not always necessary, and may be arranged as necessary. Further, the insulator 10 may be a hole or the like.
  • the magnetoelectric conversion element is not limited to the transistor 8. Other elements may be used, or a combination of a transistor and an element other than a transistor may be used.
  • FIG. 4 shows another example of the memory cell of the present invention.
  • Memory cell 1 shown in FIG. 4 uses a transistor as a magnetoelectric conversion element.
  • FIG. 4 can be said to more specifically show the transistor 8 of the memory cell 1 shown in FIG.
  • the transistor 8 in the memory cell 1 shown in FIG. 4 is an n-channel MOS transistor and includes a source electrode 11, a gate electrode 12, a drain electrode 13 and a gate insulating film 22.
  • the transistor 8 is connected to the gate electrode 12 and the drain.
  • a MOS transistor in which the rain electrode 13 and the rain electrode 13 have the same potential may be used.
  • a wiring can be shared between the gate electrode and the drain electrode, so that a smaller and highly integrated memory cell can be obtained.
  • the structure for making the gut electrode 12 and the drain electrode 13 equipotential is not particularly limited.
  • the gate electrode 12 and the drain electrode 13 in FIG. The same applies when a p-channel MOS transistor is used as the transistor 8.
  • the gate electrode 12 in the transistor 8 may be a conductor, and may be, for example, an electrode made of metal, polysilicon, a conductive organic material, a resin, or the like.
  • the gate insulating film 2 in addition to the film made of S i 0 2, A 1 2 0 3, Hough two Umushiriketo (H f S i ON), silicon nitride (S i N x), S i F, ONO ( S i O 2 - S i N x - S i 0 2), organic having an insulating property may be a film made of a resin. It is preferable that the dielectric constant of the gate insulating film 22 is large. Specifically, the relative permittivity may be, for example, about 3.5 F / mfl. When the MOS transistor is miniaturized, the thickness of the gate insulating film 22 needs to be reduced. At this time, the larger the dielectric constant of the gate insulating film, the larger the thickness of the gate insulating film can be maintained. For this reason, leakage current due to insulation breakdown of the gate insulating film and a tunnel effect can be suppressed.
  • the transistor 8 when the transistor 8 is miniaturized, a so-called short channel effect, which is a phenomenon in which the threshold voltage varies, may occur. By suppressing such a short channel effect, the transistor 8 can be miniaturized, that is, the memory cell 1 can be miniaturized.
  • a plurality of gates are arranged for one channel in the transistor 8, the entire channel is covered with a gate, or It is sufficient to cover not only one surface of the channel but also a plurality of surfaces.
  • Specific examples of such a MOS transistor include a dual-gate transistor (for example, a Fi 11 FEP) and a tri-gate transistor.
  • 5A to 5C are schematic diagrams of the transistor 8 shown in FIG. 4 as viewed from the magnetic body 2 side.
  • a normally-off transistor if a voltage equal to or higher than a predetermined value is applied to the gate electrode 12 of the transistor 8, a channel is formed in the p-layer (generally called a “balta” or “geel”) near the gate electrode 12. 14 is formed. By forming the channel 14, a current 15 flows from the drain electrode 13 side to the source electrode 11 side.
  • the magnetic flux generated from the magnetic material 2 when the magnetic flux generated from the magnetic material 2 is not applied to the transistor 8, the current 15 flows almost straight to the source electrode 11 via the channel 14, as shown in FIG. 5A.
  • the magnetic flux when the magnetic flux is applied to the transistor 8, as shown in FIG. 5B, the magnetic flux interacts with the current (the Lorentz force acts on the current), and the direction in which the current flows changes.
  • the degree of this change depends on the state of the magnetic flux applied to the transistor 8. For example, if the magnitude of the magnetic flux is larger than the case shown in FIG. 5B, the degree of change in the direction in which the current flows increases as shown in FIG. 5C. At this time, as shown in FIGS.
  • FIGS. 5A to 5C the phenomenon in which the current flowing direction changes in the channel 14 is schematically shown, but in the memory cell 1 of the present invention, The portion in the transistor where the flow direction changes is not limited to the channel 14. As long as the magnetic flux generated from the magnetic body 2 is applied to the portion, the direction in which the current flows can be changed. In the case of a normally-on transistor, the same effect can be obtained by setting the voltage applied to the gate electrode 12 of the transistor register 8 to a predetermined value or less.
  • the degree of change in the electric resistance value of the transistor 8 includes, for example, the magnetization state (magnetization direction 6 and the magnitude of magnetization) of the magnetic body 2, the distance between the magnetic body 2 and the transistor 8, the magnetic body 2 and the transistor 8 It can be controlled by adjusting the size of the magnetic field, the positional relationship established between the magnetic body 2 and the transistor 8, and the like.
  • the positional relationship between the magnetic body 2 and the transistor 8 is particularly limited when the magnetic body 2 and the channel 14 of the transistor 8 are arranged at a position where the interaction occurs. Not limited. At this time, the interaction is an action that can change the electrical characteristics (for example, electrical output, more specifically, for example, electrical resistance) of the transistor 8.
  • the magnetic body 2 may be arranged near the gate electrode 12 as shown in FIG. At this time, it is preferable to dispose the magnetic body 2 so that the magnetic flux generated from the magnetic body 2 is applied to the entire surface of the gate electrode 12 (to the entire channel 14).
  • the magnetoelectric conversion element may be a transistor having a plurality of channels, or the magnetoelectric conversion element may include a plurality of transistors. Specific examples of these will be described later.
  • the magnetic field generator 3 can change the magnetization state (for example, the magnetization direction 5 and the magnitude of the magnetization) of the magnetic body 2 by applying the magnetic field 5 to the magnetic body 2.
  • its structure and composition There is no particular limitation. It may be arbitrarily set according to the magnetic properties of the magnetic body 2, the size of the magnetic body 2, the distance from the magnetic body 2, and the like.
  • FIG. 6 shows still another example of the memo V cell of the present invention.
  • the memory cell 1 shown in FIG. 6 includes a wiring 16 in which the magnetic field generator 3 induces a magnetic field.
  • the wiring 16 is disposed so as to sandwich the magnetic body 2 by the n-channel MOS transistor 8, which is the magnetoelectric conversion unit 4, and the wiring 16.
  • a magnetic field is generated by passing a current through the wiring 16, and the magnetization state of the magnetic body 2 can be changed. For example, if the direction of the current flowing through the wiring 16 is reversed, the magnetization direction of the magnetic body 2 can be easily reversed.
  • the current flowing through the wiring 16 can be changed in the order of several tens ns to 10 psec depending on the circuit configuration (that is, the magnetization state of the magnetic body 2 can be changed at the same speed) Therefore, the memory cell 1 having an excellent writing speed can be obtained.
  • the material used for the wiring 16 is not particularly limited as long as it is a conductive material.
  • a metal material having a small specific resistance value, an alloy, a metal compound, or the like may be used. More specifically, for example, AlCu, other, W, Ti, Mn, TiW, Ag, Au, AlTi, Pt, silicide (silicon such as SiPt)
  • a material containing a compound with a metal) or an alloy material containing at least one selected from these materials may be used.
  • the thickness and shape of the wiring 16 are not particularly limited. It may be set arbitrarily according to the characteristics required for the memory cell 1.
  • the thickness of the wiring 16 is, for example, in a range of 10 nm 2 to 1 mm 2 in cross-sectional area.
  • the shape of the wiring 16 may be any shape as long as its cross section is rectangular, circular, elliptical, trapezoidal, or the like. More specifically, when the cross section is substantially rectangular, for example, the long side is in a range of 10 nm to 100 m, the short side is in a range of 1 ⁇ to 50 ⁇ m, and 4 nm or more is preferred.
  • the wiring resistance may increase.
  • microfabrication with shorter sides less than 4 nm can be very costly.
  • the limit of microfabrication of Si semiconductors is currently about 4 nm.
  • either the long side or the short side of the wiring 16 may face the magnetic body 2.
  • the distance between the wiring 16 and the magnetic body 2 is not particularly limited as long as the magnetization state of the magnetic body 2 can be changed. It may be set arbitrarily according to the characteristics required for the memory cell 1, for example, in the range of 100 ⁇ m or less, and preferably in the range of 0.1 ⁇ m or less.
  • the wiring 16 and the magnetic body 2 may be in contact with each other.
  • the magnetic field generated in the wiring 16 can be applied to the magnetic body 2 more efficiently. Therefore, the memory cell 1 with a higher writing speed can be obtained.
  • an additional insulator such as an insulator may be placed between the wiring 16 and the magnetic body 2. May be arranged. Moreover, insulation may be maintained by disposing an organic material, a bubble, a space, or the like between the wiring 16 and the magnetic body 2. At this time, if the air bubbles are evacuated, or if air or an inert gas is filled in the air bubbles, the insulation between the two can be further improved.
  • the position of the wiring 16 with respect to the magnetic body 2 is not particularly limited as long as the magnetic field 5 can be applied to the magnetic body 2 and the magnetic flux 7 generated from the magnetic body 2 does not prevent the magnetic flux 7 from reaching the magnetoelectric converter 4.
  • the magnetic body 2 may be arranged at a position where the magnetic body 2 is sandwiched by the wiring 16 and the magnetoelectric converter 4, or may be arranged at the side of the magnetic body 2.
  • FIG. 7 shows still another example of the memory cell of the present invention.
  • the wiring 16 is disposed in a coil shape around the magnetic body 2. In such a memory cell, a magnetic field can be applied to the magnetic body 2 more efficiently. For this reason, a memory cell having more excellent recording characteristics (writing characteristics) can be obtained.
  • the shape in which the wiring 16 is wound into a coil shape is not particularly limited as long as a magnetic field can be applied to the magnetic body 2.
  • the magnetic body 2 may be wound as shown in FIGS. 8A and 8B.
  • 8A and 8B are views of the memory cell 1 shown in FIG. 7 as viewed from above (in the direction of arrow A shown in FIG. 7). Parts other than the body 2 and the wiring 16 are omitted.
  • the wiring 16 shown in FIG. 7 may be a wiring formed by processing a thin film. For example, if a thin film made of the material constituting the wiring 16 is formed and the shape of the coil is formed by etching or the like, the coil-shaped wiring 16 formed by processing the thin film can be obtained.
  • Such a coiled wiring 16 is easy to integrate and has a high degree of freedom in shape, so that a magnetic field can be applied to the magnetic body 2 more efficiently. Therefore, a memory cell having more excellent writing characteristics can be obtained.
  • the thickness of the thin film is, for example, in the range of 1 nm to 100 ⁇ m.
  • the thickness of the formed thin film can be the length of one side of the cross section of the coil.
  • the wiring 16 wound in a coil shape is shown as a wiring 17.
  • the magnetic body 2 only needs to include at least one magnetic layer.
  • the magnetic layer is a layer containing a magnetic material.
  • the thickness of the magnetic layer and the number of magnetic layers included in the magnetic material 2 are different from those of the magnetic material 2. It may be set arbitrarily according to the required characteristics.
  • a magnetic material having a single-layer structure made of a single magnetic material may be used (in this case, the magnetic layer is a magnetic material), or a magnetic material may be formed by laminating a plurality of magnetic layers having different compositions. No.
  • a magnetic material including a plurality of magnetic layers having different compositions a memory cell 1 whose characteristics are more specifically controlled can be obtained.
  • the magnetic material 2 includes a layer other than the magnetic layer and a material other than the magnetic material (for example, a nonmagnetic layer, a nonmagnetic material or a paramagnetic layer, a paramagnetic material, an insulator, and the like). It may be.
  • the shape of the magnetic body 2 is not particularly limited. Further, the number of magnetic bodies 2 included in one memory cell 1 is not particularly limited. As will be described later, it may be arbitrarily set according to the degree of multi-leveling of the memory cell 1 and the shape of the transistor 8.
  • the thickness of the magnetic body 2 in a direction perpendicular to the surface facing the magnetoelectric conversion section 4 is not particularly limited. For example, it may be in the range of 1 nm to 100 ⁇ m, and preferably in the range of 10 nm to 20 ⁇ m from the viewpoint of fine processing.
  • the area of the surface of the magnetic body 2 facing the magnetoelectric conversion section 4 is not particularly limited. For example, it may be 10 m 2 or less, preferably in the range of 20 nm 2 to 2 / m 2 . It is said that the limit of fine processing of Si-based semiconductor material is about several nm ⁇ several nm.
  • the thickness of the magnetic body be in the above range.
  • the smaller the area the smaller the memory cell 1 can be.
  • the magnetic material used for the magnetic body 2 is not particularly limited.
  • a magnetic material having ferrimagnetic properties ferrimagnetic material
  • Magnetic material Ferromagnetic material
  • the magnetization state of the magnetic body 2 can be easily changed by the magnetic field generation unit 3, and the memory cell 1 having more excellent write characteristics can be obtained.
  • magnetic anisotropy can be imparted in a direction perpendicular to the surface of the magnetic body 2 facing the magnetoelectric conversion section 4, so that the magnetic substance 2 The magnetic flux 7 acting on the surface can be increased. Therefore, the memory cell 1 having more excellent characteristics can be obtained.
  • the effect of the magnetic field generating unit 3 is eliminated. Even after this, the magnetization state can be maintained in a nonvolatile manner. For this reason, it is possible to obtain a memory cell 1 which is more excellent in non-volatility.
  • the ferrimagnetic material is not particularly limited, and for example, a rare earth-transition metal based magnetic material or ferrite may be used.
  • the ferromagnetic material is not particularly limited, and a magnetic material made of an oxide containing a transition metal may be used.
  • Alloy form Or gold, such as PtZCoPdZCo, or a platinum-group-transition metal-based magnetic material (for example, in the form of a periodic structure alloy), or Fe ferrite, a Fe, Co ferrite, Ni Ferrite such as Zn ferrite or Co ferrite oxide may be used. These materials may be used alone to form the magnetic body 2, or the magnetic body 2 may be formed by laminating a plurality of magnetic layers made of the respective magnetic materials.
  • the composition ratio of the above-mentioned magnetic material is not particularly limited. Elements such as Cr, A1, Ti, Pt, and Nb may be added to the magnetic body 2 separately from the above-described magnetic material to improve the corrosion resistance of the magnetic body 2. .
  • the magnetic body 2 may include a multi-component magnetic material (for example, a rare earth monolithic magnetic material) including a plurality of components having different coercive forces. More specifically, for example, it may include SmCo, NdFeB, SmFeN, and the like.
  • a multi-component magnetic material for example, a rare earth monolithic magnetic material
  • it may include SmCo, NdFeB, SmFeN, and the like.
  • the temperature at which the value of the saturation magnetization of the magnetic body 2 becomes maximum may be in the range of 80 ° C. to 300 ° C.
  • a magnetic material 2 is, for example, a magnetic body containing a magnetic material such as TbFeCo, TyFeCo, and TbGdFeCo.
  • the value of the saturation magnetization (M s ) of a magnetic material changes with temperature.
  • the value becomes maximum in a specific temperature range.
  • FIG. 9 An example of a change in the value of the saturation magnetization (M s ) of the magnetic material with respect to the temperature T (° C) is shown.
  • the value of the saturation magnetization is maximum at about 180 ° C.
  • the magnetic material 2 having a magnetization in a direction perpendicular to the surface facing the magnetoelectric conversion part 4 the larger the saturation magnetization of the magnetic material contained in the magnetic material 2, the larger the value of the saturation magnetization generated from the magnetic material 2, and It is considered that the magnetic flux 7 acting on the part 4 is large.
  • the magnetic body 2 including the magnetic material shown in FIG. 9 it is considered that the magnetic flux 7 becomes maximum around about 180 ° C. That is, by using a magnetic material including the magnetic material shown in FIG. 9, it is possible to obtain a memory cell 1 with less deterioration in characteristics even at a high temperature of about 180 ° C. or higher.
  • the magnetic material included in the magnetic body 2 the value of the saturation magnetization of the magnetic body with respect to temperature can be controlled, and the memory cell 1 having various temperature characteristics can be obtained.
  • the temperature at which the value of the saturation magnetization of the magnetic material becomes maximum may be 0 ° C. or less. When such a magnetic material is used, it is possible to obtain the memory cell 1 which has little deterioration in characteristics even at a low temperature of 0 ° C. or less and has excellent environmental resistance characteristics.
  • FIGS. 10 to 12 show other examples of the change in the value of the saturation magnetization (M s ) of the magnetic material with respect to the temperature.
  • the value of the saturation magnetization reaches a maximum at about 0 ° C.
  • the value of the saturation magnetization reaches a maximum at about 150 ° C.
  • Fig. 12 shows an example (a) of a magnetic material in which the value of the saturation magnetization reaches a maximum at about 120 ° C, and the value of the saturation magnetization is almost constant up to about 250 ° C.
  • An example (b) of a magnetic material at 500 ° C. or higher is shown.
  • the magnetic flux generated from the magnetic body 2 at about 0 ° C. and acting on the magnetoelectric conversion unit 4 is considered to be the largest. For this reason, by using the magnetic material 2 containing the magnetic material shown in FIG. 10, the detection sensitivity of the magnetoelectric conversion unit 4 is most excellent at around 0 ° C., and the deterioration of the characteristics is small.
  • W 200 the magnetic material 2 containing the magnetic material shown in FIG. 10
  • Memory cell 1 Similarly, by using the magnetic material 2 containing the magnetic material shown in FIG. 11, a memory cell 1 having excellent characteristics at a low temperature of about 140 ° C. or less can be obtained. By using the magnetic material 2 containing the magnetic material shown in FIG. 12, a memory cell having excellent characteristics at a high temperature of about 100 ° C. or higher can be obtained.
  • the magnetic material exhibiting a change in the saturation magnetization as shown in FIGS. 10 and 11 is, for example, TbFeCo, TbDyFeCo having a transition metal rich composition.
  • the magnetic material exhibiting a change in saturation magnetization as shown in FIG. 12 is, for example, TbFeCo or GdTbFeCo containing a composition in which a rare earth element is rich.
  • the magnetic material 2 may be a combination of a plurality of magnetic materials having different temperatures at which the saturation magnetization is maximized. The ratio of combining different magnetic materials may be set arbitrarily according to the characteristics required for the magnetic body 2.
  • the Curie temperature of the magnetic body 2 may be 100 ° C. or higher, and preferably 300 ° C. or higher.
  • the magnetic material 2 may include a magnetic material 2 such as TbF.eCo, GdTbFeCo, etc.
  • the magnetic material 2 is included in the magnetic material 2.
  • the element if it is returned to a temperature lower than the Curie temperature, it can be used as a read memory cell.
  • the Curie temperature of the magnetic body 2 is 100 ° C.
  • the information recorded by the element can be erased by adding a temperature of about 100 ° C. or more. This makes it easy to erase information all at once.
  • the memory cell 1 can be used.
  • FIG. 13 shows an example of a change in the value of the coercive force of the magnetic material with respect to the temperature T (° C.).
  • the magnetic material shown in Fig. 13 shows a tendency that the coercive force decreases as the temperature increases from around room temperature.
  • the saturation magnetization Ms of the magnetic body 2 shows a temperature characteristic as shown in FIG. In such a memory cell 1, since the coercive force of the magnetic body 2 is reduced by increasing the temperature of the magnetic body 2, the magnetization state of the magnetic body 2 can be changed by a smaller magnetic field.
  • the memory cell 1 in which information can be easily recorded can be obtained. Also, if the temperature of the magnetic body 2 is lowered after information is recorded on the magnetic body 2, the coercive force of the magnetic body 2 increases as the temperature decreases, so that the magnetization state can be easily changed by an external magnetic field. The magnetic material 2 whose value does not change can be obtained. That is, a more stable nonvolatile memory cell 1 can be obtained. For these reasons, it is possible to obtain the memory cell 1 which is excellent in non-volatility and recording characteristics, and consumes less power.
  • the form of change in coercive force with respect to temperature is not particularly limited.
  • a magnetic material whose coercive force continuously decreases with an increase in temperature may be used.
  • the magnetic material may be such that the coercive force decreases stepwise as the temperature rises (has a threshold value for the decrease in coercive force).
  • the coercive force may temporarily increase.
  • the increase and decrease of the coercive force due to the rise and fall of the temperature may have hysteresis.
  • the decrease in the coercive force of the magnetic body 2 with the rise in temperature does not necessarily need to be observed in all temperature regions. It is sufficient that the coercive force of the magnetic body 2 decreases as the temperature increases in a specific temperature range.
  • the example shown in Figure 13 Shows that the coercive force of the magnetic body 2 tends to decrease in a temperature range above room temperature. For this reason, by raising the temperature of the magnetic material 2 from room temperature to, for example, about 120 ° C, it becomes possible to record information with a magnetic field that is about 1/3 or less of that at room temperature. An easier memory cell 1 can be obtained. In other words, it is possible to make the memory cell 1 more excellent in non-volatility in a temperature region of about 120 ° C. or lower.
  • a memory cell 1 which is more nonvolatile in a temperature region of approximately 100 ° C. it can.
  • the specific form of the change of the coercive force with respect to temperature, the specific value of the coercive force, and the like in the magnetic body 2 may be arbitrarily set according to the characteristics required for the memory cell 1.
  • 2 coercive force of the magnetic body 2 for example. 4 X 1 0 5 A / m or less (3 kO e below), preferably, 4 X 1 0 3 A Bruno 111 to 1. 5 X 1 0 4 may be in the range of about AZM.
  • the coercive force of the magnetic body 2 for example, 4 X 1 0 4 A / m or more (5 0 0 O e above), preferably, 1 X 1 0 5 a / m to may be a 2 X 1 0 of about 6 AZM range.
  • difference in coercive force of the time of holding the information for example, if the 1 X 1 0 4 A / m ⁇ 1 X 1 0 of about 6 A / m range, Oyo nonvolatile (4) A memory cell 1 having excellent recording characteristics can be obtained.
  • the method for increasing the temperature of the magnetic body 2 is not particularly limited.
  • an electric current may be applied to the magnetic body 2 to raise the temperature.
  • the temperature of the magnetic body 2 may be increased by flowing a current to the wiring 16 included in the magnetic field generating unit 3 to raise the temperature of the wiring 16 and transmitting the generated heat to the magnetic body 2.
  • a material having a relatively high electric resistance may be used for the magnetic body 2 and / or the wiring 16.
  • Fe, Ni, Cr, Pt, Mo, Ta, Ti , W, C, SiC, etc., or a compound containing these may be used.
  • a current may be applied to both the magnetic body 2 and the wirings 1'6.
  • the method of flowing a current through the wiring 16 can use the structure of the magnetic field generating unit 3 (for example, the current flowing through the wiring 16 to apply a magnetic field to the magnetic body 2 is not changed). What is necessary is just to use for the heat generation of wiring 16.), It is preferable.
  • the wiring 16 is preferably a coil-shaped wiring 17 wound around the magnetic body 2.
  • the magnetization direction of the magnetic body 2 may have an angle with respect to the surface of the magnetic body 2 facing the magnetoelectric conversion unit 4. Further, the magnetic body 2 may have a magnetic flux component in a direction perpendicular to the surface of the magnetic body 2 facing the magnetoelectric conversion section 4. In other words, when the magnetoelectric conversion unit 4 includes a magnetoelectric conversion element, the magnetic body 2 may have a magnetic flux component in a direction perpendicular to the direction of the current flowing through the magnetoelectric conversion element. More specifically, the current flowing through the magnetoelectric conversion element is, for example, a current flowing between the drain electrode 13 and the source electrode 11 in the MOS transistor shown in FIG. Further, the direction perpendicular to the direction of the current flowing through the magnetoelectric conversion element is, for example, a direction perpendicular to the plane including the drain electrode 13 and the source electrode 11 in the MOS transistor shown in FIG. .
  • the interaction between the current flowing in the magnetoelectric converter and the magnetic flux generated from the magnetic material changes the electrical characteristics of the magnetoelectric converter.
  • the interaction is greatest when the direction of current flow and the direction of magnetic flux are orthogonal. Therefore, by using such a magnetic material 2, it is possible to obtain a memo V cell 1 having a large change in the electrical characteristics of the magnetoelectric conversion unit and having excellent read characteristics.
  • the magnetic material 2 is coated with a metal film such as S, TiN, Mn, TiAIN, Pt, W, Ti, TiW, an alloy film, or a ceramic film. It may be. With these films, the magnetic body 2 can be protected, the reaction between the magnetic body 2 and the material disposed around the magnetic body 2 can be suppressed, and the contamination and deterioration of the magnetic body 2 can be suppressed. At the same time, it is possible to suppress contamination and deterioration of insulators, wiring, magneto-electric conversion elements, etc., which are arranged around the magnetic body 2. Therefore, the memory cell 1 having more stable characteristics can be obtained.
  • the film preferably covers the entire surface of the magnetic body 2, but from the viewpoint of man-hours during manufacturing, it is sufficient that the film covers only a necessary region on the surface of the magnetic body 2.
  • the film may be, for example, a film generally called a barrier metal.
  • FIG. 14 shows still another example of the memory cell of the present invention.
  • the memory cell 1 shown in FIG. 14 further includes a magnetic field generation unit (hereinafter, referred to as an offset magnetic field generation unit) 18 for applying an offset magnetic field to the magnetoelectric conversion unit 4.
  • an offset magnetic field generation unit for applying an offset magnetic field to the magnetoelectric conversion unit 4.
  • the offset magnetic field in the present invention is a magnetic field applied to the magnetoelectric conversion section 4 with a constant strength and direction.
  • the magnetic flux B A shown in FIG. 14 corresponds to this.
  • FIGS. 15A and 15B Examples of changes in the electrical resistance of the transistor are shown in FIGS. 15A and 15B.
  • one B B the magnetic flux applied from the magnetic body 2 to the transistor 8 B B is varied in a range of (the magnetic flux B A direction is positive in addition, the direction perpendicular to the current flowing through the transistors Magnetic fluxes B A , B B and B B
  • the addition of flux B A is offset magnetic field to the transistor, as shown in FIG.
  • the rate of change of the quadratic curve increases as the distance from the origin increases. Therefore, even when the amount of change in the magnetic flux applied from the magnetic substance 2 to the transistor 8 is the same, a larger resistance change rate can be obtained by applying the offset magnetic field to the transistor 8.
  • the direction and magnitude of the offset magnetic field RA are not particularly limited. It may be set arbitrarily according to the magnetic properties of the magnetic body 2, the distance from the magnetoelectric conversion unit 4, and the like.
  • the magnetic flux may have a component in a direction perpendicular to the surface of the magnetic body 2 facing the magnetoelectric conversion section 4. That is, when the magnetoelectric conversion unit 4 includes a magnetoelectric conversion element, the magnetic flux may have a component in a direction perpendicular to the direction of the current flowing through the magnetoelectric conversion element.
  • the size of the component may be in the range of, for example, about 10 mT to 10 T (tesla).
  • the position of the offset magnetic field generating section 18 does not prevent the magnetic flux 7 generated from the magnetic body 2 from reaching the electromagnetic conversion section 4 and unless the magnetic field applied from the magnetic field generating section 3 to the magnetic body 2 is prevented.
  • the magnetic body 2 may be arranged so as to sandwich the magnetic body 2 by the offset magnetic field generation unit 18 and the transistor 8 which is the magnetoelectric conversion unit 4.
  • the offset magnetic field can be more efficiently applied to the magnetoelectric conversion unit 4, and the memory cell 1 having excellent read characteristics can be obtained.
  • the size (for example, film thickness) of the offset magnetic field generating section 18 can be arbitrarily set. Since it can be set, the required offset magnetic field can be easily obtained.
  • the offset magnetic field generation unit 18 may include a ferromagnetic substance having a magnetic flux component in a direction perpendicular to the surface of the magnetic substance 2 facing the magnetoelectric conversion section 4. That is, when the magnetoelectric conversion unit 4 includes a magnetoelectric conversion element, the offset magnetic field generation unit 18 may include a ferromagnetic material having a magnetic flux component in a direction perpendicular to the direction of the current flowing through the magnetoelectric conversion element. Good. In this case, no power is required to generate the offset magnetic field, and a memory cell with lower power consumption can be obtained.
  • the ferromagnetic material is not particularly limited. For example, NdFeB, SmFeN, NdFeA1, or the like may be used.
  • FIG. 16 shows another example of the memory cell of the present invention.
  • the memory cell 1 shown in FIG. 16 further includes a stem 19 made of a soft magnetic material and a shield 20 made of a soft magnetic material.
  • the stem 19 is opposite to the surface facing the magnetoelectric converter 4 and the magnetic body 2 on the semiconductor substrate 9, and the shield 20 is connected to the magnetoelectric converter 4 and the magnetic body 2 in the offset magnetic field generator 18. It is located on the opposite side of the facing surface.
  • a closed magnetic path including the shield 20 and the stem 19 can be formed, so that leakage magnetic flux to the outside can be reduced.
  • the memory cell 1 is resistant to external noise and the like, and has excellent characteristics.
  • the size of the area where the stem 19 and seed 20 are placed is particularly limited. Not done. It can be set arbitrarily as needed.
  • the stem 19 and the shield 20 may be arranged so as to cover the entirety of the transistor 1 or the entirety of the transistor 8. It should be noted that the stem 19 and the shield 20 need not always be paired, and only one of them may be arranged.
  • the position where the stem 19 is arranged is not particularly limited as long as the function as the memory cell 1 can be maintained. For example, it may be arranged on the side opposite to the surface facing the magnetic body 2 in the magnetoelectric converter 4.
  • the position where the shield 20 is disposed is not particularly limited as long as the function as the memory cell 1 can be maintained.
  • the magnetic body 2 may be arranged so as to sandwich the magnetic body 2 by the shield 20 and the magnetoelectric conversion unit 4.
  • the thicknesses of the stem 19 and the shield 20 are not particularly limited. Further, the thickness may be changed between the vicinity of the magnetic body 2 and other regions.
  • the materials used for the stem 19 and the shield 20 are not particularly limited.
  • an alloy or a mixed material containing at least one selected from Fe, Co, and Ni, such as Fe and Permalloy, may be used.
  • a package 21 is arranged so as to surround the whole. By arranging the package 21, impact resistance can be imparted to the entire memory cell, and penetration of dust and the like into the memory cell can be suppressed.
  • the material used for the package 21 is not particularly limited. For example, an epoxy acrylate resin, a urethane resin, an ultraviolet curable resin, a thermosetting resin, a hot melt adhesive, or the like may be used. Also, these may be used in combination.
  • FIG. 17 shows still another example of the memory cell of the present invention.
  • the memory cell 1 shown in FIG. 17 includes a plurality of magnetic bodies 2.
  • the magnetoelectric conversion section 4 is configured as a magnetoelectric conversion element having different electrical characteristics depending on the state of the magnetic field to be detected.
  • the transistor 8 is arranged near the plurality of magnetic bodies 2 so as to detect a magnetic flux generated from the plurality of magnetic bodies 2. From the viewpoint of the magnetic body 2, the plurality of magnetic bodies 2 are stacked in a direction perpendicular to a plane including the drain electrode 13 and the source electrode 11 of the transistor 8.
  • one insulator is arranged between each magnetic body 2.
  • the memory cell 1 includes a coil-shaped wiring 17 corresponding to each magnetic body 2 as a magnetic field generating unit.
  • each magnetic body 2 can be individually controlled by the wiring 17 corresponding to each magnetic body 2. Also, at least one bit of information can be recorded for each magnetic material. Therefore, the memory cell 1 can be multi-bit or multi-valued.
  • the thickness of the magnetic body 2 (the thickness in the direction perpendicular to the surface facing the transistor 8) is, for example, In n! 11 OO / zm.
  • the distance between the magnetic bodies 2 is, for example, I n n! It is in the range of ⁇ 10 in.
  • the arrangement shape of the plurality of magnetic bodies 2 is not limited to the example shown in FIG. It suffices that the transistor 8 which is a magnetoelectric conversion element and the magnetic flux 7 generated from the magnetic body 2 are arranged at a position where they can interact with each other.
  • the magnetic field generating unit is not limited to the coil-shaped wiring 17 as shown in FIG. 17 and is not particularly limited as long as the magnetization state of each magnetic body 2 can be changed. For example, it may be a simple wiring. Also, instead of arranging the wiring 17 corresponding to each magnetic body 2, the magnetic body 2 is divided into several groups, and the wiring 17 corresponding to each group is arranged. Good. Note that, in the example shown in FIG. 17, the insulator 10 is arranged between the magnetic bodies 2, but a layer having another function may be arranged as necessary. The number of layers is not limited to one, and a plurality of layers having different characteristics may be arranged. In other words, the memory cell 1 shown in FIG.
  • the magnetoelectric conversion element includes the transistor 8 and a plurality of magnetic bodies 2 are arranged corresponding to the channels 14 of the transistor 8.
  • corresponding to the magnetic material 2 and the channel 14 means that the magnetic material 2 and the channel 4 of the transistor 8 are arranged at a position having an interaction.
  • the magnetic properties of the plurality of magnetic materials 2 corresponding to the distance may be different depending on the distance from the channel 14 (which can also be referred to as the distance from the magnetoelectric conversion unit 4, the magnetoelectric conversion element, or the transistor 8).
  • the interaction between the magnetic material 2 (the magnetic flux 7 generated from the magnetic material 2) and the channel 14 of the transistor 8 allows the memory cell 1 of the present invention to read information recorded on the magnetic material 2.
  • the above-mentioned interaction may be weakened as the distance from the channel 14 increases. If the magnetic material 2 having different magnetic properties is arranged according to the distance from the channel 14, more specifically, for example, as the distance from the channel 14 increases, the generated magnetic flux 7 increases. By arranging the magnetic bodies 2 in order, it is possible to obtain a memory cell 1 having more excellent characteristics.
  • magnetic materials 2 a to 2 d having different thicknesses (or different volumes) may be arranged according to the distance from the channel 14.
  • magnetic bodies 2a to 2d having different saturation magnetization values may be arranged.
  • the tendency of the change in the magnetic properties is not particularly limited.
  • a plurality of magnetic bodies 2 may be arranged so that the thickness decreases as the distance from the channel 14 increases, or the reverse may be performed as shown in FIG. 18A. What is necessary is just to set arbitrarily according to the characteristic required as the memory cell 1.
  • FIGS. 18A and 18B members not shown in FIG. Same as Morisel 1.
  • FIG. 19 shows still another example of the memory cell of the present invention.
  • the memory cell shown in FIG. 19 includes a plurality of magnetic bodies 2.
  • the magnetoelectric conversion unit 4 includes a transistor 8 as a magnetoelectric conversion element having different electrical characteristics depending on the state of the magnetic field to be detected.
  • the transistor 8 is arranged near the plurality of magnetic members 2 so as to detect a magnetic flux generated from the plurality of magnetic members 2.
  • the transistor 8 has a plurality of channels 14a to 14d corresponding to a plurality of magnetic substances 2 and at least two channels (channels 14a and 14b have at least two channels).
  • One gate electrode corresponding to at least the two channels (the gate electrodes corresponding to channels 14a and 14b), which are arranged above channels 14c and 14d.
  • the transistor includes a gate electrode 12 b) corresponding to channels 14 c and 14 d.
  • the electrical characteristics of the transistors 8 are different because the electrical characteristics (for example, electrical resistance) of the channels 14 a to 14 d are different depending on the information recorded on the magnetic material 2.
  • Transistor 8 is formed on the surface of semiconductor substrate 9. Note that in FIG. 19, S is a source electrode and D is a drain electrode, and similar expressions may be used in the following drawings.
  • the channels 14a to 14d are regions formed by applying a voltage equal to or more than a predetermined value to the gate electrode 14.
  • the magnetic body 2 on which information is recorded and the magnetoelectric converter 4 for reading information recorded on the magnetic body 2 are independent. Therefore, the gate electrode 12 can be shared between the plurality of channels 14. Therefore, the wiring to the gate electrode 12 can be reduced, and the wiring in the memory cell 1 can be simplified. That is, by using the memory cell 1 of the present invention, a highly integrated memory can be formed. Further, as in the example shown in FIG. 19, when the transistor 8 is a MOS transistor in which the gate insulating film 22 is disposed between the gate electrode 12 and the semiconductor substrate 9, the gate insulating The area where the film 22 is removed by etching or the like can be reduced.
  • the transistor 8 When the gate insulating film 22 is etched, the transistor 8 may be damaged to some extent (for example, the end surface of the gate insulating film 22 formed by etching is deteriorated. Gate electrode 1 2 End face may also be degraded). Therefore, by using the memory cell 1 as shown in FIG. 19, the above-mentioned damage is suppressed, and the memory cell 1 with more stable characteristics can be obtained.
  • At least one bit of information can be recorded for each magnetic material, so that one transistor can detect multiple bits of information, and Memory cell.
  • a quaternary memory cell can be provided for one transistor and two gate electrodes.
  • the number of channels 14 included in one transistor 8 is not particularly limited. Absent. What is necessary is just to set arbitrarily according to the characteristic required as the memory cell 1. Further, the number of the good electrodes 12 included in one transistor 8 is not particularly limited. What is necessary is just to set arbitrarily according to the characteristic required for the memory cell 1. Further, the number of channels 14 corresponding to one gate electrode 12 is not particularly limited as long as at least one gate electrode 12 corresponds to at least two channels 14.
  • FIG. 20 shows still another example of the memory cell of the present invention.
  • the transistor 8 has one gate electrode 12 arranged above a plurality of channels 14 a to 14 d included therein.
  • Other configurations are the same as those of the memory cell 1 shown in FIG.
  • the number of gate electrodes 12 can be further reduced as compared with the example shown in FIG. Therefore, the memory cell 1 having more stable characteristics can be obtained, and a highly integrated memory can be formed.
  • a quaternary memory cell can be used for one transistor and one gate electrode.
  • FIG. 21 shows still another example of the memory cell of the present invention.
  • the gate electrode 12 and the drain electrode are common.
  • the memory cell 1 with further simplified wiring can be obtained. It is not necessary that the gate electrode 12 and the drain electrode be completely integrated, and it is only necessary that both have the same potential.
  • FIG. 22 shows still another example of the memory cell of the present invention.
  • the memory cell 1 is disposed between the gate electrode 12 and the semiconductor substrate 9 (more specifically, between the gate electrode 12 and the channels 14a to 14d.
  • the area of the gate insulating film 22 is larger than the area of the gate electrode 12.
  • the area of the gate insulating film 22 By making the area larger than the area of the electrode 12, the area for etching the gate insulating film 22 in the manufacturing process can be reduced. Therefore, the memory cell 1 having more stable characteristics can be obtained.
  • the gate insulating film 22 is in contact with both the source electrode and the drain electrode. More specifically, the gate insulating film 22 is disposed on the entire surface of the p ⁇ layer and the n + layer of the transistor 8 except for the region where the source electrode and the drain electrode are disposed. . Further, the gate insulating film 22 is also disposed on the channels 14a to 14d.
  • FIG. 23 shows still another example of the memory cell of the present invention.
  • the memory cell 1 shown in FIG. 23 includes a plurality of magnetic bodies 2.
  • the magnetoelectric conversion unit 4 includes a transistor 8 as a magnetoelectric conversion element having different electric characteristics depending on the state of the magnetic field to be detected.
  • the transistor 8 is arranged near the plurality of magnetic bodies 2 so as to detect a magnetic flux generated from the plurality of magnetic bodies 2.
  • the transistor 8 includes a plurality of channels 14 a to 14 d corresponding to the plurality of magnetic bodies 2 and respective channels 14 a to 14 d corresponding to the respective channels 14 a to 14 d.
  • It includes a plurality of gate electrodes 12a to 12d arranged above 14d. More specifically, one gate electrode 12 is arranged corresponding to one channel 14.
  • Such a configuration having a plurality of independent gate electrodes between a pair of source electrode and drain electrode is also referred to as an NAND type.
  • the transistor 8 By forming the transistor 8 into the NAND type, the memory cell 1 can be multi-bit.
  • each magnetic material 2 a to 2 d is changed by selectively applying a different gate voltage to each of the gate electrodes 12 a to 12 d. It is also possible to use the memory cell 1 as shown. In other words, the memory cell 1 can have a larger number of bits. A highly integrated memory can be formed. When a different gate voltage is applied to each of the gut electrodes 12a to 12d, it is not necessary to apply a different voltage to all the gate electrodes 12; it is necessary to apply a different voltage to the gate electrodes 12 to which the same voltage is applied. There may be combinations. It can be set arbitrarily according to the characteristics required for the memory cell 1.
  • the gate insulating film 22 is formed of the transistor 8 excluding the region where the source electrode and the drain electrode are arranged. It may be arranged on the entire surface of the p ⁇ layer and the n + layer.
  • the number of layers of the magnetic body 2 is 1 and the number of gates is 4, at least 4-bit information can be recorded.
  • the magnetization state of the magnetic body 2 is multi-valued, not simply inverted, more bits can be achieved. For example, when the magnetization state of the magnetic body 2 is set to four types of states, it is possible to read four times, that is, 16 bits of information, and to read Z.
  • FIGS. 5A to 5C are schematic views of the transistor 8 shown in FIG. 24, as viewed from the magnetic body 2 side.
  • V th threshold voltage
  • the magnetization states for example, the magnetization directions 6 a to 6 d
  • the magnetic bodies 2 a to 2 d corresponding to the channels 14 a to 14 d are different, Accordingly, the magnetic fluxes 7a to 7d applied to the channels 14a to 14d are different from each other, and the electric resistance value of the transistor 8 can change variously.
  • the magnetic field generator 3 includes the coil-shaped wiring 17 similarly to the memory cell 1 shown in FIG. Is also good.
  • an offset magnetic field generator 18 for applying a magnetic flux B A as an offset magnetic field to the magnetoelectric converter 4 and a stem 1 9, Shield 20 and Package 21 may be included.
  • the memory cell 1 in which a plurality of magnetic bodies 2 are arranged corresponding to one channel 14 may be used.
  • FIGS. 26 to 28 show the memory cell 1 including the transistor 8 in which one gate electrode 12 corresponds to a plurality of channels 14 as shown in FIG. 20. The same applies to a memory cell 1 including a transistor 8 in which a plurality of gate electrodes 12 correspond to a plurality of channels 14 as shown in FIG.
  • the magnetoelectric conversion element may include a plurality of transistors. An example of such a memory cell is shown in FIG.
  • the magnetoelectric conversion unit 4 includes a plurality of transistors 8a and 8b as magnetoelectric conversion elements.
  • the magnetoelectric conversion element includes a plurality of transistors. Is also good.
  • the memory cell 1 can be a multi-valued (multi-bit) memory cell.
  • the magnetoelectric conversion unit 4 includes a plurality of transistors, the number of included transistors is not limited to two as shown in FIG. 29, and can be set arbitrarily.
  • the type, combination, wiring structure, and the like of each transistor 8 are not particularly limited. What is necessary is just to set arbitrarily according to the characteristic required as memory cell 1.
  • the gate electrode 12 and the drain electrode of the transistor 8a are common.
  • the gate electrode 12 of one transistor 8a and the source electrode of the other transistor 8b are common.
  • wiring to each electrode can be further simplified. Therefore, a highly integrated memory can be formed. Note that the fact that the gate electrode 12 and the source electrode are common does not necessarily mean that both are integrated, and there is no particular limitation as long as they have a structure having an equal potential.
  • FIG. 30 shows still another example of the memory cell of the present invention.
  • the memory cell of the present invention includes a plurality of transistors (transistors as shown in FIG. 23) each having a plurality of channels and a plurality of good electrodes corresponding to the plurality of channels. It may be 1.
  • FIG. 31 shows still another example of the melicel of the present invention.
  • the drain electrode of one transistor 8a and the source electrode of the other transistor 8b It may be the memory cell 1 in which the insulator 23 is disposed therebetween.
  • Transistors 8a and 8b are separated by insulator 23.
  • the method of disposing the insulator 23 is not particularly limited. For example, if insulator 2 3 is a shallow isolation They may be arranged by a separation method called an application. This is because the insulation interval (the distance between DS holding the insulator 23 in the example shown in FIG. 31) can be reduced, which is suitable for downsizing the memory cell. Further, the insulator 23 may be arranged by a method called LOCOS. Although it is slightly inferior to shallow isolation from the standpoint of insulation spacing, it can reduce manufacturing costs and has better insulation properties.
  • FIG. 32 shows an example of the memory cell control method of the present invention. As an example, a method of reading information recorded on the magnetic material 2 from the memory cell 1 shown in FIG. 31 will be described.
  • the memory cell 1 shown in FIG. 32 is a schematic diagram of the NAND type memory cell 1 shown in FIG. 31 as viewed from above (from the side of the magnetic body 2 with respect to the semiconductor substrate 9). However, members other than the source electrode, the drain electrode, and the gate electrodes 12a to 12h are not shown.
  • the gate electrodes 12a to 12h are connected to the gate control circuit 25 by wirings g1 to g8.
  • the source and drain electrodes may be connected to the source / drain control circuit 24 by wirings s1, s2, dl, and d2.
  • the source / drain control circuit 24 is connected to the impedance detection circuit 26, and can detect the impedance between the source and the drain. At this time, a voltage is applied to each gate electrode by the gate control circuit 25, and a current flows between the source electrode and the drain electrode by the source / drain control circuit 25, whereby the impedance between the source electrode and the drain electrode is increased. Is detected, and the information recorded on the magnetic body 2 can be read.
  • the specific wiring structure is not particularly limited.
  • the surface of the source electrode 11 (or S), the surface of the gate electrode 12 and the surface of the drain electrode 13 (or D) of the transistor 8 are almost at the same height. This Since such a memory cell 1 can be formed in the same manufacturing process (that is, for example, each electrode can be formed in the same step), the number of manufacturing steps and cost can be reduced. In addition, when the n-channel transistors are substantially the same height, for example, the difference in distance between the surface of each electrode and the surface of the channel and n + layer is in the range of about 10 nm to 100 ⁇ m. Means that
  • the memory of the present invention includes the above-described memory cell 1 of the present invention, an information recording conductor line for recording information in the memory cell 1, and an information reading conductor line for reading recorded information. .
  • a memory having the various effects described above can be obtained.
  • FIG. 33 shows an example of a memory using the memory cell of the present invention.
  • the memory cells 1 are arranged in a matrix at the intersection of two orthogonal bit lines 52.
  • the bit line 52 corresponds to an information read conductor line, and information can be read from the memory cell 1 by passing a signal current through two orthogonal bit lines 52.
  • Information is read from the memory cell (memory cell la in FIG. 33) arranged at the position where the bit line 52 in the ON state crosses. The ON, OFF of the signal can be controlled by decoders 53 and 54.
  • the memory cells 1 are also arranged in a matrix at the intersection of two orthogonal code lines.
  • the word line corresponds to an information recording conductor line, and information can be written to the memory cell 1 by passing a signal current through two orthogonal word lines. The information is written to the memory cell arranged at the position where the word line turned on crosses. As in the case of reading, signal ON, OFF can be controlled by the decoder.
  • the reference element 55 is an element serving as a reference for the electrical output of the memory cell 1. More specifically, for example, when the memory cell 1 includes a transistor and is a memory cell that reads information by detecting a change in its electric resistance value, for example, an element including a transistor serving as a reference of the electric resistance value Should be fine. More specifically, when the memory medium is an element including a magnetic material, a memory cell in which the magnetic material is in a demagnetized state may be used as the reference element 55 (that is, the memory medium includes a magnetic material.
  • the magnetic material of at least one of the plurality of memory cells 1 may be in a demagnetized state.
  • at least one reference element 55 By including at least one reference element 55, it is possible to obtain a memory 51 having higher relative accuracy and a lower probability of malfunction during reading.
  • the reference elements 55 may be arranged as needed, and the number of arrangements is not particularly limited.
  • the method of arranging the memory cells 1 and the like are not particularly limited.
  • a memory cell arrangement method used in a general memory such as a semiconductor memory may be applied.
  • a method used in general memory may be applied.
  • a bit line and a word line may be shared, or a sense line may be further arranged.
  • FIG. 34A shows a basic example of a read operation in the memory cell 1 of the present invention
  • FIG. 34B shows a basic example of a write operation (recording operation) in the memory cell 1 of the present invention.
  • FIG. 34A when reading the memory cell 1, the transistor is connected through the bit line 52. A current flows from the drain electrode (D in Fig. 34A and Fig. 34B) to the source electrode (S in Fig. 34A and Fig. 34B), and the impedance at that time is detected. The information recorded on the magnetic body 2 is read.
  • D in Fig. 34A and Fig. 34B the drain electrode
  • S in Fig. 34A and Fig. 34B source electrode
  • the drain electrode and the gate electrode are electrically connected.
  • FIG. 34B when writing to the memory cell 1, a current is caused to flow through the word line 56 to the magnetic field generating section 3, and the generated magnetic field 5 is applied to the magnetic body 2, whereby Information is written to 2.
  • the writing method and the reading method for the memory cell 1 are not limited to the examples shown in FIGS. 34A and 34B.
  • FIG. 35 With reference to FIG. 35, the operation of the memory cell of the present invention will be further described.
  • the memory cell in FIG. 35 is assumed to be the memory cell 1 described in FIG.
  • a current flows from the drain electrode of the transistor (D in Fig. 35) to the source electrode (S in Fig. 35) through bit line 52.
  • the information recorded on the magnetic bodies 2a to 2d is read out by detecting the resistance at that time by the impedance detection circuit 26.
  • the current from the drain electrode to the source electrode can be made to flow by applying a voltage higher than a predetermined voltage to the gate electrode (G in Fig. 35).
  • the drain electrode is called "Park” or "Pell”! ) —Layer (B in Fig. 35) and force S are electrically connected.
  • each memory cell arranged in a matrix includes a transistor, and at least one electrode selected from a source electrode and a drain electrode of a transistor has an equipotential between different memory cells. It may be. Since wiring can be simplified, higher integration Memory.
  • FIG. 36 shows an example of such a memory.
  • the memory shown in FIG. 36 is a memory 51 in which the memory cells 1 shown in FIG. 23 are arranged in a matrix. Since the memory cell 1 shown in FIG. 23 is of the NAND type, it can also be called a NAND type memory 51. 'However, in FIG. 36, the source electrode, the drain electrode, and the gate electrode in the memory cell 1 (the members other than GG ⁇ J in FIG. 36 are omitted.
  • At least one electrode selected from a source electrode (S) and a drain electrode (D) of a transistor included in the memory cell 1 is integrated between different memory cells 1.
  • the memory cell 1a And the memory cell 1b have a source electrode and a drain electrode integrated with each other
  • the memory cell 1a and the memory cell 1c have one source electrode and the other drain electrode integrated with each other
  • the memory cell 1 in which the electrodes are integrated does not necessarily have to be adjacent to each other, and the electrodes and the electrodes do not necessarily need to be integrated, as long as they are at the same potential.
  • the structure is not particularly limited.In the memory 51 shown in FIG. 36, there are four gate electrodes G in one memory cell 1. Therefore, as shown in FIG. by allocating addresses (. E ⁇ ⁇ G 2 4 4), can be controlled by the memory of at least 3 2 bits. Further, as shown in FIG. 3 6, insulating between each memory cell 1 The element isolation layer 56 having a characteristic property is arranged, and ⁇ is good.
  • the memory shown in FIG. 33 has a structure generally called a two-dimensional memory or a two-dimensional memory array.
  • the memory of the present invention may include a plurality of two-dimensional memory arrays shown in FIG. More specifically, for example, a memory in which a plurality of the above memory arrays are packaged as one or a plurality of integrated circuits may be used. Also, like this The integrated circuit thus formed may be stacked on a chip to form a memory, or the integrated circuit may be housed in a thin film package and stacked. A so-called multi-chip module may be formed. Further, the two-dimensional memory is not limited to a memory in which a plurality of memory cells are arranged in a matrix as shown in FIG.
  • the memory cells are two-dimensionally arranged other than the matrix arrangement.
  • a memory cell as shown in FIG. 29 can be used as the memory of the present invention. That is, a structure generally called a one-dimensional memory or a one-dimensional memory array may be used.
  • the method for manufacturing a memory cell of the present invention is the method for manufacturing a memory cell of the present invention described above, wherein
  • step (ii) forming a magnetic field generating section for changing the magnetization state of the magnetic material in the vicinity of the magnetic material.
  • the magnetic body is formed near the magnetoelectric conversion element so that the magnetic flux generated from the magnetic substance is detected by the magnetoelectric conversion element.
  • FIGS. 37A to 37H show an example of a method for manufacturing a memory cell of the present invention.
  • a transistor 8 which is a magnetoelectric conversion element having different electric characteristics depending on the state of a magnetic field to be detected is formed on the surface of the semiconductor substrate 9 (step (i)).
  • the method for forming the transistor 8 on the semiconductor substrate 9 is not particularly limited, and a general method may be used.
  • an insulator 10 and a magnetic material 31 are stacked on the transistor 8.
  • the magnetic material 31 a magnetic material necessary for a magnetic material of the memory cell may be used.
  • the thickness of the magnetic material 31 at this time is determined by the thickness of the magnetic material when the magnetic material is formed later (the thickness in the direction perpendicular to the surface of the magnetic material facing the magnetoelectric transducer). It can be. Further, the insulator 10 may be omitted when there is no possibility that the magnetoelectric conversion element may cause an electrical short circuit.
  • a resist 32 is disposed on the magnetic material 31.
  • the register 32 may be arranged in a region required as a magnetic material of the memory cell.
  • the type of the resist 32 is not particularly limited, and a general resist may be used.
  • the method of arranging the resist 32 is not particularly limited.
  • the magnetic material other than the region where the resist 32 is arranged is removed, and the magnetic material is formed on the transistor 8.
  • Form body 2 (step (ii)).
  • the magnetic body 2 is formed by the magnetic body 2 and the semiconductor substrate 9 so as to sandwich the transistor 8 which is a magneto-electric conversion element. Note that the magnetic material may be removed by a general method such as ion etching or ion milling.
  • a wiring material 33 is laminated on the insulator 10 and the resist 32.
  • a conductive material necessary for a wiring or a coil used for the magnetic field generating portion of the memory cell may be used.
  • a resist 34 is disposed on the wiring material 33.
  • the register 34 may be arranged in a region required as a wiring or a coil used for the magnetic field generating unit.
  • the resist 34 may be arranged using the same material and method as the resist 32.
  • the area other than the area where the register 34 is located is shown.
  • the outer wiring material is removed, and a coil-shaped wiring 17 which is a magnetic field generating part is formed on the insulator 10 (step (iii)).
  • the wiring material may be removed by a general method such as ion etching or ion milling, and the resist 32 and the wiring material 33 disposed on the magnetic body 2 are removed by a technique such as lift-off. do it.
  • a general film forming method may be used for laminating the magnetic material 'and the wiring material.
  • lamination may be performed by using a technique such as sputtering or vacuum evaporation.
  • the material used for each part, the positional relationship of each part, and the like may be in accordance with the above-described material, positional relationship, and the like.
  • the transistor 8 may have one gate electrode disposed above a plurality of channels.
  • the surface of the source electrode, the surface of the gate electrode, and the surface of the drain electrode in the transistor may be at the same height.
  • a plurality of magnetic materials may be formed.
  • a memory cell 1 as shown in FIG. 17 or FIG. 19 can be obtained.
  • the steps shown in FIG. 37B to FIG. 37D may be repeated by the number of required magnetic bodies.
  • the semiconductor substrate may be formed on a stem made of a soft magnetic material.
  • the ferromagnetic material may have a magnetic flux component in a direction perpendicular to the surface of the magnetic material facing the magnetoelectric conversion element. With such a manufacturing method, it is possible to obtain a memory cell 1 having an offset magnetic field generating portion and excellent characteristics as shown in FIGS. 14 and 27.
  • the method for forming the ferromagnetic material is not particularly limited. For example, a method similar to the method of laminating a magnetic material may be used, or processing such as etching may be performed as necessary.
  • the method for manufacturing a memory cell of the present invention may further include, after the step (i ii), a step (b) of forming a shield made of a soft magnetic material.
  • a step (b) of forming a shield made of a soft magnetic material With such a manufacturing method, it is possible to obtain a memory cell 1 having excellent characteristics as shown in FIG. 16 and FIG.
  • the method for forming the shield is not particularly limited. For example, a method similar to the method of laminating a magnetic material may be used, and processing such as etching may be performed as necessary.
  • the memory according to the present invention has the following applications, for example.
  • FIG. 38 is a schematic diagram illustrating an example of a configuration of a computer system including the memory of the present invention.
  • the computer system 501 shown in FIG. 38 includes the memory 51 of the present invention as a storage device.
  • the memory 51 of the present invention is a memory having various characteristics by selecting a memory medium included in a memory cell constituting the memory, selecting a structure of the detection element, and the like. be able to. For example, characteristics such as excellent heat resistance, excellent environmental resistance characteristics, excellent information non-volatility, excellent read characteristics, and excellent damage characteristics can be selected. Therefore, by providing the memory of the present invention, a computer having higher reliability and higher performance can be obtained. Note that other devices and devices (including those not shown) included in the computer illustrated in FIG. 38 may include the memory of the present invention. In this case, the same effect can be obtained.
  • FIG. 39 is a schematic diagram showing an example of a configuration of a system or a workstation (hereinafter, referred to as a server system) including the memory of the present invention.
  • FIG. 38 by providing the memory of the present invention, a server system having higher reliability and higher performance can be obtained.
  • other devices and devices (including those not shown) included in the server system shown in FIG. 39 may include the memory of the present invention. In this case, the same effect can be obtained.
  • FIG. 40 is a schematic diagram illustrating an example of an in-vehicle system including the memory of the present invention.
  • various devices and devices include the memory of the present invention.
  • the codec shown in Fig. 40 ITS (Intelligent Transport System) processor, controller, signal processor, first optical disk device, second optical disk device, in-vehicle radio, camera with moving mechanism, in-vehicle radar
  • An in-vehicle navigation system, a GPS (Global Positioning System) for measuring the position of a vehicle in the navigation system, and the like include the memory of the present invention.
  • GPS Global Positioning System
  • FIG. 41 is a schematic diagram showing an example of the configuration of a multi-function information processing system including a memory according to the present invention (for example, a system having functions such as a copier, a scanner, a printer, and a facsimile).
  • the information processing system 504 shown in FIG. 1 includes a memory 51 of the present invention as a storage device.
  • a memory 51 of the present invention as a storage device.
  • FIG. 41 by providing the memory of the present invention, an information processing system having higher reliability and higher performance can be obtained.
  • other devices and devices included in the information processing system illustrated in FIG. 41 may include the memory of the present invention. In this case, the same effect can be obtained.
  • the information processing system shown in FIG. 41 may be built in a computer.
  • FIG. 42 is a schematic diagram showing another example of a cinema system including a memory of the present invention, such as a projection type, a reflection type, or a rear projection type.
  • the cinema system 505 shown in FIG. 42 includes the memory 51 of the present invention as a storage device.
  • various other apparatuses and devices include the memory of the present invention.
  • the codec and the optical disk device shown in FIG. 42 have the memory of the present invention.
  • a cinema system with higher reliability and higher performance can be provided even under severe operating conditions due to high temperature and vibration. .
  • FIG. 43 is a schematic diagram illustrating an example of a mobile terminal system including the memory of the present invention.
  • the mobile terminal system 506 shown in FIG. 43 includes the memory 51 of the present invention as a storage device.
  • FIG. 38 by providing the memory of the present invention, a form terminal system that is more excellent in reliability and excellent in performance can be obtained.
  • another device or device included in the mobile terminal system illustrated in FIG. 43 may include the memory of the present invention. In this case, the same effect can be obtained.
  • FIG. 44 is a schematic diagram showing an example of a server network including a computer and / or a server system having the memory of the present invention.
  • the memo V of the present invention as a storage device of a computer and / or a server system 507 constituting the server network 507.
  • the computer and / or server system included in the server network with the memory of the present invention, it is possible to make the server network more excellent in reliability and performance. it can.
  • FIG. 45 shows a communication system including a server network including a computer and / or a server system having the memory of the present invention, for example, an Internet network 508.
  • the communication system may be, for example, a communication system using a dedicated line. This is superior in security.
  • the present invention it is possible to provide a memory cell excellent in various characteristics and a method of manufacturing the same, while having a completely different configuration from a conventional memory.
  • a memory which is excellent in various characteristics can be provided.
  • the memory cell of the present invention can be used in place of a conventional memory cell such as an SRAM, a DRAM, and a flash memory.
  • a conventional memory cell such as an SRAM, a DRAM, and a flash memory.
  • the specific use is not particularly limited, and any use in which a memory cell has been used so far can be used without any particular limitation.

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Abstract

従来のメモリとは全く構成が異なり、様々な特性に優れるメモリセルとその製造方法とを提供する。また、上記メモリセルを用いることによって、様々な特性に優れるメモリを提供する。また、上記メモリの記録／読出方法を提供する。　情報を保持するメモリ媒体と、前記メモリ媒体に情報を記録する制御部と、前記メモリ媒体から情報を読み出す検出素子とを含み、前記検出素子は、前記メモリ媒体から独立しているメモリセルとする。より具体的には、例えば、前記メモリ媒体が磁性体であり、前記制御部は、前記磁性体に磁界を印加することによって前記磁性体の磁化状態を変化させる第１の磁界発生部を含み、前記検出素子は、前記磁性体の近傍に配置されており、かつ、前記磁性体の前記磁化状態に応じて電気的特性が異なる磁電変換部を含むメモリセルとする。

Description

明 細 書 メモリセルとこれを用いたメモリおよびメモリセルの製造方法
ならびにメモリの記録/読出方法
技 fe分野
本発明は、 メモリセルとこれを用いたメモリ、 および、 メモリセルの 製造方法に関する。 ならびに、 メモリの記録 読出方法に関する。 背景技術
従来、 ランダムアクセスメモリ （R AM) として、 D R AM、 S R A Mなどに代表される半導体メモリが広く用いられている。 半導体メモリ は、 微細加工技術の進歩による高集積化、 量産技術の進歩による低コス ト化が進んでおり、 様々な製品、 デバイスのメモリ として幅広く普及し ている。 しかしながら、 D R AMなどの半導体メモリは、 量産性に優れ るものの、 繰り返し記録特性や、 耐熱性などに課題がある場合がある。 例えば、 一般的な D R AMは、 1 0 0 °C程度以下での使用が前提であり 、 環境瘟度がその範囲を超えて高温になった場合、 メモリ としての特性 が劣化する可能性が生じる。
半導体メモリのなかでも、 商標名フラッシュメモリに代表される半導 体メモリは、 微細加工技術の進歩による高集積化ゃ大容量化、 また、 量 産技術の進歩による低コスト化が進んでおり、 様々なデバイスのメモリ として幅広く普及している。 フラッシュメモリは、 N A N D型と N O R 型とに大別される。 しかしながら、 フラッシュメモリは、 一般に、 情報 の記録速度および読み出し速度に課題を有している。 その他、 フラッシ ュメモリには、 情報の記録前に一括消去が必要である、 消費電力が大き い、 放射線や応力などの外部環境の影響を受けやすいなどの課題が有る ことが知られている。
一方、 近年、 磁気抵抗効果素子 (Magneto-Resistive Element： MR 素子） を用いた RAMである磁気メモリ （MRAM) が開発されている 。 MR AMは、 繰り返し記録特性に優れており、 また、 フラッシュメモ リなどに比べて読み出し （読出） 時間および記録時間がともに高速であ るなどの優れた特性を有していることから、 次世代のメモリとして盛ん に開発が進められている。 MR AMの一例は、 例えば、 JP2002- 533916A などに開示されている。 しかしながら、 MRAMは、 MR素子を構成す る薄膜の膜厚によって特性が大きく変化するために、 その製造にあたつ ては nmオーダーでの膜厚の制御が要求される。 MR素子は、 含まれる 非磁性層の種類によって、 GMR素子 (Giant Magneto-Resistive Elera ent： 巨大磁気抵抗効果素子） および TMR素子 （Tunneling Magneto- R esistive Element： トンネル磁気抵抗効果素子〉 に分類される。 例えば 、 TMR素子において、 非磁性層として一般的に用いられる A 1 203 層の膜厚は、 サブ nm〜数 nm程度の範囲である。 製造工程におけるサ プ nmオーダーでの膜厚のばらつき制御は難しい。 このため、 例えば、 シリコン （S i ) ウェハーなどの基板上に複数の MR素子を形成する場 合、 素子間の特性を一定の範囲におさめることが難しく、 量産性や、 微 細化による高集積化に課題がある。
その他、 現在用いられている、 あるいは、 開発が進められている RA Mには、 強誘電体材料が有する誘電体分極現象を利用した強誘電体メモ リがある。 しかしながら、 強誘電体メモリには、 製造時において微量の 水素などにより汚染され、 特性が劣化するという課題や、 微細加工に適 していない、 使用可能な温度範囲が制限される、 応力などの影響を受け やすいなどといった課題がある。 また、 材料の相転移現象を利用した相 変化型メモリなども開発が進められているが、 アモルファス一結晶間の 相転移現象を利用しているため、 高温環境下における不揮発特性に劣る といった課題や、 相変化時の体積変化に伴う応力、 歪の抑制が困難であ るといった課題がある。 発明の開示
本発明は、 これら従来のメモリとは全く構成が異なり、 かつ、 様々な 特性に優れるメモリセルとその製造方法とを提供することを目的とする 。 また、 上記メモリセルを用いることによって、 様々な特性に優れるメ モリを提供することを目的とする。 また、 上記メモリの記録 Z読出方法 を提供することを目的とする。
本発明のメモリセルは、 情報を保持するメモリ媒体と、 前記メモリ媒 体に情報を記録する制御部と、 前記メモリ媒体から情報を読み出す検出 素子とを含み、 前記検出素子は、 前記メモリ媒体から独立している。 本発明のメモリセルでは、 前記メモリ媒体が磁性体であり、 前記制御 部は、 前記磁性体に磁界を印加することによって前記磁性体の磁化状態 を変化させる第 1の磁界発生部を含み、 前記検出素子は、 前記磁性体の 近傍に配置されており、 かつ、 前記磁性体の前記磁化状態に応じて電気 的特性が異なる磁電変換部を含んでいてもよい。
本発明のメモリセルでは、 前記磁電変換部が、 検知する磁界の状態に 応じて電気的特性が異なる磁電変換素子を含み、 前記磁電変換素子は、 前記磁性体から生じる磁束を検知するように、 前記磁性体の近傍に配置 されていてもよい。
次に、 本発明のメモリセルの製造方法は、 情報を保持するメモリ媒体 と、 メモリ媒体に情報を記録する制御部と、 メモリ媒体から情報を読み 出す検出素子とを含み、 検出素子はメモリ媒体から独立しており、 メモリ媒体が磁性体であり、 制御部は、 磁性体に磁界を印加すること によつて磁性体の磁化状態を変化させる磁界発生部を含み、 検出素子は 、 磁性体の近傍に配置されており、 かつ、 磁性体の磁化状態に応じて電 気的特性が異なる磁電変換部を含み、
磁電変換部が、 検知する磁界の状態に応じて電気的特性が異なる磁電 変換素子を含み、 磁電変換素子は、 磁性体から生じる磁束を検知するよ うに磁性体の近傍に配置されているメモリセルの製造方法であって、 ( i ) 半導体基板の表面に、 検知する磁界の状態に応じて電気的特性 が異なる磁電変換素子を形成する工程と、 -
( i i ) 磁性体と前記半導体基板とによつて前記磁電変換素子を狭持す るように、 前記磁性体を形成する工程と、
( i i i ) 前記磁性体の近傍に、 前記磁性体の磁化状態を変化させる磁 界発生部を形成する工程とを含んでいる。 また、 前記 （i i ) の工程にお いて、 前記磁性体は、 前記磁性体から生じる磁束を前記磁電変換素子が 検知するように前記磁電変換素子の近傍に形成される。
次に、 本発明のメモリは、 上述した本発明のメモリセルと、 前記メモ リセルに情報を記録するための情報記録用導体線と、 前記情報を読み出 すための情報読出用導体線とを含んでいる。
次に、 本癸明のメモリの記録 ·読出方法は、 上述した本発明のメモリ の記録/読出方法であって、 情報記録用導体線および情報読出用導体線 から選ばれる少なく とも 1つの導体線に印加する電流を変化させること によって情報の記録/読出を行うことを特徴としている。
より具体的には、 例えば、 前記情報記録用導体線に印加する電流を変 化させることによって第 1の磁界発生部で発生する磁界を変化させ、 前 記第 1の磁界発生部で発生する磁界を変化させることによって （前記変 化した磁界によって） 、 本発明のメモリを構成するメモリセル内の磁性 体の磁化状態を変化させて前記メモリに情報を記録する工程と、 前記情報読出用導体線に印加する電流を変化させることによって、 磁 電変換部の電気的特性を検出し、 検出した前記電気的特性から前記メモ リに記録された情報を読み出す工程とを含んでいてもよい。. 図面の簡単な説明
図 1は、 本発明のメモリセルの一例を示す模式図である。
図 2は、 本発明のメモリセルの一例を示す模式図である。 .
図 3は、 本発明のメモリセルの別の一例を示す模式図である。
図 4は、 本発明のメモリセルのまた別の一例を示す模式図である。 図 5 A〜図 5 Cは、 本発明のメモリセルにおける電気的な出力の変化 の一例を説明するための模式図である。
図 6は、 本発明のメモリセルのさらにまた別の一例を示す模式図であ る。
図 7は、 本発明のメモリセルのさらにまた別の一例を示す模式図であ る。
図 8 Aおよび図 8 Bは、 本発明のメモリセルにおける磁性体と磁界発 生部との関係の一例を示す模式図である。
図 9は、 本発明のメモリセルに含まれる磁性体における温度と飽和磁 化の値との関係の一例を示す図である。
図 1 0は、 本発明のメモリセルに含まれる磁性体における温度と飽和 磁化の値との関係の別の一例を示す図である。
図 1 1は、 本発明のメモリセルに含まれる磁性体における温度と飽和 磁化の値との関係のまた別の一例を示す図である。
図 1 2は、 本発明のメモリセルに含まれる磁性体における温度と飽和 磁化の値との関係のさらにまた別の一例を示す図である。
図 1 3は、 本発明のメモリセルに含まれる磁性体における温度と保磁 力の値との関係の一例を示す図である。
図 1 4は、 本発明のメモリセルのさらにまた別の一例を示す模式図で める。 .
図 1 5 Aおよび図 1 5 Bは、 才フセット磁界を説明するための図であ 図 1 6は、 本発明のメモリセルのさらにまた別の一例を示す模式図で ある。
図 1 7は、 本発明のメモリセルのさらにまた別の一例を示す模式図で ある。
図 1 8 Aおよび図 1 8 Bは、 本発明のメモリセルのさらにまた別の一 例を示す模式図である。
図 1 9は、 本発明のメモリセルのさらにまた別の一例を示す模式図で ある。
図 2 0は、 本発明のメモリセルのさらにまた別の一例を示す模式図で ある。
図 2 1は、 本発明のメモリセルのさらにまた別の一例を示す模式図で め 。
図 2 2は、 本発明のメモリセルのさらにまた別の一例を示す模式図で ある。
図 2 3は、 本発明のメモリセルのさらにまた別の一例を示す模式図で ある。
図 2 4は、 本発明のメモリセルにおける電気的な出力の変化の一例を 説明するための模式図である。
図 2 5 Aおよぴ図 2 5 Bは、 本発明のメモリセルにおける電気的な出 力の変化の一例を説明するための模式図である。
図 2 6は、 本発明のメモリセルのさらにまた別の一例を示す模式図で ある。
図 2 7は、 本発明のメモリセルのさらにまた別の一例を示す模式図で ある。
図 2 8は、 本発明のメモリセルのさらにまた別の一例を示す模式図で ある。
図 2 9は、 本発明のメモリセルのさらにまた別の一例を示す模式図で ある。
図 3 0は、 本発明のメモリセルのさらにまた別の一例を示す模式図で ある。
図 3 1は、 本発明のメモリセルのさらにまた別の一例を示す模式図で ある。
図 3 2は、 本発明のメモリセルの制御方法の一例を示す模式図である 0 '
図 3 3は、 本発明のメモリの一例を示す模式図である。
図 3 4 Aおよび図 3 4 Bは、 本発明のメモリにおける基本動作の一例 を示す模式図である。
図 3 5は、 本発明のメモリにおける基本動作の別の一例を示す模式図 である。
図 3 6は、 本発明のメモリの別の一例を示す模式図である。
図 3 7 A〜図 3 7 Hは、 本発明のメモリセルの製造方法の一例を示す 模式工程図である。
図 3 8は、 本発明のメモリの応用の一例を示す模式図である。
図 3 9は、 本発明のメモリの応用の一例を示す模式図である。
図 4 0は、 本発明のメモリの応用の一例を示す模式図である。 図 4 1は、 本発明のメモリの応用の一例を示す模式図である。
図 4 2は、 本発明のメモリの応用の一例を示す模式図である。
図 4 3は、 本発明のメモリの応用の一例を示す模式図である。
図 4 4は、 本発明のメモリの応用の一例を示す模式図である。
図 4 5は、 本発明のメモリの応用の一例を示す模式図である。 発明の実施形態
以下、 図面を参照しながら本発明の実施の形態について説明する。 な お、 以下の実施の形態において、 同一の部分に同一の符号を付して、 重 複する説明を省略する場合がある。
最初に、 本発明のメモリセルについて説明する。
図 1に本発明のメモリセルの一例を示す。 図 1に示すメモリセル 1は 、 情報を保持するメモリ媒体 1 0 2と、 メモリ媒体 1 0 2に情報を記録 する制御部 1 0 3と、 メモリ媒体 1 0 2から情報を読み出す検出素子 1 0 4とを含んでいる。 また、 検出素子 1 0 4は、 メモリ媒体から独立し ている。
従来の代表的なメモリである半導体メモリ （例えば、 D R A M、 S R AMなど） では、 情報の記録および読み出しを行う回路内に、 情報を記 録する領域が形成されている。 換言すれば、 情報を記録する領域が、 情 報の記録および読み出しを行う回路に組み込まれている。 即ち、 メモリ 媒体と検出素子とがーつの回路内で一体化されているともいえる。 例え ば、 D R AMでは、 集積回路中に形成されたコンデンサに電荷を蓄える ことによって情報が記録され、 上記コンデンサから電荷を取り出すこと によって情報が読み出される。 S R AMでは、 集積回路中の双安定回路 によって情報の記録 Z読み出しが行われる。 また、 磁気抵抗効果を利用 したメモリである M R A Mでは、 磁気抵抗効果が生じる多層膜構造が、 記憶媒体であると同時に読み出し部を兼ねている。
これに対して、 本発明のメモリセル 1では、 メモリ媒体 1 0 2に蓄え られた情報は、 メモリ媒体 1 0 2とは独立した検出素子 1 0 4から読み 出される。 ここで、 「独立している」 とは、 「メモリ媒体 1 0 2と検出 素子 1 0 4とが電気的に直接接続されていない （電気的に独立している ) 」 という意味である。 このため、 例えば、 メモリ媒体に電気的な操作 を行うことなく、 メモリ媒体に記録された情報を読み出すことができる 。 よって、 記録および読み出し特性が安定したメモリセル 1とすること ができる。
また、 メモリ媒体 1 0 2に用いる材料やメモリ媒体 1 0 2の構成を選 択したり、 検出素子 1 0 4の構成を選択したりすることによって、 様々 な効果をさらに選択することも可能になる。 上記効果の具体例について は、 明細書中にその都度述べることとする。
メモリ媒体 1 0 2は、 メモリ媒体 1 0 2自身に記録された情報に応じ て、 その物理的特性あるいは化学的特性が異なればよい。 例えば、 不揮 発性の固体メモリであればよい。 より具体的には、 例えば、 コンデンサ や相転移材料を含むメモリ媒体 1 0 2であってもよいし、 あるいは、 後 述するような磁性体のメモリ媒体 1 0 2 (磁性材料を含むメモリ媒体 1 0 2 ) であってもよい。 例として、 メモリ媒体 1 0 2が磁性体である場 合、 例えば、 記録した情報に応じて磁性体の磁化状態 （例えば、 磁化方 向） が異なればよい。 この場合、 磁気エネルギーの形態で、 メモリ媒体 1 0 2から検出素子 1 0 4に情報が伝達される。 メモリ媒体 1 0 2から 検出素子 1 0 4への情報伝達手段は特に限定されず、 上記磁気エネルギ 一の他に、 例えば、 熱エネルギーや力学エネルギー （例えば、 内部応力 ) の形態で情報が伝達されてもよい。
検出素子 1 0 4は、 例えば、 メモリ媒体 1 0 2の物理的あるいは化学 的特性に応じて、 電気的特性が異なればよい。 電気的特性が異なるとは 、 例えば、 電気的な出力が異なればよい。 また、 具体的な電気的特性は 、 例えば、 電気抵抗、 熱起電力、 電気伝導度などの特性であればよい。 具体的な例としては、 後述するように、 トランジスタを含み、 上記トラ ンジスタがメモリ媒体に記録された情報に応じて電気的特性が異なるト ランジスタであればよい。
制御部 1 0 3は、 記録する情報に応じて、 メモリ媒体 1 0 2の物理的 あるいは化学的特性を変化させることができる限り、 その構造などは特 に限定されない。 例えば、 メモリ媒体 1 0 2が磁性体である場合、 メモ リ媒体 1 0 2に磁界を印加する構造を制御部 1 0 3が有していればよい 。 その他、 例えば、 熱や圧力をメモリ媒体 1 0 2に印加する構造を制御 部 1 0 3が有していてもよい。
本発明のメモリセルの具体例について以下に説明する。
図 2に本発明のメモリセルの一例を示す。 図 2に示すメモリセル 1は 、 磁性体 2と、 磁性体 2に磁界を印加することによって磁性体 2の磁化 状態を変化させる磁界発生部 3と、 磁性体 2の近傍に配置され、 磁性体 2の磁化状態に応じて電気的特性が異なる磁電変換部 4とを含んでいる 。 換言すれば、 図 2に示すメモリセル 1では、 メモリ媒体 1 0 2が磁性 体 2である。 また、 制御部 1 0 3は、 磁性体 2に磁界を印加することに よって磁性体 2の磁化状態を変化させる磁界発生部 3を含んでいる。 検 出素子 1 0 4は、 磁性体 2の近傍に配置されており、 かつ、 磁性体 2の 磁化状態に応じて電気的特性が異なる磁電変換部 4を含んでいる。
このようなメモリセル 1では、 磁界発生部 3で発生させた磁界 5によ つて、 磁性体 2の磁化状態 (例えば、 磁化方向 6や磁化の大きさなど) を変化させることができる。 例えば、 磁界発生部 3に電気信号を入力し 、 入力した電気信号に対応する磁界 5を磁性体 2に印加することによつ て、 磁性体 2の磁化状態を上記電気信号に対応した磁化状態とすること ができる。 このため、 磁性体 2の磁化状態の形で情報を記録、 保持する ことができる。 また、 磁電変換部 4によって、 磁性体 2の磁化状態に応 じて異なる電気信号を出力することができる。 即ち、 図 1に示す構成と することによって、 磁性体 2をメモリ媒体、 磁界発生部 3をメモリ媒体 に情報を記録する書き込み部、 磁電変換部 4をメモリ媒体に記録された 情報を再生する読み出し部 (読出部) とするメモリセル 1とすることが できる。 なお、 図 2では、 説明を分かりやすくするために、 ハッチは省 略する。 以降の図においても同様にハッチを省略する場合がある。
このように図 2に示すメモリセル 1では、 従来の代表的な R AMであ る半導体メモリ とは異なり、 メモリ媒体 （記憶媒体） である磁性体 2の 磁化状態の形で情報が保存される。 このため、 記録、 再生を繰り返し行 つた場合にも特性が安定したメモリセルとすることができる。 また、 磁 性体 2の磁化状態が変化する速度は、 磁性体 2の材料、 構成や形状、 磁 界発生部 3の構造および構成などによっては、 数十 n s e c〜 l 0 p s e c程度のオーダーとすることが可能である。 このため、 記録速度 （書 き込み速度） に優れるメモリセルとすることができる。 また、 情報の記 録時にも、 磁性体 2の磁化状態の一括消去、 一括初期化などは必ずしも 必要とされない。
本発明のメモリセルがこのような記録速度を実現可能であることは、 例えば、 フラッシュメモリに対して大きな優位性となる。 フラッシュメ モリでは、 散乱したチャネルホッ トエレク ト口ンの一部をフローティン グゲートに蓄積することによって情報が記録される。 このため、 情報の 記録には多量のチャネルホットエレク ト口ンが必要であり、 比較的長い 記録時間および/または高い電流値 （大きい電力） が必要とされる。 例 えば、 N A N D型の一般的なフラッシュメモリの場合、 5 1 2 B (バイ ト） の情報を記録するためには、 約 2 0 0 μ s e cの記録時間が必要で ある。 情報を記録する前の一括消去には、 より長い時間が必要 （例えば 、 1 6 k Bの消去には、 約数 m S e cの時間が必要） である。 情報の読 み出し時にも、 例えば、 ランダムアクセス時には、 約 2 5；! s e cの読 み出し時間が必要である。 これに対して、 本発明のメモリセルでは、 上 述したような記録速度が実現可能である。 なお、 本発明のメモリセルに おいても、 それほど早い記録速度が必要ではない場合には、 磁性体 2の 材料、 構成や形状、 磁界発生部 3の構造および構成などを制御すること によって、 上述した記録速度の範囲よりも遅い記録速度としてもよい。 メモリセルとして必要な特性に応じて任意に設定すればよい。
また、 磁性体 2に用いる磁性材料を選択することによって、 耐熱性な どの耐環境特性に優れるメモリセルや、 記録した情報の不揮発性に優れ るメモリセル、 出力特性に優れるメモリセル、 生産性に優れるメモリセ ルなど、 特性を選択したメモリセルとすることができる。 例えば、 磁性 体 2の保磁力をある程度大きく設定することによって、 情報の不揮発性 に優れるメモリセルとすることができる。 磁性体 2の保磁力よりも大き い磁界が磁性体 2に新たに印加されるまで、 磁性体 2の磁化状態の変化 を抑制できるからである。
図 2に示すメモリセル 1の構成は、 M R A Mの構成とも異なっている 。 M R A Mでは、 メモリセル 1と同様に、 磁性体の磁化状態の形で情報 が保存される。 しかし、 M R A Mでは、 非磁性層と、 非磁性層を狭持す る一対の磁性層を含む多層膜構造が必要であるのに対して （M R A Mで は、 上記一対の磁性層における磁化方向の相対角度の形態で情報が保存 される） 、 本発明のメモリセル 1では、 このような多層膜構造は必ずし も必要ではない。 最も単純な例では、 例えば、 磁性体 2が単一の磁性材 料からなる一層構造の磁性体であってもよい。 また、 M R A Mのように 、 多層膜構造を形成するためのサブ n mオーダ1 n mオーダーでの膜 厚制御も必ずしも必要ではない。 このため、 シリコン ( S i ) ウエノ、一 などの基板上に複数の素子を形成する場合においても、 微細化が可能で 素子間の特性が安定した、 生産性に優れるメモリセル 1とすることがで きる。 なお、 本明細書において、 磁性層とは磁性材料を含む層であり、 磁性体は少なく とも一層の磁性層を含んでいるとする。
また、 M R AMでは、 上記多層膜構造が、 記憶媒体であると同時に読 み出し部を兼ねている。 即ち、 記憶媒体と読み出し部とは電気的に直接 接続されている。 これに対して、 本発明のメモリセル 1では、 記憶媒体 (磁性体 2 ) と読み出し部 （磁電変換部 4 ) とが電気的に分離されてい る。 このため、 書き込み特性および読み出し特性が安定したメモリセル 1とすることができる。 また、 M R A Mでは、 磁性体の磁化方向が一般 的に磁性体の膜面に平行であるが、 後述するように、 本発明のメモリセ ル 1では、 磁性体の磁化方向は磁性体の主面に対して平行である必要は なく、 磁性体の主面に対して角度を有する方向に磁化方向が向いている ことが好ましい。
なお、 図 2に示すメモリセル 1の例では、 磁界発生部 3と磁性体 2と 力 S、 また、 磁性体 2と磁電変換部 4とが接しているが、 各々の部分は必 ずしも接している必要はない。 例えば、 磁性体 2、 磁界発生部 3、 磁電 変換部 4の各々が、 絶縁体や、 空孔、 ガス等の空間などを介して配置さ れていてもよい。
図 2に示すメモリセル 1の各部分について説明する。
磁電変換部 4は、 磁性体 2の磁化状態に応じて電気的特性が異なれば 、 その構造、 構成、 大きさなどは特に限定されない。 例えば、 磁電変換 部 4が、 検知する磁界の状態に応じて電気的特性が異なる磁電変換素子 を含み、 磁電変換素子は、 磁性体 2から生じる磁束を検知するように、 磁性体 2の近傍に配置されていてもよい。 電気的特性の種類は特に限定 されず、 例えば、 検知する磁界の状態に応じて電気抵抗値が異なる磁電 変換素子であってもよい。 また、 検知する磁界の状態に応じて、 ホール 電圧が異なる磁電変換素子であってもよい。
磁電変換素子が半導体基板の表面に形成することができる素子、 例え ば、 半導体素子である場合、 一般的な半導体加工プロセスを用いて本発 明のメモリセル 1を製造することができる。 このため、 量産性に優れ、 低コストで製造が可能なメモリセル 1とすることができる。 なお、 磁電 変換部 4が上述したような磁電変換素子を含む場合、 磁電変換部 4は一 つあるいは複数の磁電変換素子を含んでいてもよいし、 磁電変換素子の 電気的特性の変化を検知するための回路を含んでいてもよい。
磁電変換部 4と磁性体 2との距離は、 磁性体 2の磁化状態に応じて磁 性体 2から生じる磁束が磁電変換部 4によつて検知できる限り、 特に限 定されない。 磁性体 2の磁気的な特性、 磁電変換部 4の特性などに応じ て任意に設定すればよい。 例えば、 1 ηπ！〜 1 00 mの範囲、 より好 ましくは、 4 nm~ 5 00 nmの範囲であればよい。 磁電変換部 4と磁 性体 2との距離は、 磁性体 2への汚染などの問題が無ければ小さいほど 好ましい。 なお、 S i系半導体 （例えば、 S i、 S i G e、 S i G e C 、 S i Cなど） の微細加工の下限は、 現在のところ 4 nm程度とされて いる。
また、 磁電変換部 4が上述したような磁電変換素子を含む場合、 磁電 変換素子と磁性体 2との距離についても同様に、 例えば、 1 ηπι〜 1、0 O ju mの範囲、 より好ましくは、 4 n m〜 5 00 n mの範囲であればよ い。
図 3に、 本発明のメモリセルの別の一例を示す。 図 3に示すメモリセ ル 1は、 磁性体 2と、 磁性体 2に磁界 5を印加することによつて磁性体 2の磁化状態 （例えば、 磁化方向 6や磁化の大きさなど） を変化させる 磁界発生部 3と、 磁性体 2の近傍に配置され、 磁性体 2の磁化状態に応 じて電気的特性が異なる磁電変換部 4とを含んでいる。 ここで、 磁電変 換部 4は、 検知する磁界の状態に応じて （即ち、 メモリ媒体 1 0 2に記 録された情報に応じて） 電気抵抗値が異なる磁電変換素子としてトラン ジスタ 8を含んでいる。 トランジスタ 8は、 磁性体 2から生じる磁束 7 を検知するように磁性体 2の近傍に配置されている。 このようなメモリ セル 1は、 半導体素子であるトランジスタ 8を S iなどからなる半導体 基板 9の表面に形成することができるため、 一般的な半導体加工プロセ スを用いて製造することができる。 このため、 量産性に優れ、 低コス ト で製造が可能なメモリセル 1とすることができる。 また、 磁性体 2の磁 性材料を選択することによって、 高温あるいは低温下での安定性に優れ るメモリセル 1とすることも可能である。
磁電変換素子である トランジスタ 8と磁性体 2との距離は、 磁性体 2 の磁化状態に応じて磁性体 2から生じる磁束 7をトランジスタ 8が検知 できる限り、 特に限定されない。 磁性体 2の磁気的な特性、 トランジス タ 8の種類などに応じて任意に設定すればよい。 例えば、 l n m ~ 1 0 Ο μ ιηの範囲、 好ましくは、 4 n m〜 5 0 0 n mの範囲であればよい。 より具体的には、 トランジスタ 8が M O S トランジスタである場合にも 、 例えば、 1 n m〜： L 0 0 μ mの範囲、 好ましくは、 4 n m〜 5 0 0 n mの範囲であればよい。
トランジスタ 8の種類は特に限定されず、 例えば、 電界効果トランジ スタ、 バイポーラ トランジスタ、 ダイォードなどを用いればよい。 なか でも、 電界効果トランジスタとして M O S トランジスタを用いた場合、 微細加工が可能であり、 より集積度の高いメモリセルとすることができ る。 なお、 M O S トランジスタとは、 ゲートの構造が、 " 導電体もしく は固有抵抗値が小さいポリシリコンなどの半導体からなる層" 、 " 絶縁 層" および" 半導体層 （p形、 n形などの導電性を有する半導体層、 真 性半導体層など） " の少なくとも 3層からなる トランジスタをいう。 また、 トランジスタ 8の具体的な構成は特に限定されず、 一般的に用 いられている構成のトランジスタを用いればよい。 例えば、. MO S トラ ンジスタの場合、 nチヤネル M O S トランジスタであってもよいし、 チャネル MO S トランジスタであってもよい。 接合型電界効果トランジ スタの場合、 nチャネルトランジスタであっても、 pチャネルトランジ スタであってもよレヽ。
半導体基板 9は、 その表面にトランジスタ 8を形成できる限り、 特に 限定されない。 例えば、 結晶シリコンからなる半導体基板を用いればよ い。 lib族元素、 Illb族元素、 V b族元素、 VIb族元素 （新 I UPA C表示によれば、 1 2族、 1 3族、 1 5族、 1 6族） などの不純物をド ープした半導体基板であってもよい。 その他、 半導体基板としては、 例 えば、 G a N、 G a P、 G a A sなどの III b族 （同 1 3族） 元素およ び Vb族 （同 1 5族） 元素を含む化合物半導体からなる基板を用いても よい。 また、 Z n S、 Z n S eなどの lib族 （同 1 2族） 元素および VI b族 （同 1 6族） 元素を含む化合物半導体からなる基板を用いてもよい 。 また、 絶縁層を含む S O I (Silicon on insulator)基板であってもよ い。
なかでも、 結晶シリコンからなる半導体基板を用いた場合、 一般的な 半導体加工プロセスを用いて大口径シリコンウェハーを一括処理するこ とによって、 同一ウェハー上に大量のメモリセル 1を同時に形成するこ ともできる。 このため、 より量産性に優れるメモリセル 1とすることが できる。 また、 S O I基板を用いた場合、 セルの微細化に伴って発生す る短チャネル効果 （後述する） の抑制に適しているため、 磁電変換部 4 の小型化が可能となり、 より小型のメモリセル 1を得ることができる。 なお、 半導体基板 9の厚さは、 '特に限定されない。
なお、 図 3に示す例では、 磁性体 2と トランジスタ 8との間、 磁性体 2と磁界発生部 3との間、 磁界宪生部 3上のそれぞれに、 絶緣体 1 0が 配置されている。 絶縁体 1 0を配置することによって、 各部分間の電気 的な絶縁を保つことができる。 絶縁体 1 0としては、 例えば、 S i O2 、 S i N、 S i F、 Z n S s Z n S— S i O 2、 アルミナ (A 1 2 O 3) 、 O-N-O (S i O2- S i Nx- S i 02) など、 その他、 カルコゲ ン化物、 T a〇2などの酸化物、 A 1 Nなどの窒化物、 有機物、 樹脂あ るいは、 複数のこれらの化合物を含む材料などを用いればよい。
絶縁体 1 0の誘電率は小さい方が好ましい。 具体的には、 比誘電率が 、 例えば、 1 FZm〜 3 FZmの範囲であればよい。 セルを微細化、 高 集積化した場合に、 記録速度や読み出し速度の低下、 および Zまたは、 配線損失の増大を抑制できるからである。 なお、 上述したように、 絶縁 体 1 0は必ずしも必要ではなく、 必要に応じて配置すればよい。 また、 絶縁体 1 0は、 空孔などであってもよい。
また、 磁電変換素子はトランジスタ 8に限定されない。 その他の素子 であってもよいし、 トランジスタと トランジスタ以外の素子との組み合 わせであってもよレヽ。
図 4に、 本発明のメモリセルのまた別の一例を示す。 図 4に示すメモ リセル 1は磁電変換素子としてトランジスタを用いている。 図 4は、 図 3に示すメモリセル 1のトランジスタ 8をより具体的に示したものであ るといえる。 図 4に示すメモリセル 1における トランジスタ 8は nチヤ ネル MO S トランジスタであり、 ソース電極 1 1、 ゲート電極 1 2、 ド レイン電極 1 3およびゲート絶縁膜 2 2を含んでいる。
本発明のメモリセル 1では、 トランジスタ 8が、 ゲート電極 1 2と ド レイン電極 1 3とを等電位にした MO S トランジスタであってもよい。 このようなメモリセルでは、 ゲート電極およぴドレイン電極間で配線を 共用できるため、 より小型で集積度の高いメモリセルとすることができ る。 グート電極 1 2と ドレイン電極 1 3とを等電位にする構造は特に限 定されず、 例えば、 図 4においてゲート電極 1 2と ドレイン電極 1 3と が共通であればよい。 トランジスタ 8として pチャネル MO S トランジ スタを用いた場合も同様である。
トランジスタ 8におけるゲート電極 1 2は導電体であればよく、 例え ば、 金属や、 ポリシリコン、 導電性の有機物、 樹脂などからなる電極で あってもよい。
ゲート絶縁膜 2 2は、 S i 02からなる膜の他に、 A 1 203、 ハフ二 ゥムシリケート （H f S i ON) 、 窒化シリコン （S i Nx) 、 S i F 、 O-N-O (S i O2- S i Nx- S i 02) 、 絶縁性を有する有機物 、 樹脂などからなる膜であってもよい。 ゲート絶縁膜 2 2の誘電率は大 きい方が好ましい。 具体的には、 比誘電率が、 例えば、 3. 5 F/mfl 度であればよい。 MO S トランジスタを微細化した場合、 ゲート絶縁膜 2 2の膜厚を小さくする必要がある。 このとき、 ゲート絶縁膜の誘電率 が大きい方が、 ゲート絶縁膜の膜厚をより大きく保持することが可能で ある。 このため、 ゲート絶縁膜の絶縁破壌やトンネル効果によるリーク 電流を抑制することができる。
また、 トランジスタ 8を微細化した場合、 閾値電圧がばらつく現象で ある、 いわゆる短チャネル効果が発生する可能性がある。 このような短 チヤネル効果の抑制によって、 トランジスタ 8をより微細化、 即ち、 メ モリセル 1をより小型化することができる。 短チャネル効果を抑制する ためには、 例えば、 トランジスタ 8中の 1つのチャネルに対して複数の ゲートを配置したり、 チャネル全体をゲートで被ったり、 あるいは、 チ ャネルの一面だけではなく複数の面を被うようにしたりすればよい。 こ のような M O S トランジスタの具体的な例としては、 デュアルゲート ト ランジスタ （例えば、 F i 11 F E Pなど） やトライゲ一ト トランジスタ などがある。
ここで、 磁電変換素子としてトランジスタを用いた場合、.磁性体 2か ら生じる磁束 7によってトランジスタの電気抵抗値が異なる原理につい て説明する。 図 5 A〜図 5 Cは、 図 4に示すトランジスタ 8を、 磁性体 2の側から見た模式図である。 ノーマリ一オフのトランジスタの場合、 トランジスタ 8のゲート電極 1 2に所定の値以上の電圧を加えれば、 ゲ ート電極 1 2近傍の p 層 （一般に、 バルタ、 あるいは、 ゥエルと呼ば れる） にチャネル 1 4が形成される。 チャネル 1 4が形成されることに よって、 ドレイン電極 1 3側からソース電極 1 1側へ電流 1 5が流れる ことになる。 ここで、 磁性体 2から生じる磁束がトランジスタ 8に加わ つていない場合、 図 5 Aに示すように、 電流 1 5はチャネル 1 4を介し てほぼまっすぐにソース電極 1 1へと流れる。 これに対し、 上記磁束が トランジスタ 8に加わると、 図 5 Bに示すように、 磁束と電流とが相互 作用し （電流に対してローレンツ力が働く） 、 電流が流れる方向が変化 する。 この変化の度合いは、 トランジスタ 8に加わる磁束の状態によつ て異なる。 例えば、 磁束の大きさが図 5 Bに示す場合よりも大きくなれ ば、 図 5 Cに示すように、 電流が流れる方向の変化の度合いも大きくな る。 このとき、 図 5 A〜図 5 Cに示すように、 電流が流れる方向が変化 する度合いが大きいほど、 電流の程路長が大きくなる。 即ち、 トランジ スタ 8に加わる磁束の状態に応じて電流の程路長に差が生じることによ つて、 1、ランジスタ 8の電気抵抗値が変化するといえる。 なお、 図 5 A 〜図 5 Cに示す例では、 電流の流れる方向がチャネル 1 4において変化 する現象を模式的に示したが、 本発明のメモリセル 1において、 電流の 流れる方向が変化するトランジスタ内の部位は、 チャネル 1 4に限定さ れない。 磁性体 2から生じる磁束が加えられる部位である限り、 電流の 流れる方向を変化させることができる。 なお、 ノーマリーオンのトラン ジスタである場合は、 トラレジスタ 8のゲート電極 1 2に印加する電圧 を所定の値以下にすることによって、 同様の効果を得ることができる。
トランジスタ 8の電気抵抗値の変化の度合いは、 例えば、 磁性体 2の 磁化状態 （磁化方向 6や磁化の大きさなど） 、 磁性体 2と トランジスタ 8との間の距離、 磁性体 2およびトランジスタ 8の大きさ、 磁性体 2と トランジスタ 8との間に成立している位置関係などを調節することによ つて制御することができる。 図 5 A〜図 5 Cの説明から分かるように、 磁性体 2と トランジスタ 8との位置関係は、 磁性体 2と トランジスタ 8 のチャネル 1 4とが相互作用を有する位置に配置されていれば特に限定 されない。 このとき相互作用とは、 トランジスタ 8の電気的特性 （例え ば、 電気的な出力、 より具体的には、 例えば、 電気抵抗値） を変化させ ることができる作用のことである。 具体的には、 トランジスタ 8が M O S トランジスタである場合、 例えば、 図 4に示すように磁性体 2がゲー ト電極 1 2の近傍に配置されていればよい。 このとき、 ゲート電極 1 2 の全面に （チャネル 1 4全体に） 磁性体 2から生じる磁束が加わるよう に磁性体 2を配置することが好ましい。
本発明のメモリセル 1では、 磁電変換素子が複数のチャネルを有する トランジスタであってもよいし、 磁電変換素子が複数のトランジスタを 含んでいてもよい。 これらの具体的な例については後述する。
次に、 磁界発生部について説明する。
図 2に示すメモリセル 1において、 磁界発生部 3は、 磁性体 2に磁界 5を印加することによって磁性体 2の磁化状態 (例えば、 磁化方向 5や 磁化の大きさなど） を変化させることができる限り、 その構造、 構成な どは特に限定されない。 磁性体 2の磁性的な特性、 磁性体 2のサイズ、 磁性体 2との距離などに応じて任意に設定すればよい。
本発明のメモ Vセルのさらにまた別の一例について図 6に示す。 図 6 に示すメモリセル 1は、 磁界発生部 3が磁界を誘起する配線 1 6を含ん でいる。 また、 配線 1 6は、 磁電変換部 4である nチャネル MO S トラ ンジスタ 8と配線 1 6とによって磁性体 2を狭持するように配置されて いる。 このようなメモリセルでは、 配線 1 6に電流を流すことによって 磁界を発生させ、 磁性体 2の磁化状態を変化させることができる。 例え ば、 配線 1 6に流す電流の方向を反転させれば、 磁性体 2の磁化方向を 容易に反転させることができる。 配線 1 6に流す電流は、 回路の構成に よっては、 数十 n s〜 1 0 p s e cのオーダーで変化させることができ る （即ち、 磁性体 2の磁化状態を同等の速度で変化させることができる ) ため、 書き込み速度に優れるメモリセル 1とすることができる。
配線 1 6に用いる材料は、 導電性材料である限り、 特に限定されない 。 例えば、 固有抵抗値が小さい金属材料や、 合金、 金属化合物などを用 いればよい。 より具体的には、 例えば、 A l C u、 その他、 W、 T i 、 Mn、 T i W、 A g、 Au、 A l T i、 P t、 シリサイ ド （ S i P t などのシリコンと金属との化合物の総称） などを含む材料や、 これらの 材料から選ばれる少なく とも 1種を含む合金材料などを用いればよい。 配線 1 6の太さ、 形状なども特に限定されない。 メモリセル 1として必 要な特性に応じて、 任意に設定すればよい。 配線 1 6の太さは、 例えば 、 断面積にして 1 0 n m2〜 1 mm2の範囲である。 l O nm2以下では 、 磁性体 2の磁化状態を変化させるための電流を印加した場合に、 発熱 し、 エレク ト口マイグレーショ ンなどによる断線や、 他の配線との電気 的な短絡が生じる可能性がある。 なかでもメモリセルの小型化の観点か らは、 20 nm2〜： L m2の範囲が好ましい。 配線 1 6の形状は、 例えば、 その断面が矩形状、 円状、 楕円状、 台形 状などであればよい。 より具体的には、 その断面が略矩形状である場合 、 例えば、 その長辺が 1 0 n m〜 1 0 0 mの範囲、 短辺が 1 η ηι〜 5 0 μ mの範囲であり、 4 n m以上が好ましい。 長辺が 1 0 n m未満であ る場合、 配線抵抗が増大する可能性がある。 また、 短辺を 4 n m未満と する微細加工は非常にコストが高くなる可能性がある。 例えば、 S i半 導体における微細加工の限界値は、 現在、 4 n m程度である。 この場合 、 配線 1 6の長辺および短辺のどちらが磁性体 2に面していてもよい。 配線 1 6と磁性体 2との距離は、 磁性体 2の磁化状態を変化させるこ とができる限り、 特に限定されない。 メモリセル 1として必要な特性に 応じて、 任意に設定すればよく、 例えば、 1 0 0 μ m以下の範囲であり 、 好ましくは、 0 . 1 μ m以下の範囲である。 配線 1 6と磁性体 2とが 接していてもよく、 この場合、 配線 1 6において発生した磁界をより効 率よく磁性体 2に印加することができる。 このため、 書き込み速度がよ り高速なメモリセル 1とすることができる。 なお、 上述したが、 配線 1 6と磁性体 2とが直接接することによって、 電気的な短絡などの問題が 発生する場合には、 配線 1 6と磁性体 2との間に絶縁体などの別の材料 を配置してもよい。 また、 配線 1 6と磁性体 2との間に、 有機材料や気 泡、 空間などを配置することによって絶縁を保ってもよい。 このとき、 気泡を真空にする、 あるいは、 気泡に空気や不活性ガスを封入すれば、 より両者の間の絶縁性を向上させることができる。
配線 1 6の磁性体 2に対する位置は、 磁性体 2に磁界 5を印加でき、 かつ、 磁性体 2から生じる磁束 7が磁電変換部 4に到達するのを妨げな い限り、 特に限定されない。 図 6に示すように、 配線 1 6と磁電変換部 4とによって磁性体 2を狭持する位置に配置されていてもよいし、 磁性 体 2の側方に配置されていてもよい。 本発明のメモリセルのさらにまた別の一例を図 7に示す。 図 7に示す メモリセル 1では、 配線 1 6は磁性体 2の周囲にコイル状に捲回して配 置されている。 このようなメモリセルでは、 より効率よく磁性体 2に磁 界を印加することができる。 このため、 より記録特性 (書き込み特性) に優れるメモリセルとすることができる。
配線 1 6をコイル状に捲回する形状は、 磁性体 2に磁界を印加できる 限り、 特に限定されない。 例えば、 図 8 Aおよび図 8 Bに示すように、 磁性体 2を捲回してもよい。 なお、 図 8 Aおよぴ図 8 Bは、 図 7に示す メモリセル 1を上方 （図 7に示す矢印 Aの方向） から見た図であり、，図 8 Aおよび図 8 Bでは、 磁性体 2と配線 1 6以外の部分は省略している また、 図 7に示す配線 1 6は、 薄膜を加工して形成した配線であって もよい。 例えば、 配線 1 6を構成する材料からなる薄膜を形成し、 エツ チングなどによりコイルの形状を形成すれば、 薄膜を加工して形成した コイル状の配線 1 6を得ることができる。 このようなコイル状の配線 1 6は、 集積が容易で、 また、 形状の自由度が高いため、 より効率よく磁 性体 2に磁界を印加することができる。 このため、 より書き込み特性に 優れるメモリセルとすることができる。 なお、 この場合、 薄膜の厚さは 、 例えば、 1 n m〜 1 0 0 μ mの範囲である。 コイルが略矩形状である 場合、 形成した薄膜の厚さを、 コイルの断面の一辺の長さとすることが できる。 なお、 以降の図において、 コイル状に捲回された配線 1 6を配 線 1 7として示す。
次に、 磁性体について説明する。
図 2に示すメモリセル 1において、 磁性体 2は、 少なく とも 1層の磁 性層を含んでいればよい。 ここで、 磁性層とは、 磁性材料を含む層であ る。 磁性体 2に含まれる磁性層の厚さ、 磁性層の数などは、 磁性体 2と して必要な特性に応じて任意に設定すればよい。 例えば、 単一の磁性材 料からなる一層構造の磁性体であってもよいし （この場合は、 磁性層 = 磁性体である） 、 組成の異なる磁性層を複数積層して磁性体としてもよ い。 組成の異なる磁性層を複数含む磁性体とすることによって、 より詳 細に特性を制御したメモリセル 1とすることができる。 また、 必要に応 じて、 磁性体 2が、 磁性層以外の層や磁性材料以外の材料 (例えば、 非 磁性層、 非磁性材料や常磁性層、 常磁性材料、 絶縁体など） を含んでい てもよい。
磁性体 2の形状は、 特に限定されない。 また、 1つのメモリセル 1に 含まれる磁性体 2の数も特に限定されない。 後述するが、 メモリセル 1 の多値化の程度や、 トランジスタ 8の形状などに応じて、 任意に設定す ればよい。
磁電変換部 4に面している面に対して垂直な方向における磁性体 2の 厚さは、 特に限定されない。 例えば、 1 n m〜 1 0 0 μ mの範囲であれ ばよく、 微細加工の観点からは、 1 0 n m〜 2 0 μ mの範囲が好ましい 。 磁性体 2の磁電変換部 4に面している面の面積は、 特に限定されない 。 例えば、 1 0 m 2以下であればよく、 2 0 n m 2〜 2 / m 2の範囲が 好ましい。 なお、 S i系半導体材料の微細加工の限界値は、 数 n m X数 n m程度といわれている。 このような微細加工を行った場合に、 磁性体 が発生する磁束が安定して、 かつ、 効率よく磁電変換部に作用するため には、 磁性体の厚さが上述の範囲にあることが好ましい。 また、 上記面 積が小さいほど、 より小型のメモリセル 1とすることができる。 メモリ セル 1が小型であるほど、 より高密度で集積度が大きいのメモリを形成 することができる。
磁性体 2に用いる磁性材料は、 特に限定されない。 例えば、 フェリ磁 性を有する磁性材料 （フェリ磁性材料） あるいは強磁性を有する磁性材 W
料 （強磁性材料） を用いればよい。 これらの磁性材料を用いた場合、 磁 界発生部 3による磁性体 2の磁化状態の変化をより容易に行うことがで き、 より書き込み特性に優れるメモリセル 1 とすることができる。 なか でも、 フェリ磁性材料を用いた場合、 磁性体 2の磁電変換部 4に面する 面に対して垂直な方向に磁気異方性を付与できるため、 磁性体 2から生 じ、 磁電変換部 4へ作用する磁束 7をより大きくすることができる。 こ のため、 より特性に優れるメモリセル 1とすることができる。 また、 磁 性体 2に適度な保磁力を有する磁性材料 (例えば、 保磁力が、 8 OA/ m〜 30 00 AZm程度の範囲の材料） を用いることによって、 磁界発 生部 3による作用が無くなった後でも、 不揮発的に磁化状態を保つこと ができる。 このため、 不揮発性により優れるメモリセル 1 とすることが できる。
フェリ磁性材料は、 特に限定されず、 例えば、 希土類一遷移金属系磁 性材料やフェライ トなどを用いればよい。 また、 強磁性材料は、 特に限 定されず、 遷移金属を含む酸化物からなる磁性材料などを用いればよい より具体的には、 例えば、 G d F e C o、 G d F e C oA l、 G d F e C o C r、 T b D y F e C o A l , T b D y F e C r N T b F e C o A l、 T b H o F e C o A l、 T b F e C o、 T b H o F e C o、 T b F e C o C r、 T b H o F e C o C r、 G d F e、 T b F e、 T b H o F e、 T b C o、 G d C o、 G d T b F e、 G d T b F e C o、 G d T b H o F e C o、 D y F e C o、 G d F e C o S i、 T b F e C o S i などの希土類一遷移金属系磁性材料 （例えば、 非晶質の形態） 、 あるい は、 Mn B i、 M n C u B i、 Mn B i A 1、 P t M n S nなどの Mn 系磁性材料 （例えば、 多結晶の形態） 、 あるいは、 ガーネット、 P t C o、 P d C oなどの白金族一遷移金属系磁性材料 (例えば、 合金の形態 ) 、 あるいは、 P t ZC o P dZC oなどの金、 白金族—遷移金属系 磁性材料 (例えば、 周期構造合金の形態) 、 あるいは F eフェライ ト、 a F e、 C oフェライ ト、 N i Z nフェライ ト、 C oフェライ ト酸化物 などのフェライ トなどを用いればよい。 これらの材料を単独で用いて磁 性体 2を形成してもよいし、 それぞれの磁性材料からなる磁性層を複数 積層して磁性体 2を形成してもよい。 なお、 上述の磁性材料の組成比は 特に限定されない。 また、 磁性体 2の耐食性を改善するなどのために、 上述の磁性材料とは別に、 C r、 A 1、 T i、 P t、 Nbなどの元素が 磁性体 2に添加されていてもよい。
本発明のメモリセル 1では、 磁性体 2が、 保磁力の異なる複数の成分 を含む多元系の磁性材料 （例えば、 希土類一フユライ ト磁性材料など） を含んでいてもよい。 より具体的には、 例えば、 SmC o、 N d F e B 、 SmF e Nなどを含んでいてもよい。 このような磁性体 2を用いた場 合、 磁電変換部 4にオフセット磁界をさらに印加することができる。 こ のため、 磁性体 2の磁化状態に応じた磁電変換部 4の電気的特性の変化 をより大きくすることができ、 より読み出し特性に優れるメモリセル 1 とすることができる。 なお、 オフセット磁界およびその効果については 、 後述する。
本発明のメモリセル 1では、 磁性体 2の飽和磁化の値が極大となる温 度が 8 0°C〜 3 00°Cの範囲であってもよい。 このような磁性体 2を用 いた場合、 80°C以上の高温においても特性の劣化が少ない、 耐熱性に 優れるメモリセル 1とすることができる。 このような磁性体 2は、 例え ば、 T b F e C o、 D y F e C o、 T b G d F e C oなどの磁性材料を 含む磁性体である。
一般に、 磁性材料の飽和磁化 （Ms) の値は温度によって変化し、 な かでもフェリ磁性材料の場合、 固有の温度領域で極大となる。 図 9に、 温度 T (°C) に対する磁性材料の飽和磁化 （Ms) の値の変化の一例を 示す。 図 9に示す例では、 およそ 1 80°Cにおいて飽和磁化の値が極大 となっている。 磁電変換部 4に面する面に対して垂直な方向に磁化を有 する磁性体 2では、 磁性体 2に含まれる磁性材料の飽和磁化の値が大き いほど、 磁性体 2から生じ、 磁電変換部 4に作用する磁束 7が大きいと 考えられる。 このため、 図 9に示す磁性材料を含む磁性体 2では、 約 1 80°C近傍において、 上記磁束 7が最も大きくなると考えられる。 即ち 、 図 9に示す磁性材料を含む磁性体とすることによって、 1 80°C程度 以上の高温においても特性の劣化が少ないメモリセル 1とすることがで きる。 このように、 磁性体 2に含まれる磁性材料を選択することによつ て、 温度に対する磁性体の飽和磁化の値を制御し、 様々な温度特性を有 するメモリセル 1とすることができる。 例えば、 磁性体の飽和磁化の値 が極大となる温度が、 0°C以下であってもよい。 このような磁性体を用 いた場合、 0°C以下の低温においても特性の劣化が少ない、 耐環境特性 に優れるメモリセル 1とすることができる。
図 10〜図 1 2に、 温度に対する磁性材料の飽和磁化 （Ms) の値の 変化の別の例を示す。
図 1 0に示す例では、 約 0°Cにおいて飽和磁化の値が極大となる。 図 1 1に示す例では、 約一 50°Cにおいて飽和磁化の値が極大となる。 ま た、 図 1 2は、 約 1 20°Cにおいて飽和磁化の値が極大となる磁性材料 例 （a) と、 約 250°C程度まで飽和磁化の値がほぼ一定であり、 キュ リー温度が 500°C以上の磁性材料例 （b) とを示している。 上述した よ うに、 図 1 0に示す磁性材料例では、 約 0°Cにおいて磁性体 2から生 じ、 磁電変換部 4に作用する磁束が最も大きくなると考えられる。 この ため、 図 10に示す磁性材料を含む磁性体 2とすることによって、 約 0 °C付近において磁電変換部 4の検出感度が最も優れ、 特性の劣化が少な W 200
いメモリセル 1とすることができる。 同様に、 図 1 1に示す磁性材料を 含む磁性体 2とすることによって、 約一 40°C程度以下での低温での特 性に優れるメモリセル 1とすることができる。 図 1 2に示す磁性材料を 含む磁性体 2とすることによって、 1 00°C程度以上の高温での特性に 優れるメモリセルとすることができる。
図 1 0および図 1 1に示すような飽和磁化の変化を示す磁性材料は、 例えば、 遷移金属リツチな組成の T b F e C o、 T b D y F e C oなど である。 また、 図 1 2に示すような飽和磁化の変化を示す磁性材料は、 例えば、 希土類元素がリッチである組成を含む T b F e C o、 G d T b F e C oなどである。 また、 本発明のメモリセル 1では、 これら飽和磁 化が極大となる温度が異なる磁性材料を複数組み合わせた磁性体 2であ • つてもよい。 異なる磁性材料を組み合わせる比率は、 磁性体 2として必 要な特性に応じて任意に設定すればよい。
本発明のメモリセル 1では、 磁性体 2のキュリ一温度が 1 00°C以上 であってもよく、 好ましくは 300°C以上であってもよい。 このような 磁性体 2を用いた場合、 80°C以上の高温の環境で使用した場合も特性 に優れるメモリセルとすることができる。 具体的には、 例えば、 T b F. e C o、 G d T b F e C oなどの磁性材料を含む磁性体 2とすればよい 本発明のメモリセル 1では、 磁性体 2に含まれる磁性材料の種類を選 択し、 磁性体 2のキュリー温度以上の高温を付加することによって、 記 録した情報を消去できるメモリセル 1とすることもできる。 なお、 この 場合、 素子をキュリー温度以下の温度に戻せば、 再ぴメモリセルとして 使用することができる。 例えば、 磁性体 2のキュリー温度が 1 00°Cで ある場合、 1 00°C程度以上の温度を付加することによって素子が記録 した情報を消去することができる。 このため、 情報の一括消去が容易に 行えるメモリセル 1とすることができる。
本発明のメモリセル 1では、 '所定の温度領域において温度の上昇に伴 つて保磁力が小さくなる磁性体 2を用いてもよい。 図 1 3に、 温度 T ( °C) に対する磁性体の保磁力の値の変化の一例を示す。 図 1 3に示す磁 性体は、 室温付近から温度が上昇するにつれて保磁力が減少する傾向を 示している。 このとき、 磁性体 2の飽和磁化 M sは、 図 9に示すような 温度特性を示す。 このようなメモリセル 1では、 磁性体 2の温度を上昇 させることによって磁性体 2の保磁力が減少するため、 より小さい磁界 によって磁性体 2の磁化状態を変化させることができる。 即ち、 磁性体 2の温度を上昇させることによって、 情報の記録がより容易なメモリセ ル 1とすることができる。 また、 磁性体 2に情報を記録した後に磁性体 2の温度を降下させれば、 温度の低下に伴って磁性体 2の保磁力が増大 するため、 外部からの磁界に対して容易に磁化状態が変化しない磁性体 2とすることができる。 即ち、 より安定した不揮発性のメモリセル 1と することができる。 これらの理由から、 不揮発性および記録特性に優れ 、 より消費電力を低減させたメモリセル 1とすることができる。
このような磁性体 2において、 温度に対する保磁力の変化の形態は特 に限定されない。 例えば、 図 1 3に示すように、 温度の上昇に伴い保磁 力が連続的に減少する磁性体であってもよい。 また、 温度の上昇に伴い 、 保磁力が段階的に減少する （保磁力の減少に閾値を有する） 磁性体で あってもよい。 温度の上昇に伴って保磁力が減少する際には、 一時的に 保磁力が増大してもよい。 また、 温度の上下に伴う保磁力の増減がヒス テリシスを有していてもよい。
温度の上昇に伴う磁性体 2の保磁力の減少は、 必ずしもすべての温度 領域で見られる必要はない。 ある特定の温度領域において、 温度の上昇 に伴って磁性体 2の保磁力が減少すればよい。 例えば、 図 1 3に示す例 では、 室温以上の温度領域で磁性体 2の保磁力が減少する傾向を示して いる。 このため、 室温から例えば 1 20°C程度まで磁性体 2の温度を上 昇させることによって、 室温の場合の約 1 / 3程度以下の磁界によって 情報を記録することが可能となり、 情報の記録がより容易なメモリセル 1とすることができる。 換言すれば、 1 20°C程度以下の温度領域にお いて、 より不揮発性に優れるメモリセル 1とすることが可能である。 例 えば、 1 00 °c以上の温度領域において保磁力が減少する傾向を示す磁 性体 2を用いれば、 1 00°C程度の温度領域においてより不揮発性に優 れるメモリセル 1とすることができる。
磁性体 2における、 温度に対する保磁力の変化の具体的な形態、 保磁 力の具体的な値などは、 メモリセル 1 として必要な特性に応じて任意に - 設定すればよい。 情報を記録する際には、 磁性体 2の保磁力が例えば 2 . 4 X 1 05A/m以下 （3 kO e以下） 、 好ましくは、 4 X 1 03A ノ111〜 1. 5 X 1 04 AZm程度の範囲であればよい。 また、 情報を不 揮発的に保持する際には、 磁性体 2の保磁力が、 例えば、 4 X 1 04A /m以上 （ 5 0 0 O e以上） 、 好ましくは、 1 X 1 05 A/m〜 2 X 1 06 AZm程度の範囲であればよい。 情報を記録する際と、 情報を保持 する際との保磁力の差が、 例えば、 1 X 1 04A/m〜 1 X 1 06A/ m程度の範囲であれば、 不揮発性およぴ記録特性により優れるメモリセ ル 1とすることができる。
磁性体 2の温度を上昇させる方法は特に限定されない。 例えば、 磁性 体 2に電流を流して昇温させればよい。 また、 磁界発生部 3に含まれる 配線 1 6に電流を流して配線 1 6を昇温させ、 発生した熱を磁性体 2に 伝えることによって磁性体 2の温度を上昇させてもよい。 このためには 、 磁性体 2および/または配線 1 6にある程度電気抵抗値が大きい材料 を用いればよい。 例えば、 F e、 N i、 C r、 P t、 Mo、 T a、 T i 、 W、 C、 S i Cなど、 あるいは、 これらを含む化合物を用いればよい 。 また、 磁性体 2および配線 1 ' 6の双方に電流を流してもよい。 なかで も、 配線 1 6に電流を流す方法が、 磁界発生部 3の構造を利用すること ができるため （例えば、 磁性体 2に磁界を印加するために配線 1 6に流 す電流を、 そのまま配線 1 6の発熱に用いればよい。 ） 、 好ましい。 ま た、 熱効率の観点から、 配線 1 6は、 磁性体 2の周囲を捲回するコイル 状の配線 1 7であることが好ましい。
本発明のメモリセル 1では、 磁性体 2の磁化方向が、 磁性体.2におけ る磁電変換部 4に面している面に対して角度を有していてもよい。 また 、 磁性体 2が、 磁性体 2における磁電変換部 4に面している面に対して 垂直な方向に磁束の成分を有していてもよい。 換言すれば、 磁電変換部 4が磁電変換素子を含む場合、 磁性体 2が、 磁電変換素子を流れる電流 の方向に対して垂直な方向に磁束の成分を有していてもよい。 磁電変換 素子を流れる電流とは、 より具体的には、 例えば、 図 4に示す M O S ト ランジスタでは、 ドレイン電極 1 3とソース電極 1 1との間を流れる電 流である。 また、 磁電変換素子を流れる電流の方向に対して垂直な方向 とは、 例えば、 図 4に示す M O S トランジスタでは、 ドレイン電極 1 3 とソース電極 1 1 とを含む面に対して垂直な方向である。
上述したように、 磁電変換部内を流れる電流と磁性体から生じる磁束 とが相互作用することによって、 磁電変換部の電気的特性が変化する。 その相互作用は、 電流の流れる方向と磁束の方向とが直交する場合に最 も大きくなる。 よって、 このような磁性体 2とすることによって、 より 磁電変換部の電気的特性の変化が大きい、 読み出し特性に優れるメモ V セル 1とすることができる。
本発明のメモリセル 1では、 磁性体 2力 S、 T i N、 M n、 T i A I N 、 P t、 W、 T i、 T i Wなどの金属膜、 合金膜、 セラミクス膜で被覆 されていてもよい。 これらの膜によって、 磁性体 2を保護し、 磁性体 2 と、 磁性体 2の周囲に配置されている材料との反応を抑制し、 磁性体 2 の汚染、 劣化を抑制することができる。 また、 同時に、 磁性体 2の周囲 に配置されている、 絶縁体や配線、 磁電変換素子などの汚染、 劣化を抑 制することもできる。 このため、 より特性が安定したメモリセル 1とす ることができる。 なお、 上記膜は、 磁性体 2の表面のすべてを被覆して いることが好ましいが、 製造時における工数の観点からは、 磁性体 2の 表面における必要な領域のみ被覆していればよい。 なお、 上記膜は、 例 えば、 一般的にバリァーメタルといわれる膜であってもよい。
本発明のメモリセルのさらにまた別の一例を図 1 4に示す。 図 1 4に 示すメモリセル 1は、 磁電変換部 4にオフセット磁界を印加する磁界発 生部 （以-下、 オフセッ ト磁界発生部、 という） 1 8をさらに含んでいる 。 このようなメモリセルとすることによって、 磁電変換部 4の電気的な 出力の変化をより向上させた、 読み出し特性に優れるメモリセル 1とす ることができる。 ここで、 オフセット磁界とその効果について説明する 本発明におけるオフセット磁界とは、 磁電変換部 4に対して、 一定の 強さおよび方向で加えられる磁界のことである。 例えば、 図 1 4に示す 磁束 B Aがこれにあたる。 図 1 4に示す磁電変換部 4は磁電変換素子と して nチャネル M O S トランジスタ 8を含んでいる。 一般に、 トランジ スタに磁束を印加した場合、 トランジスタの電気抵抗値は 2次曲線に従 つて変化すると考えられる。 トランジスタの電気抵抗値の変化の一例を 図 1 5 Aおよび図 1 5 Bに示す。
ここで、 磁性体 2からトランジスタ 8に加えられる磁束を B Bから一 B B , の範囲で変化させると (磁束 B Aの方向を正とし、 また、 トランジ スタを流れる電流に対して垂直な方向に磁束 B A、 B Bおよび B B，が加 えられるものとする） 、 オフセッ ト磁界を加えない場合、 図 1 5Aに示 すように、 2次曲線の原点付近でトランジスタの抵抗変化率 Δ Rが得ら れることになる (即ち、 Δ R= I RB— RB, し Z R。） 。 これに対して 、 オフセッ ト磁界である磁束 BAをトランジスタに加えた場合、 図 1 5 Bに示すように、 2次曲線の原点から磁束 BAだけずれた点を中心に、 トランジスタの抵抗変化率 Δ Rが得られる (即ち、 Δ. R= ( (RA+ R B) - (RA - RB' ) ) /RA) 。 2次曲線の変化率は、 上記原点から 離れるほど大きくなる。 このため、 磁性体 2からトランジスタ 8に加え られる磁束の変化量が同じ場合でも、 トランジスタ 8にオフセット磁界 を印加する方が、 より大きな抵抗変化率を得ることができる。
オフセッ ト磁界 RAの方向および大きさは、 特に限定されない。 磁性 体 2の磁性的な特性、 磁電変換部 4との距離などに応じて、 任意に設定 すればよい。 例えば、 磁性体 2における磁電変換部 4に面している面に 対して垂直な方向に成分を有する磁束であってもよい。 即ち、 磁電変換 部 4が磁電変換素子を含む場合、 磁電変換素子を流れる電流の方向に対 して垂直な方向に成分を有する磁束であってもよい。 また、 その成分の 大きさは、 例えば、 1 0mT〜 1 0 T (テスラ） 程度の範囲であればよ い。
オフセット磁界発生部 1 8の位置は、 磁性体 2から生じる磁束 7が磁 電変換部 4に到達するのを妨げず、 また、 磁界発生部 3から磁性体 2に 印加する磁界を妨げない限り、 特に限定されない。 例えば、 図 1 4に示 すように、 オフセット磁界発生部 1 8と磁電変換部 4である トランジス タ 8とによって磁性体 2を狭持するように配置されていてもよい。 この 場合、 オフセッ ト磁界をより効率よく磁電変換部 4に印加することがで き、 読み出し特性に優れるメモリセル 1 とすることができる。 また、 こ の場合、 オフセッ ト磁界発生部 1 8の大きさ （例えば、 膜厚） を任意に 設定することができるため、 必要なオフセット磁界を容易に得ることが できる。
オフセット磁界発生部 1 8の構成および構造は、 磁電変換部 4に一定 の強さおょぴ方向でオフセット磁界を加えられる限り、 特に限定されな い。 例えば、 オフセッ ト磁界発生部 1 8が、 磁性体 2における磁電変換 部 4に面している面に対して垂直な方向に磁束の成分を有する強磁性体 を含んでいてもよい。 即ち、 磁電変換部 4が磁電変換素子を含む場合、 オフセット磁界発生部 1 8が、 磁電変換素子を流れる電流の方向に対し て垂直な方向に磁束の成分を有する強磁性体を含んでいてもよい。 この 場合、 オフセッ ト磁界を発生させるために電力が不要であり、 より消費 電力の少ないメモリセルとすることができる。 強磁性体は特に限定され ず、 例えば、 · N d F e B、 S m F e N、 N d F e A 1などを用いればよ い。
また、 オフセット磁界発生部 1 8に含まれる強磁性体は、 その磁化方 向が一方向に着磁されていてもよい。 この場合、 オフセット磁界がより 安定するため、 より特性の安定したメモリセル 1とすることができる。 本発明のメモリセルの別の一例を図 1 6に示す。 図 1 6に示すメモリ セル 1は、 軟磁性体からなるステム 1 9と軟磁性体からなるシールド 2 0とをさらに含んでいる。 ステム 1 9は、 半導体基板 9における磁電変 換部 4および磁性体 2に面する面とは反対側に、 シールド 2 0は、 オフ セット磁界発生部 1 8における磁電変換部 4および磁性体 2に面する面 とは反対側に配置されている。 このようなメモリセル 1では、 シールド 2 0とステム 1 9とを含む閉磁路を形成することができるため外部への 漏洩磁束を低減することができる。 また、 外部からのノイズなどに強く 、 特性に優れるメモリセル 1とすることができる。
ステム 1 9およびシー ド 2 0を配置する領域の大きさは、 特に限定 されない。 必要に応じて、 任意に設定すればよい。 例えば、 メモリセル
1の全体、 あるいはトランジスタ 8全体を覆うようにステム 1 9および シールド 2 0を配置してもよい。 なお、 ステム 1 9およびシールド 2 0 は、 必ずペアである必要はなく、 どちらか一方のみを配置してもよい。 ステム 1 9を配置する位置は、 メモリセル 1 としての機能が維持でき る限り、 特に限定されない。 例えば、 磁電変換部 4における磁性体 2に 面する面とは反対側に配置されていてもよい。 同様に、 シールド 2 0を 配置する位置は、 メモリセル 1としての機能が維持できる限り、 特に限 定されない。 例えば、 シールド 2 0と磁電変換部 4とによって磁性体 2 を狭持するように配置されていてもよい。
ステム 1 9およびシールド 2 0の厚さは、 特に限定されない。 また、 磁性体 2の近傍とその他の領域との間で厚さを変更してもよい。
ステム 1 9およびシールド 2 0に用いられる材料は、 特に限定されな レヽ。 例えば、 F e、 パーマロイなどに代表される、 F e、 C oおよび N iから選ばれる少なく とも 1種を含む合金、 混合材料などを用いればよ い。
なお、 図 1 6に示すメモリセル 1では、 全体を囲むようにパッケージ 2 1が配置されている。 パッケージ 2 1を配置することによって、 メモ リセル全体に耐衝撃性を付与したり、 メモリセルの内部への埃などの侵 入を抑制したりできる。 パッケージ 2 1に用いる材料は、 特に限定され ない。 例えば、 エポキシァクリレート樹脂、 ウレタン樹脂、 紫外線硬化 型樹脂、 熱硬化型樹脂、 ホットメルト系接着剤などを用いればよい。 ま た、 これらを組み合わせて用いてもよい。
本発明のメモリセルのさらにまた別の一例を図 1 7に示す。 図 1 7に 示すメモリセル 1は、 複数の磁性体 2を含んでいる。 磁電変換部 4は、 検知する磁界の状態に応じて電気的特性が異なる磁電変換素子としてト ランジスタ 8を含んでいる。 トランジスタ 8は、 複数の磁性体 2から生 じる磁束を検知するように、 複数の磁性体 2の近傍に配置されている。 磁性体 2の観点から表現すれば、 複数の磁性体 2は、 トランジスタ 8の ドレイン電極 1 3およびソース電極 1 1を含む面に対して垂直な方向に 積層されている。 また、 各々の磁性体 2の間には絶縁体 1 ひが配置され ている。 メモリセル 1は、 磁界発生部として、 各々の磁性体 2に対応し たコイル状の配線 1 7を含んでいる。 このようなメモリセル 1では、 各 々の磁性体 2の磁化状態を、 各々の磁性体 2に対応した配線 1 7によつ て個別に制御することができる。 また、 磁性体 1つにつき、 少なくとも 1ビットの情報を記録することができる。 このため、 多ビット化、 ある いは多値化されたメモリセル 1とすることができる。
図 1 7に示すメモリセル 1において、 磁性体 2の厚さ （トランジスタ 8に面している面に対して垂直な方向の厚さ） は、 例えば、 I n n！〜 1 O O /z mの範囲である。 磁性体 2の間の距離は、 例えば、 I n n！〜 1 0 inの範囲である。
複数の磁性体 2の配置形状は、 図 1 7に示す例に限定されない。 磁電 変換素子である トランジスタ 8と磁性体 2から生じる磁束 7とが相互作 用できる位置に配置されていればよい。
磁界発生部は、 図 1 7に示すようなコイル状の配線 1 7に限らず、 各 々の磁性体 2の磁化状態を変化させることができる限り、 特に限定され ない。 例えば、 単なる配線であってもよい。 また、 1つ 1つの磁性体 2 に対応した配線 1 7を配置するのではなく、 磁性体 2をいくつかのグル ープに分別し、 それぞれのグループに対応した配線 1 7を配置してもよ い。 なお、 図 1 7に示す例では、 磁性体 2の間に絶縁体 1 0が配置され ているが、 必要に応じて別の機能を有する層を配置してもよい。 また、 その層は一層に限らず、 特性が異なる複数の層を配置してもよい。 図 1 7に示すメモリセル 1は、 換言すれば、 磁電変換素子がトランジ スタ 8を含み、 トランジスタ 8のチャネル 1 4に対応して、 磁性体 2が 複数配置されているメモリセルである、 ともいえる。 なお、 「磁性体 2 とチャネル 1 4とが対応している」 とは、 磁性体 2およびトランジスタ 8のチャネル 4が、 相互作用を有する位置に配置されていることをいう このとき、 チャネル 1 4に対応する複数の磁性体 2の磁気特性が、 チ ャネル 1 4からの距離 (磁電変換部 4、 磁電変換素子、 あるいは、 トラ ンジスタ 8からの距離ともいえる) に応じて異なっていてもよい。 上述 したように、 磁性体 2 (磁性体 2から生じる磁束 7 ) と トランジスタ 8 のチャネル 1 4とが相互作用することによって、 本発明のメモリセル 1 では磁性体 2に記録された情報を読み出すことができる。 図 1 7に示す ように複数の磁性体 2が配置されている場合、 チャネル 1 4からの距離 が遠くなるに従って上記相互作用が弱くなる可能性がある。 チャネル 1 4からの距離に応じて異なる磁気特性を有する磁性体 2を配置すれば、 より具体的には、 例えば、 チャネル 1 4からの距離が大きくなるに従つ て、 生じる磁束 7がより大きい磁性体 2を順に配置すれば、 より特性に 優れるメモリセル 1とすることができる。
例えば、 図 1 8 Aに示すように、 チャネル 1 4からの距離に応じて、 厚さが異なる （あるいは、 体積が異なる） 磁性体 2 a〜 2 dを配置して もよい。 また、 図 1 8 Bに示すように、 飽和磁化の値が異なる磁性体 2 a〜 2 dを配置してもよい。
磁気特性の変化の傾向は、 特に限定されない。 例えば、 チャネル 1 4 からの距離が大きくなるに従って厚さが小さくなるように複数の磁性体 2を配置してもよいし、 図 1 8 Aに示すように逆でもよい。 メモリセル 1として必要な特性に応じて任意に設定すればよい。 なお、 図 1 8 Aお よび図 1 8 Bにおいて、 図示していない部材については図 1 7に示すメ モリセル 1と同様である。
本発明のメモリセルのさらにまた別の一例を図 1 9に示す。 図 1 9に 示すメモリセルは、 複数の磁性体 2を含んでいる。 磁電変換部 4は、 検 知する磁界の状態に応じて電気的特性が異なる磁電変換素子としてトラ ンジスタ 8を含んでいる。 トランジスタ 8は、 複数の磁性体 2から生じ る磁束を検知するように、 複数の磁性体 2の近傍に配置されている。 こ こで、 1、ランジスタ 8は、 複数の磁性体 2に対応する複数のチャネル 1 4 a〜 1 4 dと、 少なく とも 2つのチヤネノレ (チャネル 1 4 aおよび 1 4 bが少なくとも 2つのチャネルに相当する。 チャネル 1 4 cおよび 1 4 dについても同様である） の上方に配置され、 上記少なく とも 2つの チャネルに対応する 1つのゲート電極 （チャネル 1 4 aおよび 1 4 bに 対応するゲート電極 1 2 a。 同様に、 チャネル 1 4 cおよび 1 4 dに対 応するゲート電極 1 2 b ) とを含むトランジスタである。 また、 磁性体 2に記録された情報に応じてチャネル 1 4 a〜 1 4 dの電気的特性 （例 えば、 電気抵抗値） が異なることによって、 トランジスタ 8の電気的特 性が異なっている。 トランジスタ 8は半導体基板 9の表面に形成されて いる。 なお、 図 1 9における Sはソース電極、 Dはドレイン電極であり 、 以降の図においても同様の表現を行う場合がある。 また、 チャネル 1 4 a〜 1 4 dは、 ノーマリーオフのトランジスタ 8の場合、 ゲート電極 1 4に所定の値以上の電圧を印加することによって形成される領域であ る。
従来の代表的なメモリである半導体メモリでは、 単位情報 （ 1ビット ) ごとに （即ち、 チャネルごとに） 少なく とも 1つゲート電極を設ける 必要があり、 複数のチャネルでゲート電極を共有することは困難であつ た。 また、 S R A Mでは、 理論上、 1ビッ トの情報に対してトランジス タが ：〜 6個必要である。 これらの理由から、 従来のメモリでは、 さら なる高集積化には制約があった。 また、 フラッシュメモリでは、 セルを 微細化すると、 フローティングゲ一トに蓄積される電子の数が減少し、 セルの温度特性などの対環境特性が低下するために微細化、 さらなる集 積化には限界がある。
これに対して、 図 1 9に示すように、 本発明のメモリセル 1では、 情 報が記録される磁性体 2と、 磁性体 2に記録された情報を読み出す磁電 変換部 4とが独立しているため、 複数のチャネル 1 4の間でゲート電極 1 2を共用することができる。 このため、 ゲート電極 1 2への配線を削 減でき、 メモリセル 1内の配線を簡略化できる。 即ち、 本発明のメモリ セル 1を用いることによって、 より高集積化されたメモリを形成するこ とが可能である。 また、 図 1 9に示す例のように、 トランジスタ 8が、 ゲート電極 1 2と半導体基板 9との間にゲート絶縁膜 2 2が配置された M O S トランジスタである場合、 その製造過程において、 ゲート絶縁膜 2 2をエッチングなどによって除去する面積を少なくすることができる 。 ゲート絶縁膜 2 2をエッチングする際には、 多少なりともトランジス タ 8がダメージを受ける可能性がある （例えば、 エッチングによって形 成されたゲート絶縁膜 2 2の端面が劣化する。 ゲート電極 1 2の端面も 劣化の可能性がある） 。 このため、 図 1 9に示すようなメモリセル 1と することによって、 上記ダメージが抑制され、 より特性の安定したメモ リセル 1とすることができる。
また、 図 1 9に示すメモリセル 1では、 磁性体 1つにつき少なく とも 1ビットの情報を記録することができるため、 1つのトランジスタで多 ビッ トの情報を検知することができ、 多値化されたメモリセルとするこ とができる。 例えば、 図 1 9に示す例では、 トランジスタ 1つ、 ゲート 電極 2つに対して、 例えば、 4値のメモリセルとすることができる。
1つのトランジスタ 8中に含まれるチャネル 1 4の数は特に限定され ない。 メモリセル 1として必要な特性に応じて任意に設定すればよい。 また、 1つのトランジスタ 8中に含まれるグート電極 1 2の数も特に限 定されない。 メモリセル 1として必要な特性に応じて任意に設定すれば よい。 さらに、 1つのゲート電極 1 2に対応するチャネル 1 4の数も、 少なく とも 1つのゲート電極 1 2が少なく とも 2つのチャネル 1 4に対 応している限り、 特に限定されない。
図 2 0に、 本発明のメモリセルのさらにまた別の一例を示す。 図 2 0 に示すメモリセル 1では、 トランジスタ 8が、 自らが含む複数のチヤネ ル 1 4 a〜1 4 dの上方に配置された 1つのゲート電極 1 2を有してい る。 その他の構成は、 図 1 9に示すメモリセル 1と同様である。
このようなメモリセルでは、 図 1 9に示す例よりもさらにゲ一ト電極 1 2の数を削減できる。 このため、 さらに特性の安定したメモリセル 1 とすることができ、 より高集積化されたメモリを形成することも可能で ある。 図 2 0に示す例では、 トランジスタ 1つ、 ゲート電極 1つに対し て、 例えば、 4値のメモリセルとすることができる。
図 2 1に、 本発明のメモリセルのさらにまた別の一例を示す。 図 2 1 に示すメモリセル 1では、 ゲート電極 1 2と ドレイン電極とが共通であ る。 このように、 ゲート電極 1 2と ドレイン電極とを共通にすることに よって、 さらに配線を簡略化したメモリセル 1とすることができる。 な お、 ゲート電極 1 2と ドレイン電極とは完全に一体化している必要は必 ずしもなく、 両者が等電位であればよい。
図 2 2に、 本発明のメモリセルのさらにまた別の一例を示す。 図 2 2 に示すメモリセル 1では、 ゲート電極 1 2と半導体基板 9との間に配置 されている (より具体的には、 ゲート電極 1 2とチャネル 1 4 a〜 1 4 dとの間に配置されている） ゲート絶縁膜 2 2の面積が、 ゲート電極 1 2の面積よりも大きい。 このように、 ゲート絶縁膜 2 2の面積をゲート 電極 1 2の面積よりも大きくすることによって、 製造工程において、 ゲ 一ト絶縁膜 2 2をエッチングする面積を小さくすることができる。 この ため、 より特性が安定したメモリセル 1とすることができる。
図 2 2に示す例では、 ゲート絶縁膜 2 2は、 ソース電極およびドレイ ン電極の双方に接している。 より具体的には、 ゲート絶縁膜 2 2は、 ソ ース電極おょぴドレイン電極が配置されている領域を除いたトランジス タ 8の p—層、 n +層の表面すべてに配置されている。 また、 ゲート絶 縁膜 2 2は、 チャネル 1 4 a〜 1 4 d上にも配置されている。
図 2 3に、 本発明のメモリセルのさらにまた別の一例を示す。 図 2 3 に示すメモリセル 1は、 複数の磁性体 2を含んでいる。 磁電変換部 4は 、 検知する磁界の状態に応じて電気的特性が異なる磁電変換素子として トランジスタ 8を含んでいる。 トランジスタ 8は、 複数の磁性体 2から 生じする磁束を検知するように、 複数の磁性体 2の近傍に配置されてい る。 ここで、 トランジスタ 8は、 複数の磁性体 2に対応する複数のチヤ ネル 1 4 a〜1 4 dと、 上記各チャネル 1 4 a〜 1 4 dに対応するよう に各々のチヤネノレ 1 4 a〜 1 4 dの上方に配置された複数のゲート電極 1 2 a〜 1 2 dを含んでいる。 より具体的には、 1つのチャネル 1 4に 対応して、 1つのゲート電極 1 2が配置されている。
このように、 一対のソース電極一ドレイン電極間に複数の独立したゲ —ト電極を有する構成を、 N A N D型ともいう。 トランジスタ 8を N A N D型とすることによって、 多ビット化されたメモリセル 1とすること ができる。
また、 図 2 3に示すメモリセル 1では、 各ゲート電極 1 2 a〜 1 2 d に選択的に異なるゲート電圧を印加することによって、 各々の磁性体 2 a〜2 dの価数を変化させたメモリセル 1とすることも可能である。 即 ち、 より多ビット化が図られたメモリセル 1とすることができ、 さらに 高集積化されたメモリを形成することができる。 各グート電極 1 2 a〜 1 2 dに異なるゲート電圧を印加する際には、 全てのゲート電極 1 2に 異なる電圧を印加する必要は必ずしもなく、 同じ電圧が印加されるゲー ト電極 1 2の組み合わせがあってもよい。 メモリセル 1として必要な特 性に応じて任意に設定することができる。
図 2 3に示すメモリセル 1においても、 図 2 2に示すメモリセル 1と 同様に、 ゲート絶縁膜 2 2が、 ソース電極おょぴドレイン電極が配置さ れている領域を除いたトランジスタ 8の p—層、 n +層の表面すべてに 配置されていてもよい。 なお、 図 2 3に示すメモリセル 1では、 磁性体 2の層数が 1であり、 ゲート数が 4であるため、 最低 4ビッ トの情報を 記録することができる。 また、 磁性体 2の磁化状態を単なる反転ではな く多値化すれば、 さらに多ビット化を図ることができる。 例えば、 磁性 体 2の磁化状態を 4種類の状態に設定した場合、 4倍の 1 6ビットの情 報を記録する Z読み出すことが可能である。
図 1 9〜図 2 3に示すような複数のチャネル 1 4を有するトランジス タ 8においても、 磁性体 2から生じる磁束 7によってトランジスタ 8の 電気抵抗値が異なる原理は図 5 A〜図 5 Cで説明した原理と同様である 。 図 2 4に示すメモリセル 1は、 図 2 0に示すメモリセル 1と同様の構 成を有している。 図 2 5 Aおよび図 2 5 Bは、 図 2 4に示すトランジス タ 8を、 磁性体 2の側から見た模式図である。 トランジスタ 8のゲート 電極 1 2に所定の値以上の電圧 （閾値電圧 V t h ) を加えれば、 ゲート 電極 1 2近傍の p—領域に 4つのチャネル 1 4 a〜 l 4 dが形成される 。 図 5 Aと同様に、 磁性体 2 a〜 2 dから生じる磁束 7 a〜 7 dがチヤ ネル 1 4 a〜 1 4 dに加わっていない場合、 図 2 5 Aに示すように、 電 流 1 5はチャネル 1 4 a〜 1 4 dを介してほぼまっすぐにソース電極へ と流れる。 これに対して、 磁束 7 a〜 7 dがトランジスタ 8に加わると 、 図 2 5 Bに示すように、 磁束 7と電流 1 5とが相互作用し、 電流が流 れる方向が変化する。 このため、 図 2 4に示すメモリセル 1において、 チャネル 1 4 a〜 1 4 dに対応する磁性体 2 a〜 2 dの磁化状態 （例え ば、 磁化方向 6 a〜 6 d ) が各々異なれば、 それに応じてチャネル 1 4 a〜 1 4 dに加わる磁束 7 a ~ 7 dも各々異なり、 トランジスタ 8の電 気抵抗値は様々に変化しうる。
図 2 6〜図 2 8に、 本発明のメモリセルのさらにまた別の一例を示す 。 図 2 6に示すように、 トランジスタ 8が複数のチャネル 1 4を有する 場合においても、 図 7に示すメモリセル 1と同様に、 磁界発生部 3がコ ィル状の配線 1 7を含んでいてもよい。 また、 図 2. 7に示すように、 図 1 6に示すメモリセル 1と同様に、 磁電変換部 4にオフセット磁界であ る磁束 B Aを印加するオフセッ ト磁界発生部 1 8や、 ステム 1 9、 シー ルド 2 0、 パッケージ 2 1などを含んでいてもよい。 また、 図 2 8に示 すように、 図 1 7に示すメモリセル 1と同様に、 1つのチャネル 1 4に 対応して磁性体 2が複数配置されているメモリセル 1としてもよい。 こ の場合、 より多値化および多ビット化されたメモリセル 1とすることが できる。 なお、 図 2 6〜図 2 8は、 図 2 0に示すような、 複数のチヤネ ル 1 4に 1つのゲート電極 1 2が対応する トランジスタ 8を含むメモリ セル 1を用いて示したが、 図 2 3に示すような、 複数のチャネル 1 4に 複数のゲート電極 1 2が対応するトランジスタ 8を含むメモリセル 1に おいても同様である。
本発明のメモリセルでは、 磁電変換素子が複数のトランジスタを含ん でいてもよい。 このようなメモリセルの一例を図 2 9に示す。
図 2 9に示すメモリセル 1では、 磁電変換部 4が磁電変換素子として 複数のトランジスタ 8 aおよび 8 bを含んでいる。 このように、 本発明 のメモリセル 1では、 磁電変換素子が複数のトランジスタを含んでいて もよい。 より多値化 （多ビット化） されたメモリセル 1とすることがで きる。 磁電変換部 4が複数のトランジスタを含む場合、 含まれる トラン ジスタの数は図 2 9に示す 2つに限定されず、 任意に設定することがで きる。 また、 磁電変換部 4が複数のトランジスタ 8を含む場合、 各々の トランジスタ 8の種類、 組み合わせ、 配線の構造などは特に限定されな い。 メモリセル 1 として必要な特性に応じて任意に設定すればよい。 図 2 9に示すメモリセル 1では、 トランジスタ 8 aのゲート電極 1 2 と ドレイン電極とが共通である。 また、 隣り合った一組のトランジスタ 8 aおよび 8 bにおいて、 一方のトランジスタ 8 aのゲート電極 1 2と 、 他方のトランジスタ 8 bのソース電極とが共通となっている。 このよ うなメモリセル 1 とすることによって、 上述した効果の他、 各電極への 配線をより簡略化することができる。 このため、 より高集積のメモリを 形成することができる。 なお、 ゲート電極 1 2とソース電極とが共通で あるとは、 必ずしも両者が一体化されている必要ではなく、 等電位とな る構造であれば特に限定されない。
図 3 0に本発明のメモリセルのさらにまた別の一例を示す。 図 3 0に 示すように、 本発明のメモリセルは、 複数のチャネルと、 複数のチヤネ ルに対応する複数のグート電極とを有するトランジスタ （図 2 3に示す ようなトランジスタ） を複数含むメモリセル 1であってもよい。
図 3 1に本発明のメ リセルのさらにまた別の一例を示す。 図 3 1に 示すように、 本発明のメモリセルは、 隣り合った一組のトランジスタ 8 aおよび 8 bにおいて、 一方のトランジスタ 8 aのドレイン電極と、 他 方のトランジスタ 8 bのソース電極との間に絶縁体 2 3が配置されてい るメモリセル 1であってもよい。 絶縁体 2 3によって、 トランジスタ 8 aと 8 bとが分離されている。 このとき、 絶縁体 2 3を配置する方法は 特に限定されない。 例えば、 絶縁体 2 3が、 シャロートアイソレーショ ンと呼ばれる分離手法によって配置されてもよい。 絶縁間隔 （図 3 1に 示す例における、 絶縁体 2 3を狭持する D— S間の距離） を小さくでき 、 メモリセルの小型化に適しているからである。 また、 L O C O Sと呼 ばれる方法によって絶縁体 2 3を配置してもよい。 絶縁間隔の観点から はシヤロー トァイソレーショ ンよりも多少劣るが、 製造時のコス トを低 減することができ、 また、 より絶縁性に優れている。
図 3 2に本発明のメモリセルの制御方法の一例を示す。 例として図 3 1に示すメモリセル 1から磁性体 2に記録された情報を読み出す方法を 示す。 図 3 2に示すメモリセル 1は、 図 3 1に示す N A N D型メモリセ ル 1を、 上方 （半導体基板 9に対して、 磁性体 2側から） から見た模式 図である。 ただし、 ソース電極、 ドレイン電極およびゲート電極 1 2 a 〜 1 2 h以外の部材は図示を省略してある。 このようなメモリセル 1か ら情報を読み出すためには、 例えば、 図 3 2に示すように、 ゲート電極 1 2 a〜 1 2 hを配線 g 1〜 g 8によってゲート制御回路 2 5に接続し 、 各ソースおよびドレイン電極を配線 s 1、 s 2、 d l、 d 2によって ソース ' ドレイン制御回路 2 4に接続すればよい。 ソース ' ドレイン制 御回路 2 4は、 インピーダンス検出回路 2 6に接続されており、 ソース • ドレイン間のインピーダンスを検出することができる。 このとき、 ゲ ート制御回路 2 5によって、 各ゲート電極に電圧を印加し、 ソース . ド レイン制御回路 2 5によってソース電極一 ドレイン電極間に電流を流す ことによってソース電極一ドレイン電極間のインピーダンスが検出され 、 磁性体 2に記録された情報を読み出すことができる。 なお、 具体的な 配線の構造は特に限定されない。
上述の各図面に例示した本発明のメモリセル 1では、 トランジスタ 8 のソース電極 1 1 (あるいは S ) の表面と、 ゲート電極 1 2の表面と、 ドレイン電極 1 3 (あるいは D ) の表面とがほぼ同一の高さにある。 こ のようなメモリセル 1は、 同一の製造プロセスで形成できる （即ち、 例 えば、 各電極を同一の工程で形成することもできる) ため、 製造工程数 の削減とコストダウンとが可能になる。 なお、 ほぼ同一の高さとは、 n チャネルトランジスタである場合、 例えば、 各電極の表面と、 チャネル および n +層の表面との距離の差が、 1 0 n m〜 1 0 0 μ m程度の範囲 にあることをいう。
次に、 本発明のメモリについて説明する。
本発明のメモリは、 上述した本発明のメモリセル 1と、 メモリセル 1 に情報を記録するための情報記録用導体線と、 記録した情報を読み出す ための情報読出用導体線とを含んでいる。 このような構成とし、 メモリ セル 1を選択することによって、 上述した様々な効果を有するメモリと することができる。
本発明のメモリセルを用いたメモリの一例を図 3 3に示す。 図 3 3に 示すメモリ 5 1では、 メモリセル 1は、 2本の直交するビッ ト線 5 2の 交点にマトリクス状に配置されている。 ビット線 5 2は情報読出用導体 線に相当し、 2本の直交するビット線 5 2に信号電流を流すことによつ て、 メモリセル 1から情報を読み出すことができる。 情報は、 O N状態 となったビッ ト線 5 2がクロスする位置に配置されたメモリセル （図 3 3では、 メモリセル l a ) から読み出される。 信号の O N、 O F Fは、 デコーダ 5 3および 5 4によって制御することができる。
また、 図示していないが、 図 3 3に示すメモリ 5 1では、 メモリセル 1は、 2本の直交するヮード線の交点にもマトリクス状に配置されてい る。 ワード線は情報記録用導体線に相当し、 2本の直交するワード線に 信号電流を流すことによって、 メモリセル 1に情報を書き込むことがで きる。 情報は、 O N状態となったワード線がクロスする位置に配置され たメモリセルに書き込まれる。 読み込みの場合と同様に、 信号の O N、 O F Fはデコーダによって制御することができる。
図 3 3に示すメモリ 5 1では、 メモリセル 1の電気的な出力を参照す るための参照素子 5 5が少なく とも 1つ配置されている。 参照素子 5 5 は、 メモリセル 1の電気的な出力の基準となる素子である。 より具体的 には、 例えば、 メモリセル 1がトランジスタを含み、 その電気抵抗値の 変化を検出することによって情報を読み出すメモリセルである場合、 例 えば、 電気抵抗値の基準となる トランジスタを含む素子であればよい。 さらに具体的には、 メモリ媒体として磁性体を含む素子である場合、 参 照素子 5 5として、 上記磁性体が消磁状態にあるメモリセルを用いても よい （即ち、 メモリ媒体として磁性体を含む複数のメモリセル 1のうち 、 少なく とも 1つのメモリセル 1の磁性体を消磁状態とすればよい） 。 参照素子 5 5を少なく とも 1つ含むことによって、 より相対精度に優れ 、 読み出し時に誤動作確率の少ないメモリ 5 1とすることができる。 参 照素子 5 5は、 必要に応じて配置すればよく、 配置する数も特に限定さ れない。
本発明のメモリでは、 メモリセル 1の配置方法などは、 特に限定され ない。 例えば、 半導体メモリなどの一般的なメモリで用いられているメ モリセルの配置方法を適用すればよい。 また、 各メモリセルへのァドレ スの割り振りなどの方法についても同様であり、 例えば、 一般的なメモ リで用いられている方法を適用すればよい。 例えば、 ビット線とワード 線を共用させたり、 センス線をさらに配置したり してもよい。
図 3 4 Aおよぴ図 3 4 Bを参照して、 本発明のメモリセル 1の動作に ついて説明する。 図 3 4 Aには、 本発明のメモリセル 1における読み込 み動作の基本例が、 図 3 4 Bには、 本発明のメモリセル 1における書き 込み動作 (記録動作) の基本例が示されている。 図 3 4 Aに示すように 、 メモリセル 1の読み出し時には、 ビット線 5 2を通してトランジスタ の ドレイン電極 （図 3 4 Aおよび図 3 4 Bに示す D ) からソース電極 （ 図 3 4 Aおよび図 3 4 Bに示す S ) へと電流を流し、 その際のインピー ダンスを検知することによって磁性体 2に記録された情報が読み出され る。 なお、 図 3 4 Aおよび図 3 4 Bに示すトランジスタは、 ドレイン電 極とゲート電極 （図 3 4 Aおよび図 3 4 Bに示す G ) とが電気的に接続 されている。 また、 図 3 4 Bに示すように、 メモリセル 1の書き込み時 には、 ワード線 5 6を通して磁界発生部 3に電流を流し、 発生した磁界 5を磁性体 2に印加することによって、 磁性体 2に情報が書き込まれる 。 なお、 本発明のメモリでは、 メモリセル 1への書き込み方法、 読み出 し方法は、 図 3 4 Aおよび図 3 4 Bに示す例に限定されない。
図 3 5を参照して、 本発明のメモリセルの動作についてさらに説明す る。 図 3 5におけるメモリセルは、 図 2 6に記載のメモリセル 1を想定 している。
図 3 5に示すように、 メモリセル 1の読み出し時には、 ビッ ト線 5 2 を通してトランジスタのドレイン電極 （図 3 5に示す D ) からソース電 極 （図 3 5に示す S ) へと電流を流し、 その際の抵抗をインピーダンス 検出回路 2 6で検知することによって磁性体 2 a〜 2 dに記録された情. 報が読み出される。 ドレイン電極からソース電極への電流は、 ゲート電 極 （図 3 5に示す G ) に所定の電圧以上の電圧を印加することによって 流すことができる。 なお、 図 3 5に示すトランジスタでは、 ドレイン電 極と、 パルクあるいはゥエルと呼ばれる！）—層 （図 3 5に示す B ) と力 S 電気的に接続されている。
本発明のメモリでは、 マトリクス状に配置された各々のメモリセルが トランジスタを含んでおり、 異なるメモリセル間において、 トランジス タのソース電極おょぴドレイン電極から選ばれる少なく とも 1つの電極 が等電位であってもよい。 配線を簡略化できるため、 より高集積化され たメモリとすることができる。 図 3 6にこのようなメモリの一例を示す 図 3 6に示すメモリは、 図 2 3に示すメモリセル 1がマ ト リクス状に 配置されたメモリ 5 1である。 図 2 3に示すメモリセル 1が N A N D型 であるため、 N A N D型のメモリ 5 1ということもできる。'ただし、 図 3 6では、 メモリセル 1におけるソース電極、 ドレイン電極、 ゲート電 極 （図 3 6中における G G ^ J 以外の部材の図示が省略してあ る。 図 3 6に示すメモリ 5 1では、 異なるメモリセル 1間において、 メ モリセル 1に含まれる トランジスタのソース電極 （S ) およびドレイン 電極 （D ) から選ばれる少なく とも 1つの電極が一体化されている。 例 えば、 メモリセル 1 a とメモリセル 1 bとは、 ソース電極およびドレイ ン電極がそれぞれ一体化されている。 メモリセル 1 aとメモリセル 1 c とは、 一方のソース電極と他方のドレイン電極とが一体化されている。 電極が一体化されるメモリセル 1は必ずしも隣り合つている必要はない 。 また、 必ずしも電極と電極とが一体化されている必要はなく、 両者が 等電位である限り、 その構造は特に限定されない。 なお、 図 3 6に示す メモリ 5 1では、 1つのメモリセル 1にゲート電極 Gが 4つずつ存在す. る。 このため、 図 3 6に示すように各ゲート電極にア ドレス （。ェ ^〜 G 2 4 4 ) を割り振ることによって、 少なく とも 3 2 ビッ トのメモリとし て制御することができる。 また、 図 3 6に示すように、 各メモリセル 1 間に絶縁性の素子分離層 5 6を配置し τもよい。
なお、 図 3 3に示すメモリは、 一般的に二次元メモリあるいは二次元 メモリアレイと呼ばれる構造を有している。 本発明のメモリは、 図 3 3 に示す二次元メモリアレイを複数含んでいてもよい。 より具体的には、 例えば、 複数の上記メモリアレイを 1つ、 あるいは、 複数の集積回路と してパッケージング化したメモリであってもよい。 また、 このように形 成した上記集積回路をチップ積層してメモリを形成してもよいし、 上記 集積回路を薄いパッケージ （thin fi lm package) に収容し、 積層して もよい。 いわゆるマルチチップモジュールを形成してもよい。 また二次 元メモリとしては、 図 3 3に示すような、 複数のメモリセルがマトリク ス状に配置されたメモリに限定されない。 マトリクス状の配置以外にも 、 二次元的にメモリセルが配置された状態であれば、 特に限定されない 。 また、 図 2 9に示すようなメモリセルを本発明のメモリとして用いる こともできる。 即ち、 一般的に一次元メモリあるいは一次元メモリァレ ィと呼ばれる構造であってもよい。
次に、 本発明のメモリセルの製造方法について説明する。
本発明のメモリセルの製造方法は、 上述した本発明のメモリセルの製 造方法であって、 ■
( i ) 半導体基板の表面に、 検知する磁界の状態に応じて電気的特性 が異なる磁電変換素子を形成する工程と、
(i i ) 磁性体と半導体基板とによって磁電変換素子を狭持するように
、 磁性体を形成する工程と、
( i i i) 磁性体の近傍に、 磁性体の磁化状態を変化させる磁界発生部 . を形成する工程とを含んでいる。 また、 上記 （i i) の工程において、 磁 性体は、 磁性体から生じる磁束を磁電変換素子が検知するように磁電変 換素子の近傍に形成される。 このような製造方法とすることによって、 特性に優れるメモリセルを得ることが'できる。
本発明のメモリセルの製造方法の一例を図 3 7 A〜図 3 7 Hに示す。 まず、 図 3 7 Aに示すように、 半導体基板 9の表面に、 検知する磁界 の状態に応じて電気的特性が異なる磁電変換素子である トランジスタ 8 を形成する （工程 （ i ) ) 。 半導体基板 9上にトランジスタ 8を形成す る方法は、 特に限定されず、 一般的な方法を用いればよい。 次に、 図 3 7 Bに示すように、 トランジスタ 8上に絶縁体 1 0と、 磁 性材料 3 1 とを積層する。 磁性材料 3 1には、 メモリセルの磁性体とし て必要な磁性材料を用いればよい。 また、 このときの磁性材料 3 1の厚 さを、 後に磁性体を形成した際の磁性体の厚さ (磁性体の磁電変換素子 に面している面に対して垂直な方向の厚さ） とすることができる。 また 、 絶縁体 1 0は、 磁電変換素子が電気的な短絡を起す可能性などがない 場合は、 省略してもよい。
次に、 図 3 7 Cに示すように、 磁性材料 3 1上にレジスト 3 2を配置 する。 レジス ト 3 2は、 メモリセルの磁性体として必要な領域に配置す ればよい。 レジス ト 3 2の種類は特に限定されず、 一般的なレジストを 用いればよい。 また、 レジス ト 3 2を配置する方法も特に限定されない 次に、 図 3 7 Dに示すように、 レジス ト 3 2が配置されている領域以 外の磁性材料を除去し、 トランジスタ 8上に磁性体 2を形成する (工程 (i i) ) 。 なお、 磁性体 2は、 磁性体 2と半導体基板 9とによって、 磁 電変換素子である トランジスタ 8を狭持するように形成される。 なお、 磁性材料は、 イオンエッチング、 イオンミリングなどの一般的な方法に. よって除去すればよい。
次に、 図 3 7 Eに示すように、 絶縁体 1 0およびレジスト 3 2上に配 線材料 3 3を積層する。 配線材料 3 3には、 メモリセルの磁界発生部に 用いる配線あるいはコイルなどとして必要な導電材料を用いればよい。 次に、 図 3 7 Fに示すように、 配線材料 3 3上にレジスト 3 4を配置 する。 レジス ト 3 4は、 磁界発生部に用いる配線あるいはコイルなどと して必要な領域に配置すればよい。 レジスト 3 4の配置は、 レジスト 3 2と同様の材料、 方法を用いればよい。
次に、 図 3 7 Gに示すように、 レジス ト 3 4が配置されている領域以 外の配線材料を除去し、 絶縁体 1 0上に磁界発生部であるコイル状の配 線 1 7を形成する (工程 (i i i) ) 。 このとき、 配線材料は、 イオンェ ツチング、 イオンミリングなどの一般的な方法によって除去すればよく 、 磁性体 2上に配置されていたレジスト 3 2および配線材料 3 3は、 リ フトオフなどの手法によって除去すればよい。
最後に、 図 3 7 Hに示すように、 全体を絶縁体 1 0で覆えば、 図 7に 示すメモリセル 1と同様のメモリセル 1を得ることができる。
なお、 磁性材料'、 配線材料などの積層には、 一般的な成膜手法を用い ればよい。 例えば、 スパッタリ ング、 真空蒸着などの手法を用いて積層 すればよい。
本発明のメモリセルの製造方法では、 各部に用いる材料、 各部の位置 関係などは、 上述した材料、 位置関係などに従えばよい。 例えば、 トラ ンジスタ 8 、 複数のチャネルの上方に配置された 1つのゲート電極を 有していてもよい。 このような製造方法とすることによって、 図 2 0に 示すような特性に優れるメモリセル 1を得ることができる。
本発明のメモリセルの製造方法では、 トランジスタにおけるソース電 極の表面と、 ゲート電極の表面と、 ドレイン電極の表面とが同一の高さ にあってもよレヽ。
本発明のメモリセルの製造方法では、 上記 （i i) の工程において、 複 数の磁性体を形成してもよい。 図 1 7あるいは図 1 9などに示すような メモリセル 1を得ることができる。 複数の磁性体を形成するためには、 例えば、 図 3 7 B〜図 3 7 Dに示す工程を、 必要な磁性体の数だけ繰り 返せばよい。
本発明のメモリセルの製造方法では、 半導体基板が軟磁性体からなる ステム上に形成されていてもよい。 このような製造方法とすることによ つて、 図 1 6や図 2 7に示すような特性に優れるメモリセル 1を得るこ とができる。
本発明のメモリセルの製造方法では、 上記 ( i i i) の工程の後に、
( a ) 強磁性体からなる層を形成する工程をさらに含み、
その強磁性体は、 磁性体の磁電変換素子に面している面に対して垂直 な方向に磁束の成分を有していてもよい。 このような製造方法とするこ とによって、 図 1 4や図 2 7に示すような、 オフセッ ト磁界発生部を有 する、 特性に優れるメモリセル 1を得ることができる。 なお、 強磁性体 を形成する方法は特に限定されない。 例えば、 磁性材料の積層方法と同 様の手法を用いればよいし、 必要に応じて、 エッチングなどの処理を行 つてもよい。
本発明のメモリセルの製造方法では、 上記 （i ii) の工程の後に、 ( b ) 軟磁性体からなるシールドを形成する工程をさらに含んでいて もよい。 このような製造方法とすることによって、 図 1 6や図 2 7.に示 すような特性に優れるメモリセル 1を得ることができる。 なお、 シール ドを形成する方法は特に限定されない。 例えば、 磁性材料の積層方法と 同様の手法を用いればよいし、 必要に応じて、 エッチングなどの処理を 行ってもよい。
本発明のメモリを実際に使用したシステム、 装置、 デバイスなどの例 について説明する。 本発明のメモリは、 例えば、 以下に示すような応用 が考えられる。
図 3 8は、 本発明のメモリを備えるコンピュータシステムの構成の一 例を示す模式図である。 図 3 8に示すコンピュータシステム 5 0 1は、 記憶装置として本発明のメモリ 5 1を備えている。
上述したように、 本発明のメモリ 5 1は、 メモリを構成するメモリセ ルに含まれるメモリ媒体を選択したり、 検出素子の構造を選択したりす ることなどによって、 様々な特性を有するメモリとすることができる。 例えば、 耐熱性に優れる、 耐環境特性に優れる、 情報の不揮発性に優れ る、 読み出し特性に優れる、 害き込み特性に優れるなどの特性を選択す ることができる。 このため、 本発明のメモリを備えることによって、 よ り信頼性に優れ、 性能に優れるコンピュータとすることができる。 なお 、 図 3 8に示すコンピュータが備える他の装置、 デバイス （図示しない ものを含む) が本発明のメモリを備えていてもよい。 この場合も、 同様 の効果を得ることができる。
図 3 9は、 本発明のメモリを備えるシステムやワークステーション ( 以下、 サーバシステムという） の構成の一例を示す模式図である、 図 3 9に示すサーバシステム 5 0 2は、 記憶装置として本発明のメモリ 5 1 を備えている。 図 3 8に示す例と同様に、 本発明のメモリを備えること によって、 より信頼性に優れ、 性能に優れるサーバシステムとすること' ができる。 なお、 図 3 9に示すサーバシステムが備える他の装置、 デバ イス （図示しないものを含む） が本発明のメモリを備えていてもよい。 この場合も、 同様の効果を得ることができる。
図 4 0は、 本発明のメモリを備える車載システムの一例を示す模式図 である。 図 4 0に示す車載システム 5 0 3では、 図示はしていないが、 様々な装置、 デバイスが本発明のメモリを備えている。 例えば、 図 4 0 に示すコーデック、 I T S (Intel ligent Transport System) 処理器、 コントローラ、 信号処理器、 第 1の光ディスク装置、 第 2の光ディスク 装置、 車載無線機、 移動機構を備えだカメラ、 車載レーダ、 車載ナビゲ ーションシステム、 上記ナビゲーションシステムにおいて車両の位置測 定を行う G P S (Global Positioning System) などが本発明のメモリ を含んでいる。 図 3 8に示す例と同様に、 本発明のメモリを備えること によって、 車載という高温や振動による使用環境が厳しい条件下でも、 より信頼性に優れ、 性能に優れる車載システムとすることができる。 図 4 1は、 本発明のメモリを備えるマルチファンクション型情報処理 システム (例えば、 複写機、 スキャナー、 プリンタ一、 ファックスなど の機能を有するシステム） の構成の一例を示す模式図である、 図 4 1に 示す情報処理システム 5 0 4は、 記憶装置として本発明のメモリ 5 1を 備えている。 図 3 8に示す例と同様に、 本発明のメモリを備えることに よって、 より信頼性に優れ、 性能に優れる情報処理システムとすること ができる。 なお、 図 4 1に示す情報処理システムが備える他の装置、 デ バイスが本発明のメモリを備えていてもよい。 この場合も、 同様の効果 を得ることができる。 図 4 1に示す情報処理システムは、 コンピュータ に内蔵されていてもよい。
図 4 2は、 本発明のメモリを備える投射型、 あるいは、 反射型、 背面 投射型などのシネマシステムの別の一例を示す模式図である。 図 4 2に 示すシネマシステム 5 0 5では、 記憶装置として本発明のメモリ 5 1を 備えている。 また、 図示はしていないが、 その他様々な装置、 デバイス が本発明のメモリを備えている。 例えば、 図 4 2に示すコーデック、 光 ディスク装置などが本発明のメモリを備えている。 図 3 8に示す例と同 様に、 本発明のメモリを備えることによって、 高温や振動による使用環 境が厳しい条件下でも、 より信頼性に優れ、 性能に優れるシネマシステ ムとすることができる。
図 4 3は、 本発明のメモリを備える携帯端末システムの一例を示す模 式図である。 図 4 3に示す携帯端末システム 5 0 6では、 記憶装置とし て本発明のメモリ 5 1を備えている。 図 3 8に示す例と同様に、 本発明 のメモリを備えることによって、 より信頼性に優れ、 性能に優れる形態 端末システムとすることができる。 なお、 図 4 3に示す携帯端末システ ムが備える他の装置、 デバイスが本発明のメモリを備えていてもよい。 この場合も、 同様の効果を得ることができる。 図 4 4は、 本発明のメモリを備えるコンピュータおよび/またはサー バシステムを含むサーバ網の一例を示す模式図である。 図 4 4に示すサ ーバ網 5 0 7は、 サーバ網 5 0 7を構成するコンピュータおよび/また はサーバシステムの記憶装置として本発明のメモ Vを備えている。 図 3 8、 図 3 9に示す例と同様に、 サーバ網に含まれるコンピュータおよび /またはサーバシステムが本発明のメモリを備えることによって、 より 信頼性に優れ、 性能に優れるサーバ網とすることができる。
図 4 5は、 本発明のメモリを備えるコンピュータおよび/またはサー バシステムを含むサーバ網を含む通信システム、 例えば、 インターネッ ト網 5 0 8である。 通信システムは、 例えば、 専用回線を用いた通信シ ステムであってもよい。 この方がセキュリティ性に優れる。 産業上の利用の可能性
以上説明したように、 本発明によれば、 従来のメモリとは全く構成が 異なりながら、 様々な特性に優れるメモリセルとその製造方法とを提供 することができる。 また、 上記メモリセルを用いることによって、 様々 な特性に優れるメモリを提供することができる。
本発明のメモリセルは、 S R AM、 D R AM、 フラッシュメモリなど の従来のメモリセルの代わりに用いることができる。 その具体的な用途 は特に限定されず、 これまでメモリセルが使用されていた用途であれば 、 特に制限することなく用いることが可能である。

Claims

求 の 範 囲
1 . 情報を保持するメモリ媒体と、 前記メモリ媒体に情報を記録する制 御部と、 前記メモリ媒体から情報を読み出す検出素子とを含み、 前記検出素子は、 前記メモリ媒体から独立しているメモリセル。 膺
2 . 前記メモリ媒体が磁性体であり、
前記制御部は、 前記磁性体に磁界を印加することによって前記磁性体 の磁化状態を変化させる第 1の磁界発生部を含み、
前記検出素子は、 前記磁性体の近傍に配置されており、 かつ、 前記磁 性体の前記磁化状態に応じて電気的特性が異なる磁電変換部を含む請求 項 1に記載のメモリセル。
3 . 前記磁電変換部が、 検知する磁界の状態に応じて電気的特性が異な る磁電変換素子を含み、
前記磁電変換素子は、 前記磁性体から生じる磁束を検知するように、 前記磁性体の近傍に配置されている請求項 2に記載のメモリセル。
4 . 前記磁電変換素子は、 検知する磁界の状態に応じて電気抵抗値が異 なる素子である請求項 3に記載のメモリセル。
5 . 前記磁電変換素子が半導体素子である請求項 3に記載のメモリセル
6 . 前記半導体素子がトランジスタである請求項 5に記載のメモリセル
7. 前記磁性体の磁化方向が、 記磁性体における前記磁電変換部に面 している面に対して角度を有している請求項 2に記載のメモリセル。
8. 前記磁性体が、 前記磁性体における前記磁電変換部に面している面 に対して垂直な方向に磁束の成分を有する請求項 2に記載のメモリセル
9. 前記磁性体が、 フェリ磁性材料、 希土類—遷移金属系磁性材料、 フ ライ ト、 および、 遷移金属を含む酸化物からなる強磁性材料から選ば れる少なく とも 1種の磁性材料を含む請求項 2に記載のメモリセル。
1 0. 前記磁性体が、 保磁力の異なる複数の成分を含む多元系の磁性材 料からなる請求項 2に記載のメモリセル。
1 1. 前記磁性体の飽和磁化の値が極大となる温度が、 80°C〜300 °Cの範囲である請求項 2に記載のメモリセル。
1 2. 前記磁性体のキュリー温度が 1 00°C以上である請求項 2に記載 のメモリセノレ。
1 3. 前記磁性体の保磁力が、 所定の温度領域において温度の'上昇に伴 つて小さくなる傾向を有する請求項 2に記載のメモリセル。
14. 前記第 1の磁界発生部が、 磁界を誘起する配線を含む請求項 2に 記載のメモリセル。
1 5 . 前記配線が、 コイル状である請求項 1 4に記載のメモリセル。
1 6 . 前記磁電変換部にオフセット磁界を印加する第 2の磁界発生部を さらに含む請求項 2に記載のメモリセル。
1 7 . 軟磁性体からなるステムをさらに含み、 前記ステムは、 前記磁電 変換部の前記磁性体に面する側とは反対側に配置されている請求項 2に 記載のメモリセル。
1 8 . 軟磁性体からなるシールドをさらに含み、 前記シールドは、 前記 シールドと前記磁電変換部とによつて前記磁性体を狭持するように配置 されている請求項 2に記載のメモリセル。
1 9 . 前記磁性体を複数含む請求項 2に記載のメモリセル。
2 0 . 前記磁電変換部が、 検知する磁界の状態に応じて電気的特性が異 なる磁電変換素子を含み、
前記磁電変換素子は、 前記複数の磁性体から生じる磁束を検知するよ うに、 前記複数の磁性体の近傍に配置されている請求項 1 9に記載のメ モリセノレ。
2 1 · 前記磁電変換素子がトランジスタを含み、
前記トランジスタの 1つのチャネルに対応して前記磁性体が複数配置 されている請求項 2 0に記載のメモリセル。
2 2 . 前記 1つのチャネルに対応する複数の前記磁性体の磁気特性が、 前記 1つのチャネルからの距離に応じて異なる請求項 2 1に記載のメモ リセル。 2 3 . 前記磁電変換素子がトランジスタを含み、
前記トランジスタは、 前記複数の磁性体に対応する複数のチャネルと 、 少なく とも 2つの前記チャネルの上方に配置され、 前記少なく とも 2 つのチャネルに対応する 1つのゲート電極とを含み、
検知する磁界の状態に応じて前記チャネルの電気的特性が異なること によって、 前記トランジスタの電気的特性が異なる請求項 2 0に記載の メモリセノレ。
2 4 . 前記トランジスタが、 前記複数のチャネルの上方に配置された 1 つのゲート電極を有する請求項 2 3に記載のメモリセル。
2 5 . 前記磁電変換素子がトランジスタを含み、
前記トランジスタは、 前記複数の磁性体に対応する複数のチャネルと 、 各々の前記チャネルに対応するように各々の前記チャネルの上方に配 置された複数のグート電極とを含み、
検知する磁界の状態に応じて前記チャネルの電気的特性が異なること によって、 前記トランジスタの電気的特性が異なる請求項 2 0に記載の メモリセノレ。
2 6 . 前記磁電変換素子が、 複数の前記トランジスタを含む請求項 6に 記載のメモリセル。
2 7 . 隣り合った一組の前記トランジスタにおいて、 一方の前記トラン ジスタのドレイン電極と、 他方の前記トランジスタのソース電極とが等 電位である請求項 2 6に記載のメモリセル。 2 8 . 請求項 1に記載のメモリセルと、 前記メモリセルに情報を記録す るための情報記録用導体線と、 前記情報を読み出すための情報読出用導 体線とを含むメモリ。
2 9 . 請求項 2に記載のメモリセルと、 前記メモリセルに情報を記録す るための情報記録用導体線と、 前記情報を読み出すための情報読出用導 体線とを含むメモリ。
3 0 . 複数の前記メモリセルを含み、 前記複数のメモリセルがマトリク ス状に配置されている請求項 2 9に記載のメモリ。
3 1 . マトリタス状に配置された各々の前記メモリセルにおける前記磁 電変換部がトランジスタを含み、
異なる前記メモリセル間において、 前記トランジスタのソース電極お よびドレイン電極から選ばれる少なく とも 1つの電極が等電位である請 求項 3 0に記載のメモリ。
3 2 . 請求項 3に記載のメモリセルの製造方法であって、
( i ) 半導体基板の表面に、 検知する磁界の状態に応じて電気的特性 が異なる磁電変換素子を形成する工程と、
(ii) 磁性体と前記半導体基板とによって前記磁電変換素子を狭持す るように、 前記磁性体を形成する工程と、 ( i i i) 前記磁性体の近傍に、 前記磁性体の磁化状態を変化させる磁 界発生部を形成する工程とを含み、
前記 (i i) の工程において、 前記磁性体は、 前記磁性体から生じる磁 束を前記磁電変換素子が検知するように前記磁電変換素子の近傍に形成 されることを特徴とするメモリセルの製造方法。
3 3 . 前記磁電変換素子がトランジスタである請求項 3 2に記載のメモ リセルの製造方法。 3 4 . 前記 （i i) の工程において、 複数の前記磁性体を形成する請求項 3 2に記載のメモリセルの製造方法。
3 5 . 請求項 2 8に記載のメモリの記録 Z読出方法であって、
情報記録用導体線および情報読出用導体線から選ばれる少なく とも 1 つの導体線に印加する電流を変化させることによって情報の記録 Z読出 を行うことを特徴とするメモリの記録 読出方法。
3 6 . 請求項 2 9に記載のメモリの記録 読出方法であって、
情報記録用導体線および情報読出用導体線から選ばれる少なく とも 1 つの導体線に印加する電流を変化させることによって情報の記録/読出 を行うことを特徴とするメモリの記録 Z読出方法。
3 7 . 前記情報記録用導体線に印加する電流を変化させることによつ て、 第 1の磁界発生部で発生する磁界を変化させ、 前記変化した磁界に よって磁性体の磁化状態を変化させて前記メモリに情報を記録する工程 と、 前記情報読出用導体線に印加する電流を変化させることによって、 磁 電変換部の電気的特性を検出して前記メモリに記録された情報を読み出 す工程とを含む請求項 3 6に記載のメモリの記録 Z読出方法。
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