JP2002231904A - 磁気記憶装置および磁性体基板 - Google Patents

磁気記憶装置および磁性体基板

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Abstract

(57)【要約】 【課題】 書き込み時の消費電力を低減したＭＲＡＭを
提供するとともに、消去および書き込みに費やす時間を
低減したＭＲＡＭを提供する。 【解決手段】 互いに平行に配設された複数のワード線
ＷＬ１の上部において交差するように、互いに平行に配
設された複数のビット線ＢＬ１が配設されている。そし
て、ワード線およびビット線で挟まれる各交点にＭＲＡ
ＭセルＭＣ２が形成されている。そして、矢印で示すイ
ージーアクシスが、ビット線およびワード線に対して４
５度傾くように各ＭＲＡＭセルＭＣ３が配設されてい
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は磁気記憶装置に関
し、特に、磁気トンネル接合を個々のメモリセルとして
利用する不揮発性メモリアレイを有した磁気記憶装置に
関する。
【０００２】
【従来の技術】＜トンネル磁気抵抗効果＞絶縁体を２つ
の強磁性体で挟んだ構造を磁気トンネル接合（Magnetic
TunnelJunction：ＭＴＪ）と呼称する。
【０００３】図６７にＭＴＪの概念図を示す。図６７に
おいて、強磁性体層ＦＭ２１およびＦＭ２２によって絶
縁層ＴＢが挟まれるように配設され、強磁性体層ＦＭ２
１およびＦＭ２２には電圧が印加される構成となってい
る。
【０００４】この構造において、絶縁層ＴＢをトンネル
する電流を測定すると、２つの強磁性体層の磁化の向き
によって電流値が異なる現象が観測される。
【０００５】この現象はトンネル磁気抵抗（Tunnel Mag
netic Resistance:ＴＭＲ）効果と呼称される。ＴＭＲ
効果について図６８〜図７０を用いて説明する。
【０００６】図６８は遷移金属の状態密度Ｎ（Ｅ）の模
式図を示している。図６８においては、横軸に状態密度
を、縦軸にエネルギーＥを示し、原子が有する電子をス
ピンの向きで分類して示している。すなわち、図６８に
向かって左側にスピンの向きが下向きの電子を有する原
子の状態密度を示し、向かって右側にスピンの向きが上
向きの電子を有する原子の状態密度を示す。
【０００７】また、図６８においては、３ｄ軌道と４ｓ
軌道のうち、フェルミ準位まで電子が充填されている原
子を模式的に示すため、フェルミ準位を境界として、フ
ェルミ準位まで電子が充填されている原子をハッチング
で示している。
【０００８】遷移金属が強磁性体になるのは、フェルミ
準位まで電子が充填されている原子のうち、３ｄ軌道の
電子において、上向きのスピンの数と下向きのスピンの
数が異なるためである。
【０００９】すなわち、４ｓ軌道の電子は上向きのスピ
ンの数と下向きのスピンの数が同じであるので磁性の発
生には寄与しない。
【００１０】図６９および図７０はＴＭＲ効果を模式的
に示す図である。図６９では、絶縁層ＴＢの左側の強磁
性体層ＦＭ２１を構成する原子の３ｄ軌道のうち、下向
きのスピンの電子を有する原子の状態密度が上向きのス
ピンの電子を有する原子の状態密度より多いので、全体
として磁化の向きは下向きになる。
【００１１】絶縁層ＴＢの右側の強磁性体層ＦＭ２２も
同じく全体として磁化の向きが下向きになる。
【００１２】電子のトンネリングは、主に始状態と終状
態のスピンの向きを保存するように起こる。図６９の場
合、始状態（強磁性体層ＦＭ２１内）と終状態（強磁性
体層ＦＭ２２内）の下向きのスピン状態密度がともに大
きいので、トンネル確率は大きくなり、トンネル電流も
大きくなる。すなわち、トンネル磁気抵抗は小さくな
る。
【００１３】一方、図７０では始状態（強磁性体層ＦＭ
２１内）の上向きのスピンの電子を有する原子の状態密
度が大きいが、終状態（強磁性体層ＦＭ２２内）の上向
きのスピンの電子を有する原子の状態密度が小さいた
め、トンネル確率は小さくなり、トンネル電流も小さく
なる。すなわち、トンネル磁気抵抗は大きくなる。
【００１４】ここで、２つの強磁性体層の磁化の向きが
互いに同じである場合の抵抗をＲF、反対方向を向いて
いる場合の抵抗をＲAFとすると、トンネル磁気抵抗変化
率（Tunnel Magnetic Resistance Rate：ＴＭＲＲ）は
次式で表される。
【００１５】
【数１】
【００１６】なお、上記数式（１）において、Ｐ1、Ｐ2
は、それぞれ強磁性体層ＦＭ２１およびＦＭ２２のスピ
ン分極率である。
【００１７】そして、σスピンバンドのフェルミ面での
状態密度をＤσ（ＥF）とするとスピン分極率は次に式
で表される。
【００１８】
【数２】
【００１９】すなわち、スピン分極率はフェルミ面での
上向きスピンと下向きスピンの状態密度差が大きいほど
大きくなる。また、スピン分極率が１に近づくほど、Ｔ
ＭＲＲは大きくなる。また、スピン分極と磁化は比例す
ることが知られている。ここで、表１に各種磁性体のス
ピン分極率をまとめて示す。
【００２０】
【表１】
【００２１】以上説明したＴＭＲ効果を利用して、２つ
の強磁性体層の磁化方向を、０あるいは１に対応させて
データを記憶する装置がＭＲＡＭ（Magnetic Random Ac
cessMemory）である。
【００２２】従って、ＭＴＪの２つの強磁性体層の一方
のみ磁化方向を変えたいが、図６７の構造では磁界をか
けると両方の強磁性体層とも磁化の方向が変わってしま
う場合がある。そこで、一方の強磁性体層の磁化方向を
固定する目的で、図７１に示すように、一方の強磁性体
層の上に反強磁性体層が形成された構造が提案されてい
る。
【００２３】図７１において、絶縁層ＴＢを強磁性体層
ＦＭ２１およびＦＭ２２で挟み、強磁性体層ＦＭ２１の
上部には反強磁性体層ＡＦが配設されている。なお、反
強磁性体層ＡＦには直流電源の正電極を、強磁性体層Ｆ
Ｍ２２には負電極を接続している。
【００２４】強磁性体と反強磁性体を隣接して形成する
と、両者を貫く磁束が閉じることにより磁化の方向が固
定される。この構造をスピンバルブ型強磁性トンネル接
合素子と呼称する。
【００２５】また、図７２にスピンバルブ型強磁性トン
ネル接合素子の変形例の構成を示す。図７２において、
絶縁層ＴＢを強磁性体層ＦＭ２１およびＦＭ２２で挟
み、強磁性体層ＦＭ２１の上部には反強磁性体層ＡＦを
配設し、強磁性体層ＦＭ２２の下部には強磁性体層ＦＭ
２３を配設している。
【００２６】ここで、反強磁性体層ＡＦは、例えばＩｒ
（イリジウム）を２０〜３０atom.％含むＩｒＭｎで構
成され、強磁性体層ＦＭ２１の磁化の方向を固定する
が、磁化の方向は外部磁界に対して反転しにくい方が良
いので、強磁性体層ＦＭ２１としては保磁力が大きなＣ
ｏＦｅが用いられている。
【００２７】また、数式（１）を用いて説明したよう
に、トンネル磁気抵抗変化率（ＴＭＲＲ）はスピン分極
率が大きい方が大きくなるので、スピン分極率が大きい
材料としてＣｏＦｅが用いられている。
【００２８】一方、強磁性体層ＦＭ２２にも同じＣｏＦ
ｅが用いられているが、強磁性体層ＦＭ２２はなるべく
小さな外部磁界により磁化の方向が制御できるように、
保磁力が小さな材料の方が望ましい。
【００２９】図７２の構成においては、強磁性体層ＦＭ
２２の磁化の向きを反転しやすくする目的で、強磁性体
層ＦＭ２３として保磁力とスピン分極率が小さなＮｉ80
Ｆｅ 20（パーマロイ）を使用する。これにより、強磁性
体層ＦＭ２２は小さな外部磁界で磁化の向きを反転させ
ることができる。
【００３０】図７３は図７２に示すスピンバルブ型強磁
性トンネル接合素子の実際的な構造を示し、図７４は当
該構造におけるＴＭＲの実測特性を示している。
【００３１】図７３において、基板ＢＤ上に平面的に配
設された反強磁性体層ＡＦおよび強磁性体層ＦＭ２１の
積層体上部に絶縁層ＴＢが配設され、絶縁層ＴＢの上部
に強磁性体層ＦＭ２３が配設されている。このような構
成において、外部磁界を印加して、磁気抵抗ＭＲの変化
を測定した結果が図７４である。
【００３２】図７４においては、横軸に磁界（１エルス
テッド＝約７９Ａ／ｍで換算）、縦軸にトンネル磁気抵
抗率（ＴＭＲＲ）を示している。図７４からは、ＴＭＲ
Ｒが３６％の値を実現していること、磁化の方向の反転
に必要な磁界が約３０（×７９Ａ／ｍ）程度と低いこ
と、磁界の方向に対して対称なヒステリシスが得られて
いることが判る。
【００３３】＜ＭＲＡＭの構造と動作原理＞ＭＲＡＭで
はメモリセルを構成する磁気トンネル接合素子の２つの
強磁性体の磁化の方向が同じ、あるいは、相反する方向
になるように外部磁界で制御し、磁化の方向が同じ、あ
るいは、相反する方向の状態を０、あるいは１に対応さ
せてデータを記憶する。
【００３４】記憶されたデータは、メモリセルに所定の
電流を流してトンネル磁気抵抗の両端電圧をセンスする
ことにより読み出すことができる。そして、トンネル磁
気抵抗値の変化率（ＴＭＲＲ）が大きいほどセンスしや
すいので、スピン分極率が大きな強磁性体材料がＭＲＡ
Ｍには有利である。
【００３５】また、データの書き込みは、配線（ワード
線およびビット線）に所定電流を流して発生した磁界を
用いて、一方の強磁性体の磁化の方向を変えれば良い。
【００３６】＜ＭＲＡＭセルの構造＞以下、ＭＲＡＭの
従来例として、米国特許ＵＳＰ５,７９３,６９７で公開
されているＭＲＡＭについて構造および動作を説明す
る。
【００３７】図７５はＭＲＡＭセルアレイとセルを示す
斜視図である。図７５において、互いに平行に配設され
たワード線１、２および３の上部において交差するよう
に、ビット線４、５および６が互いに平行に配設されて
いる。
【００３８】そして、ワード線およびビット線で挟まれ
る各交点にＭＲＡＭセル（以後、単にセルと呼称する場
合も有り）９が形成されている。図７５において拡大図
として示すように、ＭＲＡＭセル９はワード線の上にシ
リコンｐｎ接合ダイオード７と磁気トンネル接合素子
（ＭＴＪ）８が積層された構造である。
【００３９】図７６はＭＲＡＭセル９の断面構造を示す
模式図である。なお、図７６においてはワード線３上の
ＭＲＡＭセル９を例示しており、シリコン基板８０の上
にワード線３が配設され、その上にｎ+シリコン層１０
とｐ+シリコン層１１が積層され、ｐｎ接合ダイオード
７が形成されている。ｐｎ接合ダイオード７はシリコン
酸化膜１３等の絶縁膜で被覆される。
【００４０】そして、ｐｎ接合ダイオード７の上部には
タングステンスタッド１２が配設され、ｐｎ接合ダイオ
ード７はタングステンスタッド１２を介してＭＴＪ８に
電気的に接続されている。なお、シリコン酸化膜１３は
タングステンスタッド１２も覆うように配設され、タン
グステンスタッド１２とシリコン酸化膜１３の表面はＣ
ＭＰ（Chemical Mechanical Polishing）で平坦化され
ている。
【００４１】ＭＴＪ８は積層構造であり、下から順に、
白金（Ｐｔ）で構成されるテンプレート層１５（膜厚１
０ｎｍ）、Ｎｉ81Ｆｅ19のパーマロイで構成される初期
強磁性体層１６（膜厚４ｎｍ）、Ｍｎ54Ｆｅ46で構成さ
れる反磁性体層１８（膜厚１０ｎｍ）、ＣｏＦｅあるい
はＮｉ81Ｆｅ19のパーマロイで構成され、磁化方向が固
定された強磁性体層２０（膜厚８ｎｍ）、Ａｌ2Ｏ3で構
成されるトンネルバリア層２２、膜厚２ｎｍのＣｏＦｅ
と膜厚２０ｎｍのＮｉ81Ｆｅ19の多層膜で構成されるソ
フト強磁性体層２４、Ｐｔで構成されるコンタクト層２
５を備えている。
【００４２】なお、トンネルバリア層２２は、膜厚１〜
２ｎｍのＡｌを堆積後、プラズマ酸化法により１００ｍ
Ｔｏｒｒの酸素圧力下で２５Ｗ／ｃｍ2のパワー密度で
６０〜２４０秒間処理して形成される。
【００４３】また、図７６には示さないが、実際には基
板８０上のシリコン酸化膜１３の全面に１つの大きなＭ
ＴＪを形成し、これをフォトレジストマスクを用いてア
ルゴンイオンミリングでパターニングして、図７６に示
す小さなＭＴＪ８を複数の形成する。個々のＭＴＪ８は
シリコン酸化膜２６で被覆されている。また、図７６に
は示されていないが、コンタクト層２５はビット線に接
続する。
【００４４】ＭＴＪ８の磁気トンネル抵抗は、先に説明
したようにソフト強磁性体層２４の磁化の方向が、強磁
性体層２０の磁化の方向と同じである場合と、反対方向
を向いている場合とで異なる。ソフト強磁性体層２４の
磁化の方向は、ビット線とワード線を流れる電流により
生成された磁界で変化させることができる。
【００４５】また、ＭＴＪ８の磁気トンネル抵抗は、ト
ンネルバリア層２２の膜厚、および、そのバリアハイト
と、接合の下の界面のラフネス等の膜の材質特性にも大
きく依存する。
【００４６】ソフト強磁性体層２４は、イージーアクシ
ス（easy axis）と呼称される磁化の容易な方向を持つ
ように形成される。このイージーアクシスに沿う磁化の
方向は２方向となり、それぞれメモリセルの０および１
の２つのデータに対応させることができる。
【００４７】一方、強磁性体層２０は、磁化の方向がソ
フト強磁性体層２４のイージーアクシスと同じで、か
つ、ＭＲＡＭの動作状態によらず方向を変えないように
形成される。
【００４８】この磁化の方向を固定磁化の方向（unidir
ectional anisotropy directionの便宜的な訳語）と言
う。ソフト強磁性体層２４のイージーアクシスは、ＭＴ
Ｊ８の真性異方性（intrinsic anisotropy）、応力誘起
異方性（stress induced anisotropy）、形状に起因す
る異方性を組み合わせて定められる。
【００４９】ここで、真性異方性とは、強磁性体が有す
る物性本来の磁化の異方性を意味し、応力誘起異方性と
は、強磁性体に応力を加えた場合に生じる磁化の異方性
を意味する。
【００５０】また、図７５に示すように、ＭＴＪ８は平
面視形状が、長辺長さＬ、短辺長さＷの長方形状をして
いる。これは、ＭＴＪ８の形状に起因する異方性を利用
して、ソフト強磁性体層２４のイージーアクシスを定め
ているためである。
【００５１】次に、強磁性体層２０の固定磁化の方向の
設定方法を説明する。テンプレート層１５上に堆積形成
される初期強磁性体層１６は、結晶方位が｛１１１｝方
位となる面（｛１１１｝面）を上にして成長する。ま
た、ＭｎＦｅで構成される反磁性体層１８は、初期強磁
性体層１６の上に堆積される。
【００５２】これらの磁性体層は、後に堆積されるソフ
ト強磁性体層２４のイージーアクシスの方向と同じ方向
に向いた磁界の下で堆積され、これにより、ソフト強磁
性体層２４の固定磁化の方向が定められる。
【００５３】また、強磁性体層２０と反磁性体層１８と
の間で磁束が閉じるために、強磁性体層２０の磁化の方
向は、ソフト強磁性体層２４のそれよりも、外部磁界に
よって方向を変えにくくなり、ワード線とビット線を流
れる電流により発生する磁界の大きさの範囲では、強磁
性体層２０の磁化の方向は固定される。さらに、ＭＴＪ
８の平面視形状を長方形にしているため、強磁性体層２
０の形状に起因する磁化異方性が発生し、このことも強
磁性体層２０の磁化の方向の安定に貢献している。
【００５４】＜ＭＲＡＭの書き込み／読み出し動作の概
要＞以下、ＭＲＡＭの書き込みおよび読み出し動作につ
いて説明する。アドレス選択を行うためのワード線およ
びビット線（選択ワード線および選択ビット線と呼称）
に所定の電流を流すと、各線の周りに磁界が発生し、両
線の交差部（選択アドレス）では各磁界が結合した結合
磁界が発生する。この磁界が印加されると両線の交差部
に設置されているＭＴＪ８のソフト強磁性体層２４の磁
化の方向が層の面内で回転し、データの書き込みが行わ
れる。
【００５５】この磁界の大きさはソフト強磁性体層２４
のスイッチング磁界（磁化の方向が反転し始める磁界）
よりも大きくなるように設計され、主にソフト強磁性体
層２４の保磁力と磁化異方性で決まる。
【００５６】また、選択ワード線および選択ビット線の
周囲に発生する磁界は、強磁性体層２０の固定磁化の方
向を回転させないように、十分小さく設計しなければな
らない。なぜならば、半選択（Half select）セルの磁
化の方向を変えないためである。なお、半選択セルと
は、その上下に位置するワード線およびビット線の一方
にしか電流が流れていないセルである。
【００５７】このように、メモリセルアレイのアーキテ
クチャは、書き込み時の消費電力を低減するため、書き
込み電流がＭＴＪ８に直接に流れないように設計され
る。
【００５８】また、ＭＲＡＭセル９に書き込まれたデー
タは、ｐｎ接合ダイオード７とＭＴＪ８とを垂直に流れ
る電流をセンスすることにより読み出される。なお、動
作時にはＭＲＡＭセル９中をトンネル電流が縦に流れる
ので、ＭＲＡＭセル９の占有面積を小さくすることがで
きる。
【００５９】ＭＴＪ８のＡｌ2Ｏ3で構成されるトンネル
バリア層２２の抵抗は、膜厚に対してほぼ指数関数的に
変化する。すなわち、トンネルバリアを流れる電流は膜
厚が厚くなると低減し、接合をトンネルする電流だけが
接合に対して垂直に流れる。
【００６０】そして、ＭＲＡＭセル９のデータは、書き
込み電流よりもはるかに小さいセンス電流がＭＴＪ８を
垂直に流れるときに発生するＭＲＡＭセル９の電圧をモ
ニタすることで読み出される。
【００６１】先に説明したように、ＭＴＪ８のトンネル
確率は、始状態におけるソフト強磁性体層２４中のスピ
ンの極性と同じ極性のスピンの状態密度が、終状態にお
ける強磁性体層２０中において多く存在するほど増加す
る。
【００６２】従って、ＭＴＪ８の磁気トンネル抵抗は、
ソフト強磁性体層２４と強磁性体層２０のスピンの状態
が同じである場合、すなわち、磁化の方向が両層で同じ
である場合には低く、磁化の方向が反対である場合には
高くなる。それゆえ、ＭＴＪ８の抵抗を微小電流でモニ
タすればＭＲＡＭセル９のデータを読み出すことができ
る。
【００６３】なお、センス電流が発生する磁界は無視で
き、ＭＲＡＭセル９の磁化の状態に影響を与えない。ま
た、ＭＲＡＭセル９の読み出し／書き込みに必要な配線
は、図７５に示したビット線とワード線のアレイのみで
あるので、効率の良いメモリセルアレイを構成すること
ができる。
【００６４】＜書き込み動作＞以下、ＭＲＡＭの書き込
み動作について図７７および図７８を用いてさらに説明
する。
【００６５】図７７は、図７５に示すメモリセルアレイ
の等価回路図であり、ワード線１〜３の両端は、それぞ
れワード線制御回路５３接続され、ビット線４〜６の両
端は、それぞれビット線制御回路５１に接続されてい
る。なお、図７８の説明の便宜を図るため、ワード線１
〜３をワード線ＷＬ１〜ＷＬ３、ビット線４〜６をビッ
ト線ＢＬ４〜ＢＬ６として示す場合もある。
【００６６】そして、ワード線１〜３およびビット線４
〜６の交点には、抵抗記号で表されるＭＴＪ８およびダ
イオード記号で表されるｐｎ接合ダイオード７が配設さ
れている。
【００６７】ここで、ワード線１およびビット線４を選
択する場合を想定すると、両者の交点に位置するＭＲＡ
Ｍセル９ａが選択される。
【００６８】選択されたＭＲＡＭセルセル９ａは、ビッ
ト線４を流れる電流ＩBと、ワード線１を流れる電流ＩW
により発生した結合磁界で書き込まれる。
【００６９】電流ＩBおよびＩWのどちらか一方がセル領
域内で単独に発生する磁界は、ＭＴＪ８のソフト強磁性
体層２４セルの磁化の方向を変えるのに必要な磁界より
も小さい。
【００７０】それゆえ、半選択セルであるＭＲＡＭセル
９ｂ〜９ｅ（ワード線およびビット線に、電流ＩBかＩW
のどちらか一方しか流れないセル）には書き込みは行わ
れない。
【００７１】しかしながら、電流ＩBおよびＩWによる磁
界が結合されると、選択されたメモリセル９ａのソフト
強磁性体層２４の磁化の方向を変えるのに十分な大きさ
となる。
【００７２】なお、セル９ａのソフト強磁性体層２４の
磁化方向を、相反する２つの異なる磁化方向にできるよ
うに、電流ＩBおよびＩWの少なくとも一方は、双方向に
流れるように設計される。なお、図７７においては、ビ
ット線制御回路５１もワード線制御回路５３も２つペア
で構成されているので、電流ＩBおよびＩWは両方とも、
電流の向きを変えることができる。
【００７３】図７８はビット線４〜６（ビット線ＢＬ４
〜ＢＬ６）およびワード線１〜３（ワード線ＷＬ１〜Ｗ
Ｌ３）の電圧および電流のタイミングチャートを示して
いる。
【００７４】図７８に示すように、書き込み時のビット
線ＢＬ４〜ＢＬ６の電圧は、電流を双方向に流すのに都
合が良い電圧Ｖbに設定される。また、ワード線ＷＬ１
〜ＷＬ３の電圧は電圧Ｖbより大きく、かつ、正の電圧
Ｖwに設定される。
【００７５】スタンバイ時には、これらの電圧はすべて
のセル９のｐｎ接合ダイオード７に逆バイアスがかかる
ように設定される。従って、スタンバイ時に電流ＩBお
よびＩWがメモリセル内を流れることはない。
【００７６】＜読み出し動作＞次に、ＭＲＡＭの読み出
し動作について図７７および図７８を用いてさらに説明
する。図７８に示すようにワード線ＷＬ１の電圧をＶw
からＶbに下げ、ビット線ＢＬ４の電圧をＶbからＶwに
上げて、選択されたセル９ａのｐｎ接合ダイオード７に
順バイアスを印加する。
【００７７】読み出し中は、非選択ビット線５および６
はスタンバイ電圧Ｖbのままであり、非選択ワード線Ｗ
Ｌ２および３はスタンバイ電圧Ｖwのままである。
【００７８】なお、半選択セル９ｂ〜９ｅにおいてはワ
ード線からビット線への電圧降下がない（すなわち、ｐ
ｎ接合ダイオード７に０Ｖが印加される）ので、セル内
を電流が流れることはない。
【００７９】選択セル９ａの磁気トンネル抵抗により、
ビット線ＢＬ４からセル９ａを通ってワード線ＷＬ１へ
流れるセンス電流３０（図７７参照）の大きさが決定さ
れる。ビット線制御回路５１の一部を構成するセンス回
路において、セルの２つの状態に対応して予測される２
つの電流値の平均値を参照電流とし、センス電流と比較
する。そして、両電流の差を増幅して、選択セル９ａに
蓄えられているデータを読み出す。
【００８０】なお、図７７のセンス電流３０の波形に示
すように、センス電流３０は、ＭＴＪ８の２つの磁化状
態に相当する２種類の電流波形を呈する。
【００８１】データ読み出し後、ビット線ＢＬ４とワー
ド線ＷＬ１の電圧は、それぞれのスタンバイ値に戻され
るが、メモリセル９ａの磁化状態は、読み出し動作後も
維持される。
【００８２】
【発明が解決しようとする課題】以上説明したように、
ＭＲＡＭセルへの書き込み時には、ビット線とワード線
に電流を流して磁界を発生させる。そして、選択アドレ
スのメモリセルには、セルを構成するソフト強磁性体層
のスイッチング磁界より大きな磁界を与える必要がある
ため、比較的大きな電流を流す必要があった。そのた
め、書き込み時の消費電力が大きくなるという問題点が
あった。
【００８３】本発明は上記のような問題点を解消するた
めになされたもので、書き込み時の消費電力を低減した
ＭＲＡＭを提供することを第１の目的とする。
【００８４】また、従来のＭＲＡＭセルアレイでは、少
なくとも１つのメモリセルアレイで構成されるメモリブ
ロック単位で一括してデータを消去、あるいは、書き込
みするには時間がかかるという問題点があった。
【００８５】本発明は、消去および書き込みに費やす時
間を低減したＭＲＡＭを提供することを第２の目的とす
る。
【００８６】
【課題を解決するための手段】本発明に係る請求項１記
載の磁気記憶装置は、非接触で交差して、マトリックス
を構成する複数のビット線および複数のワード線と、前
記複数のビット線と前記複数のワード線との交差部にそ
れぞれ配設され、少なくとも１つの磁気トンネル接合を
含む複数のメモリセルとを備えた磁気記憶装置であっ
て、前記複数のメモリセルは、前記複数のビット線のう
ちの１本および前記複数のワード線のうちの１本の間に
それぞれ配設され、前記少なくとも１つの磁気トンネル
接合は、磁化の方向が変更可能なソフト強磁性体層を有
し、前記少なくとも１つの磁気トンネル接合は、前記ソ
フト強磁性体層の磁化の容易な方向であるイージーアク
シスが、前記複数のビット線および前記複数のワード線
の延在方向に対して４０〜５０度の角度を有するように
配設される。
【００８７】本発明に係る請求項２記載の磁気記憶装置
は、前記磁気トンネル接合が、前記イージーアクシスに
平行な辺が、前記イージーアクシスに直交する辺よりも
長くなるように、平面視形状が矩形に構成されている。
【００８８】本発明に係る請求項３記載の磁気記憶装置
は、非接触で交差して、マトリックスを構成する複数の
ビット線および複数のワード線と、前記複数のビット線
と前記複数のワード線との交差部にそれぞれ配設され、
少なくとも１つの磁気トンネル接合を含む複数のメモリ
セルとを備えた磁気記憶装置であって、前記複数のビッ
ト線の第１の端部にそれぞれ接続され、前記第１の端部
と第１の電源あるい第２の電源との電気的な接続を切り
替え可能な複数の第１の切り替え手段と、前記複数のビ
ット線の第２の端部にそれぞれ接続され、前記第２の端
部と前記第１の電源あるい前記第２の電源との電気的な
接続を切り替え可能な複数の第２の切り替え手段とを備
えている。
【００８９】本発明に係る請求項４記載の磁気記憶装置
は、前記第１の切り替え手段が、前記複数のビット線の
第１の端部にそれぞれの第１の主電極が接続され、それ
ぞれの第２の主電極が、前記第１の電源および前記第２
の電源に接続された同一導電型の第１および第２のＭＯ
Ｓトランジスタを有し、前記第２の切り替え手段は、前
記複数のビット線の第２の端部にそれぞれの第１の主電
極が接続され、それぞれの第２の主電極が、前記第１の
電源および前記第２の電源に接続された同一導電型の第
３および第の４ＭＯＳトランジスタを有する。
【００９０】本発明に係る請求項５記載の磁気記憶装置
は、前記第１の切り替え手段が、前記複数のビット線の
第１の端部にそれぞれの第１の主電極が接続され、それ
ぞれの第２の主電極が、前記第１の電源および前記第２
の電源に接続された導電型の異なるの第１および第２の
ＭＯＳトランジスタを有し、前記第２の切り替え手段
は、前記複数のビット線の第２の端部にそれぞれの第１
の主電極が接続され、それぞれの第２の主電極が、前記
第１の電源および前記第２の電源に接続された導電型の
異なる第３および第４のＭＯＳトランジスタを有する。
【００９１】本発明に係る請求項６記載の磁気記憶装置
は、前記第１および第２のＭＯＳトランジスタのそれぞ
れ前記第１の主電極間に接続された、前記第２のＭＯＳ
トランジスタと同一導電型の第５のＭＯＳトランジスタ
と、前記第３および第４のＭＯＳトランジスタのそれぞ
れ前記第１の主電極間に接続された、前記第４のＭＯＳ
トランジスタと同一導電型の第６のＭＯＳトランジスタ
と、をさらに備え、前記第５および第６のＭＯＳトラン
ジスタの制御電極は、常時オン状態となる所定電圧を与
える第３の電源に接続される。
【００９２】本発明に係る請求項７記載の磁気記憶装置
は、非接触で交差して、マトリックスを構成する複数の
ビット線および複数のワード線、および、前記複数のビ
ット線と前記複数のワード線との交差部にそれぞれ配設
され、少なくとも１つの磁気トンネル接合を含む複数の
メモリセル、で構成される複数のメモリセルアレイと、
前記複数のメモリセルアレイに渡る複数のメインワード
線と、前記複数のメモリセルアレイの個々に対応して配
設された複数のメモリセルアレイ選択線とを有した、少
なくとも１のメモリセルアレイ群を備え、前記複数のワ
ード線は、前記複数のメインワード線と前記複数のメモ
リセルアレイ選択線との交差部にそれぞれ設けられた第
１の組み合わせ論理ゲートの出力にそれぞれ接続され、
前記第１の組み合わせ論理ゲートの入力は、交差状態に
ある前記複数のメインワード線の１本と前記複数のメモ
リセルアレイ選択線の１本とに接続される。
【００９３】本発明に係る請求項８記載の磁気記憶装置
は、前記少なくとも１のメモリセルアレイ群を複数有
し、前記複数のメモリセルアレイ群に渡る複数のグロー
バルワード線と、前記複数のメモリセルアレイ群の個々
に対応して配設された複数のメモリセルアレイ群選択線
とをさらに有し、前記複数のメインワード線は、前記複
数のグローバルワード線と前記複数のメモリセルアレイ
群選択線との交差部にそれぞれ設けられた第２の組み合
わせ論理ゲートの出力にそれぞれ接続され、前記第２の
組み合わせ論理ゲートの入力は、交差状態にある前記複
数のグローバルワード線の１本と前記複数のメモリセル
アレイ群選択線の１本とに接続される。
【００９４】本発明に係る請求項９記載の磁気記憶装置
は、非接触で交差して、マトリックスを構成する複数の
ビット線および複数のワード線、前記複数のビット線と
前記複数のワード線との交差部にそれぞれ配設され、少
なくとも１つの磁気トンネル接合を含む複数のメモリセ
ルで構成される複数のメモリセルアレイと、前記複数の
メモリセルアレイに渡る複数のメインビット線と、前記
複数のメモリセルアレイの個々に対応して配設された複
数のメモリセルアレイ選択線とを有した、少なくとも１
のメモリセルアレイ群とを備え、前記複数のビット線
は、前記複数のメインビット線と前記複数のメモリセル
アレイ選択線との交差部にそれぞれ設けられた第１の組
み合わせ論理ゲートの出力にそれぞれ接続され、前記第
１の組み合わせ論理ゲートの入力は、交差状態にある前
記複数のメインビット線の１本と前記複数のメモリセル
アレイ選択線の１本とに接続される。
【００９５】本発明に係る請求項１０記載の磁気記憶装
置は、前記少なくとも１のメモリセルアレイ群を複数有
し、前記複数のメモリセルアレイ群に渡る複数のグロー
バルビット線と、前記複数のメモリセルアレイ群の個々
に対応して配設された複数のメモリセルアレイ群選択線
とをさらに有し、前記複数のメインビット線は、前記複
数のグローバルビット線と前記複数のメモリセルアレイ
群選択線との交差部にそれぞれ設けられた第２の組み合
わせ論理ゲートの出力にそれぞれ接続され、前記第２の
組み合わせ論理ゲートの入力は、交差状態にある前記複
数のグローバルビット線の１本と前記複数のメモリセル
アレイ群選択線の１本とに接続される。
【００９６】本発明に係る請求項１１記載の磁気記憶装
置は、非接触で交差して、マトリックスを構成する複数
のビット線および複数のワード線、および、前記複数の
ビット線と前記複数のワード線との交差部にそれぞれ配
設され、少なくとも１つの磁気トンネル接合を含む複数
のメモリセルで構成されるメモリセルアレイと、インダ
クタとを備え、前記少なくとも１つの磁気トンネル接合
は、磁化の方向が変更可能なソフト強磁性体層を有し、
前記インダクタは、前記ソフト強磁性体層の磁化の容易
な方向であるイージーアクシスに沿った方向に磁界を発
生させる。
【００９７】本発明に係る請求項１２記載の磁気記憶装
置は、前記少なくとも１つの磁気トンネル接合が、前記
イージーアクシスが、前記複数のビット線または前記複
数のワード線の延在方向に合致するように配設され、前
記インダクタは、前記イージーアクシスの方向と合致す
る前記複数のビット線または前記複数のワード線の延在
方向に沿って、前記メモリセルアレイを取り巻くように
配設されたコイル状のインダクタである。
【００９８】本発明に係る請求項１３記載の磁気記憶装
置は、非接触で交差して、マトリックスを構成する複数
のビット線および複数のワード線、および、前記複数の
ビット線と前記複数のワード線との交差部にそれぞれ配
設され、少なくとも１つの磁気トンネル接合を含む複数
のメモリセルで構成される少なくとも１つのメモリセル
アレイと、前記少なくとも１つのメモリセルアレイの、
前記複数のビット線および前記複数のワード線の外側に
それぞれ設けられ、前記複数のビット線および前記複数
のワード線の形成領域を覆う平板状の少なくとも１つの
フラッシュビット線と、少なくとも１つのフラッシュワ
ード線とを備えている。
【００９９】本発明に係る請求項１４記載の磁気記憶装
置は、前記少なくとも１つのメモリセルアレイを複数有
し、前記複数のメモリセルアレイはマトリックス状に配
設され、前記少なくとも１つのフラッシュビット線およ
び、少なくとも１つのフラッシュワード線は、前記複数
のメモリセルアレイの配列に沿って、マトリックスを構
成するようにそれぞれ複数配設される。
【０１００】本発明に係る請求項１５記載の磁気記憶装
置は、非接触で交差して、マトリックスを構成する複数
のビット線および複数のワード線、および、前記複数の
ビット線と前記複数のワード線との交差部にそれぞれ配
設され、少なくとも１つの磁気トンネル接合を含む複数
のメモリセルで構成されるメモリセルアレイと、前記複
数のビット線および複数のワード線の少なくとも１方の
２つの端部にそれぞれ配設され、選択されたビット線お
よびワード線の少なくとも１方に流れる電流を、ＬＣ共
振によって保存する少なくとも１つのインダクタと、少
なくとも１つのキャパシタとを備えている。
【０１０１】本発明に係る請求項１６記載の磁気記憶装
置は、前記少なくとも１つのインダクタおよび、前記少
なくとも１つのキャパシタを複数有し、前記複数のビッ
ト線は、２つが対となって複数のビット線対を構成し、
前記複数のインダクタは、前記複数のビット線対のそれ
ぞれに対応して、ビット線間に電気的に接続されるよう
に配設された複数の第１のインダクタを含み、前記複数
のキャパシタは、前記複数のインダクタの配設側とは反
対の端部において、前記複数のビット線のそれぞれに対
応して電気的に接続される複数の第１のキャパシタを含
んでいる。
【０１０２】本発明に係る請求項１７記載の磁気記憶装
置は、前記複数のワード線が、２つが対となって複数の
ワード線対を構成し、前記複数のインダクタは、前記複
数のワード線対のそれぞれに対応して、ワード線間に電
気的に接続されるように配設された複数の第２のインダ
クタをさらに含み、前記複数のキャパシタは、前記複数
のインダクタの配設側とは反対の端部において、前記複
数のワード線のそれぞれに対応して電気的に接続される
複数の第２のキャパシタをさらに含んでいる。
【０１０３】本発明に係る請求項１８記載の磁気記憶装
置は、少なくとも１つの半導体チップと、導体で構成さ
れ、前記少なくとも１つの半導体チップを収納する遮蔽
体と、樹脂で構成され、前記遮蔽体を収納するパッケー
ジと、前記パッケージの開口部を閉じて密閉する底面基
板と、前記底面基板の外側主面に配設され、前記少なく
とも１つの半導体チップと外部との信号伝送を行う信号
伝送用バンプと、前記信号伝送用バンプを囲むように配
設され、前記遮蔽体に電気的に接続される遮蔽用バンプ
と、を備え、前記少なくとも１つの半導体チップは、少
なくとも１つの磁気トンネル接合を含む複数のメモリセ
ルを有して構成されるメモリセルアレイを備えた磁気記
憶チップを含んでいる。
【０１０４】本発明に係る請求項１９記載の磁気記憶装
置は、前記遮蔽体の開口部端縁の内側および外側に配設
された第１の応力緩和膜と、前記遮蔽体の内壁に配設さ
れた第２の応力緩和膜とをさらに備えている。
【０１０５】本発明に係る請求項２０記載の磁気記憶装
置は、前記少なくとも１つの半導体チップが、前記メモ
リセルアレイの周辺回路を含む回路チップをさらに含
み、前記磁気記チップおよび前記回路チップは上下に重
ねられて前記遮蔽体内に収納される。
【０１０６】本発明に係る請求項２１記載の磁気記憶装
置は、少なくとも１つの磁気トンネル接合が、磁化の方
向が変更可能なソフト強磁性体層を有し、前記遮蔽体
は、前記ソフト強磁性体層と同等か、それよりも大きな
透磁率を有する強磁性体で構成されている。
【０１０７】本発明に係る請求項２２記載の磁気記憶装
置は、前記遮蔽体が反強磁性体で構成されている。
【０１０８】本発明に係る請求項２３記載の磁気記憶装
置は、前記遮蔽体が、強磁性体と反強磁性体との多層膜
で構成されている。
【０１０９】本発明に係る請求項２４記載の磁性体基板
は、主面全域に配設された、少なくとも１つの磁気トン
ネル接合を形成する多層膜を少なくとも有している。
【０１１０】本発明に係る請求項２５記載の磁性体基板
は、前記多層膜が、前記少なくとも１つの磁気トンネル
接合として、順に配設された反磁性体層、強磁性体層、
絶縁体で構成されるトンネルバリア層およびソフト強磁
性体層を含んでいる。
【０１１１】本発明に係る請求項２６記載の磁性体基板
は、前記多層膜が、前記少なくとも１つの磁気トンネル
接合の下部に配設され、ｐｎ接合を構成する第１導電型
不純物層と第２導電型不純物層との２層膜をさらに含ん
でいる。
【０１１２】本発明に係る請求項２７記載の磁性体基板
は、土台となる基板部と、該基板部上に配設された埋め
込み酸化膜と、該埋め込み酸化膜上に配設されたＳＯＩ
層とを備えるＳＯＩ基板上に前記多層膜を有している。
【０１１３】
【発明の実施の形態】＜Ａ．実施の形態１＞ ＜本実施の形態の特徴＞本発明の実施の形態１に係るＭ
ＲＡＭは、ＭＲＡＭセルを構成するソフト強磁性体層の
イージーアクシスがビット線およびワード線と非平行で
あり、より具体的には、ビット線およびワード線と４０
〜５０度の角度をなすようにＭＲＡＭセルを配設するこ
とを特徴とする。
【０１１４】＜Ａ−１．装置構成＞ ＜Ａ−１−１．ＭＲＡＭセルの構成＞まず、ＭＲＡＭセ
ルの代表的な構成について図１を用いて説明する。図１
に示すＭＲＡＭセルＭＣは、ｎ+シリコン層１０および
ｐ+シリコン層１１が積層されて構成されるｐｎ接合ダ
イオード７を有している。
【０１１５】そして、ｐｎ接合ダイオード７の上部には
タングステンスタッド１２が配設され、ｐｎ接合ダイオ
ード７はタングステンスタッド１２を介して磁気トンネ
ル接合（Magnetic Tunnel Junction：ＭＴＪ）８に電気
的に接続されている。
【０１１６】ＭＴＪ８は積層構造であり、下から順に、
白金（Ｐｔ）で構成されるテンプレート層１５（膜厚１
０ｎｍ）、Ｎｉ81Ｆｅ19のパーマロイで構成される初期
強磁性体層１６（膜厚４ｎｍ）、Ｍｎ54Ｆｅ46で構成さ
れる反磁性体層１８（膜厚１０ｎｍ）、ＣｏＦｅあるい
はＮｉ81Ｆｅ19のパーマロイで構成され、磁化方向が固
定された強磁性体層２０（膜厚８ｎｍ）、Ａｌ2Ｏ3で構
成されるトンネルバリア層２２、膜厚２ｎｍのＣｏＦｅ
と膜厚２０ｎｍのＮｉ81Ｆｅ19の多層膜で構成されるソ
フト強磁性体層２４、Ｐｔで構成されるコンタクト層２
５を備えている。
【０１１７】ＭＴＪ８を含めてＭＲＡＭセルＭＣの平面
視形状は長方形であり、その長辺に平行な方向が、ソフ
ト強磁性体層２４の電子のスピンの方向におけるイージ
ーアクシスとなるように設定されている。なお、短辺に
平行な方向が、磁化の困難な方向であるハードアクシス
（hard axis）となる。
【０１１８】＜Ａ−１−２．従来のＭＲＡＭセルアレイ
の詳細な検討＞図２に、従来のＭＲＡＭセルアレイの平
面構成を示す。なお、ＭＲＡＭセルＭＣ１は便宜的に斜
視図として示している。
【０１１９】図２に示すように、互いに平行に配設され
た複数のワード線ＷＬ１の上部において交差するよう
に、互いに平行に配設された複数のビット線ＢＬ１が配
設されている。
【０１２０】そして、ワード線およびビット線で挟まれ
る各交点にＭＲＡＭセル（以後、単にセルと呼称する場
合も有り）ＭＣ１が形成されている。なお、各ＭＲＡＭ
セルＭＣ１に模式的に示す矢印は、ＭＲＡＭセルＭＣ１
のソフト強磁性体層２４のスピンの方向を示しており、
図２に示すスタンバイ状態では全てのＭＲＡＭセルＭＣ
１のスピン方向が右向きになっている。なお、ＭＲＡＭ
セルＭＣ１の構成は、例えば図１に示すメモリセルＭＣ
と同様とするが、この構成に限定されるわけではない。
【０１２１】図３は従来のＭＲＡＭセルアレイにおい
て、書き込みの状態を模式的に示す平面図である。な
お、以下においては、ＭＲＡＭセルＭＣ１に便宜的にＭ
Ｃ１ａ、ＭＣ１ｂ、ＭＣ１ｃの符号を付して区別する場
合もある。
【０１２２】書き込み時に、アドレス選択を行うための
ワード線およびビット線（選択ワード線および選択ビッ
ト線と呼称）に所定の電流を流すと、ビオ・サバール
（Biot-Savart）の法則により、電流の周りには磁界が
発生する。
【０１２３】ここで、ビット線の周りに発生する磁界を
Ｈｘ、ワード線の周りに発生する磁界をＨｙとする。そ
して、便宜的に、選択ワード線および選択ビット線を、
それぞれＷＬ１aおよびＢＬ１ａとして表記する。
【０１２４】なお、図３における電流の流れる方向は、
選択ビット線ＢＬ１ｂにおいては下から上に、選択ワー
ド線ＷＬ１ａにおいては左から右である。
【０１２５】選択ワード線ＷＬ１ａおよび選択ビット線
ＢＬ１ｂに所定の電流を流すと、両線の交差部（選択ア
ドレス）では磁界ＨｘおよびＨｙが結合する。この結合
磁界が印加されると、選択ワード線ＷＬ１ａおよび選択
ビット線ＢＬ１ｂの交差部に設置されているＭＲＡＭセ
ルＭＣ１ａのソフト強磁性体層２４の磁化の方向が層の
面内で回転し、データの書き込みが行われる。図３にお
いては、ＭＲＡＭセルＭＣ１ａのスピン方向が９０度以
上回転して示されている。
【０１２６】そして、セル形状による磁化異方性によ
り、イージーアクシスの方へスピンが回転するため、最
終的にはスピンは反転（１８０度回転）することにな
る。
【０１２７】一方、その上下に位置するワード線および
ビット線の一方にしか電流が流れていない半選択（half
-select）９セルであるＭＲＡＭセル、すなわち図３に
示す、複数のＭＲＡＭセルＭＣ１ｂにおいても、ソフト
強磁性体層２４のスピンが回転するが、反転には至らな
いように、各電流が設定されている。
【０１２８】なお、選択ビット線ＢＬ１ａによる複数の
半選択セルＭＣ１ｃは、選択ビット線ＢＬ１ａの周りに
発生する磁界Ｈｘが、イージーアクシスの方向と同じで
あるので、磁界Ｈｘだけでは図３上に表示するほどの大
きな回転は起こせない。
【０１２９】図４に、スピンを反転させるのに必要な磁
界Ｈｋを、磁界ＨｘとＨｙとの結合磁界で形成する場合
の上記３磁界の関係を示す。図４において横軸に磁界Ｈ
ｋを、縦軸に磁界Ｈｙを示している。また、当該関係を
以下に数式で表す。
【０１３０】
【数３】
【０１３１】図４における曲線はアステロイド曲線と呼
称される。そして、磁界Ｈｋが下記数式（４）で表され
る場合、ソフト強磁性体層２４のスピンは反転する。
【０１３２】
【数４】
【０１３３】また、磁界Ｈｋが下記数式（５）で表され
る場合、ソフト強磁性体層２４のスピンの方向は維持さ
れる。
【０１３４】
【数５】
【０１３５】定常電流Ｉの周りに発生する磁束密度Ｂ
は、ビオ・サバールの法則から次に式（６）で表され
る。
【０１３６】
【数６】
【０１３７】ここで、μは透磁率、Ｒは電流Ｉからの距
離である。また、磁界Ｈと磁束密度Ｂとは、次に式
（７）で表される関係にある。
【０１３８】
【数７】
【０１３９】従って、以下の数式（８）が成り立つ。
【０１４０】
【数８】
【０１４１】上記数式（８）から、磁界Ｈは定常電流Ｉ
に比例することが判る。従って、書き込み時の消費電力
を下げるには、スピンを反転させるのに必要な磁界Ｈｋ
を下げること、すなわち、Ｈｘ＋Ｈｙをなるべく小さく
することが望ましい。
【０１４２】発明者らは上述した従来技術の検討に基づ
いて、磁界Ｈｋを低減することができるＭＲＡＭセルア
レイの構成に到達した。
【０１４３】＜Ａ−１−３．ＭＲＡＭセルアレイの構成
および動作＞図５に、本発明の実施の形態１に係るＭＲ
ＡＭセルアレイＭＡ１０の平面構成を示す。図５に示す
ように、互いに平行に配設された複数のワード線ＷＬ１
の上部において交差するように、互いに平行に配設され
た複数のビット線ＢＬ１が配設されている。
【０１４４】そして、ワード線およびビット線で挟まれ
る各交点にＭＲＡＭセルＭＣ２が形成されている。な
お、ＭＲＡＭセルＭＣ２の構成は、例えば図１に示すメ
モリセルＭＣと同様とするが、この構成に限定されるわ
けではない。
【０１４５】図５に示すように、イージーアクシスが、
ビット線およびワード線に対して４５度傾くように各Ｍ
ＲＡＭセルＭＣ３が配設されている。なお、本例におい
ては、ワード線ＷＬ１に対しては右斜め上に４５度傾け
て配設されているので、図５に示すスタンバイ状態では
全てのＭＲＡＭセルＭＣ２のスピン方向が右斜め上の向
きになっている。
【０１４６】図６はＭＲＡＭセルアレイＭＡ１０の書き
込みの状態を模式的に示す平面図である。なお、以下に
おいては、ＭＲＡＭセルＭＣ２に便宜的にＭＣ２ａ、Ｍ
Ｃ２ｂ、ＭＣ２ｃの符号を付して区別する場合もある。
【０１４７】選択ワード線ＷＬ１ａおよび選択ビット線
ＢＬ１ｂに所定の電流を流すと、両線の交差部（選択ア
ドレス）では磁界ＨｘおよびＨｙが結合する。なお、図
６における電流の流れる方向は、選択ビット線ＢＬ１ｂ
においては下から上に、選択ワード線ＷＬ１ａにおいて
は左から右である。
【０１４８】この結合磁界が印加されると、選択ワード
線ＷＬ１ａおよび選択ビット線ＢＬ１ｂの交差部に設置
されているＭＲＡＭセルＭＣ１ａのソフト強磁性体層２
４の磁化の方向が層の面内で回転し、データの書き込み
が行われる。図６においては、ＭＲＡＭセルＭＣ２ａの
スピン方向が９０度以上回転して示されている。
【０１４９】そして、セル形状による磁化異方性によ
り、イージーアクシスの方へスピンが回転するため、最
終的にはスピンは反転（１８０度回転）することにな
る。
【０１５０】一方、その上下に位置するワード線および
ビット線の一方にしか電流が流れていない半選択セルで
あるＭＲＡＭセル、すなわち図６に示す、複数のＭＲＡ
ＭセルＭＣ２ｂおよびＭＣ２ｃにおいても、ソフト強磁
性体層２４のスピンが回転するが反転には至らないよう
に、各電流が設定されている。
【０１５１】ここで、選択ビット線ＢＬ１ａによる複数
の半選択セルＭＣ２ｃは、選択ビット線ＢＬ１ａの周り
に発生する磁界Ｈｘが、イージーアクシスの方向に対し
て約４５度の角度で交差するので、図６に表示するよう
にソフト強磁性体層２４のスピンが回転するが、各電流
の大きさを調節することで、スピンを反転させることも
できるし、反転させないこともできる。これは、選択ワ
ード線ＷＬ１ａによる複数の半選択セルＭＣ２ｂについ
ても同様である。
【０１５２】＜Ａ−１−４．その他の構成例＞図７に、
実施の形態１のその他の構成例として、ＭＲＡＭセルア
レイＭＡ２０の平面構成を示す。図７に示すように、互
いに平行に配設された複数のワード線ＷＬ１の上部にお
いて交差するように、互いに平行に配設された複数のビ
ット線ＢＬ１が配設されている。
【０１５３】そして、ワード線およびビット線で挟まれ
る各交点にＭＲＡＭセルＭＣ３が形成されている。な
お、ＭＲＡＭセルＭＣ３の構成は、例えば図１に示すメ
モリセルＭＣと同様とするが、この構成に限定されるわ
けではない。
【０１５４】図７に示すように、イージーアクシスが、
ビット線およびワード線に対して４５度傾くように各Ｍ
ＲＡＭセルＭＣ３が配設されている。なお、本例におい
ては、ワード線ＷＬ１に対しては右斜め下に４５度傾け
て配設されているので、図７に示すスタンバイ状態では
全てのＭＲＡＭセルＭＣ３のスピン方向が右斜め下の向
きになっている。
【０１５５】図８はＭＲＡＭセルアレイＭＡ２０の書き
込みの状態を模式的に示す平面図である。なお、以下に
おいては、ＭＲＡＭセルＭＣ３に便宜的にＭＣ３ａ、Ｍ
Ｃ３ｂ、ＭＣ３ｃの符号を付して区別する場合もある。
【０１５６】選択ワード線ＷＬ１ａおよび選択ビット線
ＢＬ１ａに所定の電流を流すと、両線の交差部（選択ア
ドレス）では磁界ＨｘおよびＨｙが結合する。
【０１５７】なお、図８における電流の流れる方向は、
選択ビット線ＢＬ１ａにおいては下から上に、選択ワー
ド線ＷＬ１ａにおいては左から右である。
【０１５８】この結合磁界が印加されると、選択ワード
線ＷＬ１ａおよび選択ビット線ＢＬ１ａの交差部に設置
されているＭＲＡＭセルＭＣ３ａのソフト強磁性体層２
４の磁化の方向が層の面内で回転し、データの書き込み
が行われる。図８においては、ＭＲＡＭセルＭＣ３ａの
スピン方向が９０度以上回転して示されている。
【０１５９】そして、セル形状による磁化異方性によ
り、イージーアクシスの方へスピンが回転するため、最
終的にはスピンは反転（１８０度回転）することにな
る。
【０１６０】一方、図８に示す半選択セルである複数の
ＭＲＡＭセルＭＣ２ｂおよびＭＣ２ｃにおいても、ソフ
ト強磁性体層２４のスピンが回転するが、反転には至ら
ないように各電流が設定されている。
【０１６１】＜Ａ−１−５．ＭＲＡＭセルの配設方向の
最適化＞次に、図９〜図２５を用いて、ＭＲＡＭセルの
配設方向の最適化について説明する。
【０１６２】まず、結合磁界Ｈｋによりスピンの方向を
反転させる場合について説明する。
【０１６３】図９および図１０に、図２に示す従来のＭ
ＲＡＭセルアレイにおける書き込み時の選択アドレスの
ＭＲＡＭセルＭＣ１ａのスピンの方向と、それを反転さ
せる結合磁界Ｈｋの方向の関係を模式的に示す。
【０１６４】図９および図１０において、磁界Ｈｘおよ
びＨｙの大きさが同じ場合を想定すると、スピンと結合
磁界Ｈｋがなす角度はθ1＝１３５度となる。
【０１６５】また、図１１および図１２に、図５に示す
ＭＲＡＭセルアレイＭＡ１０における書き込み時の選択
アドレスのＭＲＡＭセルＭＣ２ａのスピンの方向と、そ
れを反転させる結合磁界Ｈｋの方向の関係を模式的に示
す。
【０１６６】図１１および図１２において、磁界Ｈｘお
よびＨｙの大きさが同じ場合を想定すると、スピンと結
合磁界Ｈｋがなす角度はθ2＝９０度となる。
【０１６７】また、図１３および図１４に、図７に示す
ＭＲＡＭセルアレイＭＡ２０における書き込み時の選択
アドレスのＭＲＡＭセルＭＣ３ａのスピンの方向と、そ
れを反転させる結合磁界Ｈｋの方向の関係を模式的に示
す。
【０１６８】図１３および図１４において、磁界Ｈｘお
よびＨｙの大きさが同じ場合を想定すると、スピンと結
合磁界Ｈｋがなす角度はθ3＝１８０度となる。
【０１６９】次に、図１５に、結合磁界Ｈｋと、磁界Ｈ
ｘおよびＨｙとの関係を示す。この関係は図４において
アステロイド曲線として示したものと同じであるが、｜
Ｈｘ｜＋｜Ｈｙ｜＝一定という条件下で、すなわち、一
定の書き込み電流という条件下で、アステロイド曲線上
の磁界ＨｘおよびＨｙを求めると、Ｈｘ＝Ｈｙ＝Ｈｋ／
２√２の関係が得られる。
【０１７０】これに基づけば、図９および図１０に示す
従来のＭＲＡＭセルアレイにおいては、結合磁界Ｈｋに
よりスピンを約１３５度回転させ、そこから１８０度ま
では形状による磁化異方性を利用してスピンを回転させ
ている。
【０１７１】一方、図１１および図１２に示すＭＲＡＭ
セルアレイＭＡ１０においては、同じ結合磁界の大きさ
でスピンが約９０度回転する。従って、形状による磁化
異方性を利用しても、スピンが反転するかどうか臨界の
状態である。それゆえ、ＭＲＡＭセルアレイＭＡ１０の
構成を採る場合には、磁界Ｈｘを磁界Ｈｙよりも若干大
きくして、スピンの回転角θ2を９０度以上にすること
が望ましい。
【０１７２】なお、図１３および図１４に示すＭＲＡＭ
セルアレイＭＡ２０においては、同じ結合磁界の大きさ
でスピンが約１８０度回転するので、確実にスピンを反
転することができる。
【０１７３】次に、結合磁界Ｈｋが加わってもスピンの
方向を維持させる場合について、スピンの方向と、それ
を維持する結合磁界Ｈｋの方向の関係を図１６〜図２１
に模式的に示す。なお、図１６〜図２１は図９〜図１４
に対応しているので、重複する説明は省略する。
【０１７４】図１６および図１７において、磁界Ｈｘお
よびＨｙの大きさが同じ場合を想定すると、スピンと結
合磁界Ｈｋがなす角度はθ11＝４５度となる。
【０１７５】図１８および図１９において、磁界Ｈｘお
よびＨｙの大きさが同じ場合を想定すると、スピンと結
合磁界Ｈｋがなす角度はθ12＝０度となる。
【０１７６】図２０および図２１において、磁界Ｈｘお
よびＨｙの大きさが同じ場合を想定すると、スピンと結
合磁界Ｈｋがなす角度はθ13＝９０度となる。
【０１７７】従って、図１６に示す従来のＭＲＡＭセル
アレイにおいては、スピンの方向はほぼ維持され、ま
た、図１８に示すＭＲＡＭセルアレイＭＡ１０において
は、スピンの方向は完全に維持されるように書き込みが
行われるが、図２０に示すＭＲＡＭセルアレイＭＡ２０
においては、スピンが反転するかどうか臨界の状態であ
り、望ましくない。
【０１７８】以上の考察から、図１３および図２０に示
すＭＲＡＭセルアレイＭＡ２０の構成を採用し、ビット
線およびワード線に流す電流の向きを考慮することが望
ましい。当該構成について図２２〜図２５を用いて説明
する。
【０１７９】図２２および図２３は、ＭＲＡＭセルアレ
イＭＡ２０の構成において、図８と同様に電流の流れる
方向が、選択ビット線ＢＬ１ａにおいては下から上に、
選択ワード線ＷＬ１ａにおいては左から右である場合の
書き込み時の選択アドレスのＭＲＡＭセルＭＣ３ａのス
ピンの方向と、それを反転させる結合磁界Ｈｋの方向の
関係を模式的に示している。
【０１８０】図２２および図２３において、磁界Ｈｘお
よびＨｙの大きさが同じ場合を想定すると、スピンと結
合磁界Ｈｋがなす角度はθ4＝１８０度となり、スピン
の方向を反転させることでデータを書き込む場合に適し
た構成であると言える。
【０１８１】また、図２４および図２５は、ＭＲＡＭセ
ルアレイＭＡ２０の構成において、電流の流れる方向
が、選択ビット線ＢＬ１ａにおいては上から下に、選択
ワード線ＷＬ１ａにおいては右から左となっている場合
の書き込み時の選択アドレスのＭＲＡＭセルＭＣ３ａの
スピンの方向と、それを維持する結合磁界Ｈｋの方向の
関係を模式的に示している。
【０１８２】なお、図２２の場合と比べて、ビット線お
よびワード線に流す電流の向きを変更している。
【０１８３】図２４および図２５において、磁界Ｈｘお
よびＨｙの大きさが同じ場合を想定すると、スピンと結
合磁界Ｈｋがなす角度はθ5＝０度となり、スピンの方
向を維持することでデータを書き込む場合に適した構成
であると言える。
【０１８４】また、図２２および図２４の何れの構成に
おいても、結合磁界の方向とイージーアクシスとが一致
しているため、書き込みの誤差が従来よりも小さくなる
という利点をさらに有している。
【０１８５】＜Ａ−２．作用効果＞以上説明したよう
に、本発明に係る実施の形態１のＭＲＡＭによれば、Ｍ
ＲＡＭセルを構成するソフト強磁性体層２４のイージー
アクシスを、ビット線およびワード線に対して斜めに４
０〜５０度、望ましくは４５度の角度をなすよう傾けて
配設することで、少ない書き込み電流で、選択アドレス
におけるＭＲＡＭセルのスピンの方向を確実に反転で
き、書き込み時の消費電力を低減することができる。
【０１８６】また、選択アドレスにおけるＭＲＡＭセル
のスピンの方向を反転させる場合と、スピンの方向を維
持する場合とでビット線およびワード線に流す電流の向
きを変更することで、結合磁界の方向とイージーアクシ
スとを一致させ、書き込みの誤差を低減することもでき
る。
【０１８７】＜Ｂ．実施の形態２＞ ＜本実施の形態の特徴＞本発明の実施の形態２に係るＭ
ＲＡＭは、ＭＲＡＭセルアレイのビット線およびワード
線の両端に一対の読み出し／書き込み制御回路を備え、
当該回路の構成として、ビット線と電源電圧ＶDDとを接
続する第１のＭＯＳトランジスタと、ビット線と接地電
圧ＶSSとを接続する第２のトランジスタを含み、書き込
み時にビット線の双方向に書き込み電線を流す機能と、
読み出し時にセンス電流に起因する電圧をセンスアンプ
に出力する機能を有する。
【０１８８】＜Ｂ−１．装置構成＞ ＜Ｂ−１−１．ＭＲＡＭの全体構成＞図２６は本発明の
実施の形態２に係るＭＲＡＭの構成を示すブロック図で
あり、ＭＲＡＭセルアレイＭＣＡと、その周辺回路を示
している。
【０１８９】図２６において、列アドレスバッファ（co
lumn address buffer）ＣＡＢは、列アドレス信号を受
信し、信号を反転、あるいは、増幅して列デコーダＣＤ
に出力する。
【０１９０】列デコーダＣＤは、列アドレス信号をデコ
ードし、デコードした信号をマルチプレクサＭＵＸに出
力する。
【０１９１】マルチプレクサＭＵＸは、デコードされた
列アドレス信号に従ってビット線を選択する。同時にビ
ット線の一方端に接続される列読み出し／書き込み第１
制御回路ＣＲＷ１に信号を出力し、列読み出し／書き込
み第１制御回路ＣＲＷ１からは、読み出し、あるいは、
書き込みに応じて選択ビット線に電圧、電流が印加され
る。
【０１９２】行アドレスバッファ（row address buffe
r）ＲＡＢは、行アドレス信号を受信し、信号を反転、
あるいは、増幅して行デコーダＲＤに出力する。
【０１９３】行デコーダＲＤは行アドレス信号をデコー
ドし、デコードされた行アドレス信号に従ってワード線
を選択する。同時にビット線の一方端に接続される行読
み出し／書き込み第１制御回路ＲＲＷ１に信号を出力
し、行読み出し／書き込み第１制御回路ＲＲＷ１から
は、読み出し、あるいは、書き込みに応じて選択ワード
線に電圧、電流が印加される。
【０１９４】また、ＭＲＡＭセルアレイＭＣＡから読み
出したデータ、あるいは、ＭＲＡＭセルアレイＭＣＡに
書き込むデータは入出力バッファＩＯＢを介して、外部
との間でデータの入出力が行われる。
【０１９５】なお、ビット線の他方端には列読み出し／
書き込み第２制御回路ＣＲＷ２が接続され、ワード線の
他方端には行読み出し／書き込み第２制御回路ＲＲＷ２
が接続されている。
【０１９６】＜Ｂ−１−２．ＭＲＡＭの詳細構成＞図２
７は、図２６に示すＭＲＡＭのうち、マルチプレクサＭ
ＵＸ、列デコーダＣＤ、行デコーダＲＤ、入出力バッフ
ァＩＯＢを除いた構成についての回路図を示している。
また、列アドレスバッファＣＡＢおよび行アドレスバッ
ファＲＡＢについては便宜的に図示を省略している。な
お、図２７に示す構成のＭＲＡＭはＭＲＡＭ１００と呼
称する。
【０１９７】図２７において、ＭＲＡＭセルアレイＭＣ
Ａは、ＭＲＡＭセルＭＣ１１、ＭＣ２１、ＭＣ１２およ
びＭＣ２２を有している。何れのＭＲＡＭセルも、磁気
トンネル接合（ＭＴＪ）とｐｎ接合ダイオードが直列に
接続された構造を有し、図２７においては、ＭＴＪを可
変抵抗で表し、ダイオードとの直列接続回路が等価回路
として表されている。
【０１９８】ＭＴＪを可変抵抗で表すのは、ＭＴＪを構
成するソフト強磁性体層（電子スピンの方向が変更可
能、すなわち磁化の方向が変更可能）と、強磁性体層
（電子スピンの方向が固定、すなわち磁化の方向が固
定）において、両者のスピンが同一方向を向いている場
合にはトンネル抵抗が小さくなり、互いに反対方向を向
いている場合にはトンネル抵抗が大きくなるためであ
る。従って、この可変抵抗は２つの抵抗値を有すること
になる。
【０１９９】ＭＲＡＭセルＭＣ１１は、ビット線ＢＬ１
とワード線ＷＬ１との間に直列接続された可変抵抗Ｒ１
１およびダイオードＤ１１を有し、ＭＲＡＭセルＭＣ２
１は、ビット線ＢＬ１とワード線ＷＬ２との間に直列接
続された可変抵抗Ｒ２１およびダイオードＤ２１を有
し、ＭＲＡＭセルＭＣ１２は、ビット線ＢＬ２とワード
線ＷＬ１との間に直列接続された可変抵抗Ｒ１２および
ダイオードＤ１２を有し、ＭＲＡＭセルＭＣ２２は、ビ
ット線ＢＬ２とワード線ＷＬ２との間に直列接続された
可変抵抗Ｒ２２およびダイオードＤ２２を有している。
【０２００】ビット線ＢＬ１およびＢＬ２は、列読み出
し／書き込み第２制御回路ＣＲＷ２において、それぞれ
ＮＭＯＳトランジスタＭＮ１１およびＭＮ２１を介して
ドレイン電圧ＶDDが与えられる構成となっている。そし
て、ＮＭＯＳトランジスタＭＮ１１およびＭＮ２１のド
レイン電極には、それぞれＮＭＯＳトランジスタＭＮ１
２およびＭＮ２２のドレイン電極が接続され、ＮＭＯＳ
トランジスタＭＮ１２およびＭＮ２２のソース電極には
ソース電圧ＶSSが与えられる構成となっている。
【０２０１】また、ＮＭＯＳトランジスタＭＮ１１、Ｍ
Ｎ１２、ＭＮ２１およびＭＮ２２のゲート電極には、そ
れぞれ、ＮＡＮＤゲートＮＤ１、ＮＤ２、ＮＤ３および
ＮＤ４の出力が与えられ、ＮＡＮＤゲートＮＤ１〜ＮＤ
４のそれぞれの３つの入力はマルチプレクサＭＵＸに接
続されている。
【０２０２】ビット線ＢＬ１およびＢＬ２は、列読み出
し／書き込み第１制御回路ＣＲＷ１において、それぞれ
ＮＭＯＳトランジスタＭＮ１３、可変抵抗Ｒ３１および
ＭＮ２３、可変抵抗Ｒ３２を介してドレイン電圧ＶDDが
与えられる構成となっている。そして、ＮＭＯＳトラン
ジスタＭＮ１３およびＭＮ２３のドレイン電極には、そ
れぞれＮＭＯＳトランジスタＭＮ１４およびＭＮ２４の
ドレイン電極が接続され、ＮＭＯＳトランジスタＭＮ１
４およびＭＮ２４のソース電極にはソース電圧ＶSSが与
えられる構成となっている。
【０２０３】なお、ＮＭＯＳトランジスタＭＮ１３およ
びＭＮ２３のソース電極は、センス電流の検出のため、
センスアンプを含むマルチプレクサＭＵＸにも接続され
ている。
【０２０４】また、ＮＭＯＳトランジスタＭＮ１３、Ｍ
Ｎ１４、ＭＮ２３およびＭＮ２４のゲート電極には、そ
れぞれ、ＮＡＮＤゲートＮＤ５、ＮＤ６、ＮＤ７および
ＮＤ８の出力が与えられ、ＮＡＮＤゲートＮＤ１〜ＮＤ
４のそれぞれの３つの入力はマルチプレクサＭＵＸに接
続されている。
【０２０５】ワード線ＷＬ１およびＷＬ２は、行読み出
し／書き込み第１制御回路ＲＲＷ１において、それぞれ
ＮＭＯＳトランジスタＱＮ１１およびＱＮ２１を介して
ドレイン電圧ＶDDが与えられる構成となっている。そし
て、ＮＭＯＳトランジスタＱＮ１１およびＱＮ２１のド
レイン電極には、それぞれＮＭＯＳトランジスタＱＮ１
２およびＱＮ２２のドレイン電極が接続され、ＮＭＯＳ
トランジスタＱＮ１２およびＱＮ２２のソース電極には
ソース電圧ＶSSが与えられる構成となっている。
【０２０６】また、ＮＭＯＳトランジスタＱＮ１１、Ｑ
Ｎ１２、ＱＮ２１およびＱＮ２２のゲート電極は行デコ
ーダＲＤに接続されている。
【０２０７】ワード線ＷＬ１およびＷＬ２は、行読み出
し／書き込み第２制御回路ＲＲＷ２において、それぞれ
ＮＭＯＳトランジスタＱＮ１３およびＱＮ１４を介して
ソース電圧ＶSSが与えられる構成となっている。
【０２０８】なお、図２７では、ＭＲＡＭセルアレイＭ
ＣＡを２行２列のセルアレイとしているが、行と列のサ
イズは、これに限定されるものではない。
【０２０９】＜Ｂ−２．装置動作＞以下、図２７〜図２
９を用いてＭＲＡＭ１００の動作について説明する。図
２８は、読み出しおよび書き込み時の、ＭＲＡＭ１００
における各種電流および電圧のタイミングチャートであ
る。
【０２１０】図２８においては、センス電流のタイミン
グチャート、ＭＲＡＭセルＭＣ１１、ＭＣ２１、ＭＣ１
２の書き込みおよび読み出しに際しての、ワード線およ
びビット線に与えられる電圧のタイミングチャートを示
すとともに、ＮＭＯＳトランジスタＭＮ１１、ＭＮ１
２、ＭＮ１３およびＭＮ１４の各々のゲート電極に与え
られるゲート電圧Ｖ11、Ｖ12、Ｖ13およびＶ14のタイミ
ングチャート、ＮＭＯＳトランジスタＱＮ１１、ＱＮ１
２およびＱＮ１３のゲート電極に与えられるゲート電圧
ＶW1、ＶW2およびＶW3のタイミングチャート、およびＮ
ＭＯＳトランジスタＭＮ１３のソース電圧ＶS1のタイミ
ングチャートを示している。
【０２１１】また、図２８において、ワード線およびビ
ット線のスタンバイ時の電圧は電圧ＶWおよびＶbとなっ
ている。
【０２１２】各ＭＲＡＭセルにはｐｎ接合ダイオードが
含まれているので、スタンバイ時には当該ダイオードの
ｐｎ接合に逆バイアスが印加されるように、ワード線お
よびビット線には電圧ＶWおよびＶbが印加される。な
お、図２７に示すように、各ダイオードはワード線にカ
ソードが接続されるように構成されているので、ＶW＞
Ｖbの関係となるように設定される。
【０２１３】以下においては、電圧Ｖb＝ソース電圧Ｖ
SSと想定して、ビット線ＢＬ１の制御について説明す
る。
【０２１４】＜Ｂ−２−１．スタンバイ状態＞図２８に
示すように、スタンバイ状態では、全てのワード線は電
圧ＶW、全てのビット線は電圧Ｖbが印加される。これを
実現するために、図２８に示す４つのＮＭＯＳトランジ
スタＭＮ１１、ＭＮ１２、ＭＮ１３およびＭＮ１４が配
置されている。
【０２１５】すなわち、スタンバイ時には、ＮＭＯＳト
ランジスタＭＮ１１およびＭＮ１３がオフ状態となるよ
うにゲート電圧Ｖ11およびＶ13にソース電圧ＶSSが与え
られ、ＮＭＯＳトランジスタＭＮ１２およびＭＮ１４が
オン状態となるようにゲート電圧Ｖ12およびＶ14にドレ
イン電圧ＶDDが与えられる。
【０２１６】また、ＮＭＯＳトランジスタＱＮ１１がオ
ン状態となるようにゲート電圧ＶW1を印加し、ＮＭＯＳ
トランジスタＱＮ１２がオフ状態となるようにゲート電
圧Ｖ W2を印加し、ＮＭＯＳトランジスタＱＮ１３がオフ
状態となるようにゲート電圧ＶW3を印加する。
【０２１７】なお、ＮＭＯＳトランジスタＱＮ１１はソ
ース電極がドレイン電圧ＶDDに接続されているので、ゲ
ート電圧ＶW1としてはＶDD＋ΔＶDDの電圧を印加する。
これはトランジスタのしきい値電圧による電圧降下を補
うためである。
【０２１８】この結果、ビット線ＢＬ１にはソース電圧
ＶSSが与えられ、ワード線ＷＬ１にはドレイン電圧ＶDD
が与えられる。
【０２１９】＜Ｂ−２−２．書き込み状態１（ライト
１）＞ＭＲＡＭセルＭＣ１１にデータ「１」を書き込む
（スピンの方向を反転させる）場合、選択ワード線ＷＬ
１と選択ビット線ＢＬ１に電流を流す必要がある。図２
７に示すＭＲＡＭ１００では、ビット線のみに双方向に
電流が流れることを想定している。
【０２２０】この場合、ＮＭＯＳトランジスタＭＮ１１
およびＭＮ１４をオン状態とし、ＮＭＯＳトランジスタ
ＭＮ１２およびＭＮ１３をオフ状態とする。ただし、Ｎ
ＭＯＳトランジスタＭＮ１１はソース電極がドレイン電
圧ＶDDに接続されているので、ゲート電圧Ｖ11としては
ＶDD＋ΔＶDDの電圧を印加する。
【０２２１】この結果、ビット線ＢＬ１を流れる電流Ｉ
BTは図２７の上から下へ向かって流れることになる。
【０２２２】一方、ＮＭＯＳトランジスタＱＮ１１およ
びＱＮ１３をオン状態とし、ＮＭＯＳトランジスタＱＮ
１２をオフ状態とすることで、選択ワード線ＷＬ１には
図２７の左から右へ向かって電流ＩWDが流れることにな
る。ＮＭＯＳトランジスタＱＮ１１はソース電極がドレ
イン電圧ＶDDに接続されているので、ゲート電圧Ｖw1と
してはＶDD＋ΔＶDDの電圧を印加する。
【０２２３】このようにして、選択ワード線ＷＬ１およ
び選択ビット線ＢＬ１を流れる電流ＩWDおよびＩBTに起
因する磁界により、ＭＲＡＭセルＭＣ１１のＭＴＪのソ
フト強磁性体層のスピンが回転して、データが書き込ま
れる。
【０２２４】＜Ｂ−２−３．読み出し状態１（リード
１）＞ＭＲＡＭセルＭＣ１１に書き込まれたデータ
「１」を読み出す場合、ＭＲＡＭセルＭＣ１１のダイオ
ードＤ１１にのみ順バイアスを印加し、センス電流ＩSC
を流す。このセンス電流ＩSCがＭＲＡＭセルＭＣ１１を
流れるとビット線ＢＬ１が電圧降下を起こす。この電圧
降下の大きさでデータが「０」か「１」を判断する。
【０２２５】ダイオードＤ１１に順バイアスを印加する
ために、選択ワード線ＷＬ１に電圧Ｖbを、選択ビット
線ＢＬ１に電圧Ｖwを印加する。この状態を実現するた
めに、ＮＭＯＳトランジスタＭＮ１１およびＭＮ１３を
オン状態とし、ＮＭＯＳトランジスタＭＮ１２およびＭ
Ｎ１４をオフ状態とする。
【０２２６】ただし、ＮＭＯＳトランジスタＭＮ１１お
よびＭＮ１３はソース線がＶDDであるので、ゲート電圧
Ｖ11およびＶ13としてＶDD＋ΔＶDDの電圧が印加され
る。
【０２２７】このとき、非選択アドレスのＭＲＡＭセル
ＭＣ２２のｐｎ接合ダイオードＤ２２には、逆バイアス
（ワード線ＷＬ２に電圧ＶW、ビット線ＢＬ２に電圧
Ｖb）が印加されたままであり、半選択アドレスのＭＲ
ＡＭセルＭＣ１２およびＭＣ２１のダイオードＤ１２お
よびＤ２１には電位差が与えられず（０バイアス）、Ｍ
ＲＡＭセルＭＣ１２、ＭＣ２１およびＭＣ２２に電流は
流れない。
【０２２８】ここで、可変抵抗Ｒ１１（すなわちＭＴ
Ｊ）の２つの抵抗値のうち、高い方の値をＲH、低い方
の値をＲLとする。
【０２２９】ＭＲＡＭセルＭＣ１１のメモリセルを流れ
るセンス電流ＩSCは、ＭＴＪの抵抗値（すなわち可変抵
抗Ｒ１１の値）により大きさが変わる。ＭＴＪの抵抗が
ＲHおよびＲLのときのセンス電流の値をＩLおよびＩHと
すると、ＲH＞ＲLであるので、ＩH＞ＩLが成り立つ。
【０２３０】ＭＲＡＭセルＭＣ１１にはセンス電流が流
れるため、ＮＭＯＳトランジスタＭＮ１３のソース電極
（マルチプレクサＭＵＸに接続）の電圧ＶS1は、ドレイ
ン電圧ＶDDよりも低下する。
【０２３１】この電圧降下は磁気トンネル抵抗値に依存
し、この降下電圧をマルチプレクサＭＵＸに含まれるセ
ンスアンプで参照電圧と比較して、データ「１」を検出
する。
【０２３２】＜Ｂ−２−４．書き込み状態０（ライト
０）＞ＭＲＡＭセルＭＣ１１にデータ「０」を書き込む
（スピンの方向を維持する）場合、書き込み状態１の場
合と異なるのは、選択ビット線ＢＬ１を流れる電流の方
向が逆となる点である。これを実現するため、ＮＭＯＳ
トランジスタＭＮ１１およびＭＮ１４をオフ状態とし、
ＮＭＯＳトランジスタＭＮ１２およびＭＮ１３をオン状
態とする。
【０２３３】この結果、ビット線ＢＬ１を流れる電流Ｉ
BTは図２７の下から上へ向かって流れることになる。
【０２３４】＜Ｂ−２−５．読み出し状態０（リード
０）＞ＭＲＡＭセルＭＣ１１に書き込まれたデータ
「０」を読み出す場合、ＮＭＯＳトランジスタＭＮ１
１、ＭＮ１２、ＭＮ１３およびＭＮ１４の動作は、読み
出し状態１（リード１）と同じである。ただし、読み出
すデータが「０」の場合のＮＭＯＳトランジスタＭＮ１
３のソース電極の電圧ＶS1と、読み出すデータが「１」
の場合の電圧ＶS1との電圧差ΔＶは、磁気トンネル抵抗
の変化率（ＲH−ＲL）／ＲLの値が大きいほど大きくな
る。電圧差ΔＶが大きいほどセンスアンプで検出できる
参照電圧に対するマージンが大きくなるので、検出が容
易になる。
【０２３５】ここで、図２９に磁気トンネル抵抗の変化
率の印加電圧依存性を示す。図２９において、横軸にＭ
ＴＪに印加するバイアス電圧を、縦軸に磁気トンネル抵
抗の変化率｛（ＲH−ＲL）／ＲL｝を示す。なお、図２
９には、これまでに説明したＭＴＪであるトンネルバリ
ア層を１層有する単磁気トンネル接合についての特性と
ともに、トンネルバリア層を２層有する２重磁気トンネ
ル接合についての特性を併せて示している。
【０２３６】図２９から判るように、（単および２重）
磁気トンネル接合に印加する電圧が０．１Ｖ程度のと
き、磁気トンネル抵抗の変化率が最大になる。従って、
読み出し時に選択ビット線ＢＬ１に印加する電圧Ｖ
Wは、ｐｎ接合ダイオードに印加される電圧より０．１
Ｖだけ高い電圧が望ましい。この電圧は、ＮＭＯＳトラ
ンジスタＭＮ１１とＭＮ１３のゲート電圧ＶDD＋ΔＶDD
の値を調節することにより実現できる。
【０２３７】ここで、２重磁気トンネル接合の構成につ
いて図３０を用いて説明する。図３０に示すように、２
重磁気トンネル接合は、第１反強磁性体層ＡＦ１、強磁
性体層ＦＭ１、第１トンネルバリア層ＴＢ１、ソフト強
磁性体層ＦＭＳ、第２トンネルバリア層ＴＢ２、第２反
強磁性体層ＡＦ２が積層された構成を有している。
【０２３８】このような構成において、第１および第２
反強磁性体層ＡＦ１およびＡＦ２の端子ＴＡおよびＴＢ
間に電圧ＶXを印加した場合、第１および第２のトンネ
ルバリア層ＴＢ１およびＴＢ２にはＶX／２ずつの電圧
がかかることになる。
【０２３９】一方、単磁気トンネル接合の場合には電圧
ＶXがトンネルバリア薄膜にかかることになるが、磁気
トンネル抵抗の変化率は、印加電圧が大きいほど小さく
なるので、２重磁気トンネル接合の方が磁気トンネル抵
抗の変化率が大きくなり、図２９に示すように、単磁気
トンネル接合と２重磁気トンネル接合とで特性に差が生
じることになる。
【０２４０】＜Ｂ−３．作用効果＞以上説明したよう
に、本発明に係る実施の形態２のＭＲＡＭによれば、Ｍ
ＲＡＭセルアレイＭＣＡのビット線およびワード線の両
端に、列読み出し／書き込み第１制御回路ＣＲＷ１およ
び列読み出し／書き込み第２制御回路ＣＲＷ２を備え、
それぞれにおいて、ビット線と電圧ＶDDとを接続する第
１のＭＯＳトランジスタ（ＭＮ１１、ＭＮ２１、ＭＮ１
３、ＭＮ２３）、ビット線と電圧ＶSSとを接続する第２
のＭＯＳトランジスタ（ＭＮ１２、ＭＮ２２、ＭＮ１
４、ＭＮ２４）とを有しているので、ＮＭＯＳトランジ
スタを切り替えることで選択ビット線に流れる電流の向
きを変更することができ、ＭＴＪを構成するソフト強磁
性体層のスピンの方向を任意に変更できる。なお、ＮＭ
ＯＳトランジスタＭＮ１１およびＭＮ１２、ＭＮ２１お
よびＭＮ２２、ＭＮ１３およびＭＮ１４、ＭＮ２３およ
びＭＮ２４は、ビット線の両端部の接続先を、電圧ＶDD
あるいは電圧ＶSSに切り替えることができるので、切り
替え手段と呼称することができる。
【０２４１】また、列読み出し／書き込み第１制御回路
ＣＲＷ１の上記第１のＭＯＳトランジスタはセンスアン
プを含むマルチプレクサＭＵＸに接続されているので、
データの読み出し時にセンス電流に起因する電圧をマル
チプレクサＭＵＸに出力することができる。
【０２４２】＜Ｂ−４．変形例１＞本発明に係る実施の
形態２の変形例１として、図３１にＭＲＡＭ２００を示
す。なお、ＭＲＡＭ２００は図２７を用いて説明したＭ
ＲＡＭ１００とほぼ同様の構成を有しており、異なるの
はＭＲＡＭ１００におけるＮＭＯＳトランジスタＭＮ１
１、ＭＮ１３、ＭＮ２１、ＭＮ２３、ＱＮ１１およびＱ
Ｎ２１、の代わりに、ＰＭＯＳトランジスタＭＰ１１，
ＭＰ１３、ＭＰ２１、ＭＰ２３、ＱＰ１１およびＱＰ２
１を設け、かつ、ＰＭＯＳトランジスタＭＰ１１および
ＮＭＯＳトランジスタＭＮ１２のゲート電極にＮＡＮＤ
ゲートＮＤ１１の出力を与え、ＰＭＯＳトランジスタＭ
Ｐ２１およびＮＭＯＳトランジスタＭＮ２２のゲート電
極にＮＡＮＤゲートＮＤ１２の出力を与え、入力、ＰＭ
ＯＳトランジスタＭＰ１３およびＮＭＯＳトランジスタ
ＭＮ１４のゲート電極にＮＡＮＤゲートＮＤ１３の出力
を与え、ＰＭＯＳトランジスタＭＰ２３およびＮＭＯＳ
トランジスタＭＮ２４のゲート電極にＮＡＮＤゲートＮ
Ｄ１４の出力を与えて、ゲート入力を共通化している点
である。
【０２４３】図２７に示すＭＲＡＭ１００においては、
ＮＭＯＳトランジスタＭＮ１１、ＭＮ１３の、ＭＮ２１
およびＭＮ２３のゲートには、オン状態においてＶDD＋
ΔＶ DDの電圧が印加されるので、ゲート電圧にＶDDしか
かからないＮＭＯＳトランジスタＭＮ１２、ＭＮ１４、
ＭＮ２２およびＭＮ２４に比べて、ゲート絶縁膜にかか
る負担が大きくなる可能性があった。
【０２４４】しかしながら、図３１に示すＭＲＡＭ２０
０においては、ＰＭＯＳトランジスタＭＰ１１，ＭＰ１
３、ＭＰ２１およびＭＰ２３を採用することで、ゲート
にＶ DD以上の電圧を印加せずに済むので、ゲート絶縁膜
にかかる負担は小さくなる。
【０２４５】また、ＰＭＯＳトランジスタＭＰ１１，Ｍ
Ｐ１３、ＭＰ２１およびＭＰ２３を採用することで、Ｎ
ＭＯＳトランジスタＭＮ１２、ＭＮ１４、ＭＮ２２およ
びＭＮ２４とゲート入力の共通化を図ることができ、Ｐ
ＭＯＳトランジスタＭＰ１１およびＮＭＯＳトランジス
タＭＮ１２、ＰＭＯＳトランジスタＭＰ２１およびＮＭ
ＯＳトランジスタＭＮ２２、ＰＭＯＳトランジスタＭＰ
１３およびＮＭＯＳトランジスタＭＮ１４、ＰＭＯＳト
ランジスタＭＰ２３およびＮＭＯＳトランジスタＭＮ２
４はインバータ（ドライバ、バッファ）を形成し、ＭＲ
ＡＭ１００に比べて消費電力を低減できる。
【０２４６】図３２は、読み出しおよび書き込み時の、
ＭＲＡＭ２００における各種電流および電圧のタイミン
グチャートである。
【０２４７】ＭＲＡＭ２００においては、ＰＭＯＳトラ
ンジスタＭＰ１１，ＭＰ１３と、ＮＭＯＳトランジスタ
ＭＮ１２、ＭＮ１４のそれぞれのゲート入力を共通化し
ているので、ゲート電圧Ｖ11およびＶ12のタイミングチ
ャートが同じとなり、またゲート電圧Ｖ13およびＶ14の
タイミングチャートが同じとなる。
【０２４８】また、ＰＭＯＳトランジスタＱＰ１１とＮ
ＭＯＳトランジスタＱＮ１２のゲート入力を共通化（Ｐ
ＭＯＳトランジスタＱＰ２１とＮＭＯＳトランジスタＱ
Ｎ２２のゲート入力も同様）しているので、ゲート電圧
ＶW1およびＶW2のタイミングチャートが同じとなるが、
基本的な動作はＭＲＡＭ１００と同じである。
【０２４９】なお、本例においては、電圧Ｖb＝ソース
電圧ＶSS、電圧ＶW＝ドレイン電圧Ｖ DDと想定してい
る。すなわち、ＭＪＴの特性が図２９に示したものと同
じである場合には、ドレイン電圧ＶDDは各ＭＲＡＭセル
のｐｎ接合ダイオードに印加される電圧に０．１Ｖを足
した値に、ほぼ等しく設定される。
【０２５０】また、図には示さないが、ＭＲＡＭ１００
および２００の読み出し／書き込み制御回路は、隣接す
るＭＲＡＭセルアレイと共有しても良い。この場合、共
有した分だけ装置面積を縮小する効果を奏する。
【０２５１】＜Ｂ−５．変形例２＞本発明に係る実施の
形態２の変形例２として、図３３にＭＲＡＭ３００を示
す。なお、ＭＲＡＭ３００は図３１を用いて説明したＭ
ＲＡＭ２００とほぼ同様の構成を有しており、異なるの
はＰＭＯＳトランジスタＭＰ１１およびＮＭＯＳトラン
ジスタＭＮ１２、ＰＭＯＳトランジスタＭＰ１３および
ＮＭＯＳトランジスタＭＮ１４、ＰＭＯＳトランジスタ
ＭＰ２１およびＮＭＯＳトランジスタＭＮ２２、ＰＭＯ
ＳトランジスタＭＰ２３およびＮＭＯＳトランジスタＭ
Ｎ２４のそれぞれのドレイン電極間に、ＮＭＯＳトラン
ジスタＭＮ１５、ＭＮ１６、ＭＮ２５、ＭＮ２６を挿入
した点と、ＰＭＯＳトランジスタＱＰ１１およびＮＭＯ
ＳトランジスタＱＮ１２、ＰＭＯＳトランジスタＱＰ２
１およびＮＭＯＳトランジスタＱＮ２２のそれぞれのド
レイン電極間に、ＮＭＯＳトランジスタＱＮ１およびＱ
Ｎ２を挿入した点である。
【０２５２】なお、ＮＭＯＳトランジスタＭＮ１５、Ｍ
Ｎ１６、ＭＮ２５、ＭＮ２６、ＱＮ１およびＱＮ２のゲ
ート電圧は、直流電圧ＶGGに固定される。
【０２５３】これらのＮＭＯＳトランジスタの目的は、
リーク電流の低減である。すなわち、ＭＯＳＦＥＴのリ
ーク電流は、ドレイン端での高電界に起因するＢＴＢＴ
（Band to band tunneling）ＴＡＴ（Trap Assisted Tu
nneling）、インパクトイオン化（Impact Ionization）
やＳＲＨ（Schockley-Read-hall process）が、その原
因である。
【０２５４】リーク電流を低減するには、ドレイン端の
電界を低減すれば良く、例えばＰＭＯＳトランジスタＭ
Ｐ１１およびＮＭＯＳトランジスタＭＮ１２のドレイン
電極間にＮＭＯＳトランジスタＭＮ１５を挿入し、ＮＭ
ＯＳトランジスタＭＮ１５のゲート電圧を所定の直流電
圧（ここでは電圧ＶGG）に設定することにより、ＮＭＯ
ＳトランジスタＭＮ１２およびＭＮ１５に与えられるド
レイン電圧を低減することができる。
【０２５５】例えば、電圧ＶGGをＶDD／２＋Ｖthn（Ｎ
ＭＯＳトランジスタＭＮ１５のしきい値電圧）に設定
し、ＮＭＯＳトランジスタＭＮ１５を常時オン状態にす
るように与える。すると、ＮＭＯＳトランジスタＭＮ１
２がオン状態になった場合、ＮＭＯＳトランジスタＭＮ
１５と合わせて、２つの抵抗が直列に接続された状態と
なり、抵抗分割によりＮＭＯＳトランジスタＭＮ１２お
よびＭＮ１５に加わるストレス電圧（ドレイン電圧
ＶDD）が等しくなるため、ＭＮ１２およびＭＮ１５のト
ータルのリーク電流は、ＮＭＯＳトランジスタＭＮ１５
を挿入しない場合、すなわちＮＭＯＳトランジスタＭＮ
１２だけの場合のリーク電流に比べて、大幅に低減する
ことができ、消費電力を低減することができる。
【０２５６】なお、電圧ＶGGをＶDD／２＋Ｖthnとした
のは、この設定によりＮＭＯＳトランジスタＭＮ１２お
よびＭＮ１５に加わるストレス電圧が等しく最小になる
との知見に基づくものであるが、実施にあたっては、消
費電力が低減されるのであれば、この電圧に限定される
ものではない。
【０２５７】以上の効果は、ＮＭＯＳトランジスタＭＮ
１６、ＭＮ２５およびＭＮ２６においても同様である。
【０２５８】また、ＰＭＯＳトランジスタＱＰ１１およ
びＮＭＯＳトランジスタＱＮ１２、ＰＭＯＳトランジス
タＱＰ２１およびＮＭＯＳトランジスタＱＮ２２のそれ
ぞれのドレイン電極間に挿入したＮＭＯＳトランジスタ
ＱＮ１およびＱＮ２によってもリーク電流を大幅に低減
でき、消費電力を低減することができる。
【０２５９】また、以上の説明においては、データの書
き込み時にＭＲＡＭセルアレイのビット線には双方向の
電流が流れ、ワード線には一方向の電流が流れると想定
したが、ビット線に一方向の電流が流れ、ワード線に双
方向の電流が流れるようにしても良い。
【０２６０】また、ＭＲＡＭセルのｐｎ接合ダイオード
の代わりに、ＭＯＳＦＥＴやＴＦＴ（Thin Film Transi
stor）やバイポーラトランジスタ等のオン／オフ特性を
持つ素子を用いても良い。
【０２６１】＜Ｃ．実施の形態３＞ ＜本実施の形態の特徴＞本発明の実施の形態３に係るＭ
ＲＡＭは、ＭＲＡＭセルアレイのワード線あるいはビッ
ト線を、複数のサブワード線あるいはサブビット線に分
割することを特徴としている。
【０２６２】すなわち、配線の抵抗率をρ、配線の長さ
をｌ、配線の断面積をＳとすると、配線抵抗Ｒは、次に
式（９）で与えられる。
【０２６３】
【数９】
【０２６４】また、配線に流れる電流をＩとすると、消
費電力Ｐは次式（１０）で与えられる。
【０２６５】
【数１０】
【０２６６】従って、配線の長さｌを短くすれば、消費
電力が低減することが判る。例えば、配線を２分割する
と、消費電力は２分の１になり、ｎ分割（ただし、ｎは
２以上の整数）すると、消費電力はｎ分の１になり、Ｍ
ＲＡＭにおいて書き込み時の消費電力を低減することが
できる。
【０２６７】また、同じワード線に接続しているメモリ
セルの個数が増加すると、負荷容量が増加する。その結
果、ワード線を伝送する信号の遅延時間が増加し、高速
アクセスができないという欠点が生じる。
【０２６８】しかしながら、ワード線を複数のサブワー
ド線に分割して配線の長さを短くすることにより、同一
の配線に接続されるメモリセルの個数が減少するため、
負荷容量が低減される。その結果、ワード線を分割しな
いメモリ装置に比べて遅延時間を短くすることができ、
高速アクセスを実現することができる。これはビット線
においても同様である。以下、本発明の実施の形態３に
係るＭＲＡＭの具体的な構成について説明する。
【０２６９】＜Ｃ−１．ワード線の分割＞ ＜Ｃ−１−１．装置構成＞図３４に、ワード線を分割し
たＭＲＡＭ４００の構成をブロック図で示す。図３４に
示すようにＭＲＡＭ４００は、複数のＭＲＡＭセルアレ
イ６６を有している。
【０２７０】各ＭＲＡＭセルアレイ６６は、複数のワー
ド線６４の第１の端部に接続された行読み出し／書き込
み第１制御回路ＲＲＷ１および第２の端部に接続された
行読み出し／書き込み第２制御回路ＲＲＷ２と、複数の
ビット線６９の第１の端部に接続された列読み出し／書
き込み第１制御回路ＣＲＷ１および第２の端部に接続さ
れた列読み出し／書き込み第２制御回路ＣＲＷ２とを有
している。
【０２７１】なお、上記各制御回路は実施の形態２にお
いて説明したＭＲＡＭ１００〜３００と同様とし、同じ
符号を付しているが、これらに限定されるものではな
い。
【０２７２】そして、各ＭＲＡＭセルアレイ６６に対応
して、図示しない列デコーダに接続されるメモリセルア
レイ選択線７０が複数配設されている。
【０２７３】また、行デコーダを構成する複数のＡＮＤ
ゲート６２の出力に、それぞれメインワード線６７が接
続されている。なお、メインワード線６７の本数は各Ｍ
ＲＡＭセルアレイ６６のワード線の本数に一致する。
【０２７４】複数のメモリセルアレイ選択線７０と複数
のメインワード線６７との交差部には、メモリセルアレ
イ選択線７０およびメインワード線６７を入力とする２
入力のＡＮＤゲート６１がそれぞれ接続され、その出力
が、行読み出し／書き込み第１制御回路ＲＲＷ１を介し
てサブワード線６４に接続されている。このサブワード
線６４が各ＭＲＡＭセルアレイ６６のワード線となる。
【０２７５】＜Ｃ−１−２．装置動作＞以下、ＭＲＡＭ
４００の動作について説明する。例えば、メモリセルア
レイ選択線７０の１つとメインワード線６７の１つが活
性化すると、活性化したメモリセルアレイ選択線７０お
よびメインワード線６７に接続されるＡＮＤゲート６１
が、その出力に接続されたサブワード線６４を活性化す
る。
【０２７６】この場合、活性化したメインワード線６７
はＭＲＡＭセルには直接に接続されないため、その容量
には、ＭＲＡＭセルアレイ６６を構成するＭＲＡＭセル
の容量が含まれない。従って、複数のＭＲＡＭセルアレ
イに渡る１本のワード線によりＭＲＡＭセルを選択する
構成に比べて、ワード線に含まれる容量が大幅に低減す
る。
【０２７７】さらに、１つのＭＲＡＭセルアレイ６６を
横切るだけのサブワード線６４は、容量および抵抗に起
因する遅延（ＣＲ遅延）が無視できるほど短く構成する
ことで、ＭＲＡＭ４００は、特定のＭＲＡＭセルを選択
する時間を本質的に低減することができ、ＭＲＡＭの動
作速度を向上させることができる。
【０２７８】ここでＭＲＡＭセルの容量について説明す
る。一例として、ＭＲＡＭセルがＭＴＪ（磁気トンネル
接合）とｐｎ接合ダイオードとの直列接続で構成される
場合を想定する。
【０２７９】この場合、ＭＲＡＭセル容量ＣMは以下の
数式（１１）に示すように、ＭＴＪの容量ＣTMRとｐｎ
接合ダイオードの接合容量ＣDとを直列に接続した容量
となる。
【０２８０】
【数１１】
【０２８１】図３４に示すＭＲＡＭ４００においては、
選択されたＭＲＡＭセルアレイ６６中のサブワード線６
４に接続しているＭＲＡＭセルのみアクセスされるの
で、サブワード線６４とビット線６９との間を流れる電
流は、ワード線を分割しない構成に比べて、ＭＲＡＭセ
ルアレイの個数の逆数に比例して減少し、消費電力を低
減することができる。
【０２８２】なお、ＭＲＡＭ４００においてはサブワー
ド線６４を制御する論理ゲートとして、ＡＮＤゲートを
用いているが、ＡＮＤゲートに限定されるものではな
く、例えば、ＮＡＮＤゲート、ＮＯＲゲート、ＸＯＲゲ
ート等の他の論理ゲートを用いても、メモリセルアレイ
選択線７０およびメインワード線６７の「High」あるい
は「Low」を表す論理と、その逆の論理（「Low」あるい
は「High」）を組み合わせて上記論理ゲートに入力する
ことで、ＭＲＡＭ４００と同様の効果を奏する。ここ
で、論理の「High」および「Low」とは、各信号電圧の
高値あるいは低値の何れかに相当する。
【０２８３】＜Ｃ−２．ワード線の階層化＞ ＜Ｃ−２−１．装置構成＞図３５に、ワード線を階層化
したＭＲＡＭ５００の構成をブロック図で示す。図３５
に示すようにＭＲＡＭ５００は、ｍ個のＭＲＡＭセルア
レイ８５を有して構成されるｎ個のメモリセルアレイ群
８６１〜８６ｎを備えている。
【０２８４】メモリセルアレイ群８６１を例に採れば、
各ＭＲＡＭセルアレイ８５は、複数のワード線８３の第
１の端部に接続された行読み出し／書き込み第１制御回
路ＲＲＷ１および第２の端部に接続された行読み出し／
書き込み第２制御回路ＲＲＷ２と、複数のビット線８９
の第１の端部に接続された列読み出し／書き込み第１制
御回路ＣＲＷ１および第２の端部に接続された列読み出
し／書き込み第２制御回路ＣＲＷ２とを有している。
【０２８５】そして、各ＭＲＡＭセルアレイ８５に対応
して、図示しない列デコーダに接続されるｍ本のメモリ
セルアレイ選択線９１１〜９１ｍが配設されている。
【０２８６】また、複数のＡＮＤゲート（サブグローバ
ルデコーダ）８１の出力に、それぞれメインワード線８
４が接続されている。なお、メインワード線８４の本数
は各ＭＲＡＭセルアレイ８５のワード線の本数に一致す
る。
【０２８７】メモリセルアレイ選択線９１１〜９１ｍと
複数のメインワード線８４との交差部には、メモリセル
アレイ選択線９１１〜９１ｍの何れかとメインワード線
８４の１つとを入力とする２入力のＡＮＤゲート（ロー
カル行デコーダ）８２がそれぞれ接続され、その出力
が、行読み出し／書き込み第１制御回路ＲＲＷ１を介し
て、サブワード線８３に接続されている。このサブワー
ド線８３が各ＭＲＡＭセルアレイ８５のワード線とな
る。
【０２８８】また、複数のサブグローバルデコーダ８１
の第１の入力の全ては、メモリセルアレイ群８６１に対
応して配設されたメモリセルアレイ群選択線９０１に共
通に接続されている。
【０２８９】そして、複数のサブグローバルデコーダ８
１の第２の入力のそれぞれは、複数のＡＮＤゲート（メ
イングローバルデコーダ）８０の出力に接続されるグロ
ーバルワード線８７を介して、メイングローバルデコー
ダ８０の出力に接続されている。
【０２９０】メモリセルアレイ群選択線９０１〜９０ｎ
は、グローバルワード線８７とは異なる配線であり、両
者は交差するように配設されている。
【０２９１】なお、他のメモリセルアレイ群もメモリセ
ルアレイ群８６１と同じ構成を有し、それぞれ複数のサ
ブグローバルデコーダ８１に接続され、それぞれの複数
のサブグローバルデコーダ８１もメモリセルアレイ群選
択線に接続されている。
【０２９２】すなわち、メモリセルアレイ群８６１〜８
６ｎのそれぞれに対応して、メモリセルアレイ群選択線
９０１〜９０ｎが配設され、メモリセルアレイ群８６１
〜８６ｎにそれぞれ接続される複数のサブグローバルデ
コーダ８１の第２の入力は、それぞれグローバルワード
線８７を介して、複数のメイングローバルデコーダ８０
の出力に接続されている。
【０２９３】なお、複数のメイングローバルデコーダ８
０は、アドレス信号線群８８に接続されている。
【０２９４】＜Ｃ−２−２．装置動作＞以下、ＭＲＡＭ
５００の動作について説明する。メモリセルアレイ群８
６１〜８６ｎは、メモリセルアレイ群選択線９０１〜９
０ｎにより何れかが選択され、メモリセルアレイ群８６
１〜８６ｎ内の複数のＭＲＡＭセルアレイ８５は、メモ
リセルアレイ選択線９１１〜９１ｍにより選択される。
【０２９５】メモリセルアレイ群８６１〜８６ｎの動作
は、図３４を用いて説明したＭＲＡＭ４００と同様であ
り、例えば、メモリセルアレイ選択線９１１とメインワ
ード線８４の１つが活性化すると、活性化したメモリセ
ルアレイ選択線９１１とメインワード線８４に接続され
るＡＮＤゲート８２が、その出力に接続されたサブワー
ド線８３を活性化する。
【０２９６】この場合、活性化したメインワード線８４
の容量には、ＭＲＡＭセルアレイ８５を構成するＭＲＡ
Ｍセルの容量が含まれないため、複数のＭＲＡＭセルア
レイに渡る１本のワード線によりＭＲＡＭセルを選択し
ていた従来のＭＲＡＭに比べて、ワード線に含まれる容
量が大幅に低減する。
【０２９７】また、例えば、メモリセルアレイ群選択線
９０１とグローバルワード線８７の１つが活性化する
と、活性化したメモリセルアレイ群選択線９０１とグロ
ーバルワード線８７に接続されるＡＮＤゲート８１が、
その出力に接続されたメインワード線８４を活性化す
る。
【０２９８】この場合、活性化したグローバルワード線
８７の容量には、メモリセルアレイ群８６１〜８６ｎを
構成するＭＲＡＭセルアレイ８５の容量が含まれないた
め、複数のメモリセルアレイ群に渡る１本のワード線に
よりＭＲＡＭセルを選択する構成に比べて、ワード線に
含まれる容量が大幅に低減する。
【０２９９】従って、ワード線８３とビット線８９との
間を流れる電流は、ワード線を階層化しない従来のＭＲ
ＡＭに比べて、ＭＲＡＭセルアレイの個数の逆数に比例
して減少するだけでなく、メモリセルアレイ群の個数の
逆数に比例して減少し、消費電力を低減することができ
る。
【０３００】＜Ｃ−２−３．ワード線が階層化されたＭ
ＲＡＭの全体構成＞図３６にワード線が階層化されたＭ
ＲＡＭの全体構成の一例を示す。図３６においては、４
個のＭＲＡＭセルアレイ８５１〜８５４を有して構成さ
れる、４個のメモリセルアレイ群８６１〜８６４を備え
たＭＲＡＭを示しており、４個のメモリセルアレイ群８
６１〜８６４のそれぞれに対応して、４本のメモリセル
アレイ群選択線９０１〜９０４が配設されている。ま
た、各メモリセルアレイ群においては、４個のＭＲＡＭ
セルアレイ８５１〜８５４に対応して、４本のメモリセ
ルアレイ選択線９１１〜９１４が配設されている。
【０３０１】なお、図３６においてはＭＲＡＭセルアレ
イ８５等の各構成は単純なブロックで表し、グローバル
ワード線８７等の各配線経路を矢印で模式的に示してい
る。図３６から、いわゆるワード線が階層化されている
ことが判る。
【０３０２】＜Ｃ−３．ビット線の分割＞ ＜Ｃ−３−１．装置構成＞図３７に、ビット線を分割し
たＭＲＡＭ６００の構成をブロック図で示す。図３７に
示すようにＭＲＡＭ６００は、複数のＭＲＡＭセルアレ
イ１６６を有している。
【０３０３】各ＭＲＡＭセルアレイ１６６は、複数のワ
ード線１６０の第１の端部に接続された行読み出し／書
き込み第１制御回路ＲＲＷ１および第２の端部に接続さ
れた行読み出し／書き込み第２制御回路ＲＲＷ２と、複
数のビット線１６４の第１の端部に接続された列読み出
し／書き込み第１制御回路ＣＲＷ１および第２の端部に
接続された列読み出し／書き込み第２制御回路ＣＲＷ２
とを有している。
【０３０４】なお、上記制御回路は実施の形態２におい
て説明したＭＲＡＭ１００〜３００と同様とし、同じ符
号を付しているが、これらに限定されるものではない。
【０３０５】そして、各ＭＲＡＭセルアレイ１６６に対
応して、図示しない行デコーダに接続されるメモリセル
アレイ選択線１７０が複数配設されている。
【０３０６】また、列デコーダを構成する複数のＡＮＤ
ゲート１６２の出力に、それぞれメインビット線１６７
が接続されている。なお、メインビット線１６７の本数
は各ＭＲＡＭセルアレイ１６６のビット線の本数に一致
する。
【０３０７】複数のメモリセルアレイ選択線１７０と複
数のメインビット線１６７との交差部には、メモリセル
アレイ選択線１７０およびメインビット線１６７を入力
とする２入力のＮＡＮＤゲート１６１がそれぞれ接続さ
れ、その出力が、列読み出し／書き込み第１制御回路Ｃ
ＲＷ１を介してサブビット線１６４に接続されている。
こサブビット線１６４が各ＭＲＡＭセルアレイ１６６の
ビット線となる。
【０３０８】＜Ｃ−３−２．装置動作＞以下、ＭＲＡＭ
６００の動作について説明する。例えば、メモリセルア
レイ選択線１７０の１つとメインビット線１６７の１つ
が活性化すると、活性化したメモリセルアレイ選択線１
７０およびメインビット線１６７に接続されるＮＡＮＤ
ゲート１６１が、その出力に接続されたサブビット線１
６４を活性化する。
【０３０９】この場合、活性化したメインビット線１６
７は、ＭＲＡＭセルには直接に接続されないので、その
容量にはＭＲＡＭセルアレイ１６６を構成するＭＲＡＭ
セルの容量が含まれない。従って、複数のＭＲＡＭセル
アレイに渡る１本のビット線によりＭＲＡＭセルを選択
する構成に比べて、ビット線に含まれる容量が大幅に低
減する。
【０３１０】さらに、１つのＭＲＡＭセルアレイ１６６
を横切るだけのサブビット線１６４は、容量および抵抗
に起因する遅延（ＣＲ遅延）が無視できるほど短くでき
るので、ＭＲＡＭ６００は、特定のＭＲＡＭセルを選択
する時間を本質的に低減することができ、ＭＲＡＭの動
作速度を向上させることができる。
【０３１１】ＭＲＡＭセルの容量については、数式（１
１）を用いて説明しているので重複する説明は省略する
が、図３７に示すＭＲＡＭ６００においては、選択され
たＭＲＡＭセルアレイ１６６中のサブビット線１６４に
接続しているＭＲＡＭセルのみアクセスされるので、サ
ブビット線１６４とワード線１６９との間を流れる電流
は、ビット線を分割しない構成に比べて、ＭＲＡＭセル
アレイの個数の逆数に比例して減少し、消費電力を低減
することができる。
【０３１２】なお、ＭＲＡＭ６００においてはサブビッ
ト線１６４を制御する論理ゲートとして、ＮＡＮＤゲー
トを用いているが、ＮＡＮＤゲートに限定されるもので
はなく、例えばＡＮＤゲート、ＮＯＲゲート、ＸＯＲゲ
ート等の他の論理ゲートを用いても、メモリセルアレイ
選択線１７０およびメインビット線１６７の「High」あ
るいは「Low」を表す論理と、その逆の論理（「Low」あ
るいは「High」）を組み合わせて上記論理ゲートに入力
することで、ＭＲＡＭ６００と同様の効果を奏する。こ
こで、論理の「High」および「Low」とは、各信号電圧
の高値あるいは低値の何れかに相当する。
【０３１３】＜Ｃ−４．ビット線の階層化＞ ＜Ｃ−４−１．装置構成＞図３８に、ビット線を階層化
したＭＲＡＭ７００の構成をブロック図で示す。図３８
に示すようにＭＲＡＭ７００は、ｍ個のＭＲＡＭセルア
レイ１８５を有して構成されるｎ個のメモリセルアレイ
群１８６１〜１８６ｎを備えている。
【０３１４】メモリセルアレイ群１８６１を例に採れ
ば、各ＭＲＡＭセルアレイ１８５は、複数のワード線１
８９の第１の端部に接続された行読み出し／書き込み第
１制御回路ＲＲＷ１および第２の端部に接続された行読
み出し／書き込み第２制御回路ＲＲＷ２と、複数のビッ
ト線１８３の第１の端部に接続された列読み出し／書き
込み第１制御回路ＣＲＷ１および第２の端部に接続され
た列読み出し／書き込み第２制御回路ＣＲＷ２とを有し
ている。
【０３１５】そして、各ＭＲＡＭセルアレイ１８５に対
応して、図示しない行デコーダに接続されるｍ本のメモ
リセルアレイ選択線１９１１〜１９１ｍが配設されてい
る。
【０３１６】また、複数のＡＮＤゲート（サブグローバ
ルデコーダ）１８１の出力に、それぞれメインビット線
１８４が接続されている。なお、メインビット線１８４
の本数は各ＭＲＡＭセルアレイ１８５のビット線の本数
に一致する。
【０３１７】メモリセルアレイ選択線１９１１〜１９１
ｍと複数のメインビット線１８４との交差部には、メモ
リセルアレイ選択線１９１１〜１９１ｍの何れかとメイ
ンビット線１８４の１つとを入力とする２入力のＡＮＤ
ゲート（ローカル列デコーダ）１８２がそれぞれ接続さ
れ、その出力が、列読み出し／書き込み第１制御回路Ｃ
ＲＷ１を介して、サブビット線１８３に接続されてい
る。このサブビット線１８３が各ＭＲＡＭセルアレイ１
８５のワード線となる。
【０３１８】また、複数のサブグローバルデコーダ１８
１の第１の入力の全ては、メモリセルアレイ群１８６１
に対応して配設されたメモリセルアレイ群選択線１９０
１に共通に接続されている。
【０３１９】そして、複数のサブグローバルデコーダ１
８１の第２の入力のそれぞれは、複数のＡＮＤゲート
（メイングローバルデコーダ）１８０の出力に接続され
るグローバルビット線１８７を介して、メイングローバ
ルデコーダ１８０の出力に接続されている。
【０３２０】メモリセルアレイ群選択線１９０１〜１９
０ｎは、グローバルビット線１８７とは異なる配線であ
り、両者は交差するように配設されている。
【０３２１】なお、他のメモリセルアレイ群もメモリセ
ルアレイ群１８６１と同じ構成を有し、それぞれ複数の
サブグローバルデコーダ１８１に接続され、それぞれの
複数のサブグローバルデコーダ１８１もメモリセルアレ
イ群選択線に接続されている。
【０３２２】すなわち、メモリセルアレイ群１８６１〜
１８６ｎのそれぞれに対応して、メモリセルアレイ群選
択線１９０１〜１９０ｎが配設され、メモリセルアレイ
群１８６１〜１８６ｎにそれぞれ接続される複数のサブ
グローバルデコーダ１８１の第２の入力は、それぞれグ
ローバルビット線１８７を介して、複数のメイングロー
バルデコーダ１８０の出力に接続されている。
【０３２３】なお、複数のメイングローバルデコーダ１
８０は、アドレス信号線群１８８に接続されている。
【０３２４】＜Ｃ−４−２．装置動作＞以下、ＭＲＡＭ
７００の動作について説明する。メモリセルアレイ群１
８６１〜１８６ｎは、メモリセルアレイ群選択線１９０
１〜１９０ｎにより何れかが選択され、メモリセルアレ
イ群１８６１〜１８６ｎ内の複数のＭＲＡＭセルアレイ
１８５は、メモリセルアレイ選択線１９１１〜１９１ｍ
により選択される。
【０３２５】メモリセルアレイ群１８６１〜１８６ｎの
動作は、図３７を用いて説明したＭＲＡＭ６００と同様
であり、例えば、メモリセルアレイ選択線１９１１とメ
インビット線１８４の１つが活性化すると、活性化した
メモリセルアレイ選択線１９１１とメインビット線１８
４に接続されるＡＮＤゲート１８２が、その出力に接続
されたサブビット線１８３を活性化する。
【０３２６】この場合、活性化したメインビット線１８
４の容量には、ＭＲＡＭセルアレイ１８５を構成するＭ
ＲＡＭセルの容量が含まれないため、複数のＭＲＡＭセ
ルアレイに渡る１本のビット線によりＭＲＡＭセルを選
択していた従来のＭＲＡＭに比べて、ビット線に含まれ
る容量が大幅に低減する。
【０３２７】また、例えば、メモリセルアレイ群選択線
１９０１とグローバルビット線１８７の１つが活性化す
ると、活性化したメモリセルアレイ群選択線１９０１と
グローバルビット線１８７に接続されるＡＮＤゲート１
８１が、その出力に接続されたメインビット線１８４を
活性化する。
【０３２８】この場合、活性化したグローバルビット線
１８７の容量には、メモリセルアレイ群１８６１〜１８
６ｎを構成するＭＲＡＭセルアレイ１８５の容量が含ま
れないため、複数のメモリセルアレイ群に渡る１本のビ
ット線によりＭＲＡＭセルを選択する構成に比べて、ビ
ット線に含まれる容量が大幅に低減する。
【０３２９】従って、ビット線１８３とワード線１８９
との間を流れる電流は、ビット線を階層化しない従来の
ＭＲＡＭに比べて、ＭＲＡＭセルアレイの個数の逆数に
比例して減少するだけでなく、メモリセルアレイ群の個
数の逆数に比例して減少し、消費電力を低減することが
できる。
【０３３０】なお、以上説明した実施の形態３において
は、ワード線およびビット線のそれぞれについて、分割
および階層化した例について説明したが、これらを組み
合わせ、ワード線およびビット線の両方を分割した構
成、あるいはワード線およびビット線の両方を階層化し
た構成としても良い。このような構成を採ることで、さ
らなる消費電力の低減およびＭＲＡＭの動作速度をさら
に向上させることができる。
【０３３１】＜Ｄ．実施の形態４＞ ＜本実施の形態の特徴＞本発明の実施の形態４に係るＭ
ＲＡＭは、インダクタで発生した磁界を用いて、複数の
ＭＲＡＭセルの記憶データを一括消去あるいは一括書き
込みすることを特徴とする。
【０３３２】＜Ｄ−１．装置構成＞図３９は本発明の実
施の形態４に係るＭＲＡＭ８００の構成を示す斜視図で
ある。図３９において、互いに平行に配設されたワード
線１、２および３の上部において交差するように、ビッ
ト線４、５および６が互いに平行に配設され、ワード線
およびビット線で挟まれる各交点にＭＲＡＭセルＭＣが
形成されてＭＲＡＭセルアレイＭＣＡ１を構成してい
る。
【０３３３】ＭＲＡＭセルＭＣの構成は図１を用いて説
明しており、重複する説明は省略するが、ＭＲＡＭセル
ＭＣを構成するソフト強磁性体層のイージーアクシスの
方向は矢示するように各ワード線の延在方向である。
【０３３４】そして、ＭＲＡＭセルアレイＭＣＡ１を取
り巻くようにコイル状のインダクタＩＤが配設されてい
る。
【０３３５】インダクタＩＤは、金属配線をコイル状に
接続して構成され、ワード線１〜３が延在する方向に沿
って巻き回されている。
【０３３６】そして、インダクタＩＤの両端部は、電流
を双方向に流すことができるインダクタ駆動回路（図示
せず）に接続されており、インダクタＩＤに流す電流の
向きを変えることで、インダクタＩＤで囲まれる領域に
発生する磁界の方向を変更することができる構成となっ
ている。なお、インダクタＩＤにより発生する磁界は、
ワード線１〜３が延在する方向、すなわち、ＭＲＡＭセ
ルＭＣを構成するソフト強磁性体層のイージーアクシス
の方向にほぼ一致している。
【０３３７】従って、ＭＲＡＭセルアレイＭＣＡ１の複
数のＭＲＡＭセルＭＣに対して、データの一括消去、あ
るいは、一括書き込みを行う場合には、インダクタ駆動
回路からインダクタＩＤに所定方向に電流を流し、発生
する磁界によってソフト強磁性体層のスピンの方向を一
斉に変更することができる。
【０３３８】なお、図３９においては説明の便宜上、３
行３列のメモリセルアレイが示されているが、行と列の
サイズは、これに限定されるものではないない。
【０３３９】また、インダクタＩＤ、ワード線１〜３、
ビット線４〜６等の各導体線間は、気体、あるいは、固
体の絶縁体が配設されているが、図３９では便宜的に表
示を省略している。
【０３４０】また、図３９では、説明の便宜上、インダ
クタＩＤの巻き線のピッチは、ＭＲＡＭセルアレイＭＣ
Ａ１のピッチより大きく示しているが、これに限定され
るものではない。
【０３４１】また、ＭＲＡＭセルＭＣの構成に特に限定
はなく、例えば図３０を用いて説明した２重磁気トンネ
ル接合を有する構成であっても良く、少なくとも１つの
磁気トンネル接合を有していれば良い。例えば、少なく
とも１つの磁気トンネル接合と静磁気結合で磁束をルー
プし、磁性体／非磁性体／磁性体構造を備えたメモリセ
ルでも良い。
【０３４２】また、インダクタは、ソフト強磁性体層の
イージーアクシスの方向に一致する磁界を発生できるの
であればコイル状でなくとも良い。
【０３４３】ここで、図３９におけるＡ−Ａ線での断面
図である図４０〜図４２を用いて、ＭＲＡＭ８００の動
作ついて説明する。なお、インダクタＩＤの巻き線ピッ
チは、説明の便宜上、図３９とは異なるピッチで示して
いる。
【０３４４】図４０は、一括消去前の状態の一例を示し
ている。図４０に示すようにＭＲＡＭセルＭＣはｐｎ接
合ダイオードＰＮの上部に、磁気トンネル接合（ＭＴ
Ｊ）が配設された構成を有している。そしてビット線５
の下部のＭＲＡＭセルＭＣを構成するソフト強磁性体層
２２のスピンの方向は図に向かって左を向いており、他
のＭＲＡＭセルＭＣのスピンの方向は右を向いている。
そして、一括消去動作および一括書き込み動作をしない
状態、すなわち、インダクタＩＤがスタンバイの状態で
は、インダクタＩＤは接地されている。これにより、外
部のノイズを遮断してＭＲＡＭセルアレイＭＣＡ１を保
護する効果を奏する。
【０３４５】図４１は一括消去の状態の一例を示してい
る。一括消去の信号がインダクタ駆動回路に入力される
と、インダクタＩＤに第１の方向の電流が流れ、矢示す
るように右方向の磁界が発生する。このとき、インダク
タＩＤのピッチが狭いほど、インダクタ内部の磁界が外
部へ漏れることが少なくなり、効率よく磁界を発生する
ことができる。
【０３４６】ここで、消去を表すスピンの方向を図中の
右向きとすると、インダクタ内部に発生した右方向の磁
界により、全てのＭＲＡＭセルＭＣのソフト強磁性体層
２２のスピンが同時に右側を向き、データが一括消去さ
れる。
【０３４７】図４２は一括書き込みの状態の一例を示し
ている。一括書き込みの信号がインダクタ駆動回路に入
力されると、インダクタＩＤに第１の方向とは反対の第
２の方向に電流が流れ、矢示するように左方向の磁界が
発生する。
【０３４８】ここで、書き込みを表すスピンの方向を図
中の左向きとすると、インダクタ内部に発生した左方向
の磁界により、全てのＭＲＡＭセルＭＣのソフト強磁性
体層２２のスピンが同時に左を向き、データが一括して
書き込まれる。
【０３４９】＜Ｄ−２．作用効果＞複数のＭＲＡＭセル
の記憶データを一括消去あるいは同じデータを一括して
書き込む場合、ワード線とビット線で逐一アドレスを選
択して記憶データを消去あるいは書き込む方法では、時
間がかかり、かつ、消費電力も大きい。
【０３５０】一方、本実施の形態によるＭＲＡＭでは、
複数のＭＲＡＭセルのデータを一括消去あるいは一括書
き込みできるため、短時間で処理でき、かつ、インダク
タＩＤにより効率よく磁界を発生させるので、消費電力
も少なくて済む。
【０３５１】＜Ｄ−３．変形例＞複数のＭＲＡＭセルの
記憶データを一括消去あるいは一括書き込みするために
は、インダクタ以外の構成を採ることもできる。
【０３５２】図４３に、本実施の形態４の変形例として
ＭＲＡＭ９００の平面構成を示す。なお、図４３におい
ては、説明の便宜上、４行４列のＭＲＡＭセルアレイＭ
ＣＡ２を示しているが、行と列のサイズは、これに限定
されるものではない。
【０３５３】図４３に示すように、ＭＲＡＭセルアレイ
ＭＣＡ２の上下に、データの一括処理のためのフラッシ
ュビット線ＦＢＬおよびフラッシュワード線ＦＷＬを配
設している。
【０３５４】フラッシュビット線ＦＢＬおよびフラッシ
ュワード線ＦＷＬは、それぞれ複数のビット線ＢＬ１お
よびワード線ＷＬ１が配列された領域全域に対応して設
けられ、図４３においては何れも平面視形状が矩形状と
なっている。
【０３５５】図４３においてはワード線ＷＬ１の上部に
おいてビット線ＢＬ１が交差する構成となっており、ワ
ード線ＷＬ１およびビット線ＢＬ１の交差部の両線の間
にＭＲＡＭセルＭＣが配設されている。
【０３５６】そして、フラッシュワード線ＦＷＬはワー
ド線ＷＬ１の下部に、フラッシュビット線ＦＢＬはビッ
ト線ＢＬ１の上部に配設されている。なお、図４３にお
いては最上部のフラッシュビット線ＦＢＬを便宜的に、
部分的に削除して示している。
【０３５７】図４３におけＡ−Ａ線およびＢ−Ｂ線での
断面構成を、図４４および図４５にそれぞれ示す。
【０３５８】図４５に示すようにＭＲＡＭセルＭＣはｐ
ｎ接合ダイオードＰＮの上部に、磁気トンネル接合（Ｍ
ＴＪ）が配設された構成を有している。
【０３５９】このように、ＭＲＡＭセルアレイＭＣＡ２
の上下に、フラッシュビット線ＦＢＬおよびフラッシュ
ワード線ＦＷＬを配設し、一括消去あるいは一括書き込
みに際しては、フラッシュビット線ＦＢＬおよびフラッ
シュワード線ＦＷＬに所定方向の電流を流すことで、全
てのＭＲＡＭセルＭＣのソフト強磁性体層のスピンを同
時に同じ方向に向けることで一括消去あるいは一括書き
込みが実現できる。
【０３６０】なお、フラッシュビット線ＦＢＬおよびフ
ラッシュワード線ＦＷＬにおいて、一括消去あるいは一
括書き込みのために流す電流の方向は、ＭＲＡＭセルＭ
Ｃに、個々にデータの消去あるいは書き込みを行う際に
ビット線ＢＬおよびワード線ＷＬ流す電流の方向と同じ
にすれば良い。
【０３６１】なお、フラッシュビット線ＦＢＬおよびフ
ラッシュワード線ＦＷＬは、両方備えても良いし、片方
のみでも良い。すなわち、発生する磁界は電流の大きさ
に比例するので、電流を多く流せば、一方だけでもスピ
ンの反転は可能である。
【０３６２】なお、フラッシュビット線ＦＢＬおよびフ
ラッシュワード線ＦＷＬの両方を用い、両線により同じ
大きさの磁界を発生させる方が、スピンを反転させるの
に必要な電流の総和は小さくできる。
【０３６３】また、一括消去動作および一括書き込み動
作をしない状態、すなわちフラッシュビット線ＦＢＬお
よびフラッシュワード線ＦＷＬのスタンバイ時には、フ
ラッシュビット線ＦＢＬおよびフラッシュワード線ＦＷ
Ｌを接地することで、外部の磁界や電界に起因するノイ
ズを遮蔽して、ＭＲＡＭセルアレイＭＣＡ２を保護する
効果を奏する。
【０３６４】なお、以上説明したＭＲＡＭ９００におい
ては、ＭＲＡＭセルアレイＭＣＡ２を１つ有する構成を
示したが、ＭＲＡＭセルアレイを複数有する構成におい
ても適用可能である。当該構成をＭＲＡＭ９００Ａとし
て図４６に示す。
【０３６５】図４６に示すように、ＭＲＡＭ９００Ａに
おいては複数のＭＲＡＭセルアレイＭＣＡ２がマトリッ
クス状に配設されており、ＭＲＡＭセルアレイＭＣＡ２
の配列に対応するように、ＭＲＡＭセルアレイＭＣＡ２
の配列の上下に、データの一括処理のためのグローバル
フラッシュビット線ＧＢＬおよびグローバルフラッシュ
ワード線ＧＷＬをマトリックス状に配設している。
【０３６６】グローバルフラッシュビット線ＧＢＬおよ
びグローバルフラッシュワード線ＧＷＬは、図４３に示
すフラッシュビット線ＦＢＬおよびフラッシュワード線
ＦＷＬと同じ機能を有し、説明は省略するが、複数のＭ
ＲＡＭセルアレイＭＣＡ２に共通に使用されるので名称
を変更している。
【０３６７】なお、以上説明したフラッシュビット線Ｆ
ＢＬおよびフラッシュワード線ＦＷＬ、グローバルフラ
ッシュビット線ＧＢＬおよびグローバルフラッシュワー
ド線ＧＷＬの制御回路は、図２７、図３１，図３３にお
いて説明した、行読み出し／書き込み第１制御回路ＲＲ
Ｗ１、行読み出し／書き込み第２制御回路ＲＲＷ２、お
よび列読み出し／書き込み第１制御回路ＣＲＷ１、列読
み出し／書き込み第２制御回路ＣＲＷ２を使用しても良
い。
【０３６８】また、図４６に示すＭＲＡＭ９００Ａのよ
うに、複数のＭＲＡＭセルアレイＭＣＡ２を有する構成
においては、一括消去あるいは一括書き込みの対象とな
るＭＲＡＭセルアレイＭＣＡ２と同じ列および同じ行に
おける非選択のＭＲＡＭセルアレイＭＣＡ２においても
電流が流れる可能性があるので、消費電流を低減する目
的で、図３４〜図３８を用いて説明した、分割されたワ
ード線、分割されたビット線、階層化されたワード線、
階層化されたビット線の技術的思想を、グローバルフラ
ッシュビット線ＧＢＬおよびグローバルフラッシュワー
ド線ＧＷＬに適用しても良い。
【０３６９】＜Ｅ．実施の形態５＞ ＜本実施の形態の特徴＞本発明の実施の形態５に係るＭ
ＲＡＭは、インダクタとキャパシタのＬＣ共振を利用し
て、電流をリサイクルし、少なくとも１回以上の記憶デ
ータの書き換えに利用することを特徴とする。
【０３７０】＜Ｅ−１．装置構成＞図４７は本発明の実
施の形態５に係るＭＲＡＭ１０００の平面構成を示す図
である。図４７においてＭＲＡＭセルアレイＭＣＡ３の
複数のビット線ＢＬ１の第１の端部にマルチプレクサＭ
ＵＸ１が接続され、第２の端部にマルチプレクサＭＵＸ
２が接続されている。また、複数のワード線ＷＬ１の第
１の端部にはドレイン電圧ＶDDが与えられ、複数のワー
ド線ＷＬ１のそれぞれの第２の端部にはＮＭＯＳトラン
ジスタＱＮ１が接続されている。
【０３７１】また、マルチプレクサＭＵＸ１には複数の
ビット線ＢＬ１の本数に対応して設けられた複数のＮＭ
ＯＳトランジスタＱＭ１が接続され、各ＮＭＯＳトラン
ジスタＱＭ１のソース電極にはキャパシタＣＰ１が接続
されている。
【０３７２】また、マルチプレクサＭＵＸ２は、２本の
ビット線ＢＬ１に対して１つのインダクタＩＤ１が接続
されるように構成されており、結果的にマルチプレクサ
ＭＵＸ２には、複数のビット線ＢＬ１の総数の半分に相
当する個数のインダクタＩＤ１が接続されている。
【０３７３】なお、ビット線ＢＬ１およびワード線ＷＬ
１には、図２６を用いて説明した列デコーダや行デコー
ダ、および制御回路が接続されているが、それらは本実
施の形態との関連が薄く、また説明の簡略化のため図示
および説明は省略する。
【０３７４】＜Ｅ−２．装置動作＞次に、ＭＲＡＭ１０
００の動作について説明する。なお、以下においては便
宜的に、ビット線ＢＬ１にＢＬ１ａおよびＢＬ１ｂの符
号を付して区別する場合もある。
【０３７５】まず、選択アドレスを含むワード線ＷＬ１
が選択され、当該選択ワード線ＷＬ１に直流電流ＩDCが
流れる。
【０３７６】次に、選択アドレスを含むビット線ＢＬ１
がマルチプレクサＭＵＸ１により選択され、当該選択ビ
ット線ＢＬ１ａを経由して書き込み電流Ｉ1がマルチプ
レクサＭＵＸ２に流れ込む。この場合、マルチプレクサ
ＭＵＸ２によって、選択ビット線ＢＬ１ａに接続される
インダクタＩＤ１が選択され、書き込み電流Ｉ1のエネ
ルギーがインダクタＩＤ１中に磁場として保存される。
【０３７７】上記インダクタＩＤ１に接続される、もう
一方のビット線ＢＬ１をマルチプレクサＭＵＸ２によっ
て選択しておくと、インダクタＩＤ１を流れた書き込み
電流Ｉ1が当該選択ビット線ＢＬ１ｂに流れ、電流Ｉ2と
して再利用することができる。
【０３７８】この電流Ｉ2は、マルチプレクサＭＵＸ１
を経由して、空いてるキャパシタＣＰ１に電荷として蓄
えられ、再びマルチプレクサＭＵＸ１およびＭＵＸ２を
適宜接続することで原理的に何度でも書き込みをするこ
とができる。
【０３７９】なお、複数のＮＭＯＳトランジスタＱＭ１
はキャパシタＣＰ１への電荷の蓄積および、キャパシタ
ＣＰ１からの電荷の放出のタイミングに合わせてオン・
オフ制御され、また、複数のＮＭＯＳトランジスタＱＮ
１は、ワード線ＷＬ１に直流電流ＩDCを流すタイミング
に合わせてオン・オフ制御される。
【０３８０】＜Ｅ−３．作用効果＞以上説明したよう
に、ビット線ＢＬ１における書き込み電流をインダクタ
ＩＤ１およびキャパシタＣＰ１のＬＣ共振を利用してリ
サイクルすることで、書き込み時の消費電力を低減する
ことができる。
【０３８１】＜Ｅ−４．変形例＞本実施の形態の変形例
として、図４８にＭＲＡＭ１１００の平面構成を示す。
ＭＲＡＭ１１００においては、図４７に示したＭＲＡＭ
１０００の構成に加えて、ＭＲＡＭセルアレイＭＣＡ３
の複数のワード線ＷＬ１の第１の端部にマルチプレクサ
ＭＵＸ３が接続され、第２の端部にマルチプレクサＭＵ
Ｘ４が接続されている。
【０３８２】また、マルチプレクサＭＵＸ３には複数の
ワード線ＷＬ１の本数に対応して設けられた複数のＮＭ
ＯＳトランジスタＱＮ１が接続され、各ＮＭＯＳトラン
ジスタＱＮ１のソース電極にはキャパシタＣＰ２が接続
されている。
【０３８３】また、マルチプレクサＭＵＸ４は、２本の
ワード線ＷＬ１に対して１つのインダクタＩＤ２が接続
されるように構成されており、結果的にマルチプレクサ
ＭＵＸ４には、複数のビット線ＷＬ１の総数の半分に相
当する個数のインダクタＩＤ２が接続されている。
【０３８４】このような構成のＭＲＡＭ１１００におい
ては、ビット線ＢＬ１における書き込み電流だけでな
く、ワード線ＷＬ１における書き込み電流をインダクタ
ＩＤ２およびキャパシタＣＰ２のＬＣ共振を利用してリ
サイクルすることができ、書き込み電流の消費に起因す
る消費電力をさらに低減することができる。
【０３８５】なお、インダクタＩＤ２およびキャパシタ
ＣＰ２のＬＣ共振による書き込み電流のリサイクル動作
は、インダクタＩＤ１およびキャパシタＣＰ１のＬＣ共
振によるそれと同様であるので説明は省略する。
【０３８６】また、インダクタＩＤ１およびキャパシタ
ＣＰ１、インダクタＩＤ２およびキャパシタＣＰ２にお
いて消費される電流については、マルチプレクサＭＵＸ
１〜ＭＵＸ４に設けられた、一般的な電流検出型補償回
路によって補償される。
【０３８７】なお、インダクタＩＤ１およびＩＤ２とし
ては、例えば、配線を渦巻き状に巻き回して形成された
スパイラルインダクタを用いれば良い。
【０３８８】図４７および図４８に示す構成は一例であ
り、ＬＣ共振を利用して書き込み電流のリサイクルを図
ることができるのであれば上記構成に限定されるもので
はない。
【０３８９】＜Ｆ．実施の形態６＞ ＜本実施の形態の特徴＞本発明の実施の形態５に係る磁
性体基板は、予め主面上に磁気トンネル接合（ＭＴＪ）
となる多層膜が形成されていることを特徴としている。
【０３９０】＜Ｆ−１．基板構成＞図４９に本発明の実
施の形態５に係る磁性体基板の断面構成を示す。図４９
において、シリコン基板ＳＢの主面全面に、シリコン酸
化膜あるいはシリコン窒化膜等の絶縁膜ＩＬ１が配設さ
れ、その上に、後にワード線あるいはビット線となる導
体層ＭＬ１が配設されている。
【０３９１】導体層ＭＬ１の上部には、比較的高濃度の
ｎ型不純物を有するｎ型シリコン層ＳＦ１および比較的
高濃度のｐ型不純物を有するｐ型シリコン層ＳＦ２が積
層されている。この２層は後にｐｎ接合ダイオードとな
る。
【０３９２】そして、ｐ型シリコン層ＳＦ２の上部に
は、後にタングステンスタッドとなるタングステン層Ｓ
ＴＤが形成され、タングステン層ＳＴＤ上には後にＭＴ
Ｊとなる多層膜が配設されている。
【０３９３】すなわち、下から順に、白金（Ｐｔ）で構
成されるテンプレート層ＴＰＬ、Ｎｉ81Ｆｅ19のパーマ
ロイで構成される初期強磁性体層ＩＦＬ（膜厚４ｎ
ｍ）、Ｍｎ54Ｆｅ46で構成される反磁性体層ＡＦＬ（膜
厚１０ｎｍ）、ＣｏＦｅあるいはＮｉ81Ｆｅ19のパーマ
ロイで構成される強磁性体層ＦＦＬ（膜厚８ｎｍ）、Ａ
ｌ 2Ｏ3で構成されるトンネルバリア層ＴＢＬ、膜厚２ｎ
ｍのＣｏＦｅと膜厚２０ｎｍのＮｉ81Ｆｅ19の多層膜で
構成されるソフト強磁性体層ＦＭＬ、Ｐｔで構成される
コンタクト層ＣＬを備えている。
【０３９４】また、コンタクト層ＣＬの上部には、後に
ワード線あるいはビット線となる導体層ＭＬ２が配設さ
れ、最上部には金属層の酸化防止膜として絶縁膜ＩＬ２
が配設されている。
【０３９５】このような磁性体基板を販売すれば、ユー
ザーはフォトレジストマスクを用いて、例えばアルゴン
イオンミリングでパターニングすることで、例えば図３
９に示すようなＭＲＡＭセルアレイＭＣＡ１を形成する
ことができる。
【０３９６】＜Ｆ−２．作用効果＞このように、主面上
に予めｐｎ接合ダイオードおよびＭＴＪとなる多層膜が
形成された磁性体基板を基板メーカーが販売し、ユーザ
ーは当該磁性体基板を用いることで、単なるシリコン基
板を準備し、その主面上に多層膜を形成する場合に比べ
て製造工程を省略でき、製造コストを削減できる。
【０３９７】＜Ｆ−３．変形例＞図５０に、ＳＯＩ（Si
licon On Insulator）基板の主面上に、予め、ｐｎ接合
ダイオードおよびＭＴＪとなる多層膜が形成された磁性
体基板を示す。
【０３９８】図５０においては、シリコン基板ＳＢ上に
埋め込み酸化膜ＢＸが配設され、埋め込み酸化膜ＢＸ上
にＳＯＩ層ＳＩが配設されている。そして、ＳＯＩ層Ｓ
Ｉ上には図４９示すのと同じ多層膜が配設されている。
【０３９９】図３１および図３３を用いて説明したよう
に、ＭＲＡＭにはＭＯＳＦＥＴが必要である。そして、
ＳＯＩ層上にＭＯＳＦＥＴを形成すると寄生容量を低減
できるので、ＭＯＳＦＥＴの動作速度を速くして、結果
的にはＭＲＡＭの動作速度も速くすることができる。
【０４００】なお、以上説明した実施の形態６において
は、磁気トンネル接合となる多層膜がバルクシリコン基
板やＳＯＩ基板上に堆積された構成を示し、それを磁性
体基板と呼称したが、磁気トンネル接合となる多層膜
（薄膜磁性体の多層膜）は、ガラス基板や樹脂基板上に
堆積しても良く、土台となる基板の種類は半導体基板に
限定されない。
【０４０１】従って、本発明においては、何らかの基板
を土台として薄膜磁性体の多層膜を堆積した構成を薄膜
磁性体基板と呼称している。
【０４０２】＜Ｇ．実施の形態７＞ ＜本実施の形態の特徴＞本発明の実施の形態７に係るＭ
ＲＡＭは、基板の主面上に形成された各種機能ブロック
の上に形成されていることを特徴とする。
【０４０３】＜Ｇ−１．装置構成＞まず、本実施の形態
との差異を説明するため、図５１に、従来の一般的な半
導体記憶装置の構成をブロック図で示す。
【０４０４】図５１において、メモリセルアレイ３１の
周辺回路として、列アドレスバッファ３１、列デコーダ
３２、列読み出し／書き込み制御回路３３、行アドレス
バッファ３４、行デコーダ３５および行読み出し／書き
込み制御回路３６が、メモリセルアレイ３１の周囲に配
設されている。
【０４０５】また、その他の機能ブロックとして、装置
外部との信号の送受信を行う入出力バッファ（Ｉ／Ｏバ
ッファ）、および上記信号が規格値よりも大きかったり
（overshoot）、小さかったり（undershoot）した場合
に、規格値に戻すＥＳＤ（Electric Static Discharg
e）回路４４、変調されている信号を復調したり、信号
を変調する機能を有する変調／復調回路（Modulator／D
emodulator）４３、デジタル信号を処理する機能を有す
るＤＳＰ（Digital Signal Processing）４２、メモリ
セルアレイ３１と周辺回路間のデータの授受の仲介（一
時的にデータを保持したり、周辺回路とメモリセルアレ
イ３１間のデータの送受信の同期を取るなど）を行う、
ファーストキャッシュ５１およびセカンドキャッシュ５
２、メモリセルアレイ３１のデータの入出力を制御する
入出力コントローラ（Ｉ／Ｏコントローラ５３）、デー
タの演算処理を行うＣＰＵ（Micro processor）４１を
備えている。
【０４０６】従来の半導体記憶装置、例えばＤＲＡＭ、
ＳＲＡＭおよびＥＥＰＲＯＭ等では、メモリセルアレイ
にＭＯＳＦＥＴを含むため、半導体基板の主面上に形成
する必要があり、結果的に、メモリセルアレイが各機能
ブロックと同一の半導体基板の主面表面上に形成されて
いた。
【０４０７】ここで、図５２に本発明の実施の形態７に
係るＭＲＡＭ１２００の構成をブロック図で示す。
【０４０８】図５２において、ＭＲＡＭセルアレイＭＣ
Ａは、ＭＲＡＭセルアレイＭＣＡの周辺回路、すなわ
ち、列アドレスバッファＣＡＢ、列デコーダＣＤ、列読
み出し／書き込み制御回路ＣＲＷ、行アドレスバッファ
ＲＡＢ、行デコーダＲＤおよび行読み出し／書き込み制
御回路ＲＲＷの配設領域の上部にオーバーラップして配
設されている。
【０４０９】なお、周辺回路の構成は、例えば図２６を
用いて説明した構成と同様であり、またその他の機能ブ
ロックについては従来からの半導体記憶装置と同様であ
るので説明は省略する。
【０４１０】＜Ｇ−２．作用効果＞ＭＲＡＭセルアレイ
ＭＣＡは、図２８、図３１および図３３を用いて説明し
たように、その内部にＭＯＳＦＥＴを含まず、半導体素
子としてはｐｎ接合ダイオードのみを含むので、形成領
域が基板の主面表面に限定されることはない。
【０４１１】従って、ＭＲＡＭセルアレイＭＣＡ以外の
構成、すなわちＭＲＡＭセルアレイＭＣＡの周辺回路を
含め、各種機能ブロックは基板の主面表面上に形成し、
ＭＲＡＭセルアレイＭＣＡはその上層に形成することで
装置面積を削減できる。
【０４１２】＜Ｇ−３．変形例＞図５３に本実施の形態
の変形例としてＭＲＡＭ１３００の構成をブロック図で
示す。
【０４１３】図５３に示すようにＭＲＡＭ１３００にお
いては、ＭＲＡＭセルアレイＭＣＡが、周辺回路および
各種機能ブロックが形成された領域の上部全体にオーバ
ーラップして配設されている。
【０４１４】このように、ＭＲＡＭセルアレイＭＣＡ
と、周辺回路および各種機能ブロックとを別個の層に形
成することで、ＭＲＡＭセルアレイＭＣＡの配設位置や
大きさの選択の自由度が増すことになり、装置面積を削
減できるとともに、装置レイアウトの選択性も高めるこ
とができる。
【０４１５】＜Ｈ．実施の形態８＞ ＜本実施の形態の特徴＞本発明の実施の形態８に係るＭ
ＲＡＭは、ＭＲＡＭセルアレイと、ＭＲＡＭセルアレイ
の周辺回路および各種機能ブロックとを別個の半導体チ
ップとし、両チップをモジュールとして１つのパッケー
ジに収納したＭＣＰ（Multi Chip Package）の形態を採
ることを特徴とする。
【０４１６】＜序論＞ＭＲＡＭセルアレイの周辺回路お
よび各種機能ブロックの製造時の最大形成温度は１００
０〜１２００℃程度であり、一方、ＭＲＡＭセルアレイ
の製造時の最大形成温度はキュリー温度で決まり４００
〜７００℃程度である。
【０４１７】両者を同一の半導体基板上に形成する場
合、形成温度の違いによる不具合を防止するため、最大
形成温度が４００〜７００℃程度である配線工程におい
てＭＲＡＭセルアレイを形成している。
【０４１８】そのため、ＭＲＡＭの製造工程においては
工程がシーケンシャルになり、製造コストがかかる問題
があった。
【０４１９】一方、昨今では１つのパッケージに複数の
半導体チップを収納したＭＣＰ構造が使用されつつあ
る。このような現状に鑑み、発明者等は、ＭＲＡＭセル
アレイと、ＭＲＡＭセルアレイの周辺回路および各種機
能ブロックとを別個の半導体チップとし、両チップをモ
ジュールとして１つのパッケージに収納した構成のＭＲ
ＡＭであれば上記問題は解決との結論に達したが、現実
にＭＣＰ構造のＭＲＡＭを得るには、従来のパッケージ
構造ではＭＲＡＭに対応できないという認識に至った。
【０４２０】以下、ＭＣＰ構造のＭＲＡＭを実現するた
めの課題を説明した上で、実施の形態８に係るＭＲＡＭ
２０００の構成について説明する。
【０４２１】＜Ｈ−１．従来のＭＣＰ構造について＞半
導体装置を含む半導体チップの実装方法として、従来、
ＱＦＰ（Quad FlatPackage）が用いられていたが、実装
面積が大きいという問題点があった。そこで、チップ面
積とほとんど同じ大きさの実装面積で済むＣＳＰ（Chip
Size Package）が近年、使われ始めている。この実装
方法は、ＱＦＰに比べてはるかに小さな実装面積で済む
ので、携帯電話用ＬＳＩやＰＣ（Personal Computer）
用ＤＲＡＭ等に用いられている。
【０４２２】図５４に、従来のＣＳＰの構成の一例を断
面図で示す。図５４において、半導体チップ１２２は、
箱形のパッケージ１２９の内部に収納され、半導体チッ
プ１２２の下主面はパッシベーション膜１２３によって
覆われて外部環境から保護されている。
【０４２３】パッシベーション膜１２３は窒化シリコン
膜や酸窒化シリコン膜等の絶縁膜で構成され、パッシベ
ーション膜１２３には複数の開口部が設けられ、半導体
チップ１２２の入出力端子となるチップ電極１３２が、
パッシベーション膜１２３を貫通する構成となってい
る。
【０４２４】パッケージ１２９は有底無蓋の箱状をな
し、その開口部から半導体チップ１２２が挿入される。
ここで、パッケージ１２９の開口部は最終的には底面基
板１３４によって覆われる。当該底面基板１３４の本体
はポリイミド樹脂等の絶縁材で構成され、その外側に面
した主面には、複数の遮蔽用半田バンプ１２５および信
号伝送用半田バンプ１２７が配設されている。
【０４２５】底面基板１３４は、遮蔽用半田バンプ１２
５および信号伝送用半田バンプ１２７を内部の構成に電
気的に接続する複数の内部配線１３０および１３１を有
している。
【０４２６】内部配線１３０および１３１は、何れも底
面基板１３４の内側に向いた主面上に配設されたキャリ
アフィルム１２４に接続されている。後に説明するよう
に、キャリアフィルム１２４は絶縁フィルム上に配設さ
れた電気配線（パッドを含む）と接着層１３３とを有し
ている。信号伝送用半田バンプ１２７からの電気信号
は、内部配線１３０およびキャリアフィルム１２４のパ
ッドに接続しているチップ電極１３２を介して半導体チ
ップ１２２に伝達される。また、接着層１３３は、キャ
リアフィルム１２４と半導体チップ１２２とを接着す
る。なお、図５４には示されていないが、キャリアフィ
ルム１２４は底面基板１３４とも別の接着層により接着
されている。
【０４２７】また、底面基板１３４の内部には導体で構
成される遮蔽電極１２６が埋め込まれている。遮蔽電極
１２６の平面視形状は矩形環状をなし、内部配線１３０
が遮蔽電極１２６に接触せずに通過できる開口部を有し
た構造となっている。図５４は遮蔽電極１２６の開口部
を切断する位置での断面図であり、当該開口部は破線で
示している。
【０４２８】遮蔽電極１２６は、遮蔽用半田バンプ１２
５および内部配線１３１を介して電源電位あるいは接地
電位に固定され、内部配線１３０が外部の電気ノイズを
拾うことを防止することができる。
【０４２９】また、半導体チップ１２２を囲むようにキ
ャリアフィルム１２４の上主面上に遮蔽電極１２６ｂが
配設されている。遮蔽電極１２６ｂは平面視形状が矩形
環状の平板であり、キャリアフィルム１２４上の電気配
線を介して内部配線１３１に電気的に接続され、電源電
位あるいは接地電位に固定される。
【０４３０】遮蔽電極１２６ｂを覆うように応力緩和膜
１３５が配設されている。応力緩和膜１３５は、半導体
チップ１２２と底面基板１３４との間の応力を緩和する
働きをする。
【０４３１】応力緩和膜１３５の断面形状は本来は矩形
であるが、半導体チップ１２２の端縁部とキャリアフィ
ルム１２４との間に挟まれ、変形するとともに部分的に
厚さが薄くなる。すなわち、半導体チップ１２２の端縁
部とキャリアフィルム１２４とに挟まれた部分に応力が
集中するが、厚さが薄くなることで応力が緩和される。
【０４３２】応力緩和膜１３５には、例えば熱可塑性エ
ラストマーが用いられる。熱可塑性エラストマーは、常
温ではゴム弾性を示すが、高温では可塑化され、各種成
形加工ができる高分子材料である。
【０４３３】また、半導体チップ１２２と応力緩和膜１
３５との接着材にはエポキシ樹脂等が使用される。熱可
塑性エラストマーの体積膨張率は約２．７×１０-6であ
るのに対し、シリコンの体積膨張率は約３．１×１０-6
であり、体積膨張率の差が小さいので、熱応力を緩和で
きる。
【０４３４】半導体パッケージにおいて、端子数の増大
とパッケージの小型化を両立させるためには、内部配線
が長く、かつ、細くなり、ノイズを拾いやすくなるとい
う問題点があるので、遮蔽電極１２６と遮蔽用半田バン
プ１２５が配設されている。また、半導体チップ１２２
と底面基板１３４との間の熱応力が大きくなり、電気的
接続の信頼性が低下することを防止するために応力緩和
膜１３５が配設されている。
【０４３５】遮蔽電極１２６の機能は上述した通りであ
り、遮蔽電極１２６は内部配線１３１を介して遮蔽用半
田バンプ１２５に接続されている。そして、遮蔽用半田
バンプ１２５は信号伝送用半田バンプ１２７の周囲を囲
むように配設され、信号伝送用半田バンプ１２７を介し
て内部配線１３０が外部の電気的ノイズを拾うことを防
止する機能を有している。なお、図示は省略するが、遮
蔽用半田バンプ１２５および信号伝送用半田バンプ１２
７は、配線がプリントされたマザーボードに接続され
る。
【０４３６】また、従来においてＭＣＰ構造はＱＦＰに
おいてのみ実現されていた。図５５にＱＦＰを用いたＭ
ＣＰ構造の断面構成を示す。図５５においては、１つの
パッケージ１０７内に３つの半導体チップ１０２ａ、１
０２ｂおよび１０２ｃが積み重ねられて配設され、樹脂
１０６で封止されている。
【０４３７】一例として、半導体チップ１０２ａ、１０
２ｃがＳＲＡＭ、半導体チップ１０２ｂがフラッシュＥ
ＥＰＲＯＭである。
【０４３８】各半導体チップ間は内部配線１０９によっ
て接続され、外部との電気的接続は、ボンディングワイ
ヤ１１２を介して外部リード線１１３によりなされる。
【０４３９】このような構成とすることで、１つのパッ
ケージに１つの半導体チップしか有さないものよりも、
同一占有面積に対して、より多くのメモリ容量を得るこ
とができる。それゆえ、携帯情報端末に対して需要が多
い。
【０４４０】しかしながら、ＱＦＰはチップ面積に比べ
て実装面積が大きくなり、かつ、外部リード線がノイズ
を拾いやすいという問題点があった。
【０４４１】このように、ＣＳＰにしてもＱＦＰにして
も一長一短があり、さらに、ＭＲＡＭにおいては、外部
磁界の影響でソフト強磁性体層のスピンが反転すること
を防止する必要が生じるので、従来のパッケージの構成
をそのまま採用することはできなかった。
【０４４２】＜Ｈ−２．装置構成＞以下、図５６〜図６
５を用いて実施の形態８に係るＭＲＡＭ２０００の構成
について説明する。
【０４４３】図５６にＭＲＡＭ２０００の断面構成を、
また図５７にＭＲＡＭ２０００を下部側から見た平面構
成を示す。なお、図５６は、図５７におけるＡ−Ａ線で
の断面を示している。
【０４４４】図５６に示すように、ＭＲＡＭセルアレイ
の周辺回路および各種機能ブロックを含む半導体チップ
１２２は、パーマロイ（Ｎｉ80Ｆｅ20）等の高透磁率の
導体で構成される箱形の遮蔽体ＳＨＢに収納されてい
る。
【０４４５】遮蔽体ＳＨＢの材料として、例えばＭＲＡ
Ｍメモリセルに用いられるソフト強磁性体と同等か、そ
れよりも大きな透磁率を有する強磁性体として、パーマ
ロイの他にスーパマロイ（Ｍｏ5Ｎｉ79Ｆｅ16）を用い
ても良い。保磁力が大きい強磁性体は永久磁石として働
き、周辺の電気機器に影響を与える可能性もあるので、
保磁力の小さい強磁性体が望ましい。パーマロイやスー
パマロイ、Ｍｎ50Ｚｎ 50等のフェライトはこの条件を満
たす材料である。
【０４４６】遮蔽体ＳＨＢの内壁面には、熱可塑性エラ
ストマーで構成される応力緩和膜２３５が配設されてい
る。応力緩和膜２３５は半導体チップ１２２と遮蔽体Ｓ
ＨＢとの応力を緩和する働きをする。
【０４４７】遮蔽体ＳＨＢは、その本体部となる筒状の
外枠部２３７と、外枠部２３７の一方端を覆う上部板２
３８と、外枠部２３７の他方端を覆う下部板２３６とを
有して構成され、応力緩和膜２３５は上部板２３８およ
び外枠部２３７の内面に配設されている。
【０４４８】また、下部板２３６には開口部が設けら
れ、当該開口部を半導体チップ１２２に接続された内部
配線１３０が貫通する構成となっている。
【０４４９】パッケージ１２９は有底無蓋の箱状をな
し、その開口部から半導体チップ１２２を有した遮蔽体
ＳＨＢが挿入される。
【０４５０】パッケージ１２９は遮蔽体ＳＨＢを収納し
てさらに空間的な余裕を有する大きさであり、遮蔽体Ｓ
ＨＢとパッケージ１２９の内壁との間には、エポキシ樹
脂等の樹脂で構成される樹脂材１２８が配設されてい
る。
【０４５１】パッケージ１２９の開口部は最終的には底
面基板１３４によって覆われる。当該底面基板１３４の
本体はポリイミド樹脂等の絶縁材で構成され、その外側
に面した主面には、複数の遮蔽用半田バンプ１２５およ
び信号伝送用半田バンプ１２７が配設されている。な
お、底面基板１３４はキャリアフィルム１２４や下部板
２３６等に塗布された接着剤により固定される。
【０４５２】底面基板１３４は、遮蔽用半田バンプ１２
５および信号伝送用半田バンプ１２７を内部の構成に電
気的に接続する複数の内部配線１３０および１３１を有
している。
【０４５３】内部配線１３０および１３１は、何れも底
面基板１３４の内側に向いた主面上に配設されたキャリ
アフィルム１２４に接続されるように配設され、内部配
線１３１はキャリアフィルム１２４上に配設されている
パッドおよび電気配線を介して遮蔽体ＳＨＢの下部板２
３６に電気的に接続されている。
【０４５４】また、内部配線１３１は、底面基板１３４
の内部に埋め込まれた導体で構成される遮蔽電極１２６
に電気的に接続されている。なお、遮蔽電極１２６の一
部は、必ずしも内部配線１３０および１３１と同一断面
内に存在するわけではないので、図５６においては破線
で示している。
【０４５５】なお、遮蔽電極１２６は電源電位あるいは
接地電位に固定され、内部配線１３０が外部の電気ノイ
ズを拾うことを防止する働きをする。
【０４５６】半導体チップ１２２の入出力端子となるチ
ップ電極１３２は、キャリアフィルム１２４上に設けら
れているパッド（フィルム電極）に直接に接続され、当
該キャリアフィルム１２４上にパターニングされている
フィルム電極および電気配線を介して内部配線１３０に
電気的に接続されている。なお、内部配線１３０は信号
伝送用半田バンプ１２７に接続されている。
【０４５７】信号伝送用半田バンプ１２７は、外部と内
部の半導体チップとの電気信号の授受を行うための端子
であり、遮蔽用半田バンプ１２５は遮蔽体ＳＨＢの電位
を接地電位に固定する端子である。
【０４５８】また、図５７に示すように遮蔽用半田バン
プ１２５は信号伝送用半田バンプ１２７を囲むように配
設されている。
【０４５９】なお、信号伝送用半田バンプ１２７および
遮蔽用半田バンプ１２５は、底面基板１３４に加わる応
力を、取り付け基板（マザーボード）に分散する機能を
有しており、遮蔽用半田バンプ１２５を設けることで、
半田バンプ１個あたりに加わる応力を低減することがで
きる。
【０４６０】＜Ｈ−３．実装方法＞次に、図５８〜図６
２を用いてＭＲＡＭ２０００の実装方法の概略について
説明する。なお、図５８〜図６２はＭＲＡＭ２０００の
実装方法を模式的に示すものであり、図５６に示す構成
を正確に表すものではない。
【０４６１】図５８において、底面基板１３４の上部に
キャリアフィルム１２４が接着されて、キャリアフィル
ム１２４上に応力緩和膜２２３が接着されている。
【０４６２】応力緩和膜２２３は矩形環状をなし、キャ
リアフィルム１２４に設けられたフィルム電極２１９の
配設領域を囲むように配設されている。また、応力緩和
膜２２３には矩形環状の溝２２４が形成されており、溝
２２４内には遮蔽体ＳＨＢの下部板２３６（図５６）が
配設されている。なお、溝２２４内に下部板２３６が配
設された構成は図６４（ａ）、図６４（ｂ）に示す。
【０４６３】また、図示は省略するが、後の工程で、溝
２２４に沿って遮蔽体ＳＨＢの外枠部２３７（図４６）
が配設され、下部板２３６に接続される。
【０４６４】なお、応力緩和膜２２３が矩形環状をなし
ているので、図５８に示すＸ方向およびＹ方向において
同様に応力を緩和することができる。
【０４６５】絶縁体であるキャリアフィルム１２４上に
配設されたフィルム電極２１９は、内部配線１３０を介
して信号伝送用半田バンプ１２７に接続される。
【０４６６】なお、キャリアフィルム１２４上のフィル
ム電極２１９および内部配線１３０を適宜パターニング
することで、各バンプと各チップ電極との接続を任意に
設定できる。
【０４６７】キャリアフィルム１２４には、フィルム電
極２１９の他に接着層１３３が選択的に配設されてい
る。接着層１３３は、半導体チップ１２２をキャリアフ
ィルム１２４と接着するためのものである。
【０４６８】次に、図５９に示す工程において、半導体
チップ１２２の各チップ電極が、キャリアフィルム１２
４の各フィルム電極に接触するように半導体チップ１２
２を搭載し、接着層１３３により半導体チップ１２２を
固定する。
【０４６９】図６０は、図５９に示す状態の底面基板１
３４を逆転させた状態を示しており、底面基板１３４に
は半球形の半田バンプ形成孔２１１が配設されている。
内部配線１３０および１３１（図５６参照）は半田バン
プ形成孔２１１の内壁面に達しており、後の工程で半田
バンプ形成孔２１１内を半田バンプが埋めると、半田バ
ンプと内部配線１３０および１３１とが電気的に接続さ
れることになる。なお、半田バンプの代わりに導電性ポ
リマーを用いても良い。
【０４７０】図６１は、半田バンプ形成孔２１１上に信
号伝送用半田バンプ１２７および遮蔽用半田バンプ１２
５を配設した状態を示している。
【０４７１】そして、応力緩和膜２３５（図５６）を内
部に有した遮蔽体ＳＨＢで半導体チップ１２２を覆った
後、有底無蓋のパッケージ１２９に挿入し、隙間に樹脂
等の封止剤を注入することで、図６２に示すように裏面
に、信号伝送用半田バンプ１２７および遮蔽用半田バン
プ１２５を有した構成を得る。
【０４７２】ここで、図６３、図６４（ａ）および図６
４（ｂ）を用いて、遮蔽体ＳＨＢを構成する下部板２３
６と、応力緩和膜２２３の平面視形状を説明する。な
お、図６３は、図５６におけるＢ−Ｂ線での概略の断面
構成を示し、図６４（ａ）および図６４（ｂ）は、図６
３におけるＣ−Ｃ線およびＤ−Ｄ線での断面構成を示し
ている。
【０４７３】図６３に示すように、下部板２３６は中央
に矩形の開口部ＯＰを有する矩形の平板で構成され、底
面基板１３４側には、遮蔽用半田バンプ１２５に電気的
に接続する矩形環状の遮蔽電極１２６（図５６）が配設
される。なお、遮蔽電極１２６の外形寸法は下部板２３
６の外形寸法と略同じである。
【０４７４】なお、応力緩和膜２２３は遮蔽体ＳＨＢの
開口部端縁の内側および外側に配設され、また応力緩和
膜２３５（図５６参照）が遮蔽体ＳＨＢの内側全体に配
設されているので、半導体チップ２３１と半導体チップ
２３２に加わる外部からの応力を低減できる。
【０４７５】＜Ｈ−４．作用効果＞以上説明した実施の
形態８に係るＭＲＡＭ２０００によれば、ＭＲＡＭセル
アレイを含む半導体チップ１２２を外部磁界から遮蔽す
る遮蔽体ＳＨＢで囲むようにしたので、外部磁界により
ＭＲＡＭセルのスピンが反転して磁化の方向、すなわち
データが書き換えられることを防止できる。
【０４７６】また、応力緩和膜２２３が遮蔽体ＳＨＢの
開口部端縁の内側および外側に配設され、遮蔽体ＳＨＢ
の内側には応力緩和膜２３５が配設されているので、Ｍ
ＲＡＭ２０００を取り付ける取り付け基板（マザーボー
ド）の曲がり、温度サイクルに起因する外部からの応力
が半導体チップ１２２に加わることを低減できる。
【０４７７】＜Ｈ−５．変形例１＞なお、以上説明した
ＭＲＡＭ２０００では、実装する半導体チップは１つと
して示したが、図６５に示すＭＲＡＭ２１００のよう
に、ＭＲＡＭセルアレイの周辺回路および各種機能ブロ
ックが含まれた半導体チップ１２２ａ（回路チップ）の
上に、ＭＲＡＭセルアレイを含む半導体チップ１２２ｂ
（磁気記憶チップ）を載置する構成としても良い。
【０４７８】半導体チップ１２２ａは両主面にチップ電
極を備え、半導体チップ１２２ａと半導体チップ１２２
ｂとは、両者の間に配設されたキャリアフィルム１２４
ｂ上のフィルム電極および電気配線により接続される。
また、半導体チップ１２２ａと半導体チップ１２２ｂと
は接着層１３３により接着固定される。
【０４７９】なお、半導体チップ１２２ａと信号伝送用
半田バンプ１２７との電気的な接続は、図６５に示す半
導体チップ１２２と信号伝送用半田バンプ１２７との接
続と同じであり、キャリアフィルム１２４がキャリアフ
ィルム１２４ａとなっている点以外はＭＲＡＭ２０００
と基本的には同じであるので説明は省略する。
【０４８０】また、半導体チップ１２２ａと半導体チッ
プ１２２ｂとは、上下関係を逆に配設しても良い。その
場合には、半導体チップ１２２ｂの両面にチップ電極を
配設すれば良い。
【０４８１】また、半導体チップ１２２ａと半導体チッ
プ１２２ｂとの組み合わせは、少なくとも１方のチップ
にＭＲＡＭセルアレイが配設されていれば良く、公知の
半導体チップの任意の組み合わせが可能である。
【０４８２】図６５に示すＭＲＡＭ２１００では、ＭＲ
ＡＭセルアレイの周辺回路および各種機能ブロックが含
まれた半導体チップ１２２ａとＭＲＡＭセルアレイを含
む半導体チップ１２２ｂとを別々に製造し、組み合わせ
るため、形成温度の違いを考慮する必要がなく、個々の
形成温度を最適化できる。そして、半導体チップ１２２
ａおよび１２２ｂを別々に製造するため、製造工程がパ
ラレルに進行し、製造時間が短縮できる。
【０４８３】＜Ｈ−６．変形例２＞図５６に示すＭＲＡ
Ｍ２０００では、遮蔽体ＳＨＢの材料に、強磁性体を用
いたが、その代わりにＩｒ（イリジウム）を２０〜３０
atom.％含むＩｒＭｎ等の反強磁性体を用いても同様の
効果を奏する。
【０４８４】また、図６６に示すＭＲＡＭ２２００のよ
うに、遮蔽体ＳＨＢを、強磁性体１３６ａと反強磁性体
１３６ｂとの多層膜で構成しても良い。その場合、底面
基板１３４中の遮蔽電極１２６も同様に強磁性体１２６
ａと反強磁性体１２６ｂの多層膜とする。なお、多層膜
の上下関係は上記に限定されない。
【０４８５】
【発明の効果】本発明に係る請求項１記載の磁気記憶装
置によれば、少なくとも１つの磁気トンネル接合が、ソ
フト強磁性体層の磁化の容易な方向であるイージーアク
シスが、複数のビット線および複数のワード線の延在方
向に対して４０〜４５度の角度を有するように配設され
ているので、少ない書き込み電流で、ソフト強磁性体層
の磁化の方向を確実に反転でき、書き込み時の消費電力
を低減することができる。
【０４８６】本発明に係る請求項２記載の磁気記憶装置
によれば、磁気トンネル接合の平面視形状において、イ
ージーアクシスに平行な辺が、イージーアクシスに直交
する辺よりも長くなるように矩形に構成されているの
で、形状に起因する異方性により、イージーアクシスを
定めることが容易となり、イージーアクシスが変化する
ことを防止できる。
【０４８７】本発明に係る請求項３記載の磁気記憶装置
によれば、第１および第２の切り替え手段により、ビッ
ト線の第１および第２の端部を第１あるい第２の電源に
切り替えて接続できるので、ビット線に双方向の電流を
流すことができ、磁気トンネル接合の磁化の方向を変化
させて、データの書き込みや消去が可能となる。
【０４８８】本発明に係る請求項４記載の磁気記憶装置
によれば、第１および第２の切り替え手段を同一導電型
の第１〜第４のＭＯＳトランジスタで構成するので、製
造が容易となる。
【０４８９】本発明に係る請求項５記載の磁気記憶装置
によれば、第１の切り替え手段を導電型の異なるの第１
および第２のＭＯＳトランジスタで構成し、第２の切り
替え手段を、導電型の異なる第３および第４のＭＯＳト
ランジスタで構成するので、第１および第２のＭＯＳト
ランジスタの一方、および第３および第４のＭＯＳトラ
ンジスタの一方の制御電極に、オン状態において電源電
圧以上の電圧を加える必要がなくなり、ゲート絶縁膜に
かかる負担を小さくできる。
【０４９０】本発明に係る請求項６記載の磁気記憶装置
によれば、第１および第２のＭＯＳトランジスタの第１
の主電極間、第３および第４のＭＯＳトランジスタの第
１の主電極間に、常時オン状態となる第５、第６のＭＯ
Ｓトランジスタをそれぞれ備えているので、第１および
第２のＭＯＳトランジスタの一方の第１の主電極、およ
び第３および第４のＭＯＳトランジスタの一方の第１の
主電極に加わるストレス電圧を低減し、ストレス電圧に
起因するリーク電流を低減して、消費電力を低減でき
る。
【０４９１】本発明に係る請求項７記載の磁気記憶装置
によれば、複数のメモリセルアレイを有する磁気記憶装
置において、複数のメモリセルアレイに渡る複数のメイ
ンワード線と、単一のメモリセルアレイだけに渡るワー
ド線とを用いることで、同一の配線に直接に接続される
メモリセルの個数が減少するので、負荷容量が低減され
る。その結果、負荷容量に起因する遅延時間を短くし
て、高速アクセスを実現することができる。
【０４９２】本発明に係る請求項８記載の磁気記憶装置
によれば、複数のメモリセルアレイを有するメモリセル
アレイ群を複数備える磁気記憶装置において、単一のメ
モリセルアレイだけに渡るワード線と、複数のメモリセ
ルアレイに渡る複数のメインワード線と、複数のメモリ
セルアレイ群に渡る複数のグローバルワード線とを用い
ることで、同一の配線に直接に接続されるメモリセルの
個数が減少するので、負荷容量が低減される。その結
果、負荷容量に起因する遅延時間を短くして、高速アク
セスを実現することができる。
【０４９３】本発明に係る請求項９記載の磁気記憶装置
によれば、複数のメモリセルアレイを有する磁気記憶装
置において、複数のメモリセルアレイに渡る複数のメイ
ンビット線と、単一のメモリセルアレイだけに渡るビッ
ト線とを用いることで、同一の配線に直接に接続される
メモリセルの個数が減少するので、負荷容量が低減され
る。その結果、負荷容量に起因する遅延時間を短くし
て、高速アクセスを実現することができる。
【０４９４】本発明に係る請求項１０記載の磁気記憶装
置によれば、複数のメモリセルアレイを有するメモリセ
ルアレイ群を複数備える磁気記憶装置において、単一の
メモリセルアレイだけに渡るビット線と、複数のメモリ
セルアレイに渡る複数のメインビット線と、複数のメモ
リセルアレイ群に渡る複数のグローバルビット線とを用
いることで、同一の配線に直接に接続されるメモリセル
の個数が減少するので、負荷容量が低減される。その結
果、負荷容量に起因する遅延時間を短くして、高速アク
セスを実現することができる。
【０４９５】本発明に係る請求項１１記載の磁気記憶装
置によれば、ソフト強磁性体層の磁化の容易な方向であ
るイージーアクシスに沿った方向に磁界を発生させるイ
ンダクタを備えることで、少なくとも１つの磁気トンネ
ル接合を有する複数のメモリセルのデータを一括消去あ
るいは一括書き込みできるので、短時間での処理が可能
となる。
【０４９６】本発明に係る請求項１２記載の磁気記憶装
置によれば、コイル状のインダクタにより効率よく磁界
を発生させるので、複数のメモリセルのデータを一括消
去あるいは一括書き込みする場合の消費電力が少なくて
済む。
【０４９７】本発明に係る請求項１３記載の磁気記憶装
置によれば、少なくとも１つのメモリセルアレイの、複
数のビット線および複数のワード線の外側に、フラッシ
ュビット線およびフラッシュワード線を備え、これらに
所定方向の電流を流すことで、少なくとも１つの磁気ト
ンネル接合を有する複数のメモリセルのデータを一括消
去あるいは一括書き込みできるので、短時間での処理が
可能となる。
【０４９８】本発明に係る請求項１４記載の磁気記憶装
置によれば、複数のメモリセルアレイがマトリックス状
に配設された磁気記憶装置において、フラッシュビット
線およびフラッシュワード線も、複数のメモリセルアレ
イの配列に沿って、マトリックスを構成するように配設
することで、複数のメモリセルアレイのデータを一括消
去あるいは一括書き込みできるので、短時間での処理が
可能となる。
【０４９９】本発明に係る請求項１５記載の磁気記憶装
置によれば、選択されたビット線およびワード線の少な
くとも１方に流れる電流を、ＬＣ共振によって保存する
少なくとも１つのインダクタと、少なくとも１つのキャ
パシタとを備えるので、書き込み電流をリサイクルする
ことができ、書き込み時の消費電力を低減することがで
きる。
【０５００】本発明に係る請求項１６記載の磁気記憶装
置によれば、ビット線における書き込み電流をリサイク
ルするための具体的構成を得ることができる。
【０５０１】本発明に係る請求項１７記載の磁気記憶装
置によれば、ワード線における書き込み電流をリサイク
ルするための具体的構成を得ることができる。
【０５０２】本発明に係る請求項１８記載の磁気記憶装
置によれば、導体で構成される遮蔽体内に少なくとも１
つの半導体チップを収納することで、少なくとも１つの
磁気トンネル接合を含む複数のメモリセルにおいて、磁
気トンネル接合の磁化の方向が外部磁界によって反転
し、データが書き換えられることを防止できる。
【０５０３】本発明に係る請求項１９記載の磁気記憶装
置によれば、少なくとも１つの半導体チップが第１およ
び第２の応力緩和膜によって保持されるので、外部から
の応力が複数の半導体チップに加わることを低減でき
る。
【０５０４】本発明に係る請求項２０記載の磁気記憶装
置によれば、磁気記憶チップと、メモリセルアレイの周
辺回路を含む回路チップとに分けることで、両者別々に
製造することになり、形成温度の違いを考慮する必要が
なく、個々の形成温度を最適化できる。また、製造工程
がパラレルに進行し、製造時間が短縮できる。
【０５０５】本発明に係る請求項２１記載の磁気記憶装
置によれば、遮蔽体が、ソフト強磁性体層と同等か、そ
れよりも大きな透磁率を有する強磁性体で構成されるの
で、外部磁界を有効に遮蔽することができる。
【０５０６】本発明に係る請求項２２記載の磁気記憶装
置によれば、遮蔽体が、反強磁性体で構成されるので外
部磁界を有効に遮蔽することができる。
【０５０７】本発明に係る請求項２３記載の磁気記憶装
置によれば、遮蔽体が、強磁性体と反強磁性体との多層
膜で構成されるので外部磁界を有効に遮蔽することがで
きる。
【０５０８】本発明に係る請求項２４記載の磁性体基板
によれば、主面全域に配設された、少なくとも１つの磁
気トンネル接合を形成する多層膜を少なくとも有してい
るので、少なくとも１つの磁気トンネル接合を有するメ
モリセルを備えた磁気記憶装置を製造する場合、単なる
半導体基板を準備し、その主面上に多層膜を形成する場
合に比べて製造工程を省略でき、製造コストを削減でき
る。
【０５０９】本発明に係る請求項２５記載の磁性体基板
によれば、単磁気トンネル結合を有するメモリセルを備
えた磁気記憶装置の製造に適した磁性体基板が得られ
る。
【０５１０】本発明に係る請求項２６記載の磁性体基板
によれば、単磁気トンネル結合の下部にｐｎ接合ダイオ
ードを有したメモリセルを備えた磁気記憶装置の製造に
適した半導体基板が得られる。
【０５１１】本発明に係る請求項２７記載の磁性体基板
によれば、ＭＯＳＦＥＴの寄生容量を低減できるＳＯＩ
基板上に少なくとも１つの磁気トンネル接合が形成され
ることになるので、ＭＯＳＦＥＴの動作速度を速くし
て、結果的には磁気記憶装置動作速度も速くすることが
できる。
【図面の簡単な説明】
【図１】 ＭＲＡＭセルの構成を示す斜視図である。
【図２】 一般的なＭＲＡＭセルアレイの構成を示す図
である。
【図３】 一般的なＭＲＡＭセルアレイの動作を説明す
る図である。
【図４】 スピンを反転させるのに必要な磁界の関係を
示す図である。
【図５】 本発明に係る実施の形態１のＭＲＡＭセルア
レイの構成を示す図である。
【図６】 本発明に係る実施の形態１のＭＲＡＭセルア
レイの動作を説明する図である。
【図７】 本発明に係る実施の形態１のＭＲＡＭセルア
レイの構成を示す図である。
【図８】 本発明に係る実施の形態１のＭＲＡＭセルア
レイの動作を説明する図である。
【図９】 一般的なＭＲＡＭセルの動作を説明する図で
ある。
【図１０】 一般的なＭＲＡＭセルの動作を説明する図
である。
【図１１】 本発明に係る実施の形態１のＭＲＡＭセル
の動作を説明する図である。
【図１２】 本発明に係る実施の形態１のＭＲＡＭセル
の動作を説明する図である。
【図１３】 本発明に係る実施の形態１のＭＲＡＭセル
の動作を説明する図である。
【図１４】 本発明に係る実施の形態１のＭＲＡＭセル
の動作を説明する図である。
【図１５】 スピンを反転させるのに必要な磁界の関係
を示す図である。
【図１６】 一般的なＭＲＡＭセルの動作を説明する図
である。
【図１７】 一般的なＭＲＡＭセルの動作を説明する図
である。
【図１８】 本発明に係る実施の形態１のＭＲＡＭセル
の動作を説明する図である。
【図１９】 本発明に係る実施の形態１のＭＲＡＭセル
の動作を説明する図である。
【図２０】 本発明に係る実施の形態１のＭＲＡＭセル
の動作を説明する図である。
【図２１】 本発明に係る実施の形態１のＭＲＡＭセル
の動作を説明する図である。
【図２２】 本発明に係る実施の形態１のＭＲＡＭセル
の動作を説明する図である。
【図２３】 本発明に係る実施の形態１のＭＲＡＭセル
の動作を説明する図である。
【図２４】 本発明に係る実施の形態１のＭＲＡＭセル
の動作を説明する図である。
【図２５】 本発明に係る実施の形態１のＭＲＡＭセル
の動作を説明する図である。
【図２６】 本発明の実施の形態２に係るＭＲＡＭの構
成を示すブロック図である。
【図２７】 本発明の実施の形態２に係るＭＲＡＭの構
成を示す回路図である。
【図２８】 本発明の実施の形態２に係るＭＲＡＭの動
作を示すタイミングチャートである。
【図２９】 磁気トンネル抵抗の変化率の印加電圧依存
性を示す図である。
【図３０】 ２重磁気トンネル接合の構成を示す図であ
る。
【図３１】 本発明の実施の形態２に係るＭＲＡＭの構
成を示す回路図である。
【図３２】 本発明の実施の形態２に係るＭＲＡＭの動
作を示すタイミングチャートである。
【図３３】 本発明の実施の形態２に係るＭＲＡＭの構
成を示す回路図である。
【図３４】 本発明の実施の形態３に係るＭＲＡＭのワ
ード線を分割した構成示すブロック図である。
【図３５】 本発明の実施の形態３に係るＭＲＡＭのワ
ード線を階層化した構成示すブロック図である。
【図３６】 本発明の実施の形態３に係るＭＲＡＭのワ
ード線を階層化した構成示す概念図である。
【図３７】 本発明の実施の形態３に係るＭＲＡＭのビ
ット線を分割した構成示すブロック図である。
【図３８】 本発明の実施の形態３に係るＭＲＡＭのビ
ット線を階層化した構成示すブロック図である。
【図３９】 本発明の実施の形態４に係るＭＲＡＭの構
成を示す斜視図である。
【図４０】 本発明の実施の形態４に係るＭＲＡＭの動
作を説明する断面図である。
【図４１】 本発明の実施の形態４に係るＭＲＡＭの動
作を説明する断面図である。
【図４２】 本発明の実施の形態４に係るＭＲＡＭの動
作を説明する断面図である。
【図４３】 本発明の実施の形態４に係るＭＲＡＭの変
形例の構成を示す平面図である。
【図４４】 本発明の実施の形態４に係るＭＲＡＭの変
形例の構成を示す断面図である。
【図４５】 本発明の実施の形態４に係るＭＲＡＭの変
形例の構成を示す断面図である。
【図４６】 本発明の実施の形態４に係るＭＲＡＭの変
形例の構成を示す平面図である。
【図４７】 本発明の実施の形態５に係るＭＲＡＭの構
成を示す平面図である。
【図４８】 本発明の実施の形態５に係るＭＲＡＭの構
成を示す平面図である。
【図４９】 本発明の実施の形態６に係る半導体基板の
構成を示す断面図である。
【図５０】 本発明の実施の形態６に係る半導体基板の
構成を示す断面図である。
【図５１】 一般的なＭＲＡＭの構成を示すブロック図
である。
【図５２】 本発明の実施の形態７に係るＭＲＡＭの構
成を示すブロック図である。
【図５３】 本発明の実施の形態７に係るＭＲＡＭの構
成を示すブロック図である。
【図５４】 一般的なパッケージ化されたＭＲＡＭの構
成を示す断面図である。
【図５５】 一般的なパッケージ化されたＭＲＡＭの構
成を示す断面図である。
【図５６】 本発明の実施の形態８に係るＭＲＡＭの構
成を示す断面図である。
【図５７】 本発明の実施の形態８に係るＭＲＡＭの構
成を示す平面図である。
【図５８】 本発明の実施の形態８に係るＭＲＡＭの製
造工程を示す斜視図である。
【図５９】 本発明の実施の形態８に係るＭＲＡＭの製
造工程を示す斜視図である。
【図６０】 本発明の実施の形態８に係るＭＲＡＭの製
造工程を示す斜視図である。
【図６１】 本発明の実施の形態８に係るＭＲＡＭの製
造工程を示す斜視図である。
【図６２】 本発明の実施の形態８に係るＭＲＡＭの製
造工程を示す斜視図である。
【図６３】 本発明の実施の形態８に係るＭＲＡＭの部
分構成を説明する平面図である。
【図６４】 本発明の実施の形態８に係るＭＲＡＭの部
分構成を説明する断面図である。
【図６５】 本発明の実施の形態８に係るＭＲＡＭの構
成を示す断面図である。
【図６６】 本発明の実施の形態８に係るＭＲＡＭの構
成を示す断面図である。
【図６７】 磁気トンネル接合の概念を示す図である。
【図６８】 遷移金属の状態密度を模式的に示す図であ
る。
【図６９】 トンネル磁気抵抗効果を説明する模式図で
ある。
【図７０】 トンネル磁気抵抗効果を説明する模式図で
ある。
【図７１】 磁気トンネル接合の構成例を示す図であ
る。
【図７２】 磁気トンネル接合の構成例を示す図であ
る。
【図７３】 スピンバルブ型強磁性トンネル接合素子の
実例を示す図である。
【図７４】 スピンバルブ型強磁性トンネル接合素子の
実測特性を示す図である。
【図７５】 従来のＭＲＡＭセルアレイの構成を示す斜
視図である。
【図７６】 従来のＭＲＡＭセルアレイの構成を示す斜
視図である。
【図７７】 従来のＭＲＡＭセルアレイの等価回路図で
ある。
【図７８】 従来のＭＲＡＭセルアレイの動作を説明す
る図である。
【符号の説明】
ＭＣ２，ＭＣ３ ＭＲＡＭセル、６４，８３ サブワー
ド線、６６，８５，１６６ ＭＲＡＭセルアレイ、６
７，８４ メインワード線、８７ グローバルワード
線、８６１，１８６１ メモリセルアレイ群、１６４，
１８３ サブビット線、１６７，１８４ メインビット
線、１８７ グローバルビット線、１２５遮蔽用半田バ
ンプ、２２３，２３５ 応力緩和膜、１２７ 信号伝送
用半田バンプ、１２２ 半導体チップ、ＩＤ インダク
タ、ＦＢＬ フラッシュビット線、ＦＷＬ フラッシュ
ワード線、ＳＨＢ 遮蔽体。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 43/08 Ｈ０１Ｌ 27/10 ４４７ (72)発明者 前田 茂伸 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 5E049 AA01 AA04 AA07 AA09 AC05 BA06 CB01 DB01 DB12 5F083 FZ10 GA01

Claims (27)

    【特許請求の範囲】
  1. 【請求項１】 非接触で交差して、マトリックスを構成
    する複数のビット線および複数のワード線と、 前記複数のビット線と前記複数のワード線との交差部に
    それぞれ配設され、少なくとも１つの磁気トンネル接合
    を含む複数のメモリセルとを備えた磁気記憶装置であっ
    て、 前記複数のメモリセルは、前記複数のビット線のうちの
    １本および前記複数のワード線のうちの１本の間にそれ
    ぞれ配設され、 前記少なくとも１つの磁気トンネル接合は、磁化の方向
    が変更可能なソフト強磁性体層を有し、 前記少なくとも１つの磁気トンネル接合は、前記ソフト
    強磁性体層の磁化の容易な方向であるイージーアクシス
    が、前記複数のビット線および前記複数のワード線の延
    在方向に対して４０〜５０度の角度を有するように配設
    される、磁気記憶装置。
  2. 【請求項２】 前記磁気トンネル接合は、 前記イージーアクシスに平行な辺が、前記イージーアク
    シスに直交する辺よりも長くなるように、平面視形状が
    矩形に構成される、請求項１記載の磁気記憶装置。
  3. 【請求項３】 非接触で交差して、マトリックスを構成
    する複数のビット線および複数のワード線と、 前記複数のビット線と前記複数のワード線との交差部に
    それぞれ配設され、少なくとも１つの磁気トンネル接合
    を含む複数のメモリセルとを備えた磁気記憶装置であっ
    て、 前記複数のビット線の第１の端部にそれぞれ接続され、
    前記第１の端部と第１の電源あるい第２の電源との電気
    的な接続を切り替え可能な複数の第１の切り替え手段
    と、 前記複数のビット線の第２の端部にそれぞれ接続され、
    前記第２の端部と前記第１の電源あるい前記第２の電源
    との電気的な接続を切り替え可能な複数の第２の切り替
    え手段と、を備える、磁気記憶装置。
  4. 【請求項４】 前記第１の切り替え手段は、 前記複数のビット線の第１の端部にそれぞれの第１の主
    電極が接続され、それぞれの第２の主電極が、前記第１
    の電源および前記第２の電源に接続された同一導電型の
    第１および第２のＭＯＳトランジスタを有し、 前記第２の切り替え手段は、 前記複数のビット線の第２の端部にそれぞれの第１の主
    電極が接続され、それぞれの第２の主電極が、前記第１
    の電源および前記第２の電源に接続された同一導電型の
    第３および第の４ＭＯＳトランジスタを有する、請求項
    ３記載の磁気記憶装置。
  5. 【請求項５】 前記第１の切り替え手段は、 前記複数のビット線の第１の端部にそれぞれの第１の主
    電極が接続され、それぞれの第２の主電極が、前記第１
    の電源および前記第２の電源に接続された導電型の異な
    るの第１および第２のＭＯＳトランジスタを有し、 前記第２の切り替え手段は、 前記複数のビット線の第２の端部にそれぞれの第１の主
    電極が接続され、それぞれの第２の主電極が、前記第１
    の電源および前記第２の電源に接続された導電型の異な
    る第３および第４のＭＯＳトランジスタを有する、請求
    項３記載の磁気記憶装置。
  6. 【請求項６】 前記第１および第２のＭＯＳトランジス
    タのそれぞれ前記第１の主電極間に接続された、前記第
    ２のＭＯＳトランジスタと同一導電型の第５のＭＯＳト
    ランジスタと、 記第３および第４のＭＯＳトランジスタのそれぞれ前記
    第１の主電極間に接続された、前記第４のＭＯＳトラン
    ジスタと同一導電型の第６のＭＯＳトランジスタと、を
    さらに備え、 前記第５および第６のＭＯＳトランジスタの制御電極
    は、常時オン状態となる所定電圧を与える第３の電源に
    接続される、請求項５記載の磁気記憶装置。
  7. 【請求項７】 非接触で交差して、マトリックスを構成
    する複数のビット線および複数のワード線、および、 前記複数のビット線と前記複数のワード線との交差部に
    それぞれ配設され、少なくとも１つの磁気トンネル接合
    を含む複数のメモリセル、 で構成される複数のメモリセルアレイと、 前記複数のメモリセルアレイに渡る複数のメインワード
    線と、 前記複数のメモリセルアレイの個々に対応して配設され
    た複数のメモリセルアレイ選択線と、を有した、少なく
    とも１のメモリセルアレイ群を備え、 前記複数のワード線は、前記複数のメインワード線と前
    記複数のメモリセルアレイ選択線との交差部にそれぞれ
    設けられた第１の組み合わせ論理ゲートの出力にそれぞ
    れ接続され、 前記第１の組み合わせ論理ゲートの入力は、交差状態に
    ある前記複数のメインワード線の１本と前記複数のメモ
    リセルアレイ選択線の１本とに接続される、磁気記憶装
    置。
  8. 【請求項８】 前記少なくとも１のメモリセルアレイ群
    を複数有し、 前記複数のメモリセルアレイ群に渡る複数のグローバル
    ワード線と、 前記複数のメモリセルアレイ群の個々に対応して配設さ
    れた複数のメモリセルアレイ群選択線とをさらに有し、 前記複数のメインワード線は、前記複数のグローバルワ
    ード線と前記複数のメモリセルアレイ群選択線との交差
    部にそれぞれ設けられた第２の組み合わせ論理ゲートの
    出力にそれぞれ接続され、 前記第２の組み合わせ論理ゲートの入力は、交差状態に
    ある前記複数のグローバルワード線の１本と前記複数の
    メモリセルアレイ群選択線の１本とに接続される、請求
    項７記載の磁気記憶装置。
  9. 【請求項９】 非接触で交差して、マトリックスを構成
    する複数のビット線および複数のワード線、および、 前記複数のビット線と前記複数のワード線との交差部に
    それぞれ配設され、少なくとも１つの磁気トンネル接合
    を含む複数のメモリセル、 で構成される複数のメモリセルアレイと、 前記複数のメモリセルアレイに渡る複数のメインビット
    線と、 前記複数のメモリセルアレイの個々に対応して配設され
    た複数のメモリセルアレイ選択線とを有した、少なくと
    も１のメモリセルアレイ群とを備え、 前記複数のビット線は、前記複数のメインビット線と前
    記複数のメモリセルアレイ選択線との交差部にそれぞれ
    設けられた第１の組み合わせ論理ゲートの出力にそれぞ
    れ接続され、 前記第１の組み合わせ論理ゲートの入力は、交差状態に
    ある前記複数のメインビット線の１本と前記複数のメモ
    リセルアレイ選択線の１本とに接続される、磁気記憶装
    置。
  10. 【請求項１０】 前記少なくとも１のメモリセルアレイ
    群を複数有し、 前記複数のメモリセルアレイ群に渡る複数のグローバル
    ビット線と、 前記複数のメモリセルアレイ群の個々に対応して配設さ
    れた複数のメモリセルアレイ群選択線とをさらに有し、 前記複数のメインビット線は、前記複数のグローバルビ
    ット線と前記複数のメモリセルアレイ群選択線との交差
    部にそれぞれ設けられた第２の組み合わせ論理ゲートの
    出力にそれぞれ接続され、 前記第２の組み合わせ論理ゲートの入力は、交差状態に
    ある前記複数のグローバルビット線の１本と前記複数の
    メモリセルアレイ群選択線の１本とに接続される、請求
    項９記載の磁気記憶装置。
  11. 【請求項１１】 非接触で交差して、マトリックスを構
    成する複数のビット線および複数のワード線、および、 前記複数のビット線と前記複数のワード線との交差部に
    それぞれ配設され、少なくとも１つの磁気トンネル接合
    を含む複数のメモリセル、 で構成されるメモリセルアレイと、 インダクタとを備え、 前記少なくとも１つの磁気トンネル接合は、磁化の方向
    が変更可能なソフト強磁性体層を有し、 前記インダクタは、前記ソフト強磁性体層の磁化の容易
    な方向であるイージーアクシスに沿った方向に磁界を発
    生させる、磁気記憶装置。
  12. 【請求項１２】 前記少なくとも１つの磁気トンネル接
    合は、 前記イージーアクシスが、前記複数のビット線または前
    記複数のワード線の延在方向に合致するように配設さ
    れ、 前記インダクタは、 前記イージーアクシスの方向と合致する前記複数のビッ
    ト線または前記複数のワード線の延在方向に沿って、前
    記メモリセルアレイを取り巻くように配設されたコイル
    状のインダクタである、請求項１１記載の磁気記憶装
    置。
  13. 【請求項１３】 非接触で交差して、マトリックスを構
    成する複数のビット線および複数のワード線、および、 前記複数のビット線と前記複数のワード線との交差部に
    それぞれ配設され、少なくとも１つの磁気トンネル接合
    を含む複数のメモリセル、 で構成される少なくとも１つのメモリセルアレイと、 前記少なくとも１つのメモリセルアレイの、前記複数の
    ビット線および前記複数のワード線の外側にそれぞれ設
    けられ、前記複数のビット線および前記複数のワード線
    の形成領域を覆う平板状の少なくとも１つのフラッシュ
    ビット線と、少なくとも１つのフラッシュワード線と、
    を備える磁気記憶装置。
  14. 【請求項１４】 前記少なくとも１つのメモリセルアレ
    イを複数有し、 前記複数のメモリセルアレイはマトリックス状に配設さ
    れ、 前記少なくとも１つのフラッシュビット線および、少な
    くとも１つのフラッシュワード線は、 前記複数のメモリセルアレイの配列に沿って、マトリッ
    クスを構成するようにそれぞれ複数配設される、請求項
    １３記載の磁気記憶装置。
  15. 【請求項１５】 非接触で交差して、マトリックスを構
    成する複数のビット線および複数のワード線、および、 前記複数のビット線と前記複数のワード線との交差部に
    それぞれ配設され、少なくとも１つの磁気トンネル接合
    を含む複数のメモリセル、 で構成されるメモリセルアレイと、 前記複数のビット線および複数のワード線の少なくとも
    １方の２つの端部にそれぞれ配設され、選択されたビッ
    ト線およびワード線の少なくとも１方に流れる電流を、
    ＬＣ共振によって保存する少なくとも１つのインダクタ
    と、少なくとも１つのキャパシタと、を備える磁気記憶
    装置。
  16. 【請求項１６】 前記少なくとも１つのインダクタおよ
    び、前記少なくとも１つのキャパシタを複数有し、 前記複数のビット線は、２つが対となって複数のビット
    線対を構成し、 前記複数のインダクタは、前記複数のビット線対のそれ
    ぞれに対応して、ビット線間に電気的に接続されるよう
    に配設された複数の第１のインダクタを含み、 前記複数のキャパシタは、前記複数のインダクタの配設
    側とは反対の端部において、前記複数のビット線のそれ
    ぞれに対応して電気的に接続される複数の第１のキャパ
    シタを含む、請求項１５記載の磁気記憶装置。
  17. 【請求項１７】 前記複数のワード線は、２つが対とな
    って複数のワード線対を構成し、 前記複数のインダクタは、前記複数のワード線対のそれ
    ぞれに対応して、ワード線間に電気的に接続されるよう
    に配設された複数の第２のインダクタをさらに含み、 前記複数のキャパシタは、前記複数のインダクタの配設
    側とは反対の端部において、前記複数のワード線のそれ
    ぞれに対応して電気的に接続される複数の第２のキャパ
    シタをさらに含む、請求項１６記載の磁気記憶装置。
  18. 【請求項１８】 少なくとも１つの半導体チップと、 導体で構成され、前記少なくとも１つの半導体チップを
    収納する遮蔽体と、 樹脂で構成され、前記遮蔽体を収納するパッケージと、 前記パッケージの開口部を閉じて密閉する底面基板と、 前記底面基板の外側主面に配設され、前記少なくとも１
    つの半導体チップと外部との信号伝送を行う信号伝送用
    バンプと、 前記信号伝送用バンプを囲むように配設され、前記遮蔽
    体に電気的に接続される遮蔽用バンプと、を備え、 前記少なくとも１つの半導体チップは、 少なくとも１つの磁気トンネル接合を含む複数のメモリ
    セルを有して構成されるメモリセルアレイを備えた磁気
    記憶チップを含む、磁気記憶装置。
  19. 【請求項１９】 前記遮蔽体の開口部端縁の内側および
    外側に配設された第１の応力緩和膜と、 前記遮蔽体の内壁に配設された第２の応力緩和膜とをさ
    らに備える、請求項１８記載の磁気記憶装置。
  20. 【請求項２０】 前記少なくとも１つの半導体チップ
    は、 前記メモリセルアレイの周辺回路を含む回路チップをさ
    らに含み、 前記磁気記チップおよび前記回路チップは上下に重ねら
    れて前記遮蔽体内に収納される、請求項１９記載の磁気
    記憶装置。
  21. 【請求項２１】 前記少なくとも１つの磁気トンネル接
    合は、磁化の方向が変更可能なソフト強磁性体層を有
    し、 前記遮蔽体は、 前記ソフト強磁性体層と同等か、それよりも大きな透磁
    率を有する強磁性体で構成される、請求項１８記載の磁
    気記憶装置。
  22. 【請求項２２】 前記遮蔽体は、反強磁性体で構成され
    る、請求項１８記載の磁気記憶装置。
  23. 【請求項２３】 前記遮蔽体は、強磁性体と反強磁性体
    との多層膜で構成される、請求項１８記載の磁気記憶装
    置。
  24. 【請求項２４】 主面全域に配設された、少なくとも１
    つの磁気トンネル接合を形成する多層膜を少なくとも有
    する磁性体基板。
  25. 【請求項２５】 前記多層膜は、前記少なくとも１つの
    磁気トンネル接合として、順に配設された、反磁性体
    層、強磁性体層、絶縁体で構成されるトンネルバリア層
    およびソフト強磁性体層を含む、請求項２４記載の磁性
    体基板。
  26. 【請求項２６】 前記多層膜は、前記少なくとも１つの
    磁気トンネル接合の下部に配設され、ｐｎ接合を構成す
    る第１導電型不純物層と第２導電型不純物層との２層膜
    をさらに含む、請求項２５記載の磁性体基板。
  27. 【請求項２７】 前記磁性体基板は、 土台となる基板部と、該基板部上に配設された埋め込み
    酸化膜と、該埋め込み酸化膜上に配設されたＳＯＩ層と
    を備えるＳＯＩ基板上に前記多層膜を有する、請求項２
    ４記載の磁性体基板。
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