JP5007932B2 - 半導体装置、及びその製造方法 - Google Patents

半導体装置、及びその製造方法 Download PDF

Info

Publication number
JP5007932B2
JP5007932B2 JP2006544919A JP2006544919A JP5007932B2 JP 5007932 B2 JP5007932 B2 JP 5007932B2 JP 2006544919 A JP2006544919 A JP 2006544919A JP 2006544919 A JP2006544919 A JP 2006544919A JP 5007932 B2 JP5007932 B2 JP 5007932B2
Authority
JP
Japan
Prior art keywords
wiring
layer
groove
write
film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2006544919A
Other languages
English (en)
Other versions
JPWO2006051816A1 (ja
Inventor
貞彦 三浦
喜宏 林
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP2006544919A priority Critical patent/JP5007932B2/ja
Publication of JPWO2006051816A1 publication Critical patent/JPWO2006051816A1/ja
Application granted granted Critical
Publication of JP5007932B2 publication Critical patent/JP5007932B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C11/00Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • BPERFORMING OPERATIONS; TRANSPORTING
    • B82NANOTECHNOLOGY
    • B82YSPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B61/00Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H10B61/20Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors
    • H10B61/22Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors of the field-effect transistor [FET] type

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Mathematical Physics (AREA)
  • Theoretical Computer Science (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Mram Or Spin Memory Techniques (AREA)
  • Hall/Mr Elements (AREA)

Description

本発明は、半導体装置、及びその製造方法に関し、特に、メモリセルとして磁気抵抗素子を使用する磁気メモリ、及びそれを搭載する半導体装置に関する。
強磁性体の自発磁化を用いてデータを記憶する磁気ランダムアクセスメモリは、近年、最も注目を集めている不揮発性メモリの一つである。磁気ランダムアクセスメモリのメモリセルとしては、絶縁体又は導電体の非磁性層によって分離された2層の強磁性層で構成された磁気抵抗素子が使用される。その2層の強磁性層の一方は、外部磁界によって容易に磁化の向きが変化されるように構成され、他方は、磁化の向きが容易には変化しないように構成される。前者は、しばしば磁化自由層と呼ばれ、後者は、磁化固定層と呼ばれる。メモリセルには、デジタルデータが2層の強磁性層の磁化の向きの相対角として記憶される。記憶されたデータは、意図的に書き換えられない限り、極めて長期間に渡って保持される。
磁気ランダムアクセスメモリのデータ書き込みは、メモリセルの近傍に位置する配線(これらは、しばしば、ワード線、ビット線、デジット線等と呼ばれる)に書き込み電流を流して磁界を発生し、その磁界によって自由強磁性層の磁化の向きを所望の向きに変化させることによって行われる。
磁気ランダムアクセスメモリのデータ読み出しには、磁気抵抗素子の抵抗が2層の強磁性層の磁化の向きの相対角に依存するという現象が利用される。詳細には、非磁性層として絶縁体が使用される場合にはトンネル磁気抵抗効果(TMR:tunneling magnetoresistance)効果が利用され、非磁性層として導電体が使用される場合には巨大磁気抵抗効果(GMR:giant magnetoresistance)が利用される。
磁気ランダムアクセスメモリの一つの課題として、消費電力の低減が挙げられる。磁気ランダムアクセスメモリでは、メモリセルの状態を書き換えるための書き込み電流が大きいことが、電力消費の主な要因である。米国特許第3940319号は、消費電力を低減させるために、書き込み配線のうち、メモリセルに対向する面以外の面を高透磁率材料で形成された高透磁率層によって被覆する技術を開示している。高透磁率層は、書き込み電流によって発生された磁界をメモリセルに集中させ、これにより、少ない書き込み電流でデータの書き込みを行うことを可能にする。同様の技術は、特開2001−273760号公報、特開2002−246566号公報、特開2003−60172号公報、特開2003−198001号公報、特開2003−318365号公報、特開2004−31640号公報、特開2004−128011号公報、特開2004−140091号公報、特開2004−165661号公報に開示されている。
しかしながら、上記の文献は、高透磁率層で被覆された配線と、メモリアレイと同一の基板に集積化された回路、例えば、メモリセルにアクセスするために使用される周辺回路やロジック回路の動作の整合性について議論していない。配線工程を少なくするという観点からは、高透磁率層で被覆された配線を周辺回路やロジック回路の配線としても使用することが最も適切に考えられるかもしれない。しかし、発明者の検討によれば、高透磁率層で被覆された配線は、そのインダクタンスが高いため、周辺回路やロジック回路への使用には不向きである;高透磁率層で被覆された配線の使用は、周辺回路やロジック回路の誤動作を招きやすい。高透磁率層で被覆された配線を使用する場合、当該配線が、周辺回路やロジック回路の動作に悪影響を及ぼさないようなアーキテクチャが必要である。
一方、特開2002−359356号公報、及び特開2004−158841号公報は、MRAMメモリアレイと周辺回路の集積化について言及している。しかし、これらの公報は、高透磁率層で被覆された配線については何ら言及していない。
したがって、本発明の目的は、高透磁率層で被覆された配線を使用することによって、メモリアレイと同一の基板に集積化された回路の動作に悪影響を及ぼさないような磁気メモリのアーキテクチャを提供することにある。
本発明の一の観点において、半導体装置は、メモリアレイと、メモリアレイと同一基板上に形成された回路とを備えている。メモリアレイは、磁気抵抗素子と、磁気抵抗素子にデータを書き込む書き込み電流が流される書き込み配線とを含む。書き込み配線は、導体部と、導体部を被覆するヨーク層とを含む。ヨーク層は、強磁性層を含んでいる。その一方で、回路の配線からは、強磁性層が実質的に排除されている。ここで、強磁性層が完全に排除されている場合のみならず、強磁性層を除去する工程が行われた場合に強磁性層の残渣が存在する場合も、「強磁性層が実質的に排除されている」ことに該当すると解釈されなくてはならない。かかる構成の半導体装置では、回路の配線から強磁性層が積極的に排除されているため、配線のインダクタンスの増加によって回路が誤動作することを防止することができる。
上記の回路とは、典型的には、磁気抵抗素子にアクセスするために使用される周辺回路である。
一の実施形態では、回路の配線は、下地回路層に形成され、メモリアレイの磁気抵抗素子と書き込み配線とは、下地回路層の上に形成されたメモリ層に形成されることがある。この場合、回路は、メモリ層に配線を有していないことが好ましい。
他の実施形態では、回路は、書き込み配線と同一の配線層に位置する、強磁性層が実質的に排除された配線を含むことがある。この構成は、書き込み配線が形成される配線層を有効に利用して少ない配線層で回路を構成することを可能にする。
書き込み配線が、ワード線、とワード線と交差するビット線とを含み、磁気抵抗素子が、ワード線とビット線とが交差する位置に設けられ、且つ、回路の配線は、ワード線と同一の配線層に位置する第1配線と、ビット線と同一の配線層に位置する第2配線とを含むことがある。この場合には、ワード線とビット線との距離は、第1配線と第2配線との距離よりも小さいことが望ましい。
好適な実施形態では、回路の配線は、層間絶縁膜に形成された溝に埋め込まれることがある。この場合、溝への配線の埋め込みを容易にするためには、該溝の隅部には、強磁性体の残渣が残されていることが好適である。
本発明の他の観点において、磁気抵抗素子を含むメモリアレイと、メモリアレイと同一の基板に形成された回路とを含む半導体装置の製造方法は、
(A)層間絶縁膜を形成する工程と、
(B)前記層間絶縁膜に、磁気抵抗素子にデータを書き込む書き込み電流が流される書き込み配線に対応する第1溝と、回路の配線に対応する第2溝とを形成する工程と、
(C)第1溝と第2溝とを被覆する強磁性膜を形成する工程と、
(D)強磁性膜のうち、第2溝の内部に位置する部分の少なくとも一部を除去する工程と、
(E)前記(D)工程の後、第1溝と第2溝とに導体を埋め込むことによって、書き込み配線と回路の配線とを形成する工程とを具備する。このような製造方法は、強磁性層によって被覆された書き込み配線と、強磁性層が排除された回路の配線とを同一の配線層に形成することを可能にする。
この製造方法において、強磁性膜の第2溝の内部に位置する部分の一部が積極的に残存されることは、第2溝に導体を埋め込むことを容易にするために好適である。
本発明の更に他の観点において、半導体装置の製造方法は、
(F)層間絶縁膜を形成する工程と、
(G)前記層間絶縁膜に、磁気抵抗素子にデータを書き込む書き込み電流が流される書き込み配線に対応する第1溝を形成する工程と、
(H)層間絶縁膜の上に、第1溝を被覆するように強磁性膜を形成する工程と、
(I)強磁性膜と層間絶縁膜とをエッチングすることによって、層間絶縁膜に、回路の配線に対応する第2溝を形成する工程と、
(J)前記(I)工程の後、第1溝と第2溝とに同時に導体を埋め込むことによって、書き込み配線と、強磁性層が排除された回路の配線とを形成する工程
とを具備する。かかる製造方法は、強磁性層によって被覆された書き込み配線と強磁性層が排除されている回路の配線とを同一の配線層に形成することを可能にする。加えて、当該製造方法は、第2溝の内部に位置する強磁性材料をエッチングする工程を排除でき、したがって、強磁性材料のエッチングの困難性の問題を回避できる。
更に他の観点において、本発明による半導体装置の製造方法は、
(K)磁気抵抗素子を被覆する層間絶縁膜を形成する工程と、
(L)層間絶縁膜に、磁気抵抗素子にデータを書き込む書き込み電流が流される書き込み配線に対応する第1溝と、回路の配線に対応する第2溝とを形成する工程と、
(M)第1溝と第2溝とを被覆する強磁性膜を形成する工程と、
(N)強磁性膜のうち、第1溝の側壁を被覆する第1側壁部分と、第2溝の側壁を被覆する第2側壁部分以外の部分を除去する工程と、
(O)強磁性膜の第2側壁部分を除去する工程と、
(P)前記(O)工程の後、第1溝に第1導体を、前記第2溝に第2導体を同時に埋め込む工程
とを具備する。かかる製造方法は、強磁性層によって被覆された書き込み配線と強磁性層が排除された回路の配線とを同一の配線層に形成することを可能にする。
更に他の観点において、本発明による半導体装置の製造方法は、
(Q)磁気抵抗素子を被覆する層間絶縁膜を形成する工程と、
(R)層間絶縁膜に、磁気抵抗素子にデータを書き込む書き込み電流が流される書き込み配線に対応する第1溝を形成する工程と、
(S)第1溝の側壁を被覆する強磁性層を形成する工程と、
(T)前記(S)工程の後、回路の配線に対応する第2溝を形成する工程と、
(U)前記(T)工程の後、第1溝に第1導体を、第2溝に第2導体を同時に埋め込む工程
とを具備する。かかる製造方法は、強磁性層によって被覆された書き込み配線と強磁性層が排除された回路の配線とを同一の配線層に形成することを可能にする。加えて、当該製造方法は、第2溝の内部に位置する強磁性材料をエッチングする工程を排除でき、したがって、強磁性材料のエッチングの困難性の問題を回避できる。
第1溝の深さは、第2溝の深さよりも深いことが好適である。
当該製造方法は、
(V)第1導体の上面を被覆する強磁性層を形成する工程を更に具備することが好適である。
本発明によれば、高透磁率層で被覆された配線を使用することによって、メモリアレイと同一の基板に集積化された回路の動作に悪影響を及ぼさないような磁気メモリのアーキテクチャを提供することができる。
図1は、本発明の実施の第1形態に係る半導体装置である磁気メモリの構造を示す平面図である。 図2は、実施の第1形態に係る磁気メモリの構造を示す断面図である。 図3Aは、実施の第1形態に係る磁気メモリの、メモリ層の構造を示す断面図である。 図3Bは、実施の第1形態に係る磁気メモリの、メモリ層の構造を示す断面図である。 図4は、実施の第2形態に係る磁気メモリの構造を示す断面図である。 図5Aは、実施の第2形態に係る磁気メモリの書き込みワード線と、周辺回路部の配線とを形成する製造工程を示す断面図である。 図5Bは、実施の第2形態に係る磁気メモリの書き込みワード線と、周辺回路部の配線とを形成する製造工程を示す断面図である。 図5Cは、実施の第2形態に係る磁気メモリの書き込みワード線と、周辺回路部の配線とを形成する製造工程を示す断面図である。 図5Dは、実施の第2形態に係る磁気メモリの書き込みワード線と、周辺回路部の配線とを形成する製造工程を示す断面図である。 図5Eは、実施の第2形態に係る磁気メモリの書き込みワード線と、周辺回路部の配線とを形成する製造工程を示す断面図である。 図5Fは、実施の第2形態に係る磁気メモリの書き込みワード線と、周辺回路部の配線とを形成する製造工程を示す断面図である。 図6Aは、実施の第2形態に係る磁気メモリの書き込みワード線と、周辺回路部の配線とを形成する製造工程において、溝に残渣が残る場合の磁気メモリの構造を示す断面図である。 図6Bは、実施の第2形態に係る磁気メモリの書き込みワード線と、周辺回路部の配線とを形成する製造工程において、溝に残渣が残る場合の磁気メモリの構造を示す断面図である。 図7Aは、実施の第2形態に係る磁気メモリの書き込みワード線と、周辺回路部の配線とを形成するための、他の好適な製造工程を示す断面図である。 図7Bは、実施の第2形態に係る磁気メモリの書き込みワード線と、周辺回路部の配線とを形成するための、他の好適な製造工程を示す断面図である。 図7Cは、実施の第2形態に係る磁気メモリの書き込みワード線と、周辺回路部の配線とを形成するための、他の好適な製造工程を示す断面図である。 図7Dは、実施の第2形態に係る磁気メモリの書き込みワード線と、周辺回路部の配線とを形成するための、他の好適な製造工程を示す断面図である。 図8Aは、実施の第2形態に係る磁気メモリのビット線と、周辺回路部の配線とを形成する製造工程を示す断面図である。 図8Bは、実施の第2形態に係る磁気メモリのビット線と、周辺回路部の配線とを形成する製造工程を示す断面図である。 図8Cは、実施の第2形態に係る磁気メモリのビット線と、周辺回路部の配線とを形成する製造工程を示す断面図である。 図8Dは、実施の第2形態に係る磁気メモリのビット線と、周辺回路部の配線とを形成する製造工程を示す断面図である。 図8Eは、実施の第2形態に係る磁気メモリのビット線と、周辺回路部の配線とを形成する製造工程を示す断面図である。 図8Fは、実施の第2形態に係る磁気メモリのビット線と、周辺回路部の配線とを形成する製造工程を示す断面図である。 図9は、実施の第3形態に係る磁気メモリの構造を示す断面図である。 図10Aは、実施の第3形態に係る磁気メモリのビット線と、周辺回路部の配線とを形成する製造工程を示す断面図である。 図10Bは、実施の第3形態に係る磁気メモリのビット線と、周辺回路部の配線とを形成する製造工程を示す断面図である。 図10Cは、実施の第3形態に係る磁気メモリのビット線と、周辺回路部の配線とを形成する製造工程を示す断面図である。 図10Dは、実施の第3形態に係る磁気メモリのビット線と、周辺回路部の配線とを形成する製造工程を示す断面図である。 図10Eは、実施の第3形態に係る磁気メモリのビット線と、周辺回路部の配線とを形成する製造工程を示す断面図である。
第1 実施の第1形態
図1は、本発明の実施の第1形態の半導体装置である磁気メモリ10の構成を示す平面図である。磁気メモリ10は、同一基板上に集積化されたメモリアレイ1と周辺回路部2とを備えている。メモリアレイ1には、メモリセルとして機能する磁気抵抗素子であるMTJ(magnetic tunnel junction)3が行列に配置される。周辺回路部2とは、該メモリセルへのアクセスに使用される周辺回路が設けられる領域である。周辺回路部2には、例えば、行アドレスバッファ2a、行デコーダ2b、行ドライバ2c、列アドレスバッファ2d、列デコーダ2e、列ドライバ2f、センスアンプ2g、出力アンプ2h、及び出力バッファ2iが設けられる。
図2は、磁気メモリ10の構造を示す断面図である。
磁気メモリ10は、概略的には、下地回路層4と、その上に形成されたメモリ層5で構成されている。下地回路層4は、MOSトランジスタと、それに接続される配線が形成される部分であり、3層の配線層:第1配線層6、第2配線層7、及び第3配線層8を備えている。メモリ層5は、MTJ3と、それにアクセスするために使用される配線が形成される部分である。下地回路層4における層間の絶縁は、層間絶縁膜31〜34によって達成され、メモリ層5における層間の絶縁は、層間絶縁膜35〜39によって達成される。下地回路層4は、一般的なCMOS(complementary metal oxide semiconductor)プロセスで形成可能であり、メモリ層5のMTJ3も、一般的なプロセスによって形成可能である。
メモリアレイ1は、下地回路層4に位置するMOSトランジスタ11、ランド12a〜12c、ビア13a〜13c、接地線14、及びビア15と、メモリ層5に位置するランド16、ビア13d、13e、下部電極17、書き込みワード線18、ビット線19、及びビア20とを備えている。ランド12aと接地線14とは、下地回路層4の第1配線層6に形成され、ランド12b、12cは、それぞれ、第2配線層7、第3配線層8に形成される。
メモリセルとして使用されるMTJ3は、メモリ層5の下部電極17の上に形成されている。図3Aに示されているように、MTJ3は、下部電極17の上に形成された磁化固定層3aと、磁化自由層3cと、その間に介設された絶縁性のバリア層3bとを備えている。MTJ3は、書き込みワード線18とビット線19とが交差する位置に設けられており、MTJ3へのデータの書き込みは、書き込みワード線18とビット線19とに書き込み電流を流すことによって行われる。また、MTJ3は、図2に示されているように、下部電極17、及び、ランド12a〜12d、ビア13a〜13eを介してMOSトランジスタ11のドレイン11aに接続され、更に、ビア20を介してビット線19に接続されている。MOSトランジスタ11のソース11bは、ビア15を介して接地線14に接続されている。MOSトランジスタ11のゲート11aは、読み出しワード線として機能しており、MOSトランジスタ11は、読み出し動作時にメモリセルを選択するために使用される。読み出し動作時には、MOSトランジスタ11がターンオンされ、更に、ビット線19に所定の電圧が印加される。これにより、ビット線19からMTJ3を介して接地線14に電流が流れ、その電流の大きさによってMTJ3に書き込まれているデータが判別される。
書き込み電流を低減するために、書き込み電流が流される書き込みワード線18とビット線19とは、ヨーク層で被覆された導電層で構成されている;ヨーク層とは、強磁性体で形成された層を含む構造体である。より具体的には、図3Aに示されているように、書き込みワード線18は、導体層18aと、その底面及び側面を被覆するヨーク層18bとを備えている。同様に、ビット線19は、図3Bに示されているように、導体層19aと、その上面及び側面を被覆するヨーク層19bとを備えている。ヨーク層18b、19bは、書き込み電流によって発生される磁界をMTJ3に集中させ、書き込み電流を有効に低減させる。
図3Aに示されているように、ヨーク層18bで被覆された導体層18aで構成される書き込みワード線18と同一の配線層に属するランド16は、書き込みワード線18と同様の構造を有している。より具体的には、ランド16は、導体層16aと、その底面及び側面を被覆するヨーク層16bとを備えている。
図2に戻り、周辺回路部2は、下地回路層4に位置するMOSトランジスタ21、配線22a〜22cと、ビア23a〜23cとを備えている。配線22aは、下地回路層4の第1配線層6に形成されており、配線22bは、第2配線層7に形成されており、配線22cは、第3配線層8に形成されている。MOSトランジスタ21と配線22aとは、ビア23aを介して接続され、配線22aと配線22bとは、ビア23bを介して接続され、配線22bと配線22cとは、ビア23cを介して接続されている。
このような構成を有する実施の第1形態の磁気メモリ10では、周辺回路部2は、メモリ層5に位置する配線を使用しない。即ち、周辺回路部2は、書き込みワード線18及びビット線19と同一の配線層に属する、ヨーク層(即ち、強磁性層)で被覆された配線を使用せず、通常の配線しか使用しない。このような構成は、ヨーク層で被覆された配線を使用することによって周辺回路部2が誤動作することを有効に防止する。
第2 実施の第2形態
実施の第1形態に係る磁気メモリ10の一つの問題は、多くの配線層を必要とすることである。実施の第1形態に係る磁気メモリ10は、3層の配線層を有する周辺回路部2を形成するために、少なくとも5層の配線層(即ち、第1〜第3配線層6〜8と、書き込みワード線18及びビット線19が形成される2層の配線層)を必要とする。多くの配線層を用いることは、磁気メモリ10の製造コストを増大させるため好ましくない。
かかる問題を解決するために、実施の第2形態の磁気メモリ10Aでは、図4に示されているように、書き込みワード線18及びビット線19と同一の配線層の配線を周辺回路部2にも使用する。これに伴い、第2配線層7、及び第3配線層8が除去される。ただし、周辺回路部2の、書き込みワード線18及びビット線19と同一の配線層に属する配線の形成の際には、当該配線から強磁性層を除去するための工程が行われる。既述の通り、強磁性層を除去することは、周辺回路部2の配線のインダクタンスを減少し、誤動作を防止するために重要である。
より具体的には、周辺回路部2には、書き込みワード線18と同一の配線層に属する配線41と、ビット線19と同一の配線層に属する配線42とが設けられる。配線41、42は、いずれも、ヨーク層によって被覆されていない通常の配線である。配線41は、層間絶縁膜35を貫通するビア43を介して第1配線層6に属する配線22aに接続されている。配線42は、層間絶縁膜36、37を貫通するビア44を介して配線41に接続されている。
ヨーク層18bを有する書き込みワード線18と同一の配線層に、ヨーク層によって被覆されていない配線41を形成するためには、特殊な製造工程が必要である。図5A〜図5Fは、ヨーク層18bを有する書き込みワード線18と、ヨーク層によって被覆されていない配線41とを同一の配線層に形成するための工程を示す断面図である。
図5Aを参照して、書き込みワード線18と配線41とを同一の配線層に形成する製造工程では、まず、層間絶縁膜36に、書き込みワード線18を形成するための溝36aと、配線41を形成するための溝36bとを形成する工程が行われる。溝36aは、メモリアレイ1に設けられ、溝36bは、周辺回路部2に設けられている。
続いて図5Bに示されているように、バリア膜51と、強磁性膜52と、バリア膜53とが、順次に形成される。本実施の形態では、バリア膜51、53としてはタンタル膜と窒化タンタル膜の積層膜(Ta/TaN膜)が使用され、強磁性膜52としてはNiFe膜が使用される。バリア膜51は、強磁性膜52と層間絶縁膜36との密着性を向上する役割も有している。
続いて図5Cに示されているように、メモリアレイ1に位置する溝36aを被覆するレジストマスク54が形成された後、そのレジストマスク54を用いてバリア膜53と強磁性膜52とが順次にエッチングされる。これにより、周辺回路部2から強磁性膜52が除去される。バリア膜53は、フッ素系ガス(例えばCF)を用いた反応性エッチングによって選択的にエッチングされる。強磁性膜52は、硝酸等のエッチング液を用いたウェットエッチによってエッチングされる。エッチング液を最適化することにより、バリア膜51を残存したままで選択的に強磁性膜52をエッチングすることが可能である。
続いて図5Dに示されているように、レジストマスク54が除去された後、RFクリーニングが行われ、バリア膜51が除去される。
続いて図5Eに示されているように、バリア膜55、及びめっき用のシード膜(図示されない)が形成された後、配線金属膜56がめっきにより形成される。配線金属膜56は、典型的には、アルミ、アルミ合金、銅、又は銅合金で形成される。溝36a、36bは、いずれも、配線金属膜56によって埋め込まれる。
続いて図5Fに示されているように、バリア膜51、強磁性膜52、バリア膜53、バリア膜55、及び配線金属膜56のうち、溝36a、36bの外部に位置する部分が、CMP(chemical mechanical polishing)によって除去される。これにより、溝36aの内部にはバリア層55aと配線金属層56aとからなる導体層18aと、バリア層51aと強磁性層52aからなるヨーク層18bとが形成され、メモリアレイ1への書き込みワード線18の形成が完了する。一方で、溝36bの内部にはバリア層55bと配線金属層56bとが残存され、配線41が形成される。
このような製造工程によれば、ヨーク層18bを有する書き込みワード線18と、ヨーク層を有しない配線41とを同一の配線層に形成することが可能になる。
配線41にヨーク層を設けないことは、周辺回路部2に設けられる配線の配線幅のルールをより小さくするためにも有効である。強磁性体は電気抵抗が比較的高いため、ヨーク層は、信号を伝送する導体としては殆ど寄与しない。したがって、ヨーク層が側面に設けられている配線のうち、配線のうち電流が実際に流れる部分に必要な幅は、ヨーク層が側面に設けられていない配線の幅と殆ど同じである。これは、ヨーク層を配線の側面に設けることが、配線幅の増加につながることを意味している。しかし、本実施の形態の磁気メモリ10Aでは配線41にはヨーク層が形成されない。したがって、本実施の形態の磁気メモリ10Aは、周辺回路部2に設けられる配線の配線幅のルールをより小さくすることができる。
図5A〜図5Fに示されている製造工程において問題になり得ることは、図5Cの強磁性膜52をエッチングする工程に必要な強磁性材料のエッチング技術が充分に確立されていないことである。とりわけ、溝36bの内部では強磁性膜52のエッチングが進みにくく、図6Aに示されているように、強磁性膜52をエッチングする工程では溝36bの隅部に残渣57が残りやすい。
しかしながら、強磁性膜52をエッチングする工程で残渣57が多少残ることは、問題にならない。図6Bに示されているように、溝36bの隅部に残渣57を残したまま上述の製造工程を進めても、溝36bの隅部に強磁性膜52の残渣57及びバリア膜51の残渣51bが残るだけで、周辺回路部2の機能に影響はない。残渣57を残すことは、むしろ、溝36bに配線41を埋め込むために有益である場合もある。残渣57を溝36bの隅部に残すことにより、バリア膜55と配線金属膜56とを溝36bの隅部に埋め込む必要性がなくなる。これは、隅部にボイドが発生することを防止しながら、配線41を溝36bに埋め込むことを可能にする。
強磁性材料のエッチングの困難性の問題を軽減するためには、図7A〜図7Dに示されているように、配線41が形成される溝の内部に、強磁性膜が形成されないような製造工程が採用されることも好適である。この製造工程では、まず、図7Aに示されているように、層間絶縁膜36に、書き込みワード線18を形成するための溝36aがメモリアレイ1に形成される。この工程では、周辺回路部2には溝が形成されない。
続いて、図7Bに示されているように、バリア膜51と、強磁性膜52と、バリア膜53とが、順次に形成される。バリア膜51、強磁性膜52、及びバリア膜53は、溝36aの側面及び底面に沿って形成される。本実施の形態では、バリア膜51、53としては、タンタル膜と窒化タンタル膜の積層膜(Ta/TaN膜)が使用される。強磁性膜52としては、NiFe膜が使用される。
続いて、図7Cに示されているように、レジストマスク58が形成された後、レジストマスク58を用いたエッチングにより周辺回路部2に溝36cが形成される。レジストマスク58は、溝36cに対応する位置に開口を有しており、且つ、メモリアレイ1を完全に被覆するように形成される。
続いて、図7Dに示されているように、レジストマスク58が除去された後、上述の製造工程と同様の工程によってメモリアレイ1の溝36a及び周辺回路部2の溝36cが埋め込まれる。より具体的には、レジストマスク58が除去された後、バリア膜55、及びめっき用のシード膜(図示されない)が形成される。更に、そのシード膜を用いて、配線金属膜56がめっきにより形成される。続いて、バリア膜51、強磁性膜52、バリア膜53、バリア膜55、及び配線金属膜56のうち、溝36a、36bの外部に位置する部分が、CMP(chemical mechanical polishing)によって除去される。これにより、溝36aの内部にはバリア層55aと配線金属層56aとからなる導体層18aと、バリア層51aと強磁性層52aからなるヨーク層18bとが形成され、メモリアレイ1への書き込みワード線18の形成が完了する。一方で、溝36bの内部にはバリア層55bと配線金属層56bとからなる配線41が形成される。
この製造工程では、周辺回路部2の溝36cの内部に強磁性膜52が形成されない。したがって、強磁性膜52のエッチングの困難性を軽減することができる。
書き込みワード線18及び配線41と同様に、ヨーク層19bを有するビット線19と同一の配線層に、ヨーク層によって被覆されていない配線42を形成するためには、特殊な製造工程が必要である。図8A〜図8Fは、ヨーク層19bを有するビット線19と、ヨーク層によって被覆されていない配線42とを同一の配線層に形成するための工程を示す断面図である。
図8Aを参照して、ビット線19と配線42とを同一の配線層に形成する製造工程では、まず、層間絶縁膜39に、ビット線19を形成するための溝39aと、配線42を形成するための溝39bとを形成する工程が行われる。溝39aは、メモリアレイ1に設けられ、溝39bは、周辺回路部2に設けられている。バリア膜61と、強磁性膜62と、バリア膜63とが、順次に形成される。本実施の形態では、バリア膜61、63としてはタンタル膜と窒化タンタル膜の積層膜(Ta/TaN膜)が使用され、強磁性膜62としては、NiFe膜が使用される。
続いて図8Bに示されているように、バリア膜61、強磁性膜62、及びバリア膜63のうちの、層間絶縁膜39の上面を被覆する部分、及び溝39a、39bの底面を被覆する部分が異方性エッチングによって除去される。これにより、溝39a及び溝39bの側壁にのみ、バリア膜61、強磁性膜62、及びバリア膜63が残される。以下では、メモリアレイ1の溝39aに残されたバリア膜61、強磁性膜62、及びバリア膜63は、バリア層61a、強磁性層62a、及びバリア層63aとして参照される。一方、周辺回路部2の溝39bに残されたバリア膜61、強磁性膜62、及びバリア膜63は、以下、バリア層61b、強磁性層62b、及びバリア層63bとして参照される。
続いて図8Cに示されているように、メモリアレイ1の溝39aを被覆するレジストマスク69が形成された後、周辺回路部2の溝39bの内部のバリア層63bと強磁性層62bとが、エッチングによって除去される。バリア層63bは、フッ素系ガス(例えば、CF)を用いた反応性エッチングによって除去される。一方、強磁性層62bは、HCl等のエッチング液を用いたウェットエッチによってエッチングされる。エッチング液を最適化することにより、バリア層61bを残存したままで選択的に強磁性層62bをエッチングすることが可能である。
続いて、図8Dに示されているように、レジストマスク69が除去された後、RFクリーニングが行われ、メモリアレイ1のバリア層63aと、周辺回路部2のバリア層61bが除去される。
続いて、図8Eに示されているように、レジストマスク69が除去された後、メモリアレイ1の溝39a及び周辺回路部2の溝39bが、配線金属によって埋め込まれる。より具体的には、レジストマスク69が除去された後、バリア膜、及びめっき用のシード膜が形成される。更に、そのシード膜を用いて、配線金属膜がめっきにより形成される。続いて、形成されたバリア膜と配線金属膜とのうち、溝39a、39bの外部に位置する部分が、CMP(chemical mechanical polishing)によって除去される。これにより、メモリアレイ1の溝39aの内部にはバリア層64aと配線金属層65aからなる導体層19aが形成される。一方、周辺回路部2の溝39bの内部にはバリア層64bと配線金属層65bが残存され、これにより、配線42が形成される。
続いて図8Fに示されているように、第1のバリア膜、強磁性膜、第2のバリア膜が準じに形成された後、これらがパターニングされることにより、メモリアレイ1の溝39aを被覆するバリア層66、強磁性層67、及びバリア層68が形成される。バリア層61a、強磁性層62a、バリア層66、強磁性層67、及びバリア層68によって、ヨーク層19bが構成され、ビット線19の形成が完了する。
このような製造工程によれば、ヨーク層19bを有するビット線19と、ヨーク層を有しない配線42とを同一の配線層に形成することが可能になる。
第3 実施の第3形態
図4を参照して、実施の第2形態の磁気メモリ10Aでは、メモリアレイ1の書き込みワード線18とビット線19との間の距離が、周辺回路部2の配線41と配線42との間の距離と同一である。
このような構造では、書き込み電流の低減と周辺回路部2の層間の容量の低減とが相反するという欠点がある。書き込み電流を低減するためには、書き込みワード線18とMTJ3との距離、及びビット線19とMTJ3との間の距離を小さくすることが好適である。このためには、書き込みワード線18とビット線19との距離を小さくする必要がある。しかし、書き込みワード線18とビット線19との距離を小さくすると、周辺回路部2の配線41と配線42との間の距離も小さくなる;なぜなら、周辺回路部2の配線41は、書き込みワード線18と同一の配線層に属し、配線42は、ビット線19と同一の配線層に属しているからである。配線41と配線42との間の距離が小さくなると、配線41と配線42との間の容量が大きくなる。配線41と配線42との間の容量の増大は、配線遅延の増大を招くため好ましくない。
実施の第3形態では、かかる欠点を解消するための磁気メモリの構造が提供される。実施の第3形態の磁気メモリ10Bは、図9に示されているように、メモリアレイ1の書き込みワード線18とビット線19との間の距離が、周辺回路部2の配線41と配線42との間の距離よりも小さくなるような構造を採用する。かかる構造の採用は、書き込みワード線18とMTJ3との距離、及びビット線19とMTJ3との間の距離を小さくして書き込み電流を低減させつつ、配線41と配線42との間の距離を充分に大きくして層間容量を減少することを可能にする。
本実施の形態では、この構造を実現するために、メモリアレイ1のビット線19を形成するための溝39aと、周辺回路部2の配線42を形成するための溝39bとを別の工程で形成する製造工程が採用される(図10A〜図10E参照)。ビット線19を形成するための溝39aの深さが、配線42を形成するための溝39bの深さよりも深くされ、これにより、メモリアレイ1の書き込みワード線18とビット線19との間の距離が、周辺回路部2の配線41と配線42との間の距離よりも小さくされる。これに伴い、本実施の形態では、層間絶縁膜38が2層の絶縁膜38a、38bで形成される。MTJ3に接続されるビア20は絶縁膜38aの上面に到達するように形成され、配線41に接続されるビア44は絶縁膜38bの上面に到達するように形成される。以下、本実施の形態で採用される製造工程が詳細に説明される。
メモリアレイ1のビット線19と周辺回路部2の配線42を形成する製造工程では、図10Aに示されているように、まず、メモリアレイ1に溝39aが形成される。溝39aは、層間絶縁膜39と絶縁膜38aを貫通してビア20に到達するように形成される。この工程では、周辺回路部2には溝は形成されない。
続いて図10Bに示されているように、溝39aの側壁にバリア層61a、強磁性層62a、及びバリア層63aが形成される。バリア層61a、強磁性層62a、及びバリア層63aの形成は、実施の第2形態と同様の工程で行われる。具体的には、まず、第1のバリア膜と、強磁性膜と、第2のバリア膜とが、順次に形成される。本実施の形態では、バリア膜としてはタンタル膜と窒化タンタル膜の積層膜(Ta/TaN膜)が使用され、強磁性膜としては、NiFe膜が使用される。続いて、形成された2つのバリア膜及び強磁性膜のうち、層間絶縁膜39の上面及び溝39aの底面を被覆する部分が異方性エッチングによって除去される。これにより、溝39aの側壁にのみバリア層61a、強磁性層62a、及びバリア層63aが残される。
続いて図10Cに示されているように、レジストマスク71が形成された後、レジストマスク71を用いたエッチングにより周辺回路部2に溝39bが形成される。レジストマスク71は、溝39bに対応する位置に開口を有しており、且つ、メモリアレイ1を完全に被覆するように形成される。周辺回路部2に形成される溝39bの深さは、メモリアレイ1に形成される溝39aの深さよりも浅い。
続いて図10Dに示されているように、レジストマスク71が除去された後、実施の第2形態の製造工程と同様の工程によってメモリアレイ1の溝39a及び周辺回路部2の溝39bが埋め込まれる。より具体的には、レジストマスク71が除去された後、バリア膜、及びめっき用のシード膜(図示されない)が形成される。更に、そのシード膜を用いて、配線金属膜がめっきにより形成される。続いて、形成されたバリア膜と配線金属膜のうち、溝39a、39bの外部に位置する部分が、CMP(chemical mechanical polishing)によって除去される。これにより、溝39aの内部にはバリア層64aと配線金属層65aとからなる導体層19aが形成され、溝39bの内部にはバリア層64bと配線金属層65bとからなる配線42が形成される。
続いて図10Eに示されているように、第1のバリア膜、強磁性膜、第2のバリア膜が準じに形成された後、これらがパターニングされることにより、メモリアレイ1の溝39aを被覆するバリア層66、強磁性層67、及びバリア層68が形成される。バリア層61a、強磁性層62a、バリア層63a、バリア層66、強磁性層67、及びバリア層68によってヨーク層19bが構成され、ビット線19の形成が完了する。
図10Eから理解されるように、このような製造工程によれば、メモリアレイ1の書き込みワード線18とビット線19との間の距離が、周辺回路部2の配線41と配線42との間の距離よりも小さくなるような構造を形成することが可能になる。
加えて、本実施の形態の製造工程では、配線42が形成される溝39bの内部に強磁性膜が形成されないから、強磁性材料のエッチングの困難性の問題を軽減するためにも有効である。
第4 まとめ
以上に説明されているように、実施の第1〜第3形態の磁気メモリでは、書き込みワード線18とビット線19にヨーク層18b、19bが形成される一方で、周辺回路部2の配線から積極的に強磁性層が排除されている。これにより、書き込み電流を低減しつつ、配線のインダクタンスの増加に起因する周辺回路部2の誤動作を防止することが可能になる。
加えて、実施の第2形態及び第3形態の磁気メモリでは、メモリアレイ1の書き込みワード線18と、周辺回路部2の配線41とが同一の配線層に形成され、ビット線19と周辺回路部2の配線42とが同一の配線層に形成される。これにより、配線層の総数を少なくすることができる。
更に実施の第3形態の磁気メモリでは、メモリアレイ1の書き込みワード線18とビット線19との間の距離が、周辺回路部2の配線41と配線42との間の距離よりも小さくなるような構造が採用される。これにより、書き込み電流を低減させつつ、層間容量を低減させることが可能になる。
本発明は、ロジック回路と磁気メモリとが同一の基板に集積化された半導体装置にも適用され得る。この場合、ロジック回路は、周辺回路部2と同様の構造に形成され、配線のインダクタンスの増加に起因するロジック回路の誤動作が防止される。

Claims (4)

  1. メモリアレイと、
    前記メモリアレイと同一基板上に形成された回路
    とを備え、
    前記メモリアレイは、
    磁気抵抗素子と、
    前記磁気抵抗素子にデータを書き込む書き込み電流がそれぞれに流される第1及び第2書き込み配線
    とを含み、
    前記磁気抵抗素子は、前記第1及び第2書き込み配線が交差する位置に設けられ、
    前記第1及び第2書き込み配線のそれぞれは、
    導体部と、
    前記導体部を被覆し、且つ、強磁性層を含むヨーク層
    とを具備し、
    前記回路は、
    前記第1書き込み配線と同一の配線層に位置する第1配線と、
    前記第2書き込み配線と同一の配線層に位置する第2配線
    とを含み、
    前記第1及び第2配線からは、強磁性層が実質的に排除され
    前記第1及び第2書き込み配線との距離は、前記第1配線と前記第2配線との距離よりも小さい
    半導体装置。
  2. 請求項1に記載の半導体装置であって、
    前記回路は、前記磁気抵抗素子にアクセスするために使用される周辺回路である
    半導体装置。
  3. 磁気抵抗素子を含むメモリアレイと、前記メモリアレイと同一の基板に形成された回路とを含む半導体装置の製造方法であって、
    (A)導体部と、前記導体部を被覆し、且つ、強磁性層を含むヨーク層を備え、前記磁気抵抗素子にデータを書き込むときに第1書き込み電流が流される第1書き込み配線を前記メモリアレイに形成すると共に、前記回路の第1配線を前記第1書き込み配線と同一の配線層に強磁性層が実質的に排除されるように形成する工程と、
    (B)前記第1書き込み配線の上方に前記磁気抵抗素子を形成する工程と、
    )前記磁気抵抗素子を被覆する層間絶縁膜を形成する工程と、
    )前記層間絶縁膜に、前記磁気抵抗素子にデータを書き込むときに第2書き込み電流が流される第2書き込み配線に対応する第1溝を形成する工程と、
    )前記第1溝の側壁を被覆する強磁性層を形成する工程と、
    )前記()工程の後、前記回路の第2配線に対応する第2溝を前記層間絶縁膜に形成する工程と、
    )前記()工程の後、前記第1溝に第1導体を、前記第2溝に第2導体を同時に埋め込む工程
    とを具備し、
    前記第1溝の深さは、前記第2溝の深さよりも深い
    半導体装置の製造方法。
  4. 請求項に記載の半導体装置の製造方法であって、
    )前記第1導体の上面を被覆する強磁性層を形成する工程
    を更に具備する
    半導体装置の製造方法。
JP2006544919A 2004-11-11 2005-11-09 半導体装置、及びその製造方法 Active JP5007932B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2006544919A JP5007932B2 (ja) 2004-11-11 2005-11-09 半導体装置、及びその製造方法

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2004328248 2004-11-11
JP2004328248 2004-11-11
PCT/JP2005/020538 WO2006051816A1 (ja) 2004-11-11 2005-11-09 半導体装置、及びその製造方法
JP2006544919A JP5007932B2 (ja) 2004-11-11 2005-11-09 半導体装置、及びその製造方法

Publications (2)

Publication Number Publication Date
JPWO2006051816A1 JPWO2006051816A1 (ja) 2008-05-29
JP5007932B2 true JP5007932B2 (ja) 2012-08-22

Family

ID=36336493

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006544919A Active JP5007932B2 (ja) 2004-11-11 2005-11-09 半導体装置、及びその製造方法

Country Status (2)

Country Link
JP (1) JP5007932B2 (ja)
WO (1) WO2006051816A1 (ja)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009038221A (ja) * 2007-08-02 2009-02-19 Renesas Technology Corp 半導体装置及びその製造方法
US7579197B1 (en) * 2008-03-04 2009-08-25 Qualcomm Incorporated Method of forming a magnetic tunnel junction structure
US8634231B2 (en) 2009-08-24 2014-01-21 Qualcomm Incorporated Magnetic tunnel junction structure
JP2009283843A (ja) * 2008-05-26 2009-12-03 Renesas Technology Corp 半導体装置及びその製造方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000315789A (ja) * 1999-04-30 2000-11-14 Toshiba Corp 半導体装置及びその製造方法
JP2001044423A (ja) * 1999-07-29 2001-02-16 Matsushita Electronics Industry Corp 半導体装置及びその製造方法
JP2003243631A (ja) * 2002-02-18 2003-08-29 Mitsubishi Electric Corp 薄膜磁性体記憶装置ならびにそれを用いた無線チップ、流通管理システムおよび製造工程管理システム
JP2003318367A (ja) * 2002-04-22 2003-11-07 Toshiba Corp 磁気ランダムアクセスメモリ
JP2004311513A (ja) * 2003-04-02 2004-11-04 Mitsubishi Electric Corp 磁気記憶装置およびその製造方法
JP2004363411A (ja) * 2003-06-06 2004-12-24 Sony Corp 磁気記憶装置および磁気記憶装置の製造方法
JP2005108973A (ja) * 2003-09-29 2005-04-21 Toshiba Corp 磁気記憶装置およびその製造方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000315789A (ja) * 1999-04-30 2000-11-14 Toshiba Corp 半導体装置及びその製造方法
JP2001044423A (ja) * 1999-07-29 2001-02-16 Matsushita Electronics Industry Corp 半導体装置及びその製造方法
JP2003243631A (ja) * 2002-02-18 2003-08-29 Mitsubishi Electric Corp 薄膜磁性体記憶装置ならびにそれを用いた無線チップ、流通管理システムおよび製造工程管理システム
JP2003318367A (ja) * 2002-04-22 2003-11-07 Toshiba Corp 磁気ランダムアクセスメモリ
JP2004311513A (ja) * 2003-04-02 2004-11-04 Mitsubishi Electric Corp 磁気記憶装置およびその製造方法
JP2004363411A (ja) * 2003-06-06 2004-12-24 Sony Corp 磁気記憶装置および磁気記憶装置の製造方法
JP2005108973A (ja) * 2003-09-29 2005-04-21 Toshiba Corp 磁気記憶装置およびその製造方法

Also Published As

Publication number Publication date
WO2006051816A1 (ja) 2006-05-18
JPWO2006051816A1 (ja) 2008-05-29

Similar Documents

Publication Publication Date Title
JP4186046B2 (ja) Mram電極用保護構造
TWI395356B (zh) 使用保護側壁鈍化之磁性元件
JP5220602B2 (ja) Mramデバイス用スロット・バイア・ビット線を形成するための方法および構造
KR101154468B1 (ko) 고체 메모리 장치와 고체 메모리 셀의 배열 방법
JP5150531B2 (ja) 磁気抵抗素子、磁気ランダムアクセスメモリ、及びそれらの製造方法
US20060220084A1 (en) Magnetoresistive effect element and method for fabricating the same
JP2007273493A (ja) 磁気メモリ装置及びその製造方法
JP4987830B2 (ja) 磁気メモリ
JP2002110933A (ja) 半導体記憶装置及びその製造方法
JPWO2006092849A1 (ja) 磁気抵抗効果素子及び磁気メモリ装置
JP2011166015A (ja) 半導体装置および半導体装置の製造方法
JP2005294848A (ja) 磁気メモリセルアレイおよびその製造方法
JP2007324269A (ja) 磁気記憶装置とその製造方法
JP4483231B2 (ja) 磁気メモリ装置の製造方法
US8427866B2 (en) Magnetic storage element and magnetic storage device
JP5007932B2 (ja) 半導体装置、及びその製造方法
JP2005260082A (ja) 磁気ランダムアクセスメモリ
JP2006278645A (ja) 磁気メモリ装置
WO2019077663A1 (ja) トンネル磁気抵抗効果素子、磁気メモリ、及び内蔵型メモリ
JP2010219104A (ja) 磁気メモリ素子、磁気メモリ、及びその製造方法
JP2004363411A (ja) 磁気記憶装置および磁気記憶装置の製造方法
JP2009081390A (ja) 磁壁移動型mram及びその製造方法
JP2004146687A (ja) 磁気記憶装置及びその製造方法
JP2012069630A (ja) 半導体装置およびその製造方法
JP2009218318A (ja) 半導体記憶装置及びその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20081016

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20111104

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20111226

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120507

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

R150 Certificate of patent or registration of utility model

Ref document number: 5007932

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120520

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150608

Year of fee payment: 3