JPWO2006051816A1 - 半導体装置、及びその製造方法 - Google Patents

Abstract

本発明による半導体装置は、メモリアレイと、メモリアレイと同一基板上に形成された周辺回路部とを備えている。メモリアレイは、ＭＴＪと、ＭＴＪにデータを書き込む書き込み電流が流されるワード線とビット線とを含む。ワード線とビット線とは、それぞれ、導体部と、導体部を被覆するヨーク層とを含む。その一方で、周辺回路部の配線からは、強磁性層が排除されている。かかる構成の半導体装置では、周辺回路部の配線から強磁性層が積極的に排除されているため、配線のインダクタンスの増加によって周辺回路部が誤動作することを防止することができる。

Description

本発明は、半導体装置、及びその製造方法に関し、特に、メモリセルとして磁気抵抗素子を使用する磁気メモリ、及びそれを搭載する半導体装置に関する。

強磁性体の自発磁化を用いてデータを記憶する磁気ランダムアクセスメモリは、近年、最も注目を集めている不揮発性メモリの一つである。磁気ランダムアクセスメモリのメモリセルとしては、絶縁体又は導電体の非磁性層によって分離された２層の強磁性層で構成された磁気抵抗素子が使用される。その２層の強磁性層の一方は、外部磁界によって容易に磁化の向きが変化されるように構成され、他方は、磁化の向きが容易には変化しないように構成される。前者は、しばしば磁化自由層と呼ばれ、後者は、磁化固定層と呼ばれる。メモリセルには、デジタルデータが２層の強磁性層の磁化の向きの相対角として記憶される。記憶されたデータは、意図的に書き換えられない限り、極めて長期間に渡って保持される。

磁気ランダムアクセスメモリのデータ書き込みは、メモリセルの近傍に位置する配線（これらは、しばしば、ワード線、ビット線、デジット線等と呼ばれる）に書き込み電流を流して磁界を発生し、その磁界によって自由強磁性層の磁化の向きを所望の向きに変化させることによって行われる。

磁気ランダムアクセスメモリのデータ読み出しには、磁気抵抗素子の抵抗が２層の強磁性層の磁化の向きの相対角に依存するという現象が利用される。詳細には、非磁性層として絶縁体が使用される場合にはトンネル磁気抵抗効果（ＴＭＲ：tunneling magnetoresistance）効果が利用され、非磁性層として導電体が使用される場合には巨大磁気抵抗効果（ＧＭＲ：giant magnetoresistance）が利用される。

磁気ランダムアクセスメモリの一つの課題として、消費電力の低減が挙げられる。磁気ランダムアクセスメモリでは、メモリセルの状態を書き換えるための書き込み電流が大きいことが、電力消費の主な要因である。米国特許第３９４０３１９号は、消費電力を低減させるために、書き込み配線のうち、メモリセルに対向する面以外の面を高透磁率材料で形成された高透磁率層によって被覆する技術を開示している。高透磁率層は、書き込み電流によって発生された磁界をメモリセルに集中させ、これにより、少ない書き込み電流でデータの書き込みを行うことを可能にする。同様の技術は、特開２００１−２７３７６０号公報、特開２００２−２４６５６６号公報、特開２００３−６０１７２号公報、特開２００３−１９８００１号公報、特開２００３−３１８３６５号公報、特開２００４−３１６４０号公報、特開２００４−１２８０１１号公報、特開２００４−１４００９１号公報、特開２００４−１６５６６１号公報に開示されている。

しかしながら、上記の文献は、高透磁率層で被覆された配線と、メモリアレイと同一の基板に集積化された回路、例えば、メモリセルにアクセスするために使用される周辺回路やロジック回路の動作の整合性について議論していない。配線工程を少なくするという観点からは、高透磁率層で被覆された配線を周辺回路やロジック回路の配線としても使用することが最も適切に考えられるかもしれない。しかし、発明者の検討によれば、高透磁率層で被覆された配線は、そのインダクタンスが高いため、周辺回路やロジック回路への使用には不向きである；高透磁率層で被覆された配線の使用は、周辺回路やロジック回路の誤動作を招きやすい。高透磁率層で被覆された配線を使用する場合、当該配線が、周辺回路やロジック回路の動作に悪影響を及ぼさないようなアーキテクチャが必要である。

一方、特開２００２−３５９３５６号公報、及び特開２００４−１５８８４１号公報は、ＭＲＡＭメモリアレイと周辺回路の集積化について言及している。しかし、これらの公報は、高透磁率層で被覆された配線については何ら言及していない。

したがって、本発明の目的は、高透磁率層で被覆された配線を使用することによって、メモリアレイと同一の基板に集積化された回路の動作に悪影響を及ぼさないような磁気メモリのアーキテクチャを提供することにある。

本発明の一の観点において、半導体装置は、メモリアレイと、メモリアレイと同一基板上に形成された回路とを備えている。メモリアレイは、磁気抵抗素子と、磁気抵抗素子にデータを書き込む書き込み電流が流される書き込み配線とを含む。書き込み配線は、導体部と、導体部を被覆するヨーク層とを含む。ヨーク層は、強磁性層を含んでいる。その一方で、回路の配線からは、強磁性層が実質的に排除されている。ここで、強磁性層が完全に排除されている場合のみならず、強磁性層を除去する工程が行われた場合に強磁性層の残渣が存在する場合も、「強磁性層が実質的に排除されている」ことに該当すると解釈されなくてはならない。かかる構成の半導体装置では、回路の配線から強磁性層が積極的に排除されているため、配線のインダクタンスの増加によって回路が誤動作することを防止することができる。

上記の回路とは、典型的には、磁気抵抗素子にアクセスするために使用される周辺回路である。

一の実施形態では、回路の配線は、下地回路層に形成され、メモリアレイの磁気抵抗素子と書き込み配線とは、下地回路層の上に形成されたメモリ層に形成されることがある。この場合、回路は、メモリ層に配線を有していないことが好ましい。

他の実施形態では、回路は、書き込み配線と同一の配線層に位置する、強磁性層が実質的に排除された配線を含むことがある。この構成は、書き込み配線が形成される配線層を有効に利用して少ない配線層で回路を構成することを可能にする。

書き込み配線が、ワード線、とワード線と交差するビット線とを含み、磁気抵抗素子が、ワード線とビット線とが交差する位置に設けられ、且つ、回路の配線は、ワード線と同一の配線層に位置する第１配線と、ビット線と同一の配線層に位置する第２配線とを含むことがある。この場合には、ワード線とビット線との距離は、第１配線と第２配線との距離よりも小さいことが望ましい。

好適な実施形態では、回路の配線は、層間絶縁膜に形成された溝に埋め込まれることがある。この場合、溝への配線の埋め込みを容易にするためには、該溝の隅部には、強磁性体の残渣が残されていることが好適である。

本発明の他の観点において、磁気抵抗素子を含むメモリアレイと、メモリアレイと同一の基板に形成された回路とを含む半導体装置の製造方法は、
（Ａ）層間絶縁膜を形成する工程と、
（Ｂ）前記層間絶縁膜に、磁気抵抗素子にデータを書き込む書き込み電流が流される書き込み配線に対応する第１溝と、回路の配線に対応する第２溝とを形成する工程と、
（Ｃ）第１溝と第２溝とを被覆する強磁性膜を形成する工程と、
（Ｄ）強磁性膜のうち、第２溝の内部に位置する部分の少なくとも一部を除去する工程と、
（Ｅ）前記（Ｄ）工程の後、第１溝と第２溝とに導体を埋め込むことによって、書き込み配線と回路の配線とを形成する工程とを具備する。このような製造方法は、強磁性層によって被覆された書き込み配線と、強磁性層が排除された回路の配線とを同一の配線層に形成することを可能にする。

この製造方法において、強磁性膜の第２溝の内部に位置する部分の一部が積極的に残存されることは、第２溝に導体を埋め込むことを容易にするために好適である。

本発明の更に他の観点において、半導体装置の製造方法は、
（Ｆ）層間絶縁膜を形成する工程と、
（Ｇ）前記層間絶縁膜に、磁気抵抗素子にデータを書き込む書き込み電流が流される書き込み配線に対応する第１溝を形成する工程と、
（Ｈ）層間絶縁膜の上に、第１溝を被覆するように強磁性膜を形成する工程と、
（Ｉ）強磁性膜と層間絶縁膜とをエッチングすることによって、層間絶縁膜に、回路の配線に対応する第２溝を形成する工程と、
（Ｊ）前記（Ｉ）工程の後、第１溝と第２溝とに同時に導体を埋め込むことによって、書き込み配線と、強磁性層が排除された回路の配線とを形成する工程
とを具備する。かかる製造方法は、強磁性層によって被覆された書き込み配線と強磁性層が排除されている回路の配線とを同一の配線層に形成することを可能にする。加えて、当該製造方法は、第２溝の内部に位置する強磁性材料をエッチングする工程を排除でき、したがって、強磁性材料のエッチングの困難性の問題を回避できる。

更に他の観点において、本発明による半導体装置の製造方法は、
（Ｋ）磁気抵抗素子を被覆する層間絶縁膜を形成する工程と、
（Ｌ）層間絶縁膜に、磁気抵抗素子にデータを書き込む書き込み電流が流される書き込み配線に対応する第１溝と、回路の配線に対応する第２溝とを形成する工程と、
（Ｍ）第１溝と第２溝とを被覆する強磁性膜を形成する工程と、
（Ｎ）強磁性膜のうち、第１溝の側壁を被覆する第１側壁部分と、第２溝の側壁を被覆する第２側壁部分以外の部分を除去する工程と、
（Ｏ）強磁性膜の第２側壁部分を除去する工程と、
（Ｐ）前記（Ｏ）工程の後、第１溝に第１導体を、前記第２溝に第２導体を同時に埋め込む工程
とを具備する。かかる製造方法は、強磁性層によって被覆された書き込み配線と強磁性層が排除された回路の配線とを同一の配線層に形成することを可能にする。

更に他の観点において、本発明による半導体装置の製造方法は、
（Ｑ）磁気抵抗素子を被覆する層間絶縁膜を形成する工程と、
（Ｒ）層間絶縁膜に、磁気抵抗素子にデータを書き込む書き込み電流が流される書き込み配線に対応する第１溝を形成する工程と、
（Ｓ）第１溝の側壁を被覆する強磁性層を形成する工程と、
（Ｔ）前記（Ｓ）工程の後、回路の配線に対応する第２溝を形成する工程と、
（Ｕ）前記（Ｔ）工程の後、第１溝に第１導体を、第２溝に第２導体を同時に埋め込む工程
とを具備する。かかる製造方法は、強磁性層によって被覆された書き込み配線と強磁性層が排除された回路の配線とを同一の配線層に形成することを可能にする。加えて、当該製造方法は、第２溝の内部に位置する強磁性材料をエッチングする工程を排除でき、したがって、強磁性材料のエッチングの困難性の問題を回避できる。

第１溝の深さは、第２溝の深さよりも深いことが好適である。

当該製造方法は、
（Ｖ）第１導体の上面を被覆する強磁性層を形成する工程を更に具備することが好適である。

本発明によれば、高透磁率層で被覆された配線を使用することによって、メモリアレイと同一の基板に集積化された回路の動作に悪影響を及ぼさないような磁気メモリのアーキテクチャを提供することができる。

図１は、本発明の実施の第１形態に係る半導体装置である磁気メモリの構造を示す平面図である。 図２は、実施の第１形態に係る磁気メモリの構造を示す断面図である。 図３Ａは、実施の第１形態に係る磁気メモリの、メモリ層の構造を示す断面図である。 図３Ｂは、実施の第１形態に係る磁気メモリの、メモリ層の構造を示す断面図である。 図４は、実施の第２形態に係る磁気メモリの構造を示す断面図である。 図５Ａは、実施の第２形態に係る磁気メモリの書き込みワード線と、周辺回路部の配線とを形成する製造工程を示す断面図である。 図５Ｂは、実施の第２形態に係る磁気メモリの書き込みワード線と、周辺回路部の配線とを形成する製造工程を示す断面図である。 図５Ｃは、実施の第２形態に係る磁気メモリの書き込みワード線と、周辺回路部の配線とを形成する製造工程を示す断面図である。 図５Ｄは、実施の第２形態に係る磁気メモリの書き込みワード線と、周辺回路部の配線とを形成する製造工程を示す断面図である。 図５Ｅは、実施の第２形態に係る磁気メモリの書き込みワード線と、周辺回路部の配線とを形成する製造工程を示す断面図である。 図５Ｆは、実施の第２形態に係る磁気メモリの書き込みワード線と、周辺回路部の配線とを形成する製造工程を示す断面図である。 図６Ａは、実施の第２形態に係る磁気メモリの書き込みワード線と、周辺回路部の配線とを形成する製造工程において、溝に残渣が残る場合の磁気メモリの構造を示す断面図である。 図６Ｂは、実施の第２形態に係る磁気メモリの書き込みワード線と、周辺回路部の配線とを形成する製造工程において、溝に残渣が残る場合の磁気メモリの構造を示す断面図である。 図７Ａは、実施の第２形態に係る磁気メモリの書き込みワード線と、周辺回路部の配線とを形成するための、他の好適な製造工程を示す断面図である。 図７Ｂは、実施の第２形態に係る磁気メモリの書き込みワード線と、周辺回路部の配線とを形成するための、他の好適な製造工程を示す断面図である。 図７Ｃは、実施の第２形態に係る磁気メモリの書き込みワード線と、周辺回路部の配線とを形成するための、他の好適な製造工程を示す断面図である。 図７Ｄは、実施の第２形態に係る磁気メモリの書き込みワード線と、周辺回路部の配線とを形成するための、他の好適な製造工程を示す断面図である。 図８Ａは、実施の第２形態に係る磁気メモリのビット線と、周辺回路部の配線とを形成する製造工程を示す断面図である。 図８Ｂは、実施の第２形態に係る磁気メモリのビット線と、周辺回路部の配線とを形成する製造工程を示す断面図である。 図８Ｃは、実施の第２形態に係る磁気メモリのビット線と、周辺回路部の配線とを形成する製造工程を示す断面図である。 図８Ｄは、実施の第２形態に係る磁気メモリのビット線と、周辺回路部の配線とを形成する製造工程を示す断面図である。 図８Ｅは、実施の第２形態に係る磁気メモリのビット線と、周辺回路部の配線とを形成する製造工程を示す断面図である。 図８Ｆは、実施の第２形態に係る磁気メモリのビット線と、周辺回路部の配線とを形成する製造工程を示す断面図である。 図９は、実施の第３形態に係る磁気メモリの構造を示す断面図である。 図１０Ａは、実施の第３形態に係る磁気メモリのビット線と、周辺回路部の配線とを形成する製造工程を示す断面図である。 図１０Ｂは、実施の第３形態に係る磁気メモリのビット線と、周辺回路部の配線とを形成する製造工程を示す断面図である。 図１０Ｃは、実施の第３形態に係る磁気メモリのビット線と、周辺回路部の配線とを形成する製造工程を示す断面図である。 図１０Ｄは、実施の第３形態に係る磁気メモリのビット線と、周辺回路部の配線とを形成する製造工程を示す断面図である。 図１０Ｅは、実施の第３形態に係る磁気メモリのビット線と、周辺回路部の配線とを形成する製造工程を示す断面図である。

第１ 実施の第１形態
図１は、本発明の実施の第１形態の半導体装置である磁気メモリ１０の構成を示す平面図である。磁気メモリ１０は、同一基板上に集積化されたメモリアレイ１と周辺回路部２とを備えている。メモリアレイ１には、メモリセルとして機能する磁気抵抗素子であるＭＴＪ（magnetic tunnel junction）３が行列に配置される。周辺回路部２とは、該メモリセルへのアクセスに使用される周辺回路が設けられる領域である。周辺回路部２には、例えば、行アドレスバッファ２ａ、行デコーダ２ｂ、行ドライバ２ｃ、列アドレスバッファ２ｄ、列デコーダ２ｅ、列ドライバ２ｆ、センスアンプ２ｇ、出力アンプ２ｈ、及び出力バッファ２ｉが設けられる。

図２は、磁気メモリ１０の構造を示す断面図である。
磁気メモリ１０は、概略的には、下地回路層４と、その上に形成されたメモリ層５で構成されている。下地回路層４は、ＭＯＳトランジスタと、それに接続される配線が形成される部分であり、３層の配線層：第１配線層６、第２配線層７、及び第３配線層８を備えている。メモリ層５は、ＭＴＪ３と、それにアクセスするために使用される配線が形成される部分である。下地回路層４における層間の絶縁は、層間絶縁膜３１〜３４によって達成され、メモリ層５における層間の絶縁は、層間絶縁膜３５〜３９によって達成される。下地回路層４は、一般的なＣＭＯＳ（complementary metal oxide semiconductor）プロセスで形成可能であり、メモリ層５のＭＴＪ３も、一般的なプロセスによって形成可能である。

メモリアレイ１は、下地回路層４に位置するＭＯＳトランジスタ１１、ランド１２ａ〜１２ｃ、ビア１３ａ〜１３ｃ、接地線１４、及びビア１５と、メモリ層５に位置するランド１６、ビア１３ｄ、１３ｅ、下部電極１７、書き込みワード線１８、ビット線１９、及びビア２０とを備えている。ランド１２ａと接地線１４とは、下地回路層４の第１配線層６に形成され、ランド１２ｂ、１２ｃは、それぞれ、第２配線層７、第３配線層８に形成される。

メモリセルとして使用されるＭＴＪ３は、メモリ層５の下部電極１７の上に形成されている。図３Ａに示されているように、ＭＴＪ３は、下部電極１７の上に形成された磁化固定層３ａと、磁化自由層３ｃと、その間に介設された絶縁性のバリア層３ｂとを備えている。ＭＴＪ３は、書き込みワード線１８とビット線１９とが交差する位置に設けられており、ＭＴＪ３へのデータの書き込みは、書き込みワード線１８とビット線１９とに書き込み電流を流すことによって行われる。また、ＭＴＪ３は、図２に示されているように、下部電極１７、及び、ランド１２ａ〜１２ｄ、ビア１３ａ〜１３ｅを介してＭＯＳトランジスタ１１のドレイン１１ａに接続され、更に、ビア２０を介してビット線１９に接続されている。ＭＯＳトランジスタ１１のソース１１ｂは、ビア１５を介して接地線１４に接続されている。ＭＯＳトランジスタ１１のゲート１１ａは、読み出しワード線として機能しており、ＭＯＳトランジスタ１１は、読み出し動作時にメモリセルを選択するために使用される。読み出し動作時には、ＭＯＳトランジスタ１１がターンオンされ、更に、ビット線１９に所定の電圧が印加される。これにより、ビット線１９からＭＴＪ３を介して接地線１４に電流が流れ、その電流の大きさによってＭＴＪ３に書き込まれているデータが判別される。

書き込み電流を低減するために、書き込み電流が流される書き込みワード線１８とビット線１９とは、ヨーク層で被覆された導電層で構成されている；ヨーク層とは、強磁性体で形成された層を含む構造体である。より具体的には、図３Ａに示されているように、書き込みワード線１８は、導体層１８ａと、その底面及び側面を被覆するヨーク層１８ｂとを備えている。同様に、ビット線１９は、図３Ｂに示されているように、導体層１９ａと、その上面及び側面を被覆するヨーク層１９ｂとを備えている。ヨーク層１８ｂ、１９ｂは、書き込み電流によって発生される磁界をＭＴＪ３に集中させ、書き込み電流を有効に低減させる。

図３Ａに示されているように、ヨーク層１８ｂで被覆された導体層１８ａで構成される書き込みワード線１８と同一の配線層に属するランド１６は、書き込みワード線１８と同様の構造を有している。より具体的には、ランド１６は、導体層１６ａと、その底面及び側面を被覆するヨーク層１６ｂとを備えている。

図２に戻り、周辺回路部２は、下地回路層４に位置するＭＯＳトランジスタ２１、配線２２ａ〜２２ｃと、ビア２３ａ〜２３ｃとを備えている。配線２２ａは、下地回路層４の第１配線層６に形成されており、配線２２ｂは、第２配線層７に形成されており、配線２２ｃは、第３配線層８に形成されている。ＭＯＳトランジスタ２１と配線２２ａとは、ビア２３ａを介して接続され、配線２２ａと配線２２ｂとは、ビア２３ｂを介して接続され、配線２２ｂと配線２２ｃとは、ビア２３ｃを介して接続されている。

このような構成を有する実施の第１形態の磁気メモリ１０では、周辺回路部２は、メモリ層５に位置する配線を使用しない。即ち、周辺回路部２は、書き込みワード線１８及びビット線１９と同一の配線層に属する、ヨーク層（即ち、強磁性層）で被覆された配線を使用せず、通常の配線しか使用しない。このような構成は、ヨーク層で被覆された配線を使用することによって周辺回路部２が誤動作することを有効に防止する。

第２ 実施の第２形態
実施の第１形態に係る磁気メモリ１０の一つの問題は、多くの配線層を必要とすることである。実施の第１形態に係る磁気メモリ１０は、３層の配線層を有する周辺回路部２を形成するために、少なくとも５層の配線層（即ち、第１〜第３配線層６〜８と、書き込みワード線１８及びビット線１９が形成される２層の配線層）を必要とする。多くの配線層を用いることは、磁気メモリ１０の製造コストを増大させるため好ましくない。

かかる問題を解決するために、実施の第２形態の磁気メモリ１０Ａでは、図４に示されているように、書き込みワード線１８及びビット線１９と同一の配線層の配線を周辺回路部２にも使用する。これに伴い、第２配線層７、及び第３配線層８が除去される。ただし、周辺回路部２の、書き込みワード線１８及びビット線１９と同一の配線層に属する配線の形成の際には、当該配線から強磁性層を除去するための工程が行われる。既述の通り、強磁性層を除去することは、周辺回路部２の配線のインダクタンスを減少し、誤動作を防止するために重要である。

より具体的には、周辺回路部２には、書き込みワード線１８と同一の配線層に属する配線４１と、ビット線１９と同一の配線層に属する配線４２とが設けられる。配線４１、４２は、いずれも、ヨーク層によって被覆されていない通常の配線である。配線４１は、層間絶縁膜３５を貫通するビア４３を介して第１配線層６に属する配線２２ａに接続されている。配線４２は、層間絶縁膜３６、３７を貫通するビア４４を介して配線４１に接続されている。

ヨーク層１８ｂを有する書き込みワード線１８と同一の配線層に、ヨーク層によって被覆されていない配線４１を形成するためには、特殊な製造工程が必要である。図５Ａ〜図５Ｆは、ヨーク層１８ｂを有する書き込みワード線１８と、ヨーク層によって被覆されていない配線４１とを同一の配線層に形成するための工程を示す断面図である。

図５Ａを参照して、書き込みワード線１８と配線４１とを同一の配線層に形成する製造工程では、まず、層間絶縁膜３６に、書き込みワード線１８を形成するための溝３６ａと、配線４１を形成するための溝３６ｂとを形成する工程が行われる。溝３６ａは、メモリアレイ１に設けられ、溝３６ｂは、周辺回路部２に設けられている。

続いて図５Ｂに示されているように、バリア膜５１と、強磁性膜５２と、バリア膜５３とが、順次に形成される。本実施の形態では、バリア膜５１、５３としてはタンタル膜と窒化タンタル膜の積層膜（Ｔａ／ＴａＮ膜）が使用され、強磁性膜５２としてはＮｉＦｅ膜が使用される。バリア膜５１は、強磁性膜５２と層間絶縁膜３６との密着性を向上する役割も有している。

続いて図５Ｃに示されているように、メモリアレイ１に位置する溝３６ａを被覆するレジストマスク５４が形成された後、そのレジストマスク５４を用いてバリア膜５３と強磁性膜５２とが順次にエッチングされる。これにより、周辺回路部２から強磁性膜５２が除去される。バリア膜５３は、フッ素系ガス（例えばＣＦ_４）を用いた反応性エッチングによって選択的にエッチングされる。強磁性膜５２は、硝酸等のエッチング液を用いたウェットエッチによってエッチングされる。エッチング液を最適化することにより、バリア膜５１を残存したままで選択的に強磁性膜５２をエッチングすることが可能である。

続いて図５Ｄに示されているように、レジストマスク５４が除去された後、ＲＦクリーニングが行われ、バリア膜５１が除去される。

続いて図５Ｅに示されているように、バリア膜５５、及びめっき用のシード膜（図示されない）が形成された後、配線金属膜５６がめっきにより形成される。配線金属膜５６は、典型的には、アルミ、アルミ合金、銅、又は銅合金で形成される。溝３６ａ、３６ｂは、いずれも、配線金属膜５６によって埋め込まれる。

続いて図５Ｆに示されているように、バリア膜５１、強磁性膜５２、バリア膜５３、バリア膜５５、及び配線金属膜５６のうち、溝３６ａ、３６ｂの外部に位置する部分が、ＣＭＰ（chemical mechanical polishing）によって除去される。これにより、溝３６ａの内部にはバリア層５５ａと配線金属層５６ａとからなる導体層１８ａと、バリア層５１ａと強磁性層５２ａからなるヨーク層１８ｂとが形成され、メモリアレイ１への書き込みワード線１８の形成が完了する。一方で、溝３６ｂの内部にはバリア層５５ｂと配線金属層５６ｂとが残存され、配線４１が形成される。

このような製造工程によれば、ヨーク層１８ｂを有する書き込みワード線１８と、ヨーク層を有しない配線４１とを同一の配線層に形成することが可能になる。

配線４１にヨーク層を設けないことは、周辺回路部２に設けられる配線の配線幅のルールをより小さくするためにも有効である。強磁性体は電気抵抗が比較的高いため、ヨーク層は、信号を伝送する導体としては殆ど寄与しない。したがって、ヨーク層が側面に設けられている配線のうち、配線のうち電流が実際に流れる部分に必要な幅は、ヨーク層が側面に設けられていない配線の幅と殆ど同じである。これは、ヨーク層を配線の側面に設けることが、配線幅の増加につながることを意味している。しかし、本実施の形態の磁気メモリ１０Ａでは配線４１にはヨーク層が形成されない。したがって、本実施の形態の磁気メモリ１０Ａは、周辺回路部２に設けられる配線の配線幅のルールをより小さくすることができる。

図５Ａ〜図５Ｆに示されている製造工程において問題になり得ることは、図５Ｃの強磁性膜５２をエッチングする工程に必要な強磁性材料のエッチング技術が充分に確立されていないことである。とりわけ、溝３６ｂの内部では強磁性膜５２のエッチングが進みにくく、図６Ａに示されているように、強磁性膜５２をエッチングする工程では溝３６ｂの隅部に残渣５７が残りやすい。

しかしながら、強磁性膜５２をエッチングする工程で残渣５７が多少残ることは、問題にならない。図６Ｂに示されているように、溝３６ｂの隅部に残渣５７を残したまま上述の製造工程を進めても、溝３６ｂの隅部に強磁性膜５２の残渣５７及びバリア膜５１の残渣５１ｂが残るだけで、周辺回路部２の機能に影響はない。残渣５７を残すことは、むしろ、溝３６ｂに配線４１を埋め込むために有益である場合もある。残渣５７を溝３６ｂの隅部に残すことにより、バリア膜５５と配線金属膜５６とを溝３６ｂの隅部に埋め込む必要性がなくなる。これは、隅部にボイドが発生することを防止しながら、配線４１を溝３６ｂに埋め込むことを可能にする。

強磁性材料のエッチングの困難性の問題を軽減するためには、図７Ａ〜図７Ｄに示されているように、配線４１が形成される溝の内部に、強磁性膜が形成されないような製造工程が採用されることも好適である。この製造工程では、まず、図７Ａに示されているように、層間絶縁膜３６に、書き込みワード線１８を形成するための溝３６ａがメモリアレイ１に形成される。この工程では、周辺回路部２には溝が形成されない。

続いて、図７Ｂに示されているように、バリア膜５１と、強磁性膜５２と、バリア膜５３とが、順次に形成される。バリア膜５１、強磁性膜５２、及びバリア膜５３は、溝３６ａの側面及び底面に沿って形成される。本実施の形態では、バリア膜５１、５３としては、タンタル膜と窒化タンタル膜の積層膜（Ｔａ／ＴａＮ膜）が使用される。強磁性膜５２としては、ＮｉＦｅ膜が使用される。

続いて、図７Ｃに示されているように、レジストマスク５８が形成された後、レジストマスク５８を用いたエッチングにより周辺回路部２に溝３６ｃが形成される。レジストマスク５８は、溝３６ｃに対応する位置に開口を有しており、且つ、メモリアレイ１を完全に被覆するように形成される。

続いて、図７Ｄに示されているように、レジストマスク５８が除去された後、上述の製造工程と同様の工程によってメモリアレイ１の溝３６ａ及び周辺回路部２の溝３６ｃが埋め込まれる。より具体的には、レジストマスク５８が除去された後、バリア膜５５、及びめっき用のシード膜（図示されない）が形成される。更に、そのシード膜を用いて、配線金属膜５６がめっきにより形成される。続いて、バリア膜５１、強磁性膜５２、バリア膜５３、バリア膜５５、及び配線金属膜５６のうち、溝３６ａ、３６ｂの外部に位置する部分が、ＣＭＰ（chemical mechanical polishing）によって除去される。これにより、溝３６ａの内部にはバリア層５５ａと配線金属層５６ａとからなる導体層１８ａと、バリア層５１ａと強磁性層５２ａからなるヨーク層１８ｂとが形成され、メモリアレイ１への書き込みワード線１８の形成が完了する。一方で、溝３６ｂの内部にはバリア層５５ｂと配線金属層５６ｂとからなる配線４１が形成される。

この製造工程では、周辺回路部２の溝３６ｃの内部に強磁性膜５２が形成されない。したがって、強磁性膜５２のエッチングの困難性を軽減することができる。

書き込みワード線１８及び配線４１と同様に、ヨーク層１９ｂを有するビット線１９と同一の配線層に、ヨーク層によって被覆されていない配線４２を形成するためには、特殊な製造工程が必要である。図８Ａ〜図８Ｆは、ヨーク層１９ｂを有するビット線１９と、ヨーク層によって被覆されていない配線４２とを同一の配線層に形成するための工程を示す断面図である。

図８Ａを参照して、ビット線１９と配線４２とを同一の配線層に形成する製造工程では、まず、層間絶縁膜３９に、ビット線１９を形成するための溝３９ａと、配線４２を形成するための溝３９ｂとを形成する工程が行われる。溝３９ａは、メモリアレイ１に設けられ、溝３９ｂは、周辺回路部２に設けられている。バリア膜６１と、強磁性膜６２と、バリア膜６３とが、順次に形成される。本実施の形態では、バリア膜６１、６３としてはタンタル膜と窒化タンタル膜の積層膜（Ｔａ／ＴａＮ膜）が使用され、強磁性膜６２としては、ＮｉＦｅ膜が使用される。

続いて図８Ｂに示されているように、バリア膜６１、強磁性膜６２、及びバリア膜６３のうちの、層間絶縁膜３９の上面を被覆する部分、及び溝３９ａ、３９ｂの底面を被覆する部分が異方性エッチングによって除去される。これにより、溝３９ａ及び溝３９ｂの側壁にのみ、バリア膜６１、強磁性膜６２、及びバリア膜６３が残される。以下では、メモリアレイ１の溝３９ａに残されたバリア膜６１、強磁性膜６２、及びバリア膜６３は、バリア層６１ａ、強磁性層６２ａ、及びバリア層６３ａとして参照される。一方、周辺回路部２の溝３９ｂに残されたバリア膜６１、強磁性膜６２、及びバリア膜６３は、以下、バリア層６１ｂ、強磁性層６２ｂ、及びバリア層６３ｂとして参照される。

続いて図８Ｃに示されているように、メモリアレイ１の溝３９ａを被覆するレジストマスク６９が形成された後、周辺回路部２の溝３９ｂの内部のバリア層６３ｂと強磁性層６２ｂとが、エッチングによって除去される。バリア層６３ｂは、フッ素系ガス（例えば、ＣＦ_４）を用いた反応性エッチングによって除去される。一方、強磁性層６２ｂは、ＨＣｌ等のエッチング液を用いたウェットエッチによってエッチングされる。エッチング液を最適化することにより、バリア層６１ｂを残存したままで選択的に強磁性層６２ｂをエッチングすることが可能である。

続いて、図８Ｄに示されているように、レジストマスク６９が除去された後、ＲＦクリーニングが行われ、メモリアレイ１のバリア層６３ａと、周辺回路部２のバリア層６１ｂが除去される。

続いて、図８Ｅに示されているように、レジストマスク６９が除去された後、メモリアレイ１の溝３９ａ及び周辺回路部２の溝３９ｂが、配線金属によって埋め込まれる。より具体的には、レジストマスク６９が除去された後、バリア膜、及びめっき用のシード膜が形成される。更に、そのシード膜を用いて、配線金属膜がめっきにより形成される。続いて、形成されたバリア膜と配線金属膜とのうち、溝３９ａ、３９ｂの外部に位置する部分が、ＣＭＰ（chemical mechanical polishing）によって除去される。これにより、メモリアレイ１の溝３９ａの内部にはバリア層６４ａと配線金属層６５ａからなる導体層１９ａが形成される。一方、周辺回路部２の溝３９ｂの内部にはバリア層６４ｂと配線金属層６５ｂが残存され、これにより、配線４２が形成される。

続いて図８Ｆに示されているように、第１のバリア膜、強磁性膜、第２のバリア膜が準じに形成された後、これらがパターニングされることにより、メモリアレイ１の溝３９ａを被覆するバリア層６６、強磁性層６７、及びバリア層６８が形成される。バリア層６１ａ、強磁性層６２ａ、バリア層６６、強磁性層６７、及びバリア層６８によって、ヨーク層１９ｂが構成され、ビット線１９の形成が完了する。

このような製造工程によれば、ヨーク層１９ｂを有するビット線１９と、ヨーク層を有しない配線４２とを同一の配線層に形成することが可能になる。

第３ 実施の第３形態
図４を参照して、実施の第２形態の磁気メモリ１０Ａでは、メモリアレイ１の書き込みワード線１８とビット線１９との間の距離が、周辺回路部２の配線４１と配線４２との間の距離と同一である。

このような構造では、書き込み電流の低減と周辺回路部２の層間の容量の低減とが相反するという欠点がある。書き込み電流を低減するためには、書き込みワード線１８とＭＴＪ３との距離、及びビット線１９とＭＴＪ３との間の距離を小さくすることが好適である。このためには、書き込みワード線１８とビット線１９との距離を小さくする必要がある。しかし、書き込みワード線１８とビット線１９との距離を小さくすると、周辺回路部２の配線４１と配線４２との間の距離も小さくなる；なぜなら、周辺回路部２の配線４１は、書き込みワード線１８と同一の配線層に属し、配線４２は、ビット線１９と同一の配線層に属しているからである。配線４１と配線４２との間の距離が小さくなると、配線４１と配線４２との間の容量が大きくなる。配線４１と配線４２との間の容量の増大は、配線遅延の増大を招くため好ましくない。

実施の第３形態では、かかる欠点を解消するための磁気メモリの構造が提供される。実施の第３形態の磁気メモリ１０Ｂは、図９に示されているように、メモリアレイ１の書き込みワード線１８とビット線１９との間の距離が、周辺回路部２の配線４１と配線４２との間の距離よりも小さくなるような構造を採用する。かかる構造の採用は、書き込みワード線１８とＭＴＪ３との距離、及びビット線１９とＭＴＪ３との間の距離を小さくして書き込み電流を低減させつつ、配線４１と配線４２との間の距離を充分に大きくして層間容量を減少することを可能にする。

本実施の形態では、この構造を実現するために、メモリアレイ１のビット線１９を形成するための溝３９ａと、周辺回路部２の配線４２を形成するための溝３９ｂとを別の工程で形成する製造工程が採用される（図１０Ａ〜図１０Ｅ参照）。ビット線１９を形成するための溝３９ａの深さが、配線４２を形成するための溝３９ｂの深さよりも深くされ、これにより、メモリアレイ１の書き込みワード線１８とビット線１９との間の距離が、周辺回路部２の配線４１と配線４２との間の距離よりも小さくされる。これに伴い、本実施の形態では、層間絶縁膜３８が２層の絶縁膜３８ａ、３８ｂで形成される。ＭＴＪ３に接続されるビア２０は絶縁膜３８ａの上面に到達するように形成され、配線４１に接続されるビア４４は絶縁膜３８ｂの上面に到達するように形成される。以下、本実施の形態で採用される製造工程が詳細に説明される。

メモリアレイ１のビット線１９と周辺回路部２の配線４２を形成する製造工程では、図１０Ａに示されているように、まず、メモリアレイ１に溝３９ａが形成される。溝３９ａは、層間絶縁膜３９と絶縁膜３８ａを貫通してビア２０に到達するように形成される。この工程では、周辺回路部２には溝は形成されない。

続いて図１０Ｂに示されているように、溝３９ａの側壁にバリア層６１ａ、強磁性層６２ａ、及びバリア層６３ａが形成される。バリア層６１ａ、強磁性層６２ａ、及びバリア層６３ａの形成は、実施の第２形態と同様の工程で行われる。具体的には、まず、第１のバリア膜と、強磁性膜と、第２のバリア膜とが、順次に形成される。本実施の形態では、バリア膜としてはタンタル膜と窒化タンタル膜の積層膜（Ｔａ／ＴａＮ膜）が使用され、強磁性膜としては、ＮｉＦｅ膜が使用される。続いて、形成された２つのバリア膜及び強磁性膜のうち、層間絶縁膜３９の上面及び溝３９ａの底面を被覆する部分が異方性エッチングによって除去される。これにより、溝３９ａの側壁にのみバリア層６１ａ、強磁性層６２ａ、及びバリア層６３ａが残される。
３

続いて図１０Ｃに示されているように、レジストマスク７１が形成された後、レジストマスク７１を用いたエッチングにより周辺回路部２に溝３９ｂが形成される。レジストマスク７１は、溝３９ｂに対応する位置に開口を有しており、且つ、メモリアレイ１を完全に被覆するように形成される。周辺回路部２に形成される溝３９ｂの深さは、メモリアレイ１に形成される溝３９ａの深さよりも浅い。

続いて図１０Ｄに示されているように、レジストマスク７１が除去された後、実施の第２形態の製造工程と同様の工程によってメモリアレイ１の溝３９ａ及び周辺回路部２の溝３９ｂが埋め込まれる。より具体的には、レジストマスク７１が除去された後、バリア膜、及びめっき用のシード膜（図示されない）が形成される。更に、そのシード膜を用いて、配線金属膜がめっきにより形成される。続いて、形成されたバリア膜と配線金属膜のうち、溝３９ａ、３９ｂの外部に位置する部分が、ＣＭＰ（chemical mechanical polishing）によって除去される。これにより、溝３９ａの内部にはバリア層６４ａと配線金属層６５ａとからなる導体層１９ａが形成され、溝３９ｂの内部にはバリア層６４ｂと配線金属層６５ｂとからなる配線４２が形成される。

続いて図１０Ｅに示されているように、第１のバリア膜、強磁性膜、第２のバリア膜が準じに形成された後、これらがパターニングされることにより、メモリアレイ１の溝３９ａを被覆するバリア層６６、強磁性層６７、及びバリア層６８が形成される。バリア層６１ａ、強磁性層６２ａ、バリア層６３ａ、バリア層６６、強磁性層６７、及びバリア層６８によってヨーク層１９ｂが構成され、ビット線１９の形成が完了する。

図１０Ｅから理解されるように、このような製造工程によれば、メモリアレイ１の書き込みワード線１８とビット線１９との間の距離が、周辺回路部２の配線４１と配線４２との間の距離よりも小さくなるような構造を形成することが可能になる。

加えて、本実施の形態の製造工程では、配線４２が形成される溝３９ｂの内部に強磁性膜が形成されないから、強磁性材料のエッチングの困難性の問題を軽減するためにも有効である。

第４ まとめ
以上に説明されているように、実施の第１〜第３形態の磁気メモリでは、書き込みワード線１８とビット線１９にヨーク層１８ｂ、１９ｂが形成される一方で、周辺回路部２の配線から積極的に強磁性層が排除されている。これにより、書き込み電流を低減しつつ、配線のインダクタンスの増加に起因する周辺回路部２の誤動作を防止することが可能になる。

加えて、実施の第２形態及び第３形態の磁気メモリでは、メモリアレイ１の書き込みワード線１８と、周辺回路部２の配線４１とが同一の配線層に形成され、ビット線１９と周辺回路部２の配線４２とが同一の配線層に形成される。これにより、配線層の総数を少なくすることができる。

更に実施の第３形態の磁気メモリでは、メモリアレイ１の書き込みワード線１８とビット線１９との間の距離が、周辺回路部２の配線４１と配線４２との間の距離よりも小さくなるような構造が採用される。これにより、書き込み電流を低減させつつ、層間容量を低減させることが可能になる。

本発明は、ロジック回路と磁気メモリとが同一の基板に集積化された半導体装置にも適用され得る。この場合、ロジック回路は、周辺回路部２と同様の構造に形成され、配線のインダクタンスの増加に起因するロジック回路の誤動作が防止される。

Claims (17)

1. メモリアレイと、
   前記メモリアレイと同一基板上に形成された回路
   とを備え、
   前記メモリアレイは、
   磁気抵抗素子と、
   前記磁気抵抗素子にデータを書き込む書き込み電流が流される書き込み配線
   とを含み、
   前記書き込み配線は、
   導体部と、
   前記導体部を被覆し、且つ、強磁性層を含むヨーク層
   とを具備し、
   前記回路の配線からは、強磁性層が実質的に排除されている
   半導体装置。
2. 請求項１に記載の半導体装置であって、
   前記回路は、前記磁気抵抗素子にアクセスするために使用される周辺回路である
   半導体装置。
3. 請求項１に記載の半導体装置であって、
   前記回路の前記配線は、下地回路層に形成され、
   前記メモリアレイの前記磁気抵抗素子と前記書き込み配線は、前記下地回路層の上に形成されたメモリ層に形成され、
   前記回路は、前記メモリ層に配線を有していない
   半導体装置。
4. メモリアレイと、
   前記メモリアレイと同一基板上に形成された回路
   とを備え、
   前記メモリアレイは、
   磁気抵抗素子と、
   前記磁気抵抗素子にデータを書き込む書き込み電流が流される書き込み配線
   とを含み、
   前記書き込み配線は、
   ワード線と、
   前記ワード線と交差するビット線
   とを具備し、
   前記磁気抵抗素子は、前記ワード線と前記ビット線とが交差する位置に設けられ、
   前記ワード線と前記ビット線は、少なくとも前記磁気抵抗素子に面した部分の対面に強磁性層を含むヨーク層を有し、
   前記回路の配線からは、強磁性層が実質的に排除されている
   半導体装置。
5. 請求項４に記載の半導体装置であって、
   前記回路は、前記磁気抵抗素子にアクセスするために使用される周辺回路である
   半導体装置。
6. 請求項４に記載の半導体装置であって、
   前記回路は、
   前記磁気抵抗素子にアクセスするために使用される周辺回路と、
   前記磁気抵抗素子のメモリを制御するロジック回路
   とを含む
   半導体装置。
7. 請求項４に記載の半導体装置であって、
   前記回路の前記配線は、前記ワード線と同一の配線層に位置する第１配線と、前記ビット線と同一の配線層に位置する第２配線とを含み、
   前記第１配線及び前記第２配線からは、強磁性層が実質的に排除されている
   半導体装置。
8. メモリアレイと、
   前記メモリアレイと同一基板上に形成された回路
   とを備え、
   前記メモリアレイは、
   磁気抵抗素子と、
   前記磁気抵抗素子にデータを書き込む書き込み電流が流される書き込み配線
   とを含み、
   前記書き込み配線は、
   導体部と、
   前記導体部を被覆し、且つ、強磁性層を含むヨーク層
   とを具備し、
   前記回路は、前記書き込み配線と同一の配線層に位置する配線を含み、
   前記配線からは、強磁性層が実質的に排除されている
   半導体装置。
9. 請求項８に記載の半導体装置であって、
   前記書き込み配線は、
   ワード線と
   前記ワード線と交差するビット線
   とを具備し、
   前記磁気抵抗素子は、前記ワード線と前記ビット線とが交差する位置に設けられ、
   前記回路の前記配線は、
   前記ワード線と同一の配線層に位置する第１配線と、
   前記ビット線と同一の配線層に位置する第２配線
   とを含み、
   前記ワード線と前記ビット線との距離は、前記第１配線と前記第２配線との距離よりも小さい
   半導体装置。
10. メモリアレイと、
    前記メモリアレイと同一基板上に形成された回路
    とを備え、
    前記メモリアレイは、
    磁気抵抗素子と、
    前記磁気抵抗素子にデータを書き込む書き込み電流が流される書き込み配線
    とを含み、
    前記書き込み配線は、
    導体部と、
    前記導体部を被覆し、且つ、強磁性層を含むヨーク層
    とを具備し、
    前記回路は、
    層間絶縁膜に形成された溝に埋め込まれた、前記書き込み配線と同一の配線層に位置する配線と、
    前記溝の隅部に形成された強磁性体の残渣を含む
    半導体装置。
11. 磁気抵抗素子を含むメモリアレイと、前記メモリアレイと同一の基板に形成された回路とを含む半導体装置の製造方法であって、
    （Ａ）層間絶縁膜を形成する工程と、
    （Ｂ）前記層間絶縁膜に、前記磁気抵抗素子にデータを書き込む書き込み電流が流される書き込み配線に対応する第１溝と、前記回路の配線に対応する第２溝とを形成する工程と、
    （Ｃ）前記第１溝と前記第２溝とを被覆する強磁性膜を形成する工程と、
    （Ｄ）前記強磁性膜のうち、前記第２溝の内部に位置する部分の少なくとも一部を除去する工程と、
    （Ｅ）前記（Ｄ）工程の後、前記第１溝と前記第２溝とに導体を埋め込むことによって、前記書き込み配線と前記回路の前記配線とを形成する工程
    とを具備する
    半導体装置の製造方法。
12. 請求項１１に記載の半導体装置の製造方法であって、
    前記強磁性膜のうち、前記第２溝の内部に位置する部分の一部が残存される
    半導体装置の製造方法。
13. 磁気抵抗素子を含むメモリアレイと、前記メモリアレイと同一の基板に形成された回路とを含む半導体装置の製造方法であって、
    （Ｆ）層間絶縁膜を形成する工程と、
    （Ｇ）前記層間絶縁膜に、前記磁気抵抗素子にデータを書き込む書き込み電流が流される書き込み配線に対応する第１溝を形成する工程と、
    （Ｈ）前記層間絶縁膜の上に、前記第１溝を被覆するように強磁性膜を形成する工程と、
    （Ｉ）前記強磁性膜と前記層間絶縁膜とをエッチングすることによって、前記層間絶縁膜に、前記回路の配線に対応する第２溝を形成する工程と、
    （Ｊ）前記（Ｉ）工程の後、前記第１溝と前記第２溝とに同時に導体を埋め込むことによって、前記書き込み配線と前記回路の前記配線とを形成する工程
    とを具備する
    半導体装置の製造方法。
14. 磁気抵抗素子を含むメモリアレイと、前記メモリアレイと同一の基板に形成された回路とを含む半導体装置の製造方法であって、
    （Ｋ）前記磁気抵抗素子を被覆する層間絶縁膜を形成する工程と、
    （Ｌ）前記層間絶縁膜に、前記磁気抵抗素子にデータを書き込む書き込み電流が流される書き込み配線に対応する第１溝と、前記回路の配線に対応する第２溝とを形成する工程と、
    （Ｍ）前記第１溝と前記第２溝とを被覆する強磁性膜を形成する工程と、
    （Ｎ）前記強磁性膜のうち、前記第１溝の側壁を被覆する第１側壁部分と、前記第２溝の側壁を被覆する第２側壁部分以外の部分を除去する工程と、
    （Ｏ）前記強磁性膜の第２側壁部分を除去する工程と、
    （Ｐ）前記（Ｏ）工程の後、前記第１溝に第１導体を、前記第２溝に第２導体を同時に埋め込む工程
    とを具備する
    半導体装置の製造方法。
15. 磁気抵抗素子を含むメモリアレイと、前記メモリアレイと同一の基板に形成された回路とを含む半導体装置の製造方法であって、
    （Ｑ）前記磁気抵抗素子を被覆する層間絶縁膜を形成する工程と、
    （Ｒ）前記層間絶縁膜に、前記磁気抵抗素子にデータを書き込む書き込み電流が流される書き込み配線に対応する第１溝を形成する工程と、
    （Ｓ）前記第１溝の側壁を被覆する強磁性層を形成する工程と、
    （Ｔ）前記（Ｓ）工程の後、前記回路の配線に対応する第２溝を形成する工程と、
    （Ｕ）前記（Ｔ）工程の後、前記第１溝に第１導体を、前記第２溝に第２導体を同時に埋め込む工程
    とを具備する
    半導体装置の製造方法。
16. 請求項１５に記載の半導体装置の製造方法であって、
    前記第１溝の深さは、前記第２溝の深さよりも深い
    半導体装置の製造方法。
17. 請求項１５又は請求項１６に記載の半導体装置の製造方法であって、
    （Ｖ）前記第１導体の上面を被覆する強磁性層を形成する工程
    を更に具備する
    半導体装置の製造方法。

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