KR20040108575A - 자기기억장치 및 자기기억장치의 제조방법 - Google Patents

Abstract

메모리셀 영역의 배선에 그랜드구조를 이용하는 동시에, 주변회로영역의 프로세스를 복잡화하지 않고, 주변회로영역의 고집적화, 배선저항의 저감을 도모한다.

동일 반도체소자기판(10)에 메모리셀영역(6)과 주변회로영역(8)이 탑재된 자기기억장치(1)이며, 메모리셀영역은 제 1배선(11)과, 제 1배선(11)과 입체적으로 교차하는 제 2배선(12)과, 제 1배선(11)과 제 2배선(12)의 교차영역에 자기스핀의 정보를 기억하고 재생하는 자기저항효과형의 기억소자(13)를 구비하고, 메모리셀영역내만, 제 1배선(11)의 양측면 및 기억소자(13)에 대향하는 면과는 반대측의 면에 고투자율층으로 이루어지는 자성체층(51)이 형성되어, 제 2배선(12)에도 제 2배선(12)의 양측면 및 기억소자(13)에 대향하는 면과는 반대측의 면에 고투자율층으로 이루어지는 자성체층(51)이 형성되어, 제 2배선(12)에도 제 2배선(12)의 양측면 및 기억소자(13)에 대향하는 면과는 반대측의 고투자율층으로 이루어지는 자성체층(51)이 형성되어 있는 것이다.

Description

자기기억장치 및 자기기억장치의 제조방법{Magnetic memory device and method of manufacturing magnetic memory device}

본 발명은, 자기기억장치 및 자기기억장치의 제조 방법에 관계하고, 상세하게는 강자성체의 스핀 방향이 평행 혹은 반평행에 의해 저항치가 변화하는 것을 이용하여 정보를 기억하는 불휘발성의 자기기억장치 및 자기기억장치의 제조 방법에 관계한다.

정보통신기기, 특히 휴대단말 등의 개인용 소형 기기의 비약적인 보급에 수반하여, 이것을 구성하는 메모리 소자나 논리 소자 등의 소자에는, 고 집적화, 고속화, 저소비전력화 등, 한층 고성능화가 요구되어 있다. 특히 불휘발성 메모리는 유비키터스(ubiquitous) 시대에 필요 불가결의 소자라고 생각되어 있다.

예를 들면, 전원의 소모나 트러블, 서버와 네트워크가 무엇인가의 장해에 따라서 절단된 경우이어도, 불휘발성 메모리는 개인의 중요한 정보를 보호하는 것이 가능하다. 그리고, 불휘발성 메모리의 고밀도화, 대용량화는, 가동 부분의 존재에 의해 본질적으로 소형화가 불가능한 하드디스크나 광 디스크를 치환하는 기술로서 더욱 더 중요하게 되어 있다.

또, 최근의 휴대 기기는 불필요한 회로 블록을 스탠바이 상태로 하여 할수 있는 한 소비 전력을 억제하도록 설계되어 있지만, 고속 네트워크 메모리와 대용량 스토리지 메모리를 겸할수 있는 불휘발성 메모리를 실현할 수 있으면, 소비전력과 메모리의 쓸데 없음을 없애는 것이 가능하다. 또, 전원을 넣으면 순식간에 기동할 수 있는 이른바 인스턴트·온 기능도 고속의 대용량 불휘발성 메모리를 실현할 수 있으면 가능하게 된다.

불휘발성 메모리로서는, 반도체를 이용한 플래시 메모리나, 강유전체를 이용한 ＦＲＡＭ(Ferro electric Random Access Memory)등을 들 수 있다. 그렇지만, 플래시 메모리는, 기입 속도가 μ초의 열이기 때문에 늦는다는 결점이 있다. 또 구조가 복잡하기 때문에 고집적화가 곤란하고, 더욱이, 액세스 시간이 1００ｎｓ정도로 느리다는 결점이 있다. 한편, ＦＲＡＭ에 있어서 재기입 가능 횟수가 1０¹²회∼1０¹⁴회에서 완전하게 정전기 랜덤 액세스 메모리(ＤＲＡＭ)이나 다이내믹 랜덤 액세스 메모리(ＳＲＡＭ)에 옮겨 놓는 데는 내구성이 낮다고 하는 문제가 지적되어 있다. 또, 강유전체 캐퍼시터의 미세 가공이 어렵다고 하는 과제도 지적되어 있다.

이들 결점을 갖지 않는 불휘발성 메모리로서 주목되고 있지만, ＭＲＡＭ(Magnetic Random Access Memory) 혹은 ＭＲ(Magneto Resistance) 메모리라고 불리는 자기 메모리이고, 근래의 터널 자기 저항 효과 소자(이하, ＴMＲ이라고 한다, ＴＭＲ은 Tunnel Magnetic Resistance의 약칭)재료의 특성 향상에 의해주목을 모으게 되어 오고 있다(예를 들면, 비 특허 문헌 1 참조．)．

ＭＲＡＭ은, 구조가 단순하기 때문에 고집적화가 용이하고, 또 자기모멘트의 회전에 의해 기억을 하기때문에, 재기입 횟수가 크다고 예측되어 있다. 또, 액세스 시간에 관하여도, 상당히 고속인 것이 예상되고, 이미 1００ＭＨｚ으로 동작 가능하는 것이 보고되어 있다(예를 들면, 비 특허 문헌 2 참조．)． 또, ＧＭＲ 효과에 의해 고 출력이 얻어지도록 된 현재에서는 , 크게 개선되고 오고 있다.

상술한 것같이, 고속화·고 집적화가 용이하다는 장점을 가지는 ＭＲＡＭ이지만, 기입은 ＴＭＲ 소자에 근접시켜서 설치된 비트 선과 기입용 워드선에 전류를 흘리고, 그 발생 자계에 따라서 행한다. ＴＭＲ 소자의 기억층의 반전 자계는 재료에도 의하지만, 1．５8ｋＡ／ｍ∼1５．8ｋＡ／ｍ(2０Ｏｅ∼2００Ｏｅ)이 필요하고, 이 때의 전류는 수 ｍＡ에서 수십ｍＡ가 된다. 이것은 소비 전류의 증대에 관련하여, 소자의 저수명화, 발열, 소비 전력의 증가라고 하는 반도체 소자에 있어는 결점이 되는 것이 많다.

이 소비 전류가 증대하는 문제를 해결하기 위해, 기입 워드선 및 비트선의 주위를 자성체층으로 실드하고, 전류가 발생하는 자속을 집중시키는 구조(이하, 클래드 구조라고 한다)가 제안되어 있다(예를 들면, 특허 문헌 1 참조．)．

도 6에 자성체층에 따라서 형성되는 클래드 구조를 이용한 ＭＲＡＭ의 일부를 간략화하여 나타내는 개략 사시도를 나타낸다. 도 6에 나타낸 것같이, 워드선(11)의 주위에 대하여, 자기 저항 효과형의 기억소자(예를 들면 ＴＭＲ 소자)((13))측의 면 이외를 제 1 자성체층(16)으로 덮고 자속을 기억소자((13))에집중시키도록 하고 있다. 동일하게, 비트선(12)의 주위에 대하여, 기억소자((13))측의 면이외를 제 2자성체층(17)으로 덮고 자속을 기억소자((13))에 집중시키도록 하고 있다.

　　　　[특허 문헌 1]

특개2００2－246５66호 공보(제 4페이지, 도 6)

　　　　[비 특허 문헌 1]

Wang et al., "Feasibility of Ultra-Dense Spin-Tunneling Random Access Memory" IEEE Transaction on Magnetics 33 [6] (Nov. 1997) p4498-4512

　　　　[비 특허 문헌 2]

R.Scheuerlein et al, "TA7.2 A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each 셀"2000 IEEE International Solid-State Circuits Conference Digest of Papers (Feb.2000) p128-129

그렇지만, 클래드 구조를 이용하는 것에 의해, 자장 효율을 높인 소자의 기입 전류치를 저감 하는 것이 가능해지는 한편, 메모리셀 이외의 주변 회로영역에 있어서, 배선의 주위를 자성 층으로 덮는 프로세스를 적용한 경우, 프로세스가 복잡하게 되기때문에, 미세한 배선에 적용하는 것이 곤란하게 되어 고집적화를 저해할 우려가 있다. 또, 주변회로영역에서는 자성 층이 배선 면적을 저감하기 때문에 배선저항을 증가시킬 우려도 있다.

도 1은 본 발명의 자기기억장치에 관련되는 제 1실시의 형태를 보여 주는 개략 구성 단면도이다.

도 2는 본 발명의 자기기억장치에 관련되는 제 2실시의 형태를 보여 주는 개략 구성 단면도이다.

도 3은 본 발명의 자기기억장치의 제조 방법에 관련되는 제 1 실시의 형태를 보여 주는 제조 공정단면도이다.

도 4는 본 발명의 자기기억장치의 제조 방법에 관련되는 제 2 실시의 형태를 보여 주는 제조 공정단면도이다.

도 5는 본 발명의 자기기억장치의 제조 방법에 관련되는 제 3실시의 형태를 보여 주는 제조 공정단면도이다.

도 6은 자성체층으로 형성되는 클래드 구조를 이용한 ＭＲＡＭ의 일부를 간략화하여 보여 주는 개략 사시도이다.

* 부호의 설명 *

1. 자기기억장치 6. 메모리 셀영역

8. 주변회로영역 11. 반도체 소자 기판

11. 제 1배선(기입 워드선) 12. 제 2 배선(비트 선)

13. 기억소자 51. 자성체층

61. 제 1배선 M. 메모리 셀영역

C. 주변회로영역

본 발명은, 상기 과제를 해결하기 위해서 이루어진 자기기억장치 및 자기기억장치의 제조 방법이다.

본 발명의 제 1자기기억정치는 동일 기판에 메모리셀영역과 주변회로영역이 탑재된 자기기억장치이며, 상기 메모리셀영역은 제 1배선과, 상기 제 1배선과 입체적으로 교차하는 제 2배선과, 상기 제 1배선과 상기 제 2배선의 교차영역에 자기스핀의 정보를 기억하고 재생하는 자기저항효과형의 기억소자를 구비하고, 상기 주변회로영역은 상기 메모리셀영역의 제 1배선과 동일 배선층의 제 1배선과, 상기 메모리셀영역의 제 2배선과 동일 배선층의 제 2배선을 갖추고, 상기 메모리셀영역내만의 상기 제 1배선의 양측면 및 상기 기억소자에 대향하는 면과는 반대측의 면에 고투자율층으로 이루어지는 자성체층이 형성되어 있는 것이다.

상기 제1 자기기억장치에서는, 메모리 셀 영역 내만 의 제 1배선의 양측면 및 기억소자에 대향하는 면과는 반대 측의 면에 고투자율층으로 이루어지는 자성체층이 형성되어 있는 것으로부터, 자성체층에 의해 제 1배선에서 발생되는 자계의 이용 효율이 높아지므로, 기억소자로의 기입전류치가 저감 된다. 더욱이, 배선을 피복하는 자성체층은, 메모리 셀 영역내에만 형성되어 있고, 그 이외의 주변 회로영역에는 형성되어 있지 않다. 그 때문에, 주변회로영역의 제 1배선에서는, 그 배선 주위에 자성체층을 형성하지 않는 만큼만 배선의 고집적화가 가능해진다. 바꾸어 말하면, 자성체층이 형성되는 것에 의한 배선 면적의 저감을 없애는 것이 가능하기 때문에, 그 만큼, 배선 면적을 증가함으로써 배선저항이 저감 된다.이것에 의해, 소비 전력의 저감, 발열 양의 저감이 이루어진다.

본 발명의 제 2자기기억장치는 동일 기판에 메모리셀영역과 주변회로영역이 탑재된 자기기억장치이며, 상기 메모리셀영역은 제 1배선과, 상기 제 1배선과 입체적으로 교차하는 제 2배선과, 상기 제 1배선과 상기 제 2배선의 교차영역에 자기스핀의 정보를 기억하고 재생하는 자기저항효과형의 기억소자를 구비하고, 상기 주변회로영역은 상기 메모리셀영역의 제 1배선과 동일 배선층의 제 1배선과, 상기 메모리셀영역의 제 2배선과 동일 배선층의 제 2배선을 갖추고, 상기 메모리셀영역내만의 상기 제 2배선의 양측면 및 상기 기억소자에 대향하는 면과는 반대측의 면에 고투자율층으로 이루어지는 자성체층이 형성되어 있는 것이다.

상기 제 2자기기억장치에서는, 메모리 셀 영역 내만의 제 2 배선의 양측면 및 기억소자에 대향하는 면과는 반대 측의 면에 고투자율층으로 이루어지는 자성체층이 형성되어 있는 것으로부터, 자성체층에 의해 제 2배선에서 발생되는 자장의 이용 효율이 높게 되므로, 기억소자로의 기입 전류치가 저감 된다. 더욱이, 배선을 피복하는 자성체층은, 메모리 셀 영역내에만 형성되어 있고, 그 이외의 주변 회로영역에는 형성되어 있지 않다. 그 때문에, 배선 주위에 자성체층을 형성하지 않는 만큼만 배선의 고집적화가 가능해진다. 바꾸어 말하면, 자성체층이 형성되는 것에 의한 배선 면적의 저감을 없애는 것이 가능하기 때문에, 그 만큼, 배선 면적을 증가함으로써 배선저항이 저감된다. 이것에 의해, 소비 전력의 저감, 발열양의 저감이 이루어진다.

본 발명의 자기기억장치의 제 1제조방법은 동일 기판에 메모리셀영역과 주변회로영역이 탑재된 자기기억장치의 제조방법이며, 제 1배선을 형성하는 공정과, 터널절연층을 강자성체로 끼워서 이루어진 것으로 상기 제 1배선과 전기적으로 절연된 터널자기저항소자를 형성하는 공정과, 상기 터널자기저항소자와 전기적으로 접속하는 것으로 상기 터널 자기저항소자를 사이에 하여 상기 제 1배선과 입체적으로 교차하는 제 2배선을 형성하는 공정을 갖추고, 상기 제 2배선을 형성하는 공정과, 상기 메모리셀영역의 제 2배선을 형성하는 공정과, 상기 주변회로영역의 제 2배선을 형성하는 공정으로 이루어지고, 상기 메모리셀영역의 제 2배선을 형성하는 공정은 상기 기판의 메모리셀영역을 형성하는 영역에 배선홈을 형성하는 공정과, 상기 배선홈의 측면에 고투자율층으로 이루어지는 자성체층을 형성하는 공정과, 상기 배선홈의 측면에 상기 자성체층을 통하여 제 1배선을 형성하는 공정을 갖춘 것을 특징으로 하는 자기기억장치의 제조방법.

상기 자기기억장치의 제 1제조방법에서는 제 1배선을 형성하는 공정은, 메모리셀 영역의 제 1배선을 형성하는 공정과, 주변 회로영역의 제 1배선을 형성하는 공정으로 이루어지고, 메모리 셀영역의 제 1배선을 형성하는 공정에서, 제 1배선의 양측면 및 기억소자에 대향하는 면과는 반대 측의 면에 고투자율층으로 이루어지는 자성체층을 설치한 제 1배선이 형성되는 것으로 부터, 자성체층에 의해 제 1배선에서 발생되는 자계의 이용 효율이 높게되므로, 기억소자로의 기입 전류치가 저감되는 구조가 된다. 더욱이, 메모리 셀 영역의 제 1배선을 형성하는 공정과, 주변회로영역의 제 1배선을 형성하는 공정을 별개의 공정으로 행하므로, 배선을 피복하는 자성체층은 메모리 셀 영역 내에만 형성하는 것이 가능하고, 그 이외의 주변회로영역에는 형성되지 않는다. 그 때문에, 주변회로영역의 제 1배선에서는 , 배선 주위에 자성체층을 형성하지 않는 만큼만 배선의 고집적화가 가능해진다. 바꾸어 말하면, 자성체층이 형성되는 것에 의한 배선 면적의 저감을 없애는 것이 가능하므로, 그 만큼 배선 면적이 증가함으로써 배선 저항이 저감 된다. 이것에 의해, 소비 전력의 저감, 발열 양의 저감이 이루어지는 배선구조가 형성된다.

본 발명의 자기기억장치의 제 2제조방법은 동일 기판에 메모리셀영역과 주변회로영역을 형성하는 자기기억장치의 제조방법이며, 제 1배선을 형성하는 공정과, 터널절연층을 강자성체로 끼워서 이루어진 것으로 상기 제 1배선과 전기적으로 절연된 터널자기저항소자를 형성하는 공정과, 상기 터널자기저항소자와 전기적으로 접속하는 것으로 상기 터널 자기저항소자를 사이에 하여 상기 제 1배선과 입체적으로 교차하는 제 2배선을 형성하는 공정을 갖추고, 상기 제 1배선을 형성하는 공정과, 상기 메모리셀영역의 제 1배선을 형성하는 공정과, 상기 주변회로영역의 제 1배선을 형성하는 공정으로 이루어지고, 상기 메모리셀영역의 제 1배선을 형성하는 공정은 상기 기판의 메모리셀영역을 형성하는 영역에 배선홈을 형성하는 공정과, 상기 배선홈의 내면에 고투자율층으로 이루어지는 자성체층을 형성하는 공정과, 상기 배선홈의 내부에 상기 자성체층을 통하여 제 1배선을 형성하는 공정을 갖춘 제조방법이다.

상기 자기기억장치의 제 2제조방법에서는 제 2배선을 형성하는 공정은, 메모리셀 영역의 제 2배선을 형성하는 공정과, 주변 회로영역의 제 2배선을 형성하는 공정으로 이루어지고, 메모리 셀영역의 제 2배선을 형성하는 공정에서, 제 2배선의양측면 및 기억소자에 대향하는 면과는 반대 측의 면에 고투자율층으로 이루어지는 자성체층을 설치한 제 2배선이 형성되는 것으로 부터, 자성체층에 의해 제 2배선에서 발생되는 자장의 이용 효율이 높게되므로, 기억소자로의 기입 전류치가 저감되는 구조가 된다. 더욱이, 메모리 셀 영역의 제 2배선을 형성하는 공정과, 주변회로영역의 제 2배선을 형성하는 공정을 별개의 공정으로 행하므로, 배선을 피복하는 자성체층은 메모리 셀 영역 내에만 형성하는 것이 가능하고, 그 이외의 주변회로영역에는 형성되지 않는다. 그 때문에, 주변회로영역의 제 2배선에서는 , 배선 주위에 자성체층을 형성하지 않는 만큼만 배선의 고집적화가 가능해진다. 바꾸어 말하면, 자성체층이 형성되는 것에 의한 배선 면적의 저감을 없애는 것이 가능하므로, 그 만큼 배선 면적이 증가함으로써 배선 저항이 저감 된다. 이것에 의해, 소비 전력의 저감, 발열 양의 저감이 이루어지는 배선구조가 형성된다.

본 발명의 자기기억장치에 관계하는 제 1실시의 형태를, 도 1의 개략 구성 단면도에 의해 설명한다. 본 발명의 제 1실시의 형태는, 메모리 셀 영역의 기입 워드선에서 발하는 전류 자계를 효율 좋게 기억층에 집중시킬수 있도록 자성체층을 형성하고, 주변회로영역에는 자성체층을 형성하지 않는 배선을 배치한 것이다.

도 1에 나타낸 것같이, 소자, 배선, 절연막등이 형성된 반도체 소자기판(10)이 있다. 이 반도체 소자기판(10)은, 예를 들면, 반도체 기판(예를 들면 ｐ형 반도체 기판)의 표면 측에 ｐ형 웰 영역이 형성되어, 이 ｐ형 웰영역에, 트랜지스터 형성영역을 분리하는 소자분리영역이, 이른바 ＳＴＩ(Shallow Trench Isolation)으로 형성되어 있다. 상기 ｐ형 웰영역 상에는, 게이트 절연막을 사이에 두고 게이트 전극(워드선)이 형성되어, 게이트 전극의 양측에 있어서의 ｐ형 웰영역에는 확산층 영역(예를 들면 Ｎ+ 확산층 영역)이 형성되어, 선택용 전계효과형 트랜지스터가 구성되어 있다. 이 전계효과 트랜지스터는 읽기를 위한 스위치소자로서 기능한다. 이것은, ｎ형 또는 ｐ형전계효과 트랜지스터 외에, 다이오드, 바이폴라 트랜지스터 등의 각종 스위치 소자를 이용하는 것도 가능하다.

상기 전계효과형 트랜지스터를 덮는 상태에 제 1절연막이 형성되어, 이 제 1

절연막(41)에 상기 확산층 영역에 접속하는 콘택트(예를 들면 텅스텐 플러그)가 형성되어 있다. 더욱이 제 1 절연막상에는 콘택트에 접속하는 센스선(도시생략), 접속용 전극(31) 등이 형성되어 있다.

상기 제 1절연막상에는 제 2절연막(42)이 형성되어 있다. 메모리 셀영역(6)에서의 제 2절연막(42)은, 센스선(도시 생략), 접속용 전극(31)등을 덮는다. 또 제 2절연막(42)에는 상기 접속용 전극(31)에 접속하는 컨택트(예를 들면 텅스텐 플러그)(32)이 형성되어 있다. 더욱이 상기 제 2절연막(42)위에는, 컨택트(32)에 접속하는 접속용 전극(33), 제 1배선(기입 워드선)(11) 등이 형성되어 있다. 이하, 기입 워드선으로서 설명한다. 상기 기입 워드선(11)에는, 기입 워드선(11)의 양측면 및 터널 자기 저항 소자(이하 ＴＭＲ이라고 한다)(13)에 대향하는 면과는 반대 측의 면을 포위하도록, 고투자율층으로 이루어지는 자성체층(51)이 설치되어 있다. 한편, 주변회로영역(8)에서의 상기 제2절연막상(42)에는, 주변회로영역(8)의 제 1배선(61)이 형성되어 있다. 이 제 1배선(61)의 측벽 및 저면 측에는 자성체층은 형성되어 있지 않다.

또 자성체층(51)을 구성하는 고투자율 재료에는, 예를 들면 최대 투자율μm이 100 이상의 연자성체를 이용하는 것이 가능하고, 구체적으로는, 일례로서 니켈·철·코발트를 포함하는 합금, 철·알루미늄(FeAl) 합금 혹은 ferite 합금을 이용하는 것이 가능하다. 또한, 기입 워드선(11)과 자성체층(51)의 사이에 전기적 절연층을 설치하지 않는 경우, 자성체층(51)에는 전류 손실을 막기 위해 비 저항율이 높은 연자성막을 이용하는 것이 바람직하다.

메모리 셀영역(6)에서의 상기 제 2절연막(42)위에는, 상기 기입 워드선(제 1배선)(11), 자성체층(51), 접속용 전극(33), 주변회로영역(8)의 제 1배선(61) 등을 덮는 제 3절연막(43)이 형성되어 있다. 이 제 3절연막(43)은, 예를 들면, 에칭 스토퍼가 되는 절연막, 층간 절연막, 에칭 스토퍼가 되는 절연막, 층간 절연막을 하층부터 순서대로 적층한 구조가 되어 있다. 기입 워드선(제 1배선)(11), 제 1배선(61)을, 예를 들면 매립 동배선으로 형성하는 경우에는, 상층의 에칭 스토퍼가 되는 절연막을 구리의 확산을 방지하는 동시에, 동배선에의 산소의 침입을 방지하는 막으로서도 기능하는 것이 바람직하고, 예를 들면, 질화막으로 형성된다. 이 제 3절연막(43)에는, 상기 접속용 전극(33)에 접속하는 플러그(34), 주변회로영역(8)의 제 1배선(61)에 접속하는 플러그(71)가 형성되어 있다.

더욱이, 메모리 셀영역(6)에서의 상기 제 3절연막(43)위에는, 상기 기입워드선(11) 상방에서 상기 플러그(34)에 접속하는 반강자성체층(305)이 형성되어, 이 반강자성체층(305) 위에서 또 상기 기입 워드선(11)의 상방에는, 기억소자(이하, ＴＭＲ 소자라고 한다)(13)이 형성되어 있다. 이 기억소자(13)는, 일례로서, 강 자성체층으로 이루어지는 자화고정층과, 자화고정층상에 형성된 터널절연층과, 터널절연층상에 형성된 것으로 자화가 비교적 용이하게 회전하는 기억층과, 기억층상에 형성된 캡층으로 구성되어 있다. 또한, 반강자성체층(305)위에 자화고정층을 연장한 상태로 바이패스선(도면에서는 반강자성체층(305)과 일체로 그려져 있다)이 구성되어 있다.

메모리 셀영역(6)에서의 상기 제３절연막(43) 위에는 상기 기억소자(13)등을 덮는 제 4절연막(44)이 형성되어 있다. 이 제 4절연막(44)은 표면이 평탄화되고, 상기 기억소자(13)의 최상층의 캡층 표면이 노출되어 있다. 상기 제 4절연막(44)위에는, 상기 기억소자(13)의 상면에 접속하는 것이고 또한 상기 기입 워드선(11)과 상기 기억소자(13)을 사이로 하여 입체적으로 교차(예를 들면 직교)하는 제 2배선(비트 선)(12)이 형성되어 있다.

한 편, 주변회로영역(8)에서의 제 4절연막(44)위에는, 주변회로영역(8)의 제 2배선(62)이 형성되어 있다. 또 제 4절연막(44)중에는, 상기 제1 배선(61)에 접속되는 플러그(71)와 상기 제2배선(62)에 접속하는 플러그(72)가 형성되어 있다. 이 플러그(71, 72)는 일체로 형성된 것이어도 좋다.

상기 기억소자(13)는, 터널 자기 저항(ＴＭＲ：Tunnel Magnetic Resistance)효과를 가지는 것이면 좋고, 상기 구성에 한정되는 것은 아니다. 일례로서, 상기 반강자성체층(305) 위에 형성되는 자화고정층을, 제 1자화고정층과 자성층이 반강자성적으로 결합할 것 같은 도전체층과 제 2자화고정층을 순서대로 적층하고 형성하는 것도 가능하다. 이 자화고정층은 적층 구조이어도, 강자성체층의 단층구조이어도 좋고, 혹은 ３층 이상의 강자성체층을, 도전체층을 끼우고 적층시킨 구조이어도 좋다. 또 상기 반강자성체층(305)의 아래에, ＴＭＲ 소자와 직렬로 접속되는 스위치 소자와의 접속에 이용되는 하지 도전층(도시 생략)을 형성하는 것도 가능하다. 또, 하지 도전층을 반강자성체층(305)에 의해 겸하는 것도 가능하다.

상기 기억층, 제 1자화고정층은, 예를 들면, 니켈, 철 혹은 코발트, 또는 니켈, 철 및 코발트중 적어도 2 종류로 이루는 합금과 같은 강자성체로 이루어진다. 상기 도전체층은, 예를 들면, 루테늄, 구리, 크롬, 금, 은 등으로 형성된다.

상기 제 1자화고정층은, 반강자성체층과 접하는 상태에 형성되어 있고, 이들 층간에 움직이는 교환 상호작용에 의해, 제 1자화고정층은, 강한 일방향의 자기이방성을 갖고 있다.

상기 반강자성체층은, 예를 들면, 철·망간 합금, 니켈·망간 합금, 백금 망간 합금, 이리듐·망간 합금, 로듐·망간 합금, 코발트 산화물 및 니켈 산화물중 1 종류를 이용하는 것이 가능하다.

상기 터널절연층은, 예를 들면, 산화 알루미늄, 산화 마그네슘, 산화 규소, 질화 알루미늄, 질화 마그네슘, 질화 규소, 산화 질화 알루미늄, 산화 질화 마그네슘 혹은 산화 질화 규소로 이룬다.

상기 터널절연층은, 상기 기억층과 상기 자화고정층과의 자기적 결합을 끊는 동시에, 터널 전류를 흘리기 위한 기능을 가진다. 이들 자성막 및 도전체막은, 주로, 스퍼터링법에 의해 형성된다. 터널절연층은, 스퍼터링법에 의해 형성된 금속막을 산화, 질화 혹은 산화 질화 시키는 것에 의해 얻을 수 있다.

상기 캡층은, 기억소자(13)와 다른 기억소자(13)를 접속하는 배선과의 상호 확산방지, 접촉 저항 저감 및 기억층의 산화 방지라고 하는 기능을 가진다. 통상, 구리, 질화 탄탈, 탄탈, 질화 티탄등의 재료에 의해 형성되어 있다.

다음에 상기 자기기억장치(1)의 동작을 설명한다. 상기 기억소자(13)에서는 자기저항효과에 의한 터널 전류 변화를 검출하고 정보를 읽어 내지만, 그 자기 저항 효과는 기억층과 자화고정층과의 상대자화방향에 의존한다.

또 상기 기억소자 (13)에서는 , 비트선(12) 및 기입 워드선(11)에 전류를 흘리고, 그 합성 자계에서 기억층의 자화의 방향을 바꾸고「1」 또는 「０」을 기록한다. 읽기는 자기 저항 효과에 의한 터널 전류 변화를 검출하여 행한다. 기억층과 자화고정층의 자화 방향이 같은 경우를 저(低) 저항(이것을 예를 들면「０」으로 한다)으로 하고, 기억층과 자화고정층의 자화 방향이 반 평행의 경우를 고 저항(이것을 예를 들면 「1」이라고 한다)으로 한다.

상기 자기기억장치(1)에서는, 메모리 셀영역(6)만의 제 1배선(기입워드선)(11)의 양측면 및 기억소자(13)에 대향하는 면과는 반대 측의 면에 고투자율층으로 이루어지는 자성체층(51)이 형성되어 있으므로, 자성체층(51)에 의해 제 1배선(11)에서 발생되는 자계의 이용 효율이 높아지기 때문에, 기억소자 (13)에의 기입 전류치가 저감 된다. 더욱이, 제 1배선을 피복하는 자성체층(51)은, 메모리셀영역(6)내에만 형성되어 있고, 그 이외의 주변회로영역(8)에는 형성되어 있지 않다. 그 때문에, 주변회로영역(8)에서는 제 1배선(61) 주위에 자성체층을 형성하지 않는 만큼만 제 1배선(61)의 고 집적화가 가능해진다. 바꾸어 말하면, 자성체층이 형성되는 것에 의한 배선 면적의 저감을 없애는 것이 가능하기 때문에, 그 만큼, 제 1배선(61)의 배선 면적을 증가시킴으로써 배선의 단면적이 증가한다. 따라서, 배선저항이 저감되기 때문에, 소비 전력의 저감, 발열 양의 저감이 이루어진다.

다음에, 본 발명의 자기기억장치에 관련되는 제 2 실시의 형태를, 도 2의 개략 구성 단면도에 의해 설명한다. 도 2의 (2)는 도 2의 (1)에서의 메모리 셀영역(6)에 형성되는 비트 선의 폭 방향 단면을 보여 준다.

본 발명의 제 2 실시의 형태는, 메모리 셀영역(6)의 비트 선에서 발하는 전류자계를 효율 좋게 기억층에 집중시키는 것이 가능하도록 자성체층을 형성하고, 주변회로영역 8에는 자성체층을 형성하지 않는 제 2 배선을 배치한 것이다.

도 2에 나타낸 것같이, 소자, 배선, 절연막 등이 형성된 반도체 소자기판(10)이 있다. 이 반도체 소자기판(10)은, 예를 들면, 반도체 기판(예를 들면 ｐ형 반도체 기판)의 표면 측에 ｐ형 웰영역이 형성되어, 이 ｐ형 웰 영역에, 트랜지스터 형성영역을 분리하는 소자분리영역이, 이른바 ＳＴＩ(Shallow Trench Isolation)으로 형성되어 있다. 상기 ｐ형 웰영역 상에는, 게이트 절연막을 사이에 두고 게이트 전극(워드선)이 형성되어, 게이트 전극의 양측에서의 ｐ형 웰영역에는 확산층 영역(예를 들면 Ｎ⁺확산층 영역)이 형성되어, 선택용 전계효과형 트랜지스터가 구성되어 있다. 이 전계효과 트랜지스터는 읽기를 위한 스위치소자로서 기능한다. 이것은, ｎ형 또는 ｐ형 전계효과 트랜지스터 외에, 다이오드, 바이폴라 트랜지스터등의 각종 스위치 소자를 이용하는 것도 가능하다.

상기 전계효과형 트랜지스터를 덮은 상태로 제 1 절연막이 형성되어, 이 제 1절연막(41)에 상기 확산층 영역에 접속하는 컨택트(예를 들면 텅스텐 플러그)가 형성되어 있다. 더욱이 제 1 절연막상에는 컨택트에 접속하는 센스선(도시 생략), 접속용 전극(31)등이 형성되어 있다.

상기 제1 절연막상에는 제 2절연막(42)이 형성되어 있다. 메모리 셀영역(6) 에서의 제 2절연막(42)은, 상기 센스선, 접속용 전극(31)등을 덮는다. 또 제 2절연막(42)에는 상기 접속용 전극(31)에 접속하는 컨택트(예를 들면 텅스텐 플러그)(32)가 형성되어 있다. 더욱이 상기 제 2절연막(42)위에는, 컨택트(３2)에 접속하는 접속용 전극(33), 제 1배선의 기입 워드선(11)등이 형성되어 있다. 상기 기입 워드선(11)에는, 전기 제1 실시의 형태에서 설명한 것같이, 기입 워드선(11)의 양측면 및 터널 자기 저항 소자(이하 ＴＭＲ이라고 한다)(13)에 대향하는 면과는 반대 측의 면을 포위하도록, 고투자율층으로 이루어지는 자성체층(51)을 설치하는 것이 보다 바람직하지만, 자성체층(51)을 설치하지 않더라도 기입워드선(11)에 의한기억소자 (13)에의 정보의 기입은 가능하다. 한 편, 주변 회로영역(8)에서의 상기 제2 절연막상(42)에는, 주변회로영역(8)의 제 1배선(61)이 형성되어 있다. 이 제 1배선(61)의 측벽 및 저면 측에는 자성체층은 형성되어 있지 않다.

메모리 셀영역(6)에서의 상기 제 2절연막(42)위에는, 상기 기입 워드선(제 1배선)(11), 자성체층(51), 접속용 전극(33), 주변회로영역(8)의 제 1배선(61) 등을 덮는 제 3절연막(43)이 형성되어 있다. 이 제 3절연막(43)은, 예를 들면, 에칭정지층이 되는 절연막, 층간 절연막, 에칭 정지층이 되는 절연막, 층간 절연막을 하층부터 순서대로 적층한 구조가 되어 있다. 기입 워드선(제1 배선)(11), 제 1배선(61)을, 예를 들면 매립 동배선으로 형성하는 경우에는, 상층의 에칭 정지층이 되는 절연막을 구리의 확산을 방지하는 동시에 동배선에의 산소의 침입을 방지하는 막으로서도 기능하는 것이 바람직하고, 예를 들면, 질화막으로 형성된다. 이 제 3절연막(43)에는, 상기 접속용 전극(33)에 접속하는 플러그(34), 주변회로영역(8)의 제 1배선(61)에 접속하는 플러그(71)가 형성되어 있다.

더욱이, 메모리 셀영역(6)에서의 상기 제 3절연막(43)위에는, 상기 기입워드선(11) 상방에서 상기 플러그(34)에 접속하는 반강자성체층(305)이 형성되고, 이 반강자성체층(305) 위에서 또한 상기 기입 워드선(11)의 상방에는, 기억소자(이하, ＴＭＲ 소자라고 한다)(13)이 형성되어 있다. 이 기억소자(13)는, 일례로서, 강 자성체층으로 이루어지는 자화고정층과, 자화고정층상에 형성된 터널절연층과, 터널절연층상에 형성된 것으로 자화가 비교적 용이하게 회전하는 기억층과, 기억층상에 형성된 캡층으로 구성되어 있다. 또한, 반강자성체층(305)위에 자화고정층을 연장한 상태로 바이패스선(도면에서는 반강자성층(305)과 일체로 그려져 있다)이 구성되어 있다.

메모리 셀영역(6)에서의 상기 제３절연막(43)위에는 상기 기억소자 (13)등을 덮는 제 4절연막(44)이 형성되어 있다. 이 제 4절연막(44)은 표면이 평탄화되고, 상기 기억소자(13)의 최상층의 캡층 표면이 노출되어 있다. 상기 제 4절연막(44)위에는, 상기 기억소자(13)의 상면에 접속하는 것으로 또한 상기 기입 워드선(11)과 상기 기억소자(13)를 사이로 하여 입체적으로 교차(예를 들면 직교)하는 제 2 배선(비트 선)(12)이 형성되어 있다. 상기 비트선(12)에는, 비트선(12)의 양측면 및 터널 자기 저항 소자(이하 ＴＭＲ이라고 한다)(13)에 대향하는 면과는 반대측의 면을 포위하도록, 고투자율층으로 이루어지는 자성체층(５2)이 형성되어 있다.

한 편, 주변회로영역(8)에서의 제 4절연막(44)위에는, 주변회로영역(8)의 제 2배선(62)이 형성되어 있다. 이 제 2 배선(62)의 측벽 및 저면 측에는 자성체층은 형성되어 있지 않다. 또 제 4절연막(44)중에는, 상기 제1 배선(61)에 접속되는 플러그(71)과 상기 제2 배선(62)에 접속하는 플러그(72)가 형성되어 있다. 이 플러그(71, 72)은 일체로 형성된 것이어도 좋다.

또, 상기 자성체층(51, ５2)을 구성하는 고투자율 재료에는, 예를 들면 최대 투자율μm이 100이상의 연자성체를 이용하는 것이 가능하고, 구체적으로는, 일례로서 니켈·철·코발트를 포함하는 합금, 철·알루미늄(ＦｅＡｌ)합금 혹은 ferite 합금을 이용하는 것이 가능하다. 또한, 기입 워드선(11)과 자성체층(51)의 사이에 전기적 절연층을 설치하지 않는 경우 및 비트선(12)과 자성체층(61)의 사이에 전기적 절연층을 설치하지 않는 경우에는, 자성체층(51)에는 전류 손실을 막기 위해 비저항율이 높은 연자성막을 이용하는 것이 바람직하다.

상기 기억소자(13)는, 터널 자기 저항(ＴＭＲ：Tunnel Magnetic Resistance)효과를 가지는 것이면 좋고, 상기 제1 실시의 형태로 설명한 것과 같은 것을 이용하는 것이 가능하다. 또 상기 반강자성체층(305)의 하지에, ＴＭＲ 소자와 직렬로 접속되는 스위치 소자와의 접속에 이용되는 하지도전층(도시 생략)을 형성하는 것도 가능하다. 또, 하지도전층을 반강자성체층(305)에 의해 겸하는 것도 가능하다.

상기 반강 자성체층, 제 1자화고정층, 도전체층, 제 2자화고정층, 터널절연층, 기억층, 캡 층 등은, 상기 제 1실시의 형태에서 설명한 것과 동일한 것을 이용하는 것이 가능하다.

또, 상기 자기기억장치(2)의 동작은, 기본적으로는, 상기 제 1실시의 형태의 자기기억장치(1)와 동일하다.

상기 자기기억장치(2)에서는, 메모리 셀영역(6)에서의 기입 워드선(11), 비트선(12)에 자성체층(51, ５2)을 갖추었지만, 제 1실시의 형태와 같이 기입 워드선(11)에만 자성체층(51)을 설치하여도, 혹은 비트선(12)에만 자성체층(５2)을 설치하여도, 자성체층을 설치하지 않는 구성과 비교하여 기억소자(13)에의 기입 효율을 높이는 것이 가능하다.

상기 자기기억장치(2)에서는, 메모리 셀영역(6)만의 제 2 배선(기입워드선)(12)의 양측면 및 기억소자(13)에 대향하는 면과는 반대측의 면에 고투자율층으로 이루어지는 자성체층(５2)이 형성되어 있으므로, 자성체층(５2)에 의해 제 2배선(12)에서 발생되는 자계의 이용 효율이 높아지므로, 기억소자(13)에의 기입 전류치가 저감 된다. 더욱이, 제 2 배선(12)을 피복하는 자성체층(５2)은, 메모리 셀영역(6)내에만 형성되어 있고, 그 이외의 주변회로영역(8)에는 형성되어 있지 않다. 그 때문에, 주변회로영역(8)에서는제 2 배선(62) 주위에 자성체층이 형성되지 않는 만큼만 제 2 배선(62)의 고집적화가 가능해진다. 바꾸어 말하면, 자성체층이 형성되는 것에 의한 배선 면적의 저감을 없애는 것이 가능하기 때문에, 그 만큼, 제 2배선(62)의 배선 면적을 증가함으로써 배선의 단면 적이 증가하므로, 배선저항이 저감된다. 이것에 의해, 소비 전력의 저감, 발열량의 저감이 이루어진다.

또한, 상기 자기기억장치(2)에 있어서, 제조 공정을 간략화하는 이유에 의해, 주변회로영역(8)의 제 2 배선(62)의 측벽부에 자성체층(５2)이 형성되어도, 제 2배선(62)은 메모리 셀영역(6)의 비트선(12)과 동일 프로세스로 제 2 배선(62)이 형성된 경우와 비교하고 배선 저항이 저감 된다.

상기 자기기억장치(1, 2)에 있어서는, 제 1, 제 2배선(11, 12)에 있어서는, 배선 주위를 둘러싸도록 배리어 메탈층(도시 생략)을 형성하는 것이 바람직하다. 즉, 제 1배선(11)에 형성되는 자성체층(51) 및 제 2배선(12)에 형성되는 자성체층(５2)은, 배리어 메탈층(도시 생략)을 사이에 두고 배선 주위에 형성되는 것이 바람직하다. 또, 자성체층(51, ５2)의 바깥쪽에도 자성체층(51, 52) 그 주위의 절연막을 격리하는 배리어 메탈층을 형성하는 것이 바람직하다. 또, 제 1∼제 5절연막의 막구성은 일례이고, 다른 구성이라도 좋다. 예를 들면, 스토퍼 절연막은, 그 스토퍼 절연막 상층의 절연막을 에칭한 때에 그 스토퍼 절연막 하층의 절연막의 에칭 선택성이 충분히 취해지는 것이면 생략하는 것도 가능하다. 또, 배선구조는, 통상의 배선 형성 프로세스에 의해 배선을 형성한 뒤에 그 배선을 덮는 절연막을 형성하고, 그 절연막 표면을 평탄화한 것이어도 좋고, 또는 절연막을 형성한뒤에 그 절연막에 배선홈을 형성하고 배선 재료를 묻는 홈배선구조이어도 좋다.

다음에, 본 발명의 자기기억장치의 제조 방법에 관련되는 제 1 실시의 형태를, 도 ３제조공정 단면도에 의해 설명한다. 이 제 1실시의 형태에서는, 본 발명의 특징으로 하는 제1 배선(기입 워드선)의 제조 방법에 관하여 상세하게 설명한다. 또한, 도 ３에서는, 좌도에 메모리 셀영역(6)을 보여 주고, 우도에 주변회로영역(8)을 보여 준다.

기지의 기술에 의해, 예를 들면, 반도체 기판에, 메모리 셀영역(6)의 소자 형성영역끼리나 주변회로영역(8)의 소자 형성영역 끼리를 분리하는 소자분리영역을 형성하고, 메모리 셀영역(6)의 소자 형성영역에 읽기를 위한 스위치 소자를 형성한다. 이 스위치 소자는, ｎ 형 또는 ｐ형 전계효과 트랜지스터, 다이오드, 바이폴라 트랜지스터 등의 각종 스위치 소자로 형성하는 것이 가능하다. 또 주변회로영역(8)에도 소망의 소자, 배선 등을 형성한다.

상기 전계효과형 트랜지스터, 주변회로영역(8) 등을 덮는 상태에 제 1 절연막을 형성하고, 예를 들면, 제 1 절연막(41)에 상기 스위치 소자 등의 하층의 소자, 배선 등에 접속하는 컨택트(예를 들면 텅스텐 플러그)을 형성한다. 더욱이 제 1절연막상에 컨택트에 접속하는 센스선, 접속용 전극 등을 형성한다.

상기 제 1절연막상에 제 2절연막(42)을 형성한다. 메모리 셀영역(6)에서의 제 2절연막(42)은, 상기 센스선, 접속용 전극 등을 덮는다. 또 제 2절연막(42)에는 상기 접속용 전극에 접속하는 컨택트(예를 들면 텅스텐 플러그)를 형성한다．

다음에, 도 ３의 (1)에 나타낸 것같이, 상기 제 2절연막(42)위에 제 3절연막(43)을 형성한다. 먼저, 제 2절연막(42) 위에 에칭 정지층이 되는 스토퍼 절연막(431)을 형성한 뒤, 제 1배선이 형성되는 층간 절연막(432)을 형성한다. 상기 스토퍼 절연막(431)은, 예를 들면 질화 규소 혹은 탄화 규소에서 형성하는 것이 가능하다. 상기 층간 절연막(432)은, 예를 들면, 산화 규소(ＳｉＯ2)막, 산화 불화 규소(ＳｉＯＦ)막, 산화 탄화 규소(ＳｉＯＣ)막, 유기 화합물막 등의 절연 재료막, 혹은 그들 중 복수 종으로 이루어지는 적층막으로 형성하는 것이 가능하다. 그 뒤, 메모리 셀영역(6)에 제 1배선(기입 워드선)을 형성하기 위한 제 1배선홈(4３6)을 형성한다. 이 제 1배선홈(4３6)은, 레지스트를 이용한 석판 인쇄 기술과 그것에 의한 형성된 레지스트 마스크를 이용한 에칭 기술에 의해 형성한다. 그 때, 제 1배선이 형성되는 절연막(432)을 에칭하는 때에 하층의 제 2절연막(42)을 초과 에칭하는 것을 막기 위해, 일단, 스토퍼 절연막(431) 위에서 제 1배선이 형성되는 절연막(432)의 에칭을 정지하게 하고, 그 뒤, 제 2절연막(42)에 대하여 스토퍼 절연막(431)을 선택적으로 에칭하고, 제 1배선홈(436)을 완성하게 하다.

다음에, 도 ３의 (2)에 나타낸 것같이, 예를 들면 스퍼터법을 이용하여, 제 1배선홈(436) 내면에, 배리어 메탈층(53), 자성체층(51)(이 자성체층(51)은 복수 종의 자성체층을 적층하고 형성하여도 좋다)을 성막한 뒤, 배리어 메탈층(54)을 성막한다. 배리어 메탈층(53, 54)에는, 배선층 및 자성체층의 반응, 확산을 억제하는 재료이면 좋고, 예를 들면, 탄탈(Ｔａ), 질화 탄탈(ＴａＮ), 텅스텐(Ｗ), 질화 텅스텐(ＷＮ), 티탄(Ｔｉ), 질화 티탄(ＴｉＮ)등을 이용하는 것이 가능하다.또, 자성체층(51)에는, 예를 들면 최대 투자율μm이 100 이상의 연자성체를 이용하는 것이 가능하고, 구체적으로는, 일 예로서 니켈, 철, 코발트, 혹은 이들중 일종 혹은 복수 종을 포함하는 합금, 철·알루미늄(ＦｅＡｌ)합금 혹은 ferite 합금을 이용하는 것이 가능하다. 또한, 기입 워드선(11)과 자성체층(51)의 사이에 전기적 절연층을 설치하지 않는 경우, 자성체층(51)에는 전류손신을 막기 위해 비저항 율이 높은 연자성막을 이용하는 것이 바람직하다. 더욱이, 제 1배선(11)을 구리로 형성하는 경우에는, 스퍼터링에 의해 구리 시드층(도시 생략)을 형성한다. 그 뒤, 예를 들면 전기 분해 도금에 의해, 제 1배선홈(436)안을 동막으로 묻는다. 그 뒤, 화학적 기계 연마법에 의해, 층간 절연막(432) 위의 잉여 동막, 배리어 메탈층(53, 54), 자성체층(51) 등을 제거하고, 제 1배선홈(436) 안에 배리어 메탈층(53), 자성체층(51), 배리어 메탈층(54)을 사이에 두고 동막으로 이루어지는 제 1배선(기입 워드선)(11)을 형성한다．상기 제 1배선(11)은, 구리 외에, 예를 들면 동합금, 알루미늄, 알루미늄 합금 등으로 형성하는 것도 가능하다.

다음에, 도 ３의 (３)에 나타낸 것같이, 상기 층간 절연막(432) 위에 상기 제 1배선(11)을 피복하는 에칭 정지층 및 동배선의 보호층이 되는 스토퍼 절연막(433)을 형성한다. 상기 스토퍼 절연막(433)은, 예를 들면 질화 규소 혹은 탄화규소에서 형성하는 것이 가능하다. 그 뒤, 주변회로영역(8)에 제 1배선을 형성하기 위한 제 1배선홈(437)을 형성한다. 이 제 1배선홈(437)은, 레지스트를 이용한 석판 인쇄 기술과 그것에 의한 형성된 레지스트 마스크를 이용한 에칭 기술에 의해 형성한다. 그 때, 제 1배선이 형성된 층간 절연막(432)을 에칭하는때에 하층의 제 2절연막(42)을 초과 에칭하는 것을 억제하기 위해서, 일단, 에칭 정지층이 되는 스토퍼 절연막(431) 위에서 제 1배선이 형성되는 층간 절연막(432)의 에칭을 정지하게 하고, 그 뒤, 제 2절연막(42)에 대하여 스토퍼 절연막(431)을 선택적으로 에칭하고, 주변회로영역(8)의 제 1배선홈(43)을 완성하게 하다.

다음에, 도 ３의 (4)에 나타낸 것같이, 예를 들면 스퍼터링에 의해, 제 1배선홈(437) 내면에, 배리어 메탈층(56)을 성막한다. 배리어 메탈층(56)에는, 배선층의 반응, 확산을 억제하는 재료이면 좋고, 예를 들면, 탄탈(Ｔａ), 질화탄탈(ＴａＮ), 텅스텐(Ｗ), 질화 텅스텐(ＷＮ), 티탄(Ｔｉ), 질화 티탄(ＴｉＮ)등을 이용하는 것이 가능하다. 더욱이, 제 1배선(11)을 구리로 형성하는 경우에는, 스퍼터링에 의해 구리시드층(도시 생략)을 형성한다. 그 뒤, 예를 들면 전기 분해 도금에 의해, 제 1배선홈(437) 안을 동막으로 묻는다. 그 뒤, 화학적 기계 연마법에 의해, 층간 절연막(432) 위의 잉여 동막, 배리어 메탈층(56)등을 제거하고, 제 1배선홈(437) 안에 배리어 메탈층(56)을 사이에 두고 동막으로 이루어지는 제 1배선(61)을 형성한다. 상기 제1 배선(61)은, 구리 외에, 예를 들면 동 합금, 알루미늄, 알루미늄 합금 등으로 형성하는 것도 가능하다. 또한, 이 주변회로영역(8)의 제 1배선(11) 위에, 구리의 확산을 방지하는 동시에, 구리의 산화를 방지하는 캡 배리어 메탈층(도시 생략)을 형성하는 것이 바람직하다. 캡 배리어 메탈층으로서는, 예를 들면 질화 규소막, 코발트-텅스텐-인(Ｃｏ－Ｗ－Ｐ)막등을 이용하는 것이 가능하다.

다음에, 상기 메모리 셀영역(6) 및 주변회로영역(8)에 제 1배선(11, 61)을형성한 뒤, 상기 스토퍼 절연막(433) 위에, 제 1배선(11, 61)을 덮는 층간 절연막(도시 생략)을 형성한다.

또한, 상기 주변회로영역(8)에 제 1배선(11)을 형성하는 것과 동시 프로세스에 의해, 메모리 셀영역(6)에서의 플러그, 접속용 전극 등을 형성하는 것도 가능하다.

다음에, 도시는 하지 않지만, 통상에 알려졌던 자기기억장치의 제조 프로세스에 의해, 기입 워드선(11) 위에 절연막을 사이에 두고 ＴＭＲ 효과를 가지는 기억소자를 형성하고, 이 기억소자에 접속하는 동시에 기입워드선(11)과 기억소자를 끼워서 입체적으로 교차(직교)하는 비트선 등을 형성한다.

상기 자기기억장치의 제 1제조방법에서는, 제 1배선을 형성하는 공정은, 메모리셀영역(6)의 제 1배선(기입 워드선)(11)을 형성하는 공정과, 주변회로영역(8)의 제 1배선(61)을 형성하는 공정으로 이루어지고, 메모리 셀영역(6)의 제 1배선 (11)을 형성하는 공정에서, 제 1배선(기입 워드선)의 양측면 및 기억소자(13)에 대향하는 면과는 반대측의 면에 고투자율층으로 이루어지는 자성체층(51)을 설치한 제 1배선(기입 워드선)(11)이 형성되므로, 자성체층에 의해 제 1배선(기입 워드선)(11)에서 발생되는 자계의 이용 효율이 높아지기 때문에, 기억소자(13)에의 기입 전류치가 저감되는 구조가 된다. 더욱이, 메모리 셀영역(6)의 제 1배선(기입 워드선)(11)을 형성하는 공정과, 주변회로영역(8)의 제 1배선(61)을 형성하는 공정을 다른 공정으로 행하므로, 제 1배선(11)을 피복하는 자성체층(51)은, 메모리 셀영역(6) 안에만 형성하는 것이 가능하고, 그 이외의 주변회로영역(8)에는 형성되지않는다. 그 때문에, 주변회로영역(8)의 제 1배선(61)에서는, 배선 주위에 자성체층을 형성하지 않는 만큼만 배선의 고집적화가 가능해진다. 바꾸어 말하면, 자성체층이 형성되는 것에 의한 배선 면적의 저감을 없애는 것이 가능하기 때문에, 그 만큼, 배선 면적이 증가함으로써 배선 저항이 저감 된다. 이것에 의해, 소비 전력의 저감, 발열 양의 저감이 이루어지는 배선구조가 형성된다.

상기 제조 방법은, 도 1에 의해 설명한 자기기억장치(1)을 제조하는 일례이다. 자기기억장치(1)을 형성하는 경우, 주변회로영역(8)의 제 1배선(11)의 측면 혹은 저면에 자성체층이 남겨 지는 프로세스이어도 좋다.

다음에, 본 발명의 자기기억장치의 제조 방법에 관련되는 제 2실시의 형태를, 도 4의 제조공정 단면도에 의해 설명한다. 이 제 2실시의 형태에서는, 본 발명의 특징이라고 하는 제 2배선(비트 선)의 제조 방법에 관하여 상세하게 설명한다. 또한, 도 4에서는, 도면을 향하여 좌측의 도면에 메모리 셀영역(6)을 보여 주고, 우측의 도면에 주변회로영역(8)을 보여 준다.

기지 기술에 의해, 예를 들면, 반도체 기판에, 메모리 셀영역(6)의 소자 형성영역 끼리나 주변회로영역(8)의 소자 형성영역 끼리를 분리하는 소자분리영역을 형성하고, 메모리 셀영역(6)의 소자 형성영역에 읽기를 위한 스위치 소자를 형성한다. 이 스위치 소자는, ｎ형 또는 ｐ형 전계효과 트랜지스터, 다이오드, 바이폴라 트랜지스터 등의 각종 스위치 소자로 형성하는 것이 가능하다. 또 주변회로영역(8)에도 소망의 소자, 배선 등을 형성한다.

상기 전계효과형 트랜지스터, 주변회로영역(8) 등을 덮는 상태에 제 1절연막을 형성하고, 예를 들면, 제 1절연막에 상기 스위치 소자 등의 하층의 소자, 배선 등에 접속하는 컨택트(예를 들면 텅스텐 플러그)을 형성한다. 더욱이 제 1 절연막상에 컨택트에 접속하는 센스선, 접속용 전극 등을 형성한다.

상기 제1절연막상에 제 2절연막을 형성한다. 메모리 셀영역(6)에서의 제 2절연막은, 상기 센스선, 접속용 전극 등을 덮는다. 또 제 2 절연막에는 상기 접속용 전극에 접속하는 컨택트(예를 들면 텅스텐 플러그)를 형성한다.

다음에, 상기 제 2절연막상에 제 3절연막을 형성한다. 다음에, 상기 도３에 의해 설명한 방법 혹은 통상의 기입 워드선의 형성 방법에 의해, 제 3절연막에 제 1배선(기입 워드선)을 형성한다. 상기 도３에 의해 설명한 방법에서는, 상기 메모리 셀영역(6)에 제 1배선(기입 워드선)을 형성한 뒤에 주변회로영역(8)에 제 1배선을 형성한다. 한 편, 통상의 기입 워드선의 형성 방법에서는, 메모리 셀영역(6) 및 주변회로영역(8)의 양방에 동시에 제 1배선(기입워드선)을 형성한다. 바람직하게는, 전자의 방법이다. 그 뒤, 제 1배선을 피복하도록, 더욱 제 3절연막을 형성한다. 또한, 상기 주변회로영역(8)에 제 1배선을 형성하는 것과 동시 프로세스에 의해, 메모리 셀영역(6)에서의 플러그, 접속용 전극 등을 형성하는 것도 가능하다.

도 4의 (1)에 나타내는 것같이, 다음에, 상기 제3절연막(도시 생략)위에, 도전층(131), 자기 저항 효과형의 기억소자(예를 들면 ＴＭＲ 소자)(13), 도전성의 캡층(보호 메탈층)(133)을 형성한다. 더욱이 기억소자(13), 캡층(133) 등을 묻도록 제 4절연막(44)을 형성한다. 그 후 화학적 기계 연마법에 의해, 캡층(133)의 상면을 노출시키는 동시에, 제 4절연막(44)표면을 평탄화한다. 여기까지의 프로세스는 기존의 방법에 의해 행하는 것이 가능하고, 상기 프로세스에 한정은 되지 않는다. 또, 기존의 상층 배선과 하층 배선을 접속하는 플러그 형성기술을 이용하여, 상기 제 4절연막(44)에 하층의 배선 혹은 전극에 접속하는 플러그를 형성하는 것도 가능하다. 여기에서는, 도시한 것같이, 일 예로서, 주변회로영역(8)에 플러그(72)을 형성하였다. 이 플러그(72)의 형성은, 통상의 플러그 형성기술을 이용하는 것이 가능하다.

더욱이 제 4절연막(44)위에 에칭 정지층이 되는 스토퍼 절연막(451), 제 ５절연막(4５)이 되는 층간 절연막(4５2)을 순서대로 형성한다. 스토퍼 절연막(451)과 층간 절연막(4５3)에서 제 5절연막(4５)이 구성된다. 상기 스토퍼 절연막(451)은, 층간 절연막(4５2)을 에칭하는 때의 에칭이 정지되는 절연막으로 형성되어, 예를 들면 질화 규소(ＳｉＮ)막, 탄화 규소(ＳｉＣ)막 등으로 형성한다. 상기 층간 절연막(452)은, 예를 들면 산화 규소(ＳｉＯ2 )막, 불소를 포함하는 산화 규소(ＳｉＯＦ)막, 산화 탄화 규소(ＳｉＯＣ)막, 유기 화합물막 등의 절연 재료막 혹은 그들중 2종 이상을 이용한 적층 구조로서 형성한다.

다음에, 통상의 레지스트 도포 기술, 석판 인쇄 기술 및 에칭기술을 이용하고, 메모리 셀영역(6)에서의 비트선이 형성되는 영역의 상기 제５절연막(4５)에 배선홈(453)을 형성한다. 이 시점에서는, 주변회로영역(8)에는 배선홈를 형성하지 않는다. 그 뒤, 불필요하게 된 레지스트 마스크를 제거한다.

그 뒤, 기지의 성막 기술을 이용하고, 예를 들면 스퍼터링법을 이용하여, 상기 배선홈(453) 내면 및 제 5절연막(45) 표면에, 제 1배리어 메탈층(55), 자성체층(521)을 순서대로 성막한다. 제 1배리어 메탈층(55)은, 구리 및 자성체와의 반응을 억제하는 동시에 구리 및 자성체의 확산을 억제하는 재료이면 좋다. 예를 들면, 탄탈(Ｔａ), 질화 탄탈(ＴａＮ), 텅스텐(Ｗ), 질화 텅스텐(ＷＮ) 등을 들 수 있다. 또, 자성체층(521)으로서는, 예를 들면 최대 투자율μm이 100 이상의 연자성체를 이용하는 것이 가능하고, 구체적으로는, 일례로서 철, 코발트, 니켈중 적어도 1 종류를 포함하는 합금, 철·알루미늄(ＦｅＡｌ)합금 혹은 ferite 합금을 이용한다.

다음에, 기지의 에치백 기술에 의해, 자성체층(521) 및 제 1배리어 메탈층(55)을 이방성 에칭한다. 이 에칭의 가스에는, 예를 들면 염소를 포함한 할로겐 가스 또는 그것에 일산화탄소(ＣＯ) 혹은 암모니아(ＮＨ3 )을 첨가한 에칭 가스를 이용한다. 더욱이 산소를 첨가하여도 좋다. 예를 들면, 에칭 가스에 염소(유량：５０ｃｍ3 ／ｍｉｎ)과 아르곤(유량：５０ｃｍ3 ／ｍｉｎ)과의 혼합 가스를 이용하고, 소스 파워를 6００Ｗ∼2ｋＷ, 바이어스 파워를 ５０Ｗ∼５００Ｗ, 에칭 분위기의 압력을 ０．67Ｐａ∼1．３Ｐａ, 기판 온도를 2０℃∼6０℃에 설정하고, 에칭을 하였다. 이 결과, 배선홈(453)의 측벽에 제 1배리어 메탈층(55)을 사이에 두고 자성체층(521)의 사이드 월이 형성된다.

다음에, 배선홈(453)의 저부에 노출하고 있는 스토퍼 절연막(451)을 에칭에 의해 제거하고, 예를 들면, 메모리 셀영역(6)의 캡층(133)표면을 노출하게 하다. 이 스토퍼 절연막(451)의 에칭 처리의 가스에는, 예를 들면 불소계의 가스를 이용한다. 예를 들면, 염소(유량：6０ｃｍ3 ／ｍｉｎ)와 삼염화 붕소(ＢＣｌ3 )(유량：９０ｃｍ3 ／ｍｉｎ)과 트리 플루오르화 메탄(ＣＨＦ3 )(유량：５ｃｍ3 ／ｍｉｎ)과의 혼합 가스를 이용하고, 소스파워를 6００Ｗ∼2ｋＷ, 바이어스 파워를 ５０Ｗ∼2００Ｗ, 에칭 분위기의 압력을 1．３Ｐａ∼4．０Ｐａ, 기판 온도를 2０℃∼6０℃에 설정하고, 에칭을 행하였다. 혹은, 에칭 가스에 트리 플루오르화 메탄(ＣＨＦ3 )과 일산화탄소(ＣＯ)의 혼합 가스, 트리 플루오르화 메탄(ＣＨＦ3 )과 테트라 플루오르화 메탄(ＣＦ4 )과 아르곤(Ａｒ)과의 혼합 가스, 트리 플루오르화 메탄(ＣＨＦ3 )과 산소(Ｏ2 )와 아르곤(Ａｒ)과의 혼합 가스등을 이용한다.

다음에, 스퍼터링법에 의해, 자성체층(521)을 덮도록 배선홈(453)의 내면을 포함하여 제 2배리어 메탈층(56)을 성막한다. 제 2배리어 메탈층(56)으로서는, 구리와의 반응 및 구리의 확산을 억제하는 재료인 것이 요구되고, 예를 들면 탄탈(Ｔａ), 질화 탄탈(ＴａＮ), 텅스텐(Ｗ), 질화텅스텐(ＷＮ)등을 들 수 있고, 상기 제 1배리어 메탈층(55)과 동일 재질이어도, 다른 재질이어도 좋다.

그 뒤, 제 2배리어 메탈층(56)의 표면에 구리 시드층(도시 생략)을 성막한 뒤, 예를 들면 전기 분해 도금에 의해, 배선홈(453)을 묻도록 도전체(이하, 동막이라고 표기한다)을 성막한다. 이 동막은, 예를 들면 구리 혹은 동합금으로 이루어진다. 이것에 의해, 배선홈(453)내부가 동막에 의해 매립되는 동시에, 제 5절연막(45)위에도 제 2배리어 메탈층(56)을 사이에 두고 동막이 형성된다. 그 뒤에, 제 2절연막(42) 위의 동막, 제 2배리어 메탈층(56), 자성체층(521) 및 제 1배리어 메탈층(55)을, 예를 들면 화학적 기계 연마(ＣＭＰ)법 등을 이용하고 제거하고, 홈배선구조의 동막을 주재료로 하는 제 2배선(12)을 형성한다. 따라서 메모리셀영역(6)에만, 기입 워드선(도시 생략)과의 사이에 상기 기억소자(13)을 사이에 두고, 기입 워드선에 직교하는 제 2 배선(이하, 비트 선이라고 한다)(12)이 형성된다.

더욱이 도 4의 (2)에 나타낸 것같이, 제 2 배선(비트 선을 포함하다)(12) 상면부터의 구리와의 반응, 구리의 확산을 억제하기 위해서 제 ３배리어 메탈층(58)을 형성하고, 다음에 자성체층(522)을 형성한다. 더욱이 반사 방지막(도시 생략)을 형성하여도 좋다. 제 ３배리어 메탈층(58)은, 예를 들면 질화 규소(ＳｉＮ), 탄화 규소(ＳｉＣ) 등의 절연막, 혹은, 제 1, 제 2배리어 메탈층(55, 56)과 같이, 탄탈(Ｔａ), 질화 탄탈(ＴａＮ), 텅스텐(Ｗ), 질화 텅스텐(ＷＮ)등을 이용하는 것이 가능하다. 또 자성체층(522)은, 전기자성체층(521)과 같은 재료로 형성하는 것이 가능하다. 또한, 반사 방지막은, 그 뒤의 석판 인쇄 공정의 노광시에 하지로부터의 반사의 영향이 문제가 되지 않는 경우에는 필수는 아니다. 여기에서는, 반사 방지막을 형성하지 않는 경우를 설명한다.

다음에, 통상의 레지스트 도포 기술을 이용하고, 자성체층(522) 위에 레지스트막(도시 생략)을 형성한다. 다음에 석판 인쇄 기술에 의해, 클래드 구조를 남겨 두고 싶은 부분, 결국 ＴＭＲ 소자가 형성되는 부분의 상부에 맞는 부분에만 레지스트막을 남겨 두고, 그 외의 부분의 레지스트막을 제거한다.

그 뒤, 상기 레지스트막을 에칭 마스크에 이용하고, 기지의 에칭기술에 의해, 자성체층(522) 및 제 ３배리어 메탈층(58)을 에칭 제거한다. 이 에칭은, 제5절연막(45)을 에칭 정지층으로 하여 에칭을 행한다. 이와 같이 하여, 상기 사이드 월상으로 형성된 자성체층(521)과 상기 자성체층(５22)으로 이루어지는 자성체층(５2)이 비트선(12)의 상면 및 측면에 형성된다.

다음에, 도 4의 (３)에 나타낸 것같이, 상기 제 5절연막(45)위에 상기 자성체층(522)을 피복하는 보호막(81)을 형성한다. 이 보호막(81)에는, 예를 들면 질화규소(ＳｉＮ), 탄화 규소(ＳｉＣ)등의 절연막을 이용하는 것이 가능하다. 다음에, 통상의 레지스트도포 기술, 석판 인쇄 기술 및 에칭기술을 이용하고, 주변회로영역(8)에서의 제 2배선이 형성되는 영역의 상기 보호막(81) 및 제 5절연막(45)에 배선홈(4５4)을 형성한다. 상기 보호막(81)의 에칭에는, 에칭 가스에, 예를 들면 염소를 포함한 할로겐 가스 또는 그것에 일산화탄소(ＣＯ) 혹은 암모니아(ＮＨ3 )를 첨가한 에칭 가스를 이용한다. 더욱이 산소를 첨가하여도 좋다. 또 제 5절연막(45)의 에칭은, 제 ５절연막(45)이 산화 규소계 재료로 이루어지는 경우에는 통상의 산화 규소계 재료를 에칭하는, 예를 들면 불소계 가스를 이용한다.

계속해서, 배선홈(4５4)의 저부에 노출하고 있는 스토퍼 절연막(451)을 에칭에 의해 제거하고, 예를 들면, 주변회로영역(8)의 플러그(72) 표면을 노출하게 하다. 이 스토퍼 절연막(451)의 에칭 처리의 가스에는, 예를 들면 불소계의 가스를 이용한다.

그 때, 기본적으로는 메모리 셀영역(6)에는 배선홈를 형성하지 않지만, 메모리셀영역(6) 안에, 배선 측벽에 자성체층을 형성할 필요가 없는 배선, 플러그 등을형성하는 경우에는, 그 배선홈, 접속공 등을 형성하는 것도 가능하다. 그 뒤, 불필요했던 레지스트 마스크를 제거한다.

다음에, 도 4의 (4)에 나타낸 것같이, 기지의 성막 기술을 이용하여, 예를 들면 스퍼터링법을 이용하고, 상기 배선홈(4５4)의 내면 및 보호막(81) 표면에, 배리어 메탈층(82)을 성막한다. 배리어 메탈층(82)은, 구리 및 자성체와의 반응을 억제하는 동시에 구리 및 자성체의 확산을 억제하는 재료이면 좋다. 예를 들면, 탄탈(Ｔａ), 질화 탄탈(ＴａＮ), 텅스텐(Ｗ), 질화 텅스텐(ＷＮ)등을 들 수 있다.

그 뒤, 배리어 메탈층(82)의 표면에 구리 시드층(도시 생략)을 성막한 뒤, 예를 들면 전기 분해 도금에 의해, 배선홈(4５4)을 매립하도록 도전체(이하 동막으로 표기한다)을 성막한다. 이 동막은, 예를 들면 구리 혹은 동합금으로 이루어진다. 이것에 의해, 배선홈(4５4)내부가 동막에 의해 매립되는 동시에, 보호막(81) 위에도 배리어 메탈층(82)을 사이에 두고 동막이 퇴적된다. 그 뒤에, 보호막(81) 위의 동막, 배리어 메탈층(82)을, 예를 들면 화학적 기계 연마(ＣＭＰ)법 등을 이용하여 제거하고, 홈배선구조의 동막을 주재료로 하는 주변회로영역(8)의 제 2배선(62)을 형성한다. 따라서 이 프로세스에서는, 주변회로영역(8)에만, 제 2 배선(62)이 형성된다.

상기 자기기억장치의 제조방법의 제 2 실시의 형태에서는, 제 2 배선(12, 62)을 형성하는 공정은, 메모리 셀영역(6)의 제 2배선(비트 선)(12)을 형성하는 공정과, 주변회로영역(8)의 제 2배선(62)을 형성하는 공정으로 이루어지고, 메모리 셀영역(6)의 비트선(12)을 형성하는 공정에서, 비트선(12)의 양측면 및 기억소자(13)에 대향하는 면과는 반대측의 면에 고투자율층으로 이루어지는 자성체층(５2)을 설치한 비트선(12)이 형성되므로, 자성체층(５2)에 의해 비트선(12)에서 발생되는 자계의 이용 효율이 높이지기 때문에, 기억소자(13)에의 기입 전류 치가 저감되는 구조가(이) 된다. 더욱이, 메모리 셀영역(6)의 비트선(12)을 형성하는 공정과, 주변회로영역(8)의 제 2 배선(62)을 형성하는 공정을 다른 공정으로 하므로, 비트선(12)을 피복하는 자성체층(５2)은, 메모리 셀영역(6) 안에만 형성하는 것이 가능하고, 그 이외의 주변회로영역(8)에는 형성되지 않는다. 그 때문에, 주변회로영역(8)의 제 2 배선(62)에서는, 배선 주위에 자성체층을 형성하지 않는 만큼만 배선의 고집적화가 가능해진다. 즉, 제 2배선(62)에서는, 그 바로 위에 자성체층(522)을 형성하지 않기 때문에, 주변회로영역(8)에서의 자성체층(522)이 맞춰지지 않고 여유를 고려할 필요가 없다. 그 결과, 주변회로영역(8)의 제 2 배선(62)은 최소 설계 치수로 형성하는 것이 가능하기 때문에, 고집적화가 가능해진다. 바꾸어 말하면, 자성체층이 형성되는 것에 의한 배선 면적의 저감을 없애는 것이 가능하기 때문에, 그 만큼, 배선 면적이 증가함으로써 배선저항이 저감된다. 이것에 의해, 소비 전력의 저감, 발열량의 저감이 이루어지는 배선구조가 형성된다. 더욱이, 신호지연이 억제되고, 고속응답이 가능해진다.

다음에, 본 발명의 자기기억장치의 제조 방법에 관련되는 제 3실시의 형태를, 도 ５의 제조공정 단면도에 의해 설명한다. 이 제 3실시의 형태에서는, 본 발명의 특징이라고 하는 제 2배선(비트 선)의 제조방법에 관하여 상세하게 설명한다. 또한, 도 ５에서는, 도면을 향하여 좌측의 도면에 메모리 셀영역(6)을 보여주고, 우측의 도면에 주변회로영역(8)을 보여 준다.

기지 기술에 의해, 예를 들면, 반도체 기판에, 메모리 셀영역(6)의 소자 형성영역 끼리나 주변회로영역(8)의 소자 형성영역 끼리를 분리하는 소자분리영역을 형성하고, 메모리 셀영역(6)의 소자 형성영역에 읽기를 위한 스위치 소자를 형성한다. 이 스위치 소자는, ｎ형 또는 ｐ형 전계효과 트랜지스터, 다이오드, 바이폴라 트랜지스터 등의 각종 스위치 소자로 형성하는 것이 가능하다. 또 주변회로영역(8)에도 소망의 소자, 배선 등을 형성한다.

상기 전계효과형 트랜지스터, 주변회로영역(8) 등을 덮는 상태로 제 1 절연막을 형성하고, 예를 들면, 제 1 절연막에 상기 스위치 소자 등의 하층의 소자, 배선 등에 접속하는 컨택트(예를 들면 텅스텐 플러그)를 형성한다. 더욱이 제 1 절연막상에 컨택트에 접속하는 센스선, 접속용 전극 등을 형성한다.

상기 제1 절연막상에 제 2 절연막을 형성한다. 메모리 셀영역(6)에서의 제 2절연막은, 상기 센스선, 접속용 전극 등을 덮는다. 또 제 2 절연막에는 상기 접속용 전극에 접속하는 컨택트(예를 들면 텅스텐 플러그)를 형성한다.

다음에, 상기 제2 절연막상에 제 3절연막을 형성한다. 다음에, 상기 도３에 의해 설명한 방법 혹은 통상의 기입 워드선의 형성 방법에 의해, 제 3절연막에 제 1배선(기입 워드선)을 형성한다. 상기 도３에 의해 설명한 방법에서는, 상기 메모리 셀영역(6)에 제 1배선(기입 워드선)을 형성한 뒤에 주변회로영역(8)에 제 1배선을 형성한다. 통상의 기입 워드선의 형성 방법에서는, 메모리 셀영역(6) 및 주변회로영역(8)의 양방에 동시에 제 1배선(기입워드선)을 형성한다. 바람직하게는 전자의 방법이다. 그 뒤, 제 1배선을 피복하도록, 더욱이 제 3절연막을 형성한다. 또한, 상기 주변회로영역(8)에 제 1배선을 형성하는 것과 동시 프로세스에 의해, 메모리 셀영역(6)에서의 플러그, 접속용 전극 등을 형성하는 것도 가능하다.

도 ５의 (1)에 나타낸 것같이, 다음에, 상기 제3절연막(도시 생략)위에, 도전층(131), 자기 저항 효과형의 기억소자(예를 들면 ＴＭＲ 소자)(13), 도전성의 캡 층(보호 메탈 층)(13３)을 형성한다. 더욱이 기억소자 (13), 캡층(133) 등을 매립하도록 제 4절연막(44)을 형성한다. 그 후 화학적 기계 연마법에 의해, 캡 층(133)의 상면을 노출하게 하는 동시에, 제 4절연막(44)표면을 평탄화한다. 여기까지의 프로세스는 기존의 방법에 의해 하는 것이 가능하고, 상기 프로세스에 한정은 되지 않는다. 또, 기존의 상층 배선과 하층 배선을 접속하는 플러그 형성기술을 이용하고, 상기 제4절연막(44)에 하층의 배선 혹은 전극에 접속하는 플러그를 형성하는 것도 가능하다. 여기에서는, 도시한 것같이, 일례로서, 주변 회로영역(8)에 플러그(72)을 형성하였다. 이 플러그(72)의 형성은, 통상의 플러그 형성기술을 이용하는 것이 가능하다.

더욱이 제 4절연막(44)위에 에칭 정지층(4５1)을 형성하고, 더욱이 층간 절연막(452)을 형성하고, 제 5절연막(45)을 형성한다. 상기 스토퍼 절연막(451)은, 제 5절연막(45)을 에칭하는 때의 에칭이 정지되는 절연막으로 형성되어, 예를 들면 질화 규소(ＳｉＮ)막, 탄화 규소(ＳｉＣ)막 등으로 형성한다. 상기 제 5절연막(45)은, 예를 들면 산화 규소(ＳｉＯ2 )막, 불소를 포함하는 산화 규소(ＳｉＯＦ)막, 산화 탄화 규소(ＳｉＯＣ)막, 유기 화합물 막 등의 절연 재료 막 혹은 그들중 2종 이상을 이용한 적층 구조로서 형성한다.

다음에, 통상의 레지스트 도포기술, 석판 인쇄기술 및 에칭기술을 이용하고, 메모리 셀영역(6) 및 주변회로영역(8)에서의 비트선이 형성되는 영역의 상기 제 5절연막(45)에 배선홈(453, 454)을 형성한다. 그 뒤, 불필요하게 된 레지스트 마스크를 제거한다.

그 뒤, 기지의 성막 기술을 이용하고, 예를 들면 스퍼터링법을 이용하고, 상기배선홈(453, 454)의 내면 및 제 5절연막(45)표면에, 제 1배리어 메탈층(55), 자성체층(521)을 순서대로 성막한다. 제 1배리어 메탈층(55)은, 구리 및 자성체의 반응을 억제하는 동시에 구리 및 자성체의 확산을 억제하는 재료이면 좋다. 예를 들면, 탄탈(Ｔａ), 질화 탄탈(ＴａＮ), 텅스텐(Ｗ), 질화 텅스텐(ＷＮ)등를(을) 들 수 있다. 또, 자성체층(521)으로서는, 예를 들면 최대 투자율μm이 100 이상의 연자성체를 이용하는 것이 가능하고, 구체적으로는, 일례로서 철, 코발트, 니켈중 적어도 1 종류를 포함하는 합금, 철·알루미늄(ＦｅＡｌ)합금 혹은 ferite 합금을 이용한다.

다음에, 기지의 에치백 기술에 의해, 자성체층(521) 및 제 1바리 엿탈 층(55)을 이방성 에칭한다. 이 에칭의 가스에는, 예를 들면 염소를 포함한 할로겐 가스 또는 그것에 일산화탄소(ＣＯ) 혹은 암모니아(ＮＨ3 )을 첨가한 에칭 가스를 이용한다. 더욱이 산소를 첨가하여도 좋다. 예를 들면, 상기 제 2실시의 형태에서 설명한 자성체층(521) 및 제 1배리어 메탈층(55)을 이방성 에칭하는에칭 가스와 같은 가스를 이용했다. 이 결과, 배선홈(453, 454)의 측벽에 제 1배리어 메탈층(55)을 사이에 두고 자성체층(521)의 사이드월이 형성된다.

다음에, 배선홈(453, 454)의 저부에 노출하고 있는 스토퍼 절연막(451)을 에칭에 의해 제거하고, 예를 들면, 메모리 셀영역(6)의 캡층(133) 표면, 주변회로영역(8)의 플러그(72) 표면을 노출하게 하다. 이 스토퍼 절연막(451)의 에칭 처리의 가스에는, 예를 들면 불소계의 가스를 이용한다. 예를 들면, 상기 제 2실시의 형태에서 설명한 스토퍼 절연막(451)의 에칭 가스와 동일한 가스를 이용했다.

다음에, 스퍼터링법에 의해, 자성체층(521)을 덮도록 배선홈(453, 454)의 각 내면를 포함하여 제 2배리어 메탈층(56)을 성막한다. 제 2배리어 메탈층(56)으로서는, 구리와의 반응 및 구리의 확산을 억제하는 재료인 것이 요구되고, 예를 들면 탄탈(Ｔａ), 질화 탄탈(ＴａＮ), 텅스텐(Ｗ), 질화 텅스텐(ＷＮ) 등을 들 수 있고, 상기 제 1배리어 메탈층(55)과 동일 재질이어도, 다른 재질이어도 좋다.

그 뒤, 제 2배리어 메탈층(56)의 표면에 구리 시드층(도시 생략)을 성막한 뒤, 예를 들면 전기 분해 도금에 의해, 배선홈(453, 454)을 매립하도록 도전체(이하 동막이라고 기록하다)를 성막한다. 이 동막은, 예를 들면 구리 혹은 동합금으로 이루어진다. 이것에 의해, 배선홈(453, 454) 내부가 동막에 의해 매립되는 동시에, 제 5절연막(45) 위에도 제 2배리어 메탈층(56)을 사이에 두고 동막이 형성된다. 그 뒤에, 제 2절연막(42) 위의 동막, 제 2배리어 메탈층(56), 자성체층(521), 제 1배리어 메탈층(５5)을, 예를 들면 화학적 기계 연마(ＣＭＰ)법 등을 이용하여 제거하고, 홈배선구조의 동막을 주재료로 하는 제 2 배선(12, 62)을형성한다.

더욱이 도 ５의 (2)에 나타낸 것같이, 제 2 배선(비트선을 포함한다)(12) 상면으로부터의 구리와의 반응, 구리의 확산을 억제하기 위해서 제 ３배리어 메탈층(58)을 형성하고, 다음에 자성체층(522)을 형성한다. 더욱이 반사 방지 막(도시 생략)을 형성하여도 좋다. 제 ３배리어 메탈층(58)은, 예를 들면 질화 규소(ＳｉＮ), 탄화 규소(ＳｉＣ)등의 절연막, 혹은, 제 1, 제 2배리어 메탈층(55, ５6)과 같이, 탄탈(Ｔａ), 질화 탄탈(ＴａＮ), 텅스텐(Ｗ), 질화 텅스텐(ＷＮ) 등을 이용하는 것이 가능하다. 또 자성체층(522)은, 상기 자성체층(521)과 동일의 재료로 형성하는 것이 가능하다. 또한, 반사 방지막은, 그 뒤의 석판 인쇄 공정의 노광시에 하지로부터의 반사의 영향이 문제가 되지 않는 경우에는 필수는 아니다. 여기에서는, 반사 방지막을 형성하지 않는 경우를 설명한다.

다음에, 통상의 레지스트 도포기술을 이용하고, 자성체층(522) 위에 레지스트막(도시 생략)을 형성한다. 다음에 석판 인쇄 기술에 의해, 클래드 구조를 남겨 두고 싶은 부분, 결국 ＴＭＲ 소자가 형성되는 부분의 상부에 맞는 부분에만 레지스트막을 남겨 두고, 기타의 부분의 레지스트막을 제거한다.

그 뒤, 상기 레지스트막을 에칭 마스크에 이용하고, 기지의 에칭기술에 의해, 자성체층(522) 및 제 ３배리어 메탈층(58)을 에칭 제거한다. 이 에칭은, 제 5절연막(45)을 에칭 정지층으로 하고 에칭을 행한다. 이와 같이 하여, 상기 사이드 월상으로 형성된 자성체층(521)과, 상기 자성체층(522)으로 이루어지는 자성체층(５2)이 비트선(12)의 상면 및 측면에 형성된다. 또한, 제 ３배리어메탈층(58)이 절연막으로 형성되는 경우에는, 주변회로영역(8)에 남겨 두어도 좋다. 더욱이, 상기 프로세스에 의해, 주변회로영역(8)의 제 2배선(62) 위에 배리어 메탈층이 형성되지 않는 경우에는, 다른 프로세스에 의해, 주변회로영역(8)의 제 2 배선(62)을 피복하는 배리어 메탈층을 형성하는 것이 바람직하다.

상기 자기기억장치의 제조방법의 제 3실시의 형태에서는, 제 5절연막(45)에 제 2배선(비트 선)(12)을 형성하기 위한 배선홈(453)을 형성하는 때에, 캡층(13３)을 피복하는 스토퍼 절연막(451)에 의해 에칭이 정지한다. 그리고, 배선홈(453)내면 및 제 5절연막(45)표면에 제 1배리어 메탈층(55)과 자성체층(521)을 순서대로 형성한 뒤, 배선홈(453) 저부의 자성체층(521), 제 1배리어 메탈층(55) 및 스토퍼 절연막(451)을 제거하고, 상기 캡층(133) 상면을 노출시키는 동시에 제 5절연막(45)위의 자성체층(521)과 제 1배리어 메탈층(55)을 제거하는 것으로부터, 배선홈(453) 그 측벽에 제 1배리어 메탈층(55)을 사이에 두고 자성체층(521)의 사이드 월이 형성된다. 그 때, 기억소자(13) 위의 캡층 (133)상면이 배선홈(453)저부에 노출된다. 그 뒤, 배선홈(453)안에 제 2배리어 메탈층(56)을 사이에 두고 배선의 주재료가 되는 동막(도전체)을 매립한 뒤, 제 5절연막(45)위의 동막 및 제 2배리어 메탈층(56)을 제거하고 배선홈(453)안에 동막으로 이루어지는 제 2배선(비트 선)(12)을 형성한다. 이 결과, 메모리 셀영역(6)의 제 2배선(12)은 제 2배리어 메탈층(56)을 사이에 두고 기억소자(13) 상부의 캡층(133)과 접속되게 되고, 주변회로영역(8)의 제 2배선(62)은 제 2배리어 메탈층(56)을 사이에 두고 플러그(72)와 접속되게 된다. 이와 같은 프로세스를 거치는 것에 의해, 홈배선 형성 기술에 의해, 제 2배선(12)의 측면을 덮는 자성체층(55)을 용이하게 형성하는 것이 가능해진다.

더욱이, 제 5절연막(45)위에 메모리 셀영역(6)의 비트선(12)을 피복하는 제 ３배리어 메탈층(58)을 형성한 뒤에 자성체층(522)을 형성하고, 그 뒤, 비트선(12) 위에 자성체층(522) 및 제 ３배리어 메탈층(58)을 남겨 두도록 패터닝을 하는 것으로부터, 비트선(12)의 측벽 및 상면은 그 측벽에 형성된 자성체층(521)과 상기 자성체층(522)에 의해 거의 피복된다.

더욱이, 주변회로영역(8)의 제 2배선(62) 위에는 자성체층(522)은 형성되지 않는다. 따라서, 주변회로영역(8)의 제 2배선(62)의 측벽에는 자성체층(521)이 형성되어 있기는 하나, 제 2 배선(62)에서는, 그 바로 위에 자성체층(522)을 형성하지 않기 때문에, 주변회로영역(8)에서의 자성체층(522)의 맞추지 않고 여유를 고려할 필요가 없다. 그 결과, 주변회로영역(8)의 제 2 배선(62)은 최소 설계치수로 형성하는 것이 가능하기 때문에, 고 집적화가 가능해진다.

주변회로영역(8)에 제 2배선을 형성하는 방법으로서는, 상기 설명한 방법 이외에, 이하와 같은 방법으로서도 좋다.

예를 들면, 상기 자기기억장치의 제조 방법에 관련되는 제 2실시의 형태에 있어서, 메모리셀영역(6)의 비트선(12)을 피복하는 보호막(81)을 형성한 뒤, 상기 제 2실시의 형태에서 설명한 것과 같이 하고, 주변회로영역(8)에 제 2배선(62)을 형성한다. 그 뒤, 메모리 셀영역(6)의 비트선(12) 위의 보호막(81)을 제거하고, 메모리 셀영역(6)의 비트선(12) 위 및 주변회로영역(8)의 제 2배선(62) 위를 피복하도록 배리어 메탈층(82) 및 자성체층(522)을 형성하고, 비트선(12) 및 제 2배선(62)의 형상으로 배리어 메탈층(82) 및 자성체층(522)의 패터닝을 행하여도 좋다.

상기 각 실시의 형태에서는, 홈배선만의 구조를 기재하고 있지만, 홈배선과 그 저부에 형성되는 접속공을 동시 프로세스에 형성하는 구조, 이른바 듀얼다마신 구조의 경우도 포함하고, 배선구조의 형상은 묻지 않는다. 또, 기억소자의 캡 층(133)과의 도통을 취하기 때문에, 도통공 등이 존재하여도 상관없다.

상기 각 실시의 형태에서는 , 제 1, 제 2배리어 메탈층(55, 56), 배리어 메탈층(82)을 이용한 프로세스를 기재하였지만, 제 1배선(11)이 기억소자(13) 측을 제거하고 자성체층(51)에 피복되고, 제 2배선(12)이 기억소자(13) 측을 제거하고 자성체층(５2)에 피복되고 있는 것을 특징으로 하고 있으면, 제 1, 제 2배리어 메탈층(55, 56), 배리어 메탈층(82)이 없어도 상관없다.

상기 각 실시의 형태에서는, 비트선(12) 위 및 제 2배선(62) 위에 형성되는 배리어 메탈층을, 예를 들면 코발트·텅스텐·인(Ｃｏ－Ｗ－Ｐ)막으로 형성하는 것도 가능하다. 이 경우, 형성 방법이 배선 재료와의 치환 도금이 되기 때문에, 메모리 셀영역에서는, 그 뒤에 형성되는 자성체층(522)과 배선측벽에 형성되는 자성체층(521)이 접속되도록 형성되어, 기억소자(13)에의 전류자계의 인가 효율이 높여지기 때문에, 보다 저전류로의 기입을 행할 수 있다.

이상, 설명한 것같이 본 발명의 자기기억장치에 따르면, 메모리 셀영역 내만의 제 1배선의 양측면 및 기억소자에 대향하는 면과는 반대 측의 면에 고투자율층으로 이루어지는 자성체층이 형성되어 있기 때문에, 자성체층에 의해 제 1배선에서 발생되는 자계의 이용 효율이 높여지기 때문에, 기억소자로의 기입 전류치를 저감할 수 있다. 더욱이, 제 1배선을 피복하는 자성체층은, 메모리 셀영역 내에만 형성되어 있고, 그 이외의 주변회로영역에는 형성되어 있지 않기 때문에, 주변회로의 제 1배선에서는, 그 배선 주위에 자성체층을 형성하지 않는 만큼만 배선의 고 집적화가 가능해진다. 또, 자성체층이 형성되지 않는 만큼, 배선 면적을 증가하는 것이 가능하기 때문에, 배선저항을 저감할 수 있다. 이것에 의해, 소비 전력의 저감, 발열량의 저감이 가능해진다. 또, 제 2배선에 관하여도, 메모리 셀 영역 내만의 제 2배선의 양측면 및 기억소자에 대향하는 면과는 반대측의 면에 고투자율층으로 이루어지는 자성체층이 형성되어 있기 때문에, 제 1배선과 동일하게 되는 작용, 효과를 얻을 수 있다.

본 발명의 자기기억장치의 제조 방법에 의하면, 메모리 셀영역의 제 1배선(기입 워드선) 및 제 2배선(비트 선)의 적어도 한 편의 배선의 양측면 및 기억소자에 대향하는 면과는 반대 측의 면에 고투자율층으로 이루어지는 자성체층을 형성하는 이른바 클래드 구조로 하므로, 자장의 이용효율을 높였던 자기기억장치를 제조하는 것이 가능하다. 그것에 의해, 기억소자로의 기입 전류치를 저감하는 것이 가능해지므로, 저소비전력, 저발열량의 자기기억장치를 제조하는 것이 가능하다. 또, 메모리 셀 이외의 주변회로영역에 있어서는, 종래의 배선 형성기술을 이용하는 것이 가능해진다.

Claims (9)

1. 동일 기판에 메모리셀영역과 주변회로영역이 탑재된 자기기억장치이며,

   상기 메모리셀영역은

   제 1배선과,

   상기 제 1배선과 입체적으로 교차하는 제 2배선과,

   상기 제 1배선과 상기 제 2배선의 교차영역에 자기스핀의 정보를 기억하고 재생하는 자기저항효과형의 기억소자를 구비하고,

   상기 주변회로영역은

   상기 메모리셀영역의 제 1배선과 동일 배선층의 제 1배선과,

   상기 메모리셀영역의 제 2배선과 동일 배선층의 제 2배선을 갖추고,

   상기 메모리셀영역내만의 상기 제 1배선의 양측면 및 상기 기억소자에 대향하는 면과는 반대측의 면에 고투자율층으로 이루어지는 자성체층이 형성되어 있는 것을 특징으로 하는 자기기억장치.
2. 동일 기판에 메모리셀영역과 주변회로영역이 탑재된 자기기억장치이며,

   상기 메모리셀영역은

   제 1배선과,

   상기 제 1배선과 입체적으로 교차하는 제 2배선과,

   상기 제 1배선과 상기 제 2배선의 교차영역에 자기스핀의 정보를 기억하고재생하는 자기저항효과형의 기억소자를 구비하고,

   상기 주변회로영역은

   상기 메모리셀영역의 제 1배선과 동일 배선층의 제 1배선과,

   상기 메모리셀영역의 제 2배선과 동일 배선층의 제 2배선을 갖추고,

   상기 메모리셀영역내만의 상기 제 2배선의 양측면 및 상기 기억소자에 대향하는 면과는 반대측의 면에 고투자율층으로 이루어지는 자성체층이 형성되어 있는 것을 특징으로 하는 자기기억장치.
3. 제 1항에 있어서,

   상기 메모리셀영역내만의 상기 제 2배선의 양측면 및 상기 기억소자에 대향하는 면과는 반대측의 면에 고투자율층으로 이루어지는 자성체층이 형성되어 있는 것을 특징으로 하는 자기기억장치.
4. 제 2항에 있어서,

   상기 주변회로영역내에 있어서의 상기 제 2배선의 일부면에 고투자율층으로 이루어지는 자성체층이 형성되어 있는 것을 특징으로 하는 자기기억장치.
5. 동일 기판에 메모리셀영역과 주변회로영역이 탑재된 자기기억장치의 제조방법이며,

   제 1배선을 형성하는 공정과,

   터널절연층을 강자성체로 끼워서 이루어진 것으로 상기 제 1배선과 전기적으로 절연된 터널자기저항소자를 형성하는 공정과,

   상기 터널자기저항소자와 전기적으로 접속하는 것으로 상기 터널 자기저항소자를 사이에 하여 상기 제 1배선과 입체적으로 교차하는 제 2배선을 형성하는 공정을 갖추고,

   상기 제 2배선을 형성하는 공정과,

   상기 메모리셀영역의 제 2배선을 형성하는 공정과,

   상기 주변회로영역의 제 2배선을 형성하는 공정으로 이루어지고,

   상기 메모리셀영역의 제 2배선을 형성하는 공정은

   상기 기판의 메모리셀영역을 형성하는 영역에 배선홈을 형성하는 공정과,

   상기 배선홈의 측면에 고투자율층으로 이루어지는 자성체층을 형성하는 공정과,

   상기 배선홈의 측면에 상기 자성체층을 통하여 제 1배선을 형성하는 공정을 갖춘 것을 특징으로 하는 자기기억장치의 제조방법.
6. 동일 기판에 메모리셀영역과 주변회로영역을 형성하는 자기기억장치의 제조방법이며,

   제 1배선을 형성하는 공정과,

   터널절연층을 강자성체로 끼워서 이루어진 것으로 상기 제 1배선과 전기적으로 절연된 터널자기저항소자를 형성하는 공정과,

   상기 터널자기저항소자와 전기적으로 접속하는 것으로 상기 터널 자기저항소자를 사이에 하여 상기 제 1배선과 입체적으로 교차하는 제 2배선을 형성하는 공정을 갖추고,

   상기 제 1배선을 형성하는 공정과,

   상기 메모리셀영역의 제 1배선을 형성하는 공정과,

   상기 주변회로영역의 제 1배선을 형성하는 공정으로 이루어지고,

   상기 메모리셀영역의 제 1배선을 형성하는 공정은

   상기 기판의 메모리셀영역을 형성하는 영역에 배선홈을 형성하는 공정과,

   상기 배선홈의 내면에 고투자율층으로 이루어지는 자성체층을 형성하는 공정과,

   상기 배선홈의 내부에 상기 자성체층을 통하여 제 1배선을 형성하는 공정을 갖춘 것을 특징으로 하는 자기기억장치의 제조방법.
7. 제 5항에 있어서,

   상기 제 2배선을 형성하는 공정은,

   상기 메모리 셀 영역의 제 2배선을 형성하는 공정과,

   상기 주변회로영역의 제 2배선을 형성하는 공정으로 이루어지고,

   상기 메모리 셀 영역의 제 2배선을 형성하는 공정은,

   상기 기판의 메모리 셀 영역을 형성하는 영역에 배선홈를 형성하는 공정과,

   상기 배선홈의 측면에 고투자율층으로 이루어지는 자성체층을 형성하는 공정과,

   상기 배선홈의 측면에 상기 자성체층을 사이에 두고 상기 배선홈를 매립하는 제 2배선을 형성하는 공정과,

   상기 제 2배선 상에 고투자율층으로 이루어지는 자성체층을 형성하는 공정을 갖춘 것을 특징으로 하는 자기기억장치의 제조방법．
8. 제 5항에 있어서,

   상기 기판의 메모리 셀영역을 형성하는 영역에 배선홈를 형성하는 때에 상기 기판의 주변회로영역을 형성하는 영역에도 배선홈를 형성하고,

   상기 메모리 셀영역을 형성하는 영역 및 상기 주변회로영역을 형성하는 영역의 배선홈의 측면에 고투자율층으로 이루어지는 자성체층을 형성하고,

   상기 메모리 셀 영역을 형성하는 영역 및 상기 주변회로영역을 형성하는 영역의 배선홈의 측면에 상기 자성체층을 사이에 두고 상기 배선홈를 매립하는 제 2 배선을 형성하고,

   상기 메모리 셀 영역만의 제 2 배선상에 고투자율층으로 이루어지는 자성체층을 형성하는 것을 특징이라고 하는 자기기억장치의 제조방법．
9. 상기 기판의 메모리 셀영역을 형성하는 영역에 배선홈를 형성하는 때에 상기 기판의 주변회로영역을 형성하는 영역에도 배선홈를 형성하고,

   상기 메모리 셀영역을 형성하는 영역 및 상기 주변회로영역을 형성하는 영역의 배선홈의 측면에 고투자율층으로 이루어지는 자성체층을 형성하고,

   상기 메모리 셀영역을 형성하는 영역 및 상기 주변회로영역을 형성하는 영역의 배선홈의 측면에 상기 자성체층을 사이에 두고 상기 배선홈를 매립하는 제 2 배선을 형성하고,

   상기 메모리 셀 영역만의 제 2배선상에 고투자율층으로 이루어지는 자성체층을 형성하는 것을 특징으로 하는 자기기억장치의 제조방법.