JP4846185B2 - 半導体デバイスおよびその形成方法 - Google Patents
半導体デバイスおよびその形成方法 Download PDFInfo
- Publication number
- JP4846185B2 JP4846185B2 JP2002543677A JP2002543677A JP4846185B2 JP 4846185 B2 JP4846185 B2 JP 4846185B2 JP 2002543677 A JP2002543677 A JP 2002543677A JP 2002543677 A JP2002543677 A JP 2002543677A JP 4846185 B2 JP4846185 B2 JP 4846185B2
- Authority
- JP
- Japan
- Prior art keywords
- magnetic
- trench
- layer
- cladding
- magnetic cladding
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
- G11C11/14—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements
- G11C11/15—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements using multiple magnetic layers
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B82—NANOTECHNOLOGY
- B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
- B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
- H10B61/20—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors
- H10B61/22—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors of the field-effect transistor [FET] type
Landscapes
- Engineering & Computer Science (AREA)
- Chemical & Material Sciences (AREA)
- Nanotechnology (AREA)
- Physics & Mathematics (AREA)
- Mathematical Physics (AREA)
- Theoretical Computer Science (AREA)
- Crystallography & Structural Chemistry (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
- Hall/Mr Elements (AREA)
- Mram Or Spin Memory Techniques (AREA)
Description
【０００１】
発明の分野
本発明は磁気抵抗ＲＡＭ（ＭＲＡＭ）デバイスとその製造法に関し、特に、ＭＲＡＭデバイス書き込み線構造に関する。
【０００２】
関連技術
ＭＲＡＭの技術は、半導体工業において不揮発性メモリの１つのタイプとして使用されるために開発進行中である。ＭＲＡＭは、ＤＲＡＭやＳＲＡＭの代替として有用であることも示されている。ＭＲＡＭには、ＭＴＪ（磁気トンネル接合）ＭＲＡＭとＧＭＲ（巨大磁気抵抗）ＭＲＡＭとの２つの主要なタイプがある。図１は、多数のディジット線１４と交差する書き込み線或いはビット線からなるＭＴＪアレイ１０の一部分、即ちメモリビットを示す。書き込み線とディジット線との各交差点で、磁気トンネル接合サンドイッチ１６は、１ビットの情報を記憶するメモリ要素を形成する。この磁気トンネル接合サンドイッチ１６は、磁化ベクトルが固定された磁気層２０（固定層２０と称する）と磁化ベクトルが切り換え可能な磁気層２２（自由あるいは切り換え層２２と称する）との間にある非磁気材料１８からなる。
【０００３】
メモリアレイ中のメモリセルの充填密度を増大させることは様々な理由から有益である。メモリ要素サイズ、関連するメモリセル回路、即ちビット線とディジット線、の相対寸法、及び、メモリセル内の半導体スイッチングやアクセスデバイス等の多くの因子が充填密度に影響を与える。例えば、図２において、従来技術のＭＲＡＭ書き込み線構造１００の一部分の断面図を示す（書き込み線構造１００は、ＭＴＪアレイ中のビット線構造、或いは、ＧＲＭアレイ中のワードライン構造でもよい）。書き込み線の構造１００は磁気クラッド部材１０３と１０６とによって囲まれている導電材料１０４を含む。磁気クラッド部材１０３は、図２中に示される断面中に磁気分域を有する高透磁率材料を使用して形成され、磁場の印加や除去によって磁化や脱磁化される。電流が導電材料１０４を介して印加されると、磁気クラッド部材１０３および１０６と関連する、対応する磁場の大きさを向上させ、書き込みラインと関連する磁場全体を、関連するメモリ要素（不図示）の方向に、より効率的に絞り込む。更に、磁気クラッド部材１０３および１０６は又、ビット線の磁場を、他の書き込み線と関連するメモリセルからシールドし、それにより、プログラミング状態の情報を保護する。
【０００４】
書き込み線の構造１００を形成する従来の方法は、誘電体層１０１中のトレンチ１０２を先ずエッチングする。次に、ニッケル−鉄（ＮｉＦｅ）の合金層等の高透磁率磁性材料の層を、誘電体層１０１上とトレンチ１０２中とに成膜する。高透磁率磁性材料の層は異方エッチングされて、トレンチ側壁に隣接した磁気クラッド側壁（スペーサ）部材１０３を形成する。磁気クラッド側壁部材１０３の形成後、銅やアルミニウム等の導電材料１０４が誘電体層１０３上とトレンチの開口部１０２内とに成膜される。次に、開口部１０２内に含まれない一部の導電材料１０４は、化学機械研磨（ＣＭＰ）を使用して除去される。最後に、高透磁率磁性材料の上部層は成膜、パターニング、エッチングされて、磁気クラッドキャッピング部材１０６が形成される。
【０００５】
メモリ要素の位置における磁場の大きさはクラッドの存在によって増大し、従って、導電材料１０４中の必要電流は少なくなる。磁気クラッドキャッピング部材１０６はトレンチ１０２上に形成されるので、部材１０６は、トレンチ１０２の幅Ｘよりも大きい、幅Ｚでパターニングとエッチングされる。更に、磁気クラッドキャッピング部材１０６のトレンチ１０２への配列は重大である。トレンチ１０２上への磁気クラッドキャッピング部材１０６の適切な配置を誤ると、ビットラインによって生成される最適磁場よりも小さくなる。或いは、近接回路の地域限定されない磁場へ好ましくなく露出される。従って、磁気クラッドキャッピング部材１０６の寸法Zは、配列の許容誤差を考慮すると更にサイズを大きくしなければならない。従って、磁気クラッドキャッピング部材１０６の寸法Zを減少させる能力は、それに相当して、MRAM配列充填密度のスケーラビリティを向上させ得る。
【０００６】
添付の図を使用して実施例によって本発明を説明する。本実施例は本発明を限定するものではない。
図中の部品は簡単に明確に説明するために図示されているので、寸法通りではない。例えば、図中の幾つかの部品の寸法は、本発明の実施例の理解を促進するために他の部品と比較して誇張されている。
【０００７】
詳細な説明
本発明の実施例を、添付図を参照して詳細に説明する。
本発明の実施例により、MRAMとそれの作製方法を開示する。図３〜１３は磁気メモリ要素、読み取り動作の際に電気接続を磁気メモリ要素の方に切り換えるためのトランジスタ、及び関連するメモリ要素のディジット線とビット線の回路とからなるMRAMデバイスを作製する断面図を示す。
【０００８】
図３は、部分的に作製されたMRAMデバイス２０１の断面図を示す。MRAMデバイス２０１は、単結晶基板２００（或いは、絶縁体上のシリコン（SOI）等の他の適当な基板）、アイソレーション領域２０２、及びスイッチングトランジスタ２０７ａ、２０７ｂを含む。一実施例では、単結晶基板２００はP型シリコン基板で、スイッチングトランジスタ２０７ａ、２０７ｂはNMOSトランジスタである。スイッチングトランジスタ２０７ａ、２０７ｂは更にN型をドーピングした領域２０８、２１０、ゲート誘電体層２０４、及びゲート電極層２０６を含む。ゲート電極層２０６は又この実施例中のディジット線と平行に走るワードラインを形成する（図４には不図示）。NMOSスイッチングトランジスタ２０７ａ、２０７ｂは従来のCMOS工程で作製される。入出力回路、データ／アドレスデコーダ、コンパレータ等の他の回路部品もMRAMデバイス中に含まれるが、簡略化のために図では省略する。
【０００９】
一実施例において、スイッチングトランジスタ２０７ａ、２０７ｂを形成後に、N型ドーピング領域２０８、２１０の表面と、スイッチングトランジスタ２０７ａ、２０７ｂ表面とは珪化されて、領域２１２ａ、２１２ｂ、２１４、２１５が形成される。メモリセルの読み取り動作においては、スイッチングトランジスタ２０７ａ、２０７ｂのドレイン領域２１０には正電圧が印加されなければならない。これは、アレイの特定の行に沿ったすべてのトランジスタ対のドレイン領域と接続する検知線を有することによって実行される。本実施例におけるこの検知線はワード線やディジット線に平行である。
【００１０】
一実施例においては、検知線は近接のドレイン領域２１０と関連する珪化領域２１４とを接続することによって形成され得る。
或いは、これらのドレイン領域は個々の導体に接続され得る。図４の実施例において、検知線は導電部材２１６で、珪化領域２１４の上に形成される。一実施例において、導電部材２１６はタングステン層で、従来の象眼工程を使用して形成される。導電部材２１６はトランジスタ２０７ａ、２０７ｂを介して、続いて形成された磁気メモリ要素に検知電流を送電する。磁気メモリ要素の形成に関する説明は後述する。更に別の実施例において検知線は、一連の接続窓と接続プラグとから、個々のドレイン領域２１０と個別の導電線とへ形成される。
【００１１】
次に、中間誘電体（ILD）層２１８が基板表面上に形成される（ここで使用される「基板表面」は、半導体デバイス基板だけでなく、半導体デバイス基板の上に処理中の地点まで作製したすべての層を指す。従って、基板表面は、基板表面上に作製したすべての構造を含めた、基板上の最上層を呼ぶ）。一例において、ILD層２１８は、ガス源としてテトラエトキシシラン（TEOS）を使用して、化学蒸着成膜法（CVD）によって成膜された材料を含む二酸化珪素である。或いは、ILD層２１８は、窒化珪素の層、燐珪酸ガラス（PSG）の層、硼燐珪酸ガラス（BPSG）の層、スピンオンガラス（SOG）の層、酸窒化珪素（SiON）の層、ポリイミド層、低誘電率材料の層（この明細書の目的では、低誘電率材料は約３．６以下の誘電率を有するすべての材料）等である。成膜も、物理蒸着成膜（PVD）、PVDとCVDとの組み合わせ等でもよい。
【００１２】
続いて形成される磁気メモリ要素に検知電流を送電する導電プラグ２２０ａ、２２０ｂ、が、ILD層２１８内に形成され、珪化領域２１２ａと２１２ｂとに相互接続される。一実施例によると、磁気メモリ要素、ディジッド線、ビット線、及び書き込み線、以外のＭＲＡＭデバイスの殆どの回路部品は、導電プラグ２２０ａ、２２０ｂ、を形成する前に基板２００上に集積される。一実施例において、導電プラグ２２０ａ、２２０ｂ、は接着／障壁層（不図示）とプラグ充填材料とからなる。接着／障壁層はタングステン（W）、チタン（Ｔｉ）、タンタル（Ｔａ）等の耐火金属や耐火金属窒化物、或いは耐火金属と耐火金属の窒化物との組合せが一般的である。プラグ充填材料はタングステン、アルミニウム、銅等の導電材料が一般的である。接着／障壁層やプラグ充填材料は、ＰＶＤ，ＣＶＤ，電解メッキ、及びそれらの組合せによって成膜される。接着／障壁層やプラグ充填材料の成膜後、基板表面は研磨されて、図３に示される導電プラグ２２０ａや２２０ｂを形成する開口部中に含まれない接着／障壁層やプラグ充填材料の一部は除去される。
【００１３】
導電プラグ２２０ａと２２０ｂとを形成した後、続いて形成される磁気メモリ要素のためのディジット線が形成される。図４に示されるように、エッチング停止層２２２とＩＬＤ層２２４とが基板表面上に形成される。一実施例では、エッチング停止層２２２はＣＶＤで成膜された窒化珪素の層である。或いは、エッチング停止層２２２を形成するために、窒化アルミニウム、酸化アルミニウム等の他の材料や、ＰＶＤ，ＣＶＤとＰＶＤとの組合せ等の他の成膜方法も使用される。ＩＬＤ層２２４を形成するためには、ＩＬＤ層２１８を形成するために説明した前述のすべての材料や工程を使用し得る。一実施例によると、ＩＬＤ層２２４は、約４００乃至６００ナノメータの厚さを有するＣＶＤの二酸化珪素の層である。
【００１４】
次に、基板表面は従来の方法を使用してパターニングとエッチングされ、ILD層２２４内に、トレンチ２２５と接触窓開口部２２７とが形成される。エッチングは、接触窓開口部２２７が導電プラグ２２０ａと２２０ｂまで伸びるように、エッチング停止層２２２をエッチングする化学物質を用いる。別の実施例において、トレンチと接触窓開口部とを形成するために、形成終点エッチング法や良く時間制御されたエッチング法が使用される場合は、エッチング停止層２２２を使用する必要はない。
【００１５】
次に、高透磁率磁性材料２２６の比較的薄い層が基板表面の上に成膜される。代表的には、高透磁率材料２２６の層はニッケル鉄等の合金材料である。一実施例によると、高透磁率磁性材料２２６の層厚は約５乃至４０ナノメータの範囲である。磁場集中層２２６の接着を改善し、高透磁率材料の化学物質がＩＬＤ層２２４中に拡散することを防止するための障壁を形成するために、窒化チタン、タンタル、窒化タンタル等の材料を高透磁率磁性材料２２６の層とＩＬＤ層２２４との間に形成してもよい。
【００１６】
次に、導電層２２８が高透磁率磁性材料２２６の層の上に成膜されて、トレンチ２２５と接触窓開口部２２７とを殆ど充填し、図４に示された構造を形成する。一実施例によると、導電層２２８は銅の層で、ＰＶＤで成膜されたシード層（示さず）と電解メッキ上部層とからなる。或いは、導電層２２８は、アルミニウム、アルミニウム合金、銅合金、あるいはその組合せ等の他の材料を使用しても形成される。高透磁率材料２２６の層の接着を改良し、防護障壁を形成するために、窒化チタン、タンタル、窒化タンタル等の層を磁場集中層２２６の層と導電層２２８との間に形成してもよい。
【００１７】
図４において、導電層２２８を成膜した後、トレンチ２２５と接触窓開口部２２７との中に含まれない、導電層２２８と磁場集中層２２６の層との一部は除去され、基板表面は従来のＣＭＰ法を使用して平坦化される。この時点で、ディジット線２２９ａ、２２９ｂとが実質的に形成されている。ディジット線２２９ａ、２２９ｂとは高透磁率層２２６の残存部分によって部分的に囲まれる。高透磁率層２２６の残存部分によって、ディジット線の磁気フラックスの漏れを減らし、ディジット線の磁場を、実質的に形成されている上部の磁気メモリ要素に集中させる。
【００１８】
次に、誘電体層２３０が、ディジット線２２９ａと２２９ｂを含む、基板表面上に成膜される。誘電体層２３０の表面を平坦化するためにＣＭＰ法を使用してもよい。誘電体層２３０はパターニングとエッチングされて、図３に示す開口３０１、３０２を形成する。次に、導電層２３２が誘電体層２３０の上に成膜される。誘電体層２３０はディジット線２２９ａ、２２９ｂを、導電層２３２から電気絶縁する。一実施例によると、導電層２３２の厚さは約４０乃至６０ナノメータの範囲である。導電層２３２の成膜後、基板表面は研磨によって平坦化される。
【００１９】
次に、磁気メモリ要素層２３４、２３６、２３８が導電層２３２上に成膜される。磁気メモリ要素層２３４、２３６、２３８は、ＰＶＤ，イオンビーム成膜（ＩＢＤ）、ＣＶＤ，およびその組合せ等を使用して成膜される。底部の磁気メモリ要素層２３４と上部の磁気メモリ層とは、ＮｉＦｅ、ＣｏＦｅ、ＮｉＦｅＣｏ等の磁気材料を使用する。中間のメモリ要素層２３６は、ＭＴＪアレイにおいては酸化アルミニウム（Ａｌ２Ｏ３）、ＧＭＲアレイにおいては銅（Ｃｕ）等の薄いトンネル誘電体材料からなるのが一般的である。一実施例において、メモリ要素層２３６は、先ず、底部の磁気層２３４の上にアルミニウム膜を成膜し、次に、ＲＦ酸素プラズマ等の酸化源を使用してアルミニウム膜を酸化することによって形成される。或いは、アルミニウム酸化物を層２３４上に成膜し、アルミニウム膜の酸化の完全性を保証するために、加熱や不加熱の酸素雰囲気に曝す。磁気メモリ要素層２３４、２３８の厚さは、代表的には約２乃至２０ナノメータである。メモリ要素層２３６の厚さは、代表的には約１乃至３ナノメータである。磁気メモリ要素層２３４、２３８の一方は固定層で他方は自由層を形成しなければならない。好ましい実施例においては、底部の磁気メモリ層２３４は固定層で、上部の磁気層２３８は自由層である。固定層と自由層との形成は、当業者に周知の材料と構造である。固定層は、自由層材料よりも高保磁場を有する材料を使用し得る。或いは、固定層よりも自由層のスイッチングを容易にするために、厚さや長さー幅の縦横比等の幾何学的効果も使用し得る。固定層を形成するために、逆の磁化ベクトルを有する２つの磁気層間に挟まれた非磁性層や反強磁性層等の多層積層も使用され得る。自由層を形成するために、多層積層（例えばＮｉＦｅとＣｏＦｅ）も使用され得る。
【００２０】
図５において、基板表面はパターニング、エッチングされて、メモリ要素層２３４、２３６、２３８の残存部分から磁気メモリ要素２４０ａ、２４０ｂが形成され、導電層２３２の残存部分から導電部材２４２ａ、２４２ｂが形成される。導電部材２４２ａは、導電プラグ２２０ａと導電部材２２８ａとを介して、磁気メモリ要素２４０ａとトランジスタ２０７ａとを相互接続する。導電部材２４２ｂは、導電プラグ２２０ｂと導電部材２２８ｂとを介して、磁気メモリ要素２４０ｂとトランジスタ２０７ｂとを相互接続する。
【００２１】
図６において、一実施例によると、磁気メモリ要素２４０ａ、２４０ｂ、および導電部材２４２ａ、２４２ｂを形成した後、基板表面にＩＬＤ層２４４を形成する。好ましい実施例において、ＩＬＤ層２２４を平坦化するためにＣＭＰ法が使用される。ＩＬＤ層２４４の上にエッチング停止層２４６が成膜される。次に、磁気メモリ要素２４０ａ、２４０ｂの上のエッチング停止層２４６とＩＬＤ層２４４との一部は除去されて、磁気メモリ要素２４０ａ、２４０ｂの一部を露出する開口部を形成する。次に、基板表面で開口部内に導電層２４８が成膜される。次に、導電層は研磨されて、図６に示す導電部材２４８ａ、２４８ｂが形成される。通常の当業者は、この時点で、ＭＲＡＭデバイスの作製法は通常の当業者の技法の１つであることが分かるであろう。ＭＴＪデバイスの加工について説明するが、当業者は、本発明に使用されるＧＭＲデバイスは、周知の方法を使用して作製されることが分かるだろう。
【００２２】
図６乃至１３において、本発明の実施例を詳細に論ずる。図６は殆ど完成したＭＲＡＭデバイス５０１の断面図である。この断面図は、ビット線構造２７４の長手と殆ど同一の軸に沿って伸びており、ビット線構造２７４は磁気メモリ要素２４０ａ、２４０ｂに対して電気的に接続されている。ビット線構造２７４は、導電材料２５０と自己整列磁気クラッドキャッピング層２５２とからなる、磁気的にクラッドされたビット線構造である。ビット線構造２７４の上にはパッシベーション層２５４がある。
【００２３】
図７乃至１３は本発明の実施例を作製するために使用される加工段階を順次示す、図６に示すＭＲＡＭデバイス５０１の自己整列磁気クラッドビット線を含む拡大された断面図を示す。図７乃至１３に示す図は、図６の矢印７−７で示される、誘電体層２３０と導電部材２４８ａとを通る断面を示す。
【００２４】
図７において、導電部材２４８ａ、２４８ｂを形成した後（２４８ｂは図７には不図示）、エッチング停止層（断面の方向なので、ＩＬＤ層２５６は図６には不図示）の上にＩＬＤ層２５６を形成する。一実施例において、ILD層２５６は、発生源ガスとしてTE OSを使用して、CVDによって成膜、形成された二酸化珪素ベースの材料である。或いは、ILD層は窒化珪素の層、PSGの層、SOG層、ＳｉＯＮの層、ポリイミド層、低誘電率材料の層、及びこれらの材料の組合せ等であってもよい。
【００２５】
ＩＬＤ層２５６の成膜後、基板表面はパターニング、エッチングされて、ＩＬＤ層２５６中にトレンチ２５８が形成される。図７に示すように、トレンチ２５８は導電部材２４８ａ及び磁気メモリ要素２４０ａと並んでいる。図７には示されていないが、トレンチは、図６に示されるビット線構造２７４と接続している他の磁気メモリ要素とも並ぶような方向に伸びている。
【００２６】
次に図８に示されるように、高透磁率磁気材料２６０の層がＩＬＤ層２５６の上とトレンチ２５８内に成膜される。一実施例によると、高透磁率磁気材料２６０の層はＮｉＦｅからなる。或いは、高透磁率磁気材料の層はＮｉＦｅＣｏの層でもよい。代表的には、高透磁率磁気材料２６０の層はＰＶＤを使用して成膜される。或いは、ＣＶＤ、電解メッキ、無電解メッキ等も高透磁率磁気材料２６０の層を形成するために使用される。代表的には、高透磁率磁気材料２６０の層の厚さは約５乃至４０ｎｍである。技術の進歩に伴って、トレンチの寸法は縮小されてもよい。トレンチが縮小された場合には、高透磁率磁気材料２６０の層の厚さは約５乃至４０ｎｍの範囲でなくてもよい。この場合には、トレンチが充填されない他の厚さを選択しなければならない。
【００２７】
次に、高透磁率層２６０は異方性エッチングが行われて、トレンチ２５８の対向する両側壁にスペーサ（磁気クラッド側壁部材）２６２が形成される。一実施例において、高透磁率層２６０の層はプラズマエッチング法の化学物質を用いてエッチングされる。このプラズマエッチングは塩素（Ｃｌ）ベースの化学物質、アルゴン（Ａｒ）ベースの化学物質、或いはそれらの化学物質の組合せからなる。そのようなエッチング化学物質は窒素（Ｎ）等の他のガスを含んでもよい。或いは、スペーサを形成するためにイオンミリング法も使用され得る。
【００２８】
磁気クラッド側壁部材２６２の形成後、図９に示すように、導電材料２５０の層が基板表面とトレンチ２５８内とに成膜される。導電材料や層２５０は、ＰＶＤ，ＣＶＤ，電解メッキ、無電解メッキ、或いはそれらの組合せによって成膜され得る。代表的には、導電材料２５０はトレンチを殆ど充填する厚さを有する。必要な厚さは、トレンチの深さや幅の寸法の関数で変化する。一実施例によると、導電材料２５０は銅の層である。或いは、導電材料２５０は銅合金、アルミニウム、アルミニウム−銅を含むアルミニウム合金等の他の材料からなってもよい。次に、トレンチ２５８内に含まれない導電材料２５０の一部は除去され、基板表面はＣＭＰによって平坦化され、図１０に示される構造が形成される。
【００２９】
図１２において、トレンチ２５８内の導電材料２５０の一部が除去されて、トレンチ２５８の最上部の下の部分（即ち、ＩＬＤ層の上面部分）に広がる凹部が形成される。具体的な実施例によると、凹部は反応性エッチング法やウェットエッチング法を使用して形成される。これらの方法によって、ＩＬＤ層２５６の一部を除去する速度の約３乃至５倍の速さで導電材料２５０の一部が除去される。エッチングによって、導電材料２５０のエッチング速度よりも速い速度で磁気クラッド側壁部材２６２も除去される。凹部２６８の量は、次に形成される自己配列磁気クラッドキャッピング部材の必要な厚さによって決定される。或いは、導電材料２５０の除去と凹部とは、トレンチ内の導電材料を平坦化し、凹みをつけるための単一スピンエッチング法を使用して実施されてもよい。
図１２において、トレンチに凹部を形成後、基板表面上とトレンチ２５８の凹部２６８内にＮｉＦｅ等の高透磁率材料からなるキャッピング層２７０を成膜する。或いは、磁気クラッド材料すなわちキャッピング層２７０を形成するために、ＮｉＦｅＣｏやＣｏＦｅ等の軟磁性特性を有する他の材料を使用してもよい。代表的には、磁気クラッド材料２７０はトレンチ２５８中の凹部２６８を充填するのに十分な厚さを有する。一実施例によれば、磁気クラッド材料２７０はＰＶＤ法を使用して形成され得る。或いは、磁気クラッド材料２７０は、ＩＢＤ、ＣＶＤ、電解メッキ、及びその組合せ等を使用して形成されてもよい。
【００３０】
図１３において、磁気クラッド材料２７０の成膜後、トレンチ２５８の凹部２６８内に含まれない磁気クラッド材料２７０の一部は除去されて、凹部２６８内に自己配列磁気クラッドキャップ２５２が形成される。これらの部分の除去は、例えば、当業者に周知のＣＭＰ法や平坦化エッチングバック法を使用して行われ得る。自己配列磁気クラッドキャップ２５２や磁気クラッド材料２７０は、トレンチ２５８の上部や誘電体層２５６よりも少なくとも下に入り込んでいる。一実施例において、トレンチ内に少なくとも９０％入り込むべく定量化される。次に、基板表面を保護するために、ＣＶＤ，ＰＶＤ，或いはその２つの組合せ等によって、誘電体障壁やパッシベーション層２５４が基板表面に成膜される。代表的には、誘電体障壁は窒化珪素（ＳｉＮｘ）である。或いは、誘電体障壁は、シリコン，酸素，窒素，及びそれらの材料の組合せによって形成されてもよい。凹部２６８内に磁気クラッドキャップ２５２を形成することによって、磁気クラッドキャップ構造２５２は導電材料や磁気クラッド側壁スペーサに都合よく自己整列する。磁気クラッド側壁スペーサ，導電材料２５０，及び磁気クラッドキャップ２５２の組合せは、図６に示されるＭＲＡＭメモリ要素２４０ａの自己整列磁気クラッドビット線２７４を形成する。
【００３１】
別の実施例において、図１４に示されるように、障壁の両側の材料間の拡散を制限するために、障壁層２８０，２８２，２８４，２８６が形成される。障壁層２８０は、磁気クラッド側壁スペーサ２６２とＩＬＤ層２５６との間にある。導電材料２５０の周囲には障壁層２８２があり、障壁層２８２は導電材料２５０とＩＬＤ層２５６，及び導電材料２５０と磁気クラッド側壁スペーサ２６２との拡散障壁の役割をする。磁気クラッドキャップ２５２の下では、障壁層２８４が、導電材料２５０と磁気クラッド側壁スペーサ２６２と共に、キャップ２５２の拡散障壁の役割をする。磁気クラッドキャップ２５２とパッシベーション層２５４との間の拡散も、障壁層２８６によって制限される。或いは、パッシベーション層は適当な拡散障壁になり得て、障壁層２８６は必要としないこともある。障壁層２８０，２８２，２８４，２８６のあらゆる組合せも可能である。障壁層２８０，２８２，２８４，２８６を形成するために、障壁材料は、磁気クラッド側壁スペーサ２６２、導電材料２５０、磁気クラッドキャップ２５２、及びパッシベーション層２５４をそれぞれ成膜する前に成膜されなければならない。代表的には、障壁層２８０，２８２，２８４，２８６はＰＶＤを使用して成膜される。或いは、ＣＶＤ、ＰＶＤとＣＶＤとの組合せ等も使用し得る。障壁材料の成膜後、前述した工程の流れは、成膜層の研磨とエッチングで開始される。代表的には、障壁材料の厚みは約５乃至２０ナノメータである。障壁材料の選択は、障壁層２８０，２８２，２８３，２８４の両側の材料に基く。ＮｉＦｅ，ＣｏＦｅ，及びＮｉＦｅＣｏ間の拡散を制限するためには、障壁層２８０，２８２，２８４，２８６はＴａ，ＴｉＷ，ＴｉＮ，ＴａＮ等からなる。
【００３２】
ＭＴＪアレイに関して本発明を説明したが、本発明は他のデバイス、特に、ＧＭＲにも使用され得る。図１５は、ＧＭＲアレイ３０を示す。ワード線でもある書き込み線３２は、本発明の自己整列磁気クラッドキャップ２５２を含む。分離されたビット線３４はアレイ中のＧＭＲメモリ要素３６と他のＧＭＲメモリ要素とを接続する。磁気積層中の非磁性導電体３８は一般的にはＧＭＲアレイ中の導電体である。ＧＭＲアレイ３０はビット線３４を介して読み込まれる。
【００３３】
トレンチの上に磁気クラッドキャッピング構造を形成する、従来技術の書き込み線の構造とは異なって、本発明はトレンチ内に磁気クラッドキャッピング構造を形成する。これによって、配列と磁場閉じ込め効果を目的とした磁気クラッドキャッピング構造の寸法の拡大の必要が除去できる。従って、磁気クラッドキャップ２５２の幅はトレンチの幅と殆ど同一で、従来の磁気クラッドキャッピング構造の幅よりも大幅に小さくし得る。従って、メモリサイズやスケーラビリティは、磁気クラッドキャッピング寸法の必要性によって抑制されることはない。更に、キャップ２５２は自己整列するので、パターニング、エッチング、及びレジスト除去を含む、磁気クラッドキャッピング構造を形成する工程は削除される。その工程削除により、サイクル時間が短縮され、誤加工の可能性が減少し、全体の工程コストが削減されることにより、生産性が向上する。更に、本開示の実施例は、従来技術で使用される以上の追加の材料を使用せずに、工程や工程の装置を僅かに変化させるだけで、従来の工程フローに組み入れ可能である。
【００３４】
以上の説明で、具体的な実施例を参照して本発明について述べた。しかしながら、請求項で述べた本発明の範囲を逸脱せずに多様な改良や改変は可能である。従って、明細書や図は説明のためであって、限定を意図してはいない。すべてのそのような改変は本発明の範囲に含まれる。有用性、他の長所、及び問題への解法を具体的な実施例に関して説明した。しかしながら、有用性、長所、問題への解法、及び、有用性、長所、或いは解法をもたらす，或いは顕著にするあらゆる要素は、請求項の重要で必要な、或いは必須の特徴や要素としては説明されていない。
【図面の簡単な説明】
【図１】従来のＭＴＪＭＲＡＭアレイの一部を示す断面図。
【図２】従来のＭＲＡＭ書き込み線構造を示す断面図。
【図３】ＭＲＡＭアレイの一部の組立てを示す断面図。
【図４】ＭＲＡＭアレイの一部の組立てを示す断面図。
【図５】ＭＲＡＭアレイの一部の組立てを示す断面図。
【図６】ＭＲＡＭアレイの一部の組立てを示す断面図。
【図７】図６に示したＭＲＡＭアレイ中のメモリセルにおいて使用されるビット線構造の形成を示す、本発明の実施例の断面図。
【図８】図６に示したＭＲＡＭアレイ中のメモリセルにおいて使用されるビット線構造の形成を示す、本発明の実施例の断面図。
【図９】図６に示したＭＲＡＭアレイ中のメモリセルにおいて使用されるビット線構造の形成を示す、本発明の実施例の断面図。
【図１０】図６に示したＭＲＡＭアレイ中のメモリセルにおいて使用されるビット線構造の形成を示す、本発明の実施例の断面図。
【図１１】図６に示したＭＲＡＭアレイ中のメモリセルにおいて使用されるビット線構造の形成を示す、本発明の実施例の断面図。
【図１２】図６に示したＭＲＡＭアレイ中のメモリセルにおいて使用されるビット線構造の形成を示す、本発明の実施例の断面図。
【図１３】図６に示したＭＲＡＭアレイ中のメモリセルにおいて使用されるビット線構造の形成を示す、本発明の実施例の断面図。
【図１４】図６に示したＭＲＡＭアレイ中のメモリセルにおいて使用されるビット線構造の形成を示す、本発明の実施例の断面図。
【図１５】ＧＭＲＭＲＡＭアレイの一部を示す断面図。
発明の分野
本発明は磁気抵抗ＲＡＭ（ＭＲＡＭ）デバイスとその製造法に関し、特に、ＭＲＡＭデバイス書き込み線構造に関する。
【０００２】
関連技術
ＭＲＡＭの技術は、半導体工業において不揮発性メモリの１つのタイプとして使用されるために開発進行中である。ＭＲＡＭは、ＤＲＡＭやＳＲＡＭの代替として有用であることも示されている。ＭＲＡＭには、ＭＴＪ（磁気トンネル接合）ＭＲＡＭとＧＭＲ（巨大磁気抵抗）ＭＲＡＭとの２つの主要なタイプがある。図１は、多数のディジット線１４と交差する書き込み線或いはビット線からなるＭＴＪアレイ１０の一部分、即ちメモリビットを示す。書き込み線とディジット線との各交差点で、磁気トンネル接合サンドイッチ１６は、１ビットの情報を記憶するメモリ要素を形成する。この磁気トンネル接合サンドイッチ１６は、磁化ベクトルが固定された磁気層２０（固定層２０と称する）と磁化ベクトルが切り換え可能な磁気層２２（自由あるいは切り換え層２２と称する）との間にある非磁気材料１８からなる。
【０００３】
メモリアレイ中のメモリセルの充填密度を増大させることは様々な理由から有益である。メモリ要素サイズ、関連するメモリセル回路、即ちビット線とディジット線、の相対寸法、及び、メモリセル内の半導体スイッチングやアクセスデバイス等の多くの因子が充填密度に影響を与える。例えば、図２において、従来技術のＭＲＡＭ書き込み線構造１００の一部分の断面図を示す（書き込み線構造１００は、ＭＴＪアレイ中のビット線構造、或いは、ＧＲＭアレイ中のワードライン構造でもよい）。書き込み線の構造１００は磁気クラッド部材１０３と１０６とによって囲まれている導電材料１０４を含む。磁気クラッド部材１０３は、図２中に示される断面中に磁気分域を有する高透磁率材料を使用して形成され、磁場の印加や除去によって磁化や脱磁化される。電流が導電材料１０４を介して印加されると、磁気クラッド部材１０３および１０６と関連する、対応する磁場の大きさを向上させ、書き込みラインと関連する磁場全体を、関連するメモリ要素（不図示）の方向に、より効率的に絞り込む。更に、磁気クラッド部材１０３および１０６は又、ビット線の磁場を、他の書き込み線と関連するメモリセルからシールドし、それにより、プログラミング状態の情報を保護する。
【０００４】
書き込み線の構造１００を形成する従来の方法は、誘電体層１０１中のトレンチ１０２を先ずエッチングする。次に、ニッケル−鉄（ＮｉＦｅ）の合金層等の高透磁率磁性材料の層を、誘電体層１０１上とトレンチ１０２中とに成膜する。高透磁率磁性材料の層は異方エッチングされて、トレンチ側壁に隣接した磁気クラッド側壁（スペーサ）部材１０３を形成する。磁気クラッド側壁部材１０３の形成後、銅やアルミニウム等の導電材料１０４が誘電体層１０３上とトレンチの開口部１０２内とに成膜される。次に、開口部１０２内に含まれない一部の導電材料１０４は、化学機械研磨（ＣＭＰ）を使用して除去される。最後に、高透磁率磁性材料の上部層は成膜、パターニング、エッチングされて、磁気クラッドキャッピング部材１０６が形成される。
【０００５】
メモリ要素の位置における磁場の大きさはクラッドの存在によって増大し、従って、導電材料１０４中の必要電流は少なくなる。磁気クラッドキャッピング部材１０６はトレンチ１０２上に形成されるので、部材１０６は、トレンチ１０２の幅Ｘよりも大きい、幅Ｚでパターニングとエッチングされる。更に、磁気クラッドキャッピング部材１０６のトレンチ１０２への配列は重大である。トレンチ１０２上への磁気クラッドキャッピング部材１０６の適切な配置を誤ると、ビットラインによって生成される最適磁場よりも小さくなる。或いは、近接回路の地域限定されない磁場へ好ましくなく露出される。従って、磁気クラッドキャッピング部材１０６の寸法Zは、配列の許容誤差を考慮すると更にサイズを大きくしなければならない。従って、磁気クラッドキャッピング部材１０６の寸法Zを減少させる能力は、それに相当して、MRAM配列充填密度のスケーラビリティを向上させ得る。
【０００６】
添付の図を使用して実施例によって本発明を説明する。本実施例は本発明を限定するものではない。
図中の部品は簡単に明確に説明するために図示されているので、寸法通りではない。例えば、図中の幾つかの部品の寸法は、本発明の実施例の理解を促進するために他の部品と比較して誇張されている。
【０００７】
詳細な説明
本発明の実施例を、添付図を参照して詳細に説明する。
本発明の実施例により、MRAMとそれの作製方法を開示する。図３〜１３は磁気メモリ要素、読み取り動作の際に電気接続を磁気メモリ要素の方に切り換えるためのトランジスタ、及び関連するメモリ要素のディジット線とビット線の回路とからなるMRAMデバイスを作製する断面図を示す。
【０００８】
図３は、部分的に作製されたMRAMデバイス２０１の断面図を示す。MRAMデバイス２０１は、単結晶基板２００（或いは、絶縁体上のシリコン（SOI）等の他の適当な基板）、アイソレーション領域２０２、及びスイッチングトランジスタ２０７ａ、２０７ｂを含む。一実施例では、単結晶基板２００はP型シリコン基板で、スイッチングトランジスタ２０７ａ、２０７ｂはNMOSトランジスタである。スイッチングトランジスタ２０７ａ、２０７ｂは更にN型をドーピングした領域２０８、２１０、ゲート誘電体層２０４、及びゲート電極層２０６を含む。ゲート電極層２０６は又この実施例中のディジット線と平行に走るワードラインを形成する（図４には不図示）。NMOSスイッチングトランジスタ２０７ａ、２０７ｂは従来のCMOS工程で作製される。入出力回路、データ／アドレスデコーダ、コンパレータ等の他の回路部品もMRAMデバイス中に含まれるが、簡略化のために図では省略する。
【０００９】
一実施例において、スイッチングトランジスタ２０７ａ、２０７ｂを形成後に、N型ドーピング領域２０８、２１０の表面と、スイッチングトランジスタ２０７ａ、２０７ｂ表面とは珪化されて、領域２１２ａ、２１２ｂ、２１４、２１５が形成される。メモリセルの読み取り動作においては、スイッチングトランジスタ２０７ａ、２０７ｂのドレイン領域２１０には正電圧が印加されなければならない。これは、アレイの特定の行に沿ったすべてのトランジスタ対のドレイン領域と接続する検知線を有することによって実行される。本実施例におけるこの検知線はワード線やディジット線に平行である。
【００１０】
一実施例においては、検知線は近接のドレイン領域２１０と関連する珪化領域２１４とを接続することによって形成され得る。
或いは、これらのドレイン領域は個々の導体に接続され得る。図４の実施例において、検知線は導電部材２１６で、珪化領域２１４の上に形成される。一実施例において、導電部材２１６はタングステン層で、従来の象眼工程を使用して形成される。導電部材２１６はトランジスタ２０７ａ、２０７ｂを介して、続いて形成された磁気メモリ要素に検知電流を送電する。磁気メモリ要素の形成に関する説明は後述する。更に別の実施例において検知線は、一連の接続窓と接続プラグとから、個々のドレイン領域２１０と個別の導電線とへ形成される。
【００１１】
次に、中間誘電体（ILD）層２１８が基板表面上に形成される（ここで使用される「基板表面」は、半導体デバイス基板だけでなく、半導体デバイス基板の上に処理中の地点まで作製したすべての層を指す。従って、基板表面は、基板表面上に作製したすべての構造を含めた、基板上の最上層を呼ぶ）。一例において、ILD層２１８は、ガス源としてテトラエトキシシラン（TEOS）を使用して、化学蒸着成膜法（CVD）によって成膜された材料を含む二酸化珪素である。或いは、ILD層２１８は、窒化珪素の層、燐珪酸ガラス（PSG）の層、硼燐珪酸ガラス（BPSG）の層、スピンオンガラス（SOG）の層、酸窒化珪素（SiON）の層、ポリイミド層、低誘電率材料の層（この明細書の目的では、低誘電率材料は約３．６以下の誘電率を有するすべての材料）等である。成膜も、物理蒸着成膜（PVD）、PVDとCVDとの組み合わせ等でもよい。
【００１２】
続いて形成される磁気メモリ要素に検知電流を送電する導電プラグ２２０ａ、２２０ｂ、が、ILD層２１８内に形成され、珪化領域２１２ａと２１２ｂとに相互接続される。一実施例によると、磁気メモリ要素、ディジッド線、ビット線、及び書き込み線、以外のＭＲＡＭデバイスの殆どの回路部品は、導電プラグ２２０ａ、２２０ｂ、を形成する前に基板２００上に集積される。一実施例において、導電プラグ２２０ａ、２２０ｂ、は接着／障壁層（不図示）とプラグ充填材料とからなる。接着／障壁層はタングステン（W）、チタン（Ｔｉ）、タンタル（Ｔａ）等の耐火金属や耐火金属窒化物、或いは耐火金属と耐火金属の窒化物との組合せが一般的である。プラグ充填材料はタングステン、アルミニウム、銅等の導電材料が一般的である。接着／障壁層やプラグ充填材料は、ＰＶＤ，ＣＶＤ，電解メッキ、及びそれらの組合せによって成膜される。接着／障壁層やプラグ充填材料の成膜後、基板表面は研磨されて、図３に示される導電プラグ２２０ａや２２０ｂを形成する開口部中に含まれない接着／障壁層やプラグ充填材料の一部は除去される。
【００１３】
導電プラグ２２０ａと２２０ｂとを形成した後、続いて形成される磁気メモリ要素のためのディジット線が形成される。図４に示されるように、エッチング停止層２２２とＩＬＤ層２２４とが基板表面上に形成される。一実施例では、エッチング停止層２２２はＣＶＤで成膜された窒化珪素の層である。或いは、エッチング停止層２２２を形成するために、窒化アルミニウム、酸化アルミニウム等の他の材料や、ＰＶＤ，ＣＶＤとＰＶＤとの組合せ等の他の成膜方法も使用される。ＩＬＤ層２２４を形成するためには、ＩＬＤ層２１８を形成するために説明した前述のすべての材料や工程を使用し得る。一実施例によると、ＩＬＤ層２２４は、約４００乃至６００ナノメータの厚さを有するＣＶＤの二酸化珪素の層である。
【００１４】
次に、基板表面は従来の方法を使用してパターニングとエッチングされ、ILD層２２４内に、トレンチ２２５と接触窓開口部２２７とが形成される。エッチングは、接触窓開口部２２７が導電プラグ２２０ａと２２０ｂまで伸びるように、エッチング停止層２２２をエッチングする化学物質を用いる。別の実施例において、トレンチと接触窓開口部とを形成するために、形成終点エッチング法や良く時間制御されたエッチング法が使用される場合は、エッチング停止層２２２を使用する必要はない。
【００１５】
次に、高透磁率磁性材料２２６の比較的薄い層が基板表面の上に成膜される。代表的には、高透磁率材料２２６の層はニッケル鉄等の合金材料である。一実施例によると、高透磁率磁性材料２２６の層厚は約５乃至４０ナノメータの範囲である。磁場集中層２２６の接着を改善し、高透磁率材料の化学物質がＩＬＤ層２２４中に拡散することを防止するための障壁を形成するために、窒化チタン、タンタル、窒化タンタル等の材料を高透磁率磁性材料２２６の層とＩＬＤ層２２４との間に形成してもよい。
【００１６】
次に、導電層２２８が高透磁率磁性材料２２６の層の上に成膜されて、トレンチ２２５と接触窓開口部２２７とを殆ど充填し、図４に示された構造を形成する。一実施例によると、導電層２２８は銅の層で、ＰＶＤで成膜されたシード層（示さず）と電解メッキ上部層とからなる。或いは、導電層２２８は、アルミニウム、アルミニウム合金、銅合金、あるいはその組合せ等の他の材料を使用しても形成される。高透磁率材料２２６の層の接着を改良し、防護障壁を形成するために、窒化チタン、タンタル、窒化タンタル等の層を磁場集中層２２６の層と導電層２２８との間に形成してもよい。
【００１７】
図４において、導電層２２８を成膜した後、トレンチ２２５と接触窓開口部２２７との中に含まれない、導電層２２８と磁場集中層２２６の層との一部は除去され、基板表面は従来のＣＭＰ法を使用して平坦化される。この時点で、ディジット線２２９ａ、２２９ｂとが実質的に形成されている。ディジット線２２９ａ、２２９ｂとは高透磁率層２２６の残存部分によって部分的に囲まれる。高透磁率層２２６の残存部分によって、ディジット線の磁気フラックスの漏れを減らし、ディジット線の磁場を、実質的に形成されている上部の磁気メモリ要素に集中させる。
【００１８】
次に、誘電体層２３０が、ディジット線２２９ａと２２９ｂを含む、基板表面上に成膜される。誘電体層２３０の表面を平坦化するためにＣＭＰ法を使用してもよい。誘電体層２３０はパターニングとエッチングされて、図３に示す開口３０１、３０２を形成する。次に、導電層２３２が誘電体層２３０の上に成膜される。誘電体層２３０はディジット線２２９ａ、２２９ｂを、導電層２３２から電気絶縁する。一実施例によると、導電層２３２の厚さは約４０乃至６０ナノメータの範囲である。導電層２３２の成膜後、基板表面は研磨によって平坦化される。
【００１９】
次に、磁気メモリ要素層２３４、２３６、２３８が導電層２３２上に成膜される。磁気メモリ要素層２３４、２３６、２３８は、ＰＶＤ，イオンビーム成膜（ＩＢＤ）、ＣＶＤ，およびその組合せ等を使用して成膜される。底部の磁気メモリ要素層２３４と上部の磁気メモリ層とは、ＮｉＦｅ、ＣｏＦｅ、ＮｉＦｅＣｏ等の磁気材料を使用する。中間のメモリ要素層２３６は、ＭＴＪアレイにおいては酸化アルミニウム（Ａｌ２Ｏ３）、ＧＭＲアレイにおいては銅（Ｃｕ）等の薄いトンネル誘電体材料からなるのが一般的である。一実施例において、メモリ要素層２３６は、先ず、底部の磁気層２３４の上にアルミニウム膜を成膜し、次に、ＲＦ酸素プラズマ等の酸化源を使用してアルミニウム膜を酸化することによって形成される。或いは、アルミニウム酸化物を層２３４上に成膜し、アルミニウム膜の酸化の完全性を保証するために、加熱や不加熱の酸素雰囲気に曝す。磁気メモリ要素層２３４、２３８の厚さは、代表的には約２乃至２０ナノメータである。メモリ要素層２３６の厚さは、代表的には約１乃至３ナノメータである。磁気メモリ要素層２３４、２３８の一方は固定層で他方は自由層を形成しなければならない。好ましい実施例においては、底部の磁気メモリ層２３４は固定層で、上部の磁気層２３８は自由層である。固定層と自由層との形成は、当業者に周知の材料と構造である。固定層は、自由層材料よりも高保磁場を有する材料を使用し得る。或いは、固定層よりも自由層のスイッチングを容易にするために、厚さや長さー幅の縦横比等の幾何学的効果も使用し得る。固定層を形成するために、逆の磁化ベクトルを有する２つの磁気層間に挟まれた非磁性層や反強磁性層等の多層積層も使用され得る。自由層を形成するために、多層積層（例えばＮｉＦｅとＣｏＦｅ）も使用され得る。
【００２０】
図５において、基板表面はパターニング、エッチングされて、メモリ要素層２３４、２３６、２３８の残存部分から磁気メモリ要素２４０ａ、２４０ｂが形成され、導電層２３２の残存部分から導電部材２４２ａ、２４２ｂが形成される。導電部材２４２ａは、導電プラグ２２０ａと導電部材２２８ａとを介して、磁気メモリ要素２４０ａとトランジスタ２０７ａとを相互接続する。導電部材２４２ｂは、導電プラグ２２０ｂと導電部材２２８ｂとを介して、磁気メモリ要素２４０ｂとトランジスタ２０７ｂとを相互接続する。
【００２１】
図６において、一実施例によると、磁気メモリ要素２４０ａ、２４０ｂ、および導電部材２４２ａ、２４２ｂを形成した後、基板表面にＩＬＤ層２４４を形成する。好ましい実施例において、ＩＬＤ層２２４を平坦化するためにＣＭＰ法が使用される。ＩＬＤ層２４４の上にエッチング停止層２４６が成膜される。次に、磁気メモリ要素２４０ａ、２４０ｂの上のエッチング停止層２４６とＩＬＤ層２４４との一部は除去されて、磁気メモリ要素２４０ａ、２４０ｂの一部を露出する開口部を形成する。次に、基板表面で開口部内に導電層２４８が成膜される。次に、導電層は研磨されて、図６に示す導電部材２４８ａ、２４８ｂが形成される。通常の当業者は、この時点で、ＭＲＡＭデバイスの作製法は通常の当業者の技法の１つであることが分かるであろう。ＭＴＪデバイスの加工について説明するが、当業者は、本発明に使用されるＧＭＲデバイスは、周知の方法を使用して作製されることが分かるだろう。
【００２２】
図６乃至１３において、本発明の実施例を詳細に論ずる。図６は殆ど完成したＭＲＡＭデバイス５０１の断面図である。この断面図は、ビット線構造２７４の長手と殆ど同一の軸に沿って伸びており、ビット線構造２７４は磁気メモリ要素２４０ａ、２４０ｂに対して電気的に接続されている。ビット線構造２７４は、導電材料２５０と自己整列磁気クラッドキャッピング層２５２とからなる、磁気的にクラッドされたビット線構造である。ビット線構造２７４の上にはパッシベーション層２５４がある。
【００２３】
図７乃至１３は本発明の実施例を作製するために使用される加工段階を順次示す、図６に示すＭＲＡＭデバイス５０１の自己整列磁気クラッドビット線を含む拡大された断面図を示す。図７乃至１３に示す図は、図６の矢印７−７で示される、誘電体層２３０と導電部材２４８ａとを通る断面を示す。
【００２４】
図７において、導電部材２４８ａ、２４８ｂを形成した後（２４８ｂは図７には不図示）、エッチング停止層（断面の方向なので、ＩＬＤ層２５６は図６には不図示）の上にＩＬＤ層２５６を形成する。一実施例において、ILD層２５６は、発生源ガスとしてTE OSを使用して、CVDによって成膜、形成された二酸化珪素ベースの材料である。或いは、ILD層は窒化珪素の層、PSGの層、SOG層、ＳｉＯＮの層、ポリイミド層、低誘電率材料の層、及びこれらの材料の組合せ等であってもよい。
【００２５】
ＩＬＤ層２５６の成膜後、基板表面はパターニング、エッチングされて、ＩＬＤ層２５６中にトレンチ２５８が形成される。図７に示すように、トレンチ２５８は導電部材２４８ａ及び磁気メモリ要素２４０ａと並んでいる。図７には示されていないが、トレンチは、図６に示されるビット線構造２７４と接続している他の磁気メモリ要素とも並ぶような方向に伸びている。
【００２６】
次に図８に示されるように、高透磁率磁気材料２６０の層がＩＬＤ層２５６の上とトレンチ２５８内に成膜される。一実施例によると、高透磁率磁気材料２６０の層はＮｉＦｅからなる。或いは、高透磁率磁気材料の層はＮｉＦｅＣｏの層でもよい。代表的には、高透磁率磁気材料２６０の層はＰＶＤを使用して成膜される。或いは、ＣＶＤ、電解メッキ、無電解メッキ等も高透磁率磁気材料２６０の層を形成するために使用される。代表的には、高透磁率磁気材料２６０の層の厚さは約５乃至４０ｎｍである。技術の進歩に伴って、トレンチの寸法は縮小されてもよい。トレンチが縮小された場合には、高透磁率磁気材料２６０の層の厚さは約５乃至４０ｎｍの範囲でなくてもよい。この場合には、トレンチが充填されない他の厚さを選択しなければならない。
【００２７】
次に、高透磁率層２６０は異方性エッチングが行われて、トレンチ２５８の対向する両側壁にスペーサ（磁気クラッド側壁部材）２６２が形成される。一実施例において、高透磁率層２６０の層はプラズマエッチング法の化学物質を用いてエッチングされる。このプラズマエッチングは塩素（Ｃｌ）ベースの化学物質、アルゴン（Ａｒ）ベースの化学物質、或いはそれらの化学物質の組合せからなる。そのようなエッチング化学物質は窒素（Ｎ）等の他のガスを含んでもよい。或いは、スペーサを形成するためにイオンミリング法も使用され得る。
【００２８】
磁気クラッド側壁部材２６２の形成後、図９に示すように、導電材料２５０の層が基板表面とトレンチ２５８内とに成膜される。導電材料や層２５０は、ＰＶＤ，ＣＶＤ，電解メッキ、無電解メッキ、或いはそれらの組合せによって成膜され得る。代表的には、導電材料２５０はトレンチを殆ど充填する厚さを有する。必要な厚さは、トレンチの深さや幅の寸法の関数で変化する。一実施例によると、導電材料２５０は銅の層である。或いは、導電材料２５０は銅合金、アルミニウム、アルミニウム−銅を含むアルミニウム合金等の他の材料からなってもよい。次に、トレンチ２５８内に含まれない導電材料２５０の一部は除去され、基板表面はＣＭＰによって平坦化され、図１０に示される構造が形成される。
【００２９】
図１２において、トレンチ２５８内の導電材料２５０の一部が除去されて、トレンチ２５８の最上部の下の部分（即ち、ＩＬＤ層の上面部分）に広がる凹部が形成される。具体的な実施例によると、凹部は反応性エッチング法やウェットエッチング法を使用して形成される。これらの方法によって、ＩＬＤ層２５６の一部を除去する速度の約３乃至５倍の速さで導電材料２５０の一部が除去される。エッチングによって、導電材料２５０のエッチング速度よりも速い速度で磁気クラッド側壁部材２６２も除去される。凹部２６８の量は、次に形成される自己配列磁気クラッドキャッピング部材の必要な厚さによって決定される。或いは、導電材料２５０の除去と凹部とは、トレンチ内の導電材料を平坦化し、凹みをつけるための単一スピンエッチング法を使用して実施されてもよい。
図１２において、トレンチに凹部を形成後、基板表面上とトレンチ２５８の凹部２６８内にＮｉＦｅ等の高透磁率材料からなるキャッピング層２７０を成膜する。或いは、磁気クラッド材料すなわちキャッピング層２７０を形成するために、ＮｉＦｅＣｏやＣｏＦｅ等の軟磁性特性を有する他の材料を使用してもよい。代表的には、磁気クラッド材料２７０はトレンチ２５８中の凹部２６８を充填するのに十分な厚さを有する。一実施例によれば、磁気クラッド材料２７０はＰＶＤ法を使用して形成され得る。或いは、磁気クラッド材料２７０は、ＩＢＤ、ＣＶＤ、電解メッキ、及びその組合せ等を使用して形成されてもよい。
【００３０】
図１３において、磁気クラッド材料２７０の成膜後、トレンチ２５８の凹部２６８内に含まれない磁気クラッド材料２７０の一部は除去されて、凹部２６８内に自己配列磁気クラッドキャップ２５２が形成される。これらの部分の除去は、例えば、当業者に周知のＣＭＰ法や平坦化エッチングバック法を使用して行われ得る。自己配列磁気クラッドキャップ２５２や磁気クラッド材料２７０は、トレンチ２５８の上部や誘電体層２５６よりも少なくとも下に入り込んでいる。一実施例において、トレンチ内に少なくとも９０％入り込むべく定量化される。次に、基板表面を保護するために、ＣＶＤ，ＰＶＤ，或いはその２つの組合せ等によって、誘電体障壁やパッシベーション層２５４が基板表面に成膜される。代表的には、誘電体障壁は窒化珪素（ＳｉＮｘ）である。或いは、誘電体障壁は、シリコン，酸素，窒素，及びそれらの材料の組合せによって形成されてもよい。凹部２６８内に磁気クラッドキャップ２５２を形成することによって、磁気クラッドキャップ構造２５２は導電材料や磁気クラッド側壁スペーサに都合よく自己整列する。磁気クラッド側壁スペーサ，導電材料２５０，及び磁気クラッドキャップ２５２の組合せは、図６に示されるＭＲＡＭメモリ要素２４０ａの自己整列磁気クラッドビット線２７４を形成する。
【００３１】
別の実施例において、図１４に示されるように、障壁の両側の材料間の拡散を制限するために、障壁層２８０，２８２，２８４，２８６が形成される。障壁層２８０は、磁気クラッド側壁スペーサ２６２とＩＬＤ層２５６との間にある。導電材料２５０の周囲には障壁層２８２があり、障壁層２８２は導電材料２５０とＩＬＤ層２５６，及び導電材料２５０と磁気クラッド側壁スペーサ２６２との拡散障壁の役割をする。磁気クラッドキャップ２５２の下では、障壁層２８４が、導電材料２５０と磁気クラッド側壁スペーサ２６２と共に、キャップ２５２の拡散障壁の役割をする。磁気クラッドキャップ２５２とパッシベーション層２５４との間の拡散も、障壁層２８６によって制限される。或いは、パッシベーション層は適当な拡散障壁になり得て、障壁層２８６は必要としないこともある。障壁層２８０，２８２，２８４，２８６のあらゆる組合せも可能である。障壁層２８０，２８２，２８４，２８６を形成するために、障壁材料は、磁気クラッド側壁スペーサ２６２、導電材料２５０、磁気クラッドキャップ２５２、及びパッシベーション層２５４をそれぞれ成膜する前に成膜されなければならない。代表的には、障壁層２８０，２８２，２８４，２８６はＰＶＤを使用して成膜される。或いは、ＣＶＤ、ＰＶＤとＣＶＤとの組合せ等も使用し得る。障壁材料の成膜後、前述した工程の流れは、成膜層の研磨とエッチングで開始される。代表的には、障壁材料の厚みは約５乃至２０ナノメータである。障壁材料の選択は、障壁層２８０，２８２，２８３，２８４の両側の材料に基く。ＮｉＦｅ，ＣｏＦｅ，及びＮｉＦｅＣｏ間の拡散を制限するためには、障壁層２８０，２８２，２８４，２８６はＴａ，ＴｉＷ，ＴｉＮ，ＴａＮ等からなる。
【００３２】
ＭＴＪアレイに関して本発明を説明したが、本発明は他のデバイス、特に、ＧＭＲにも使用され得る。図１５は、ＧＭＲアレイ３０を示す。ワード線でもある書き込み線３２は、本発明の自己整列磁気クラッドキャップ２５２を含む。分離されたビット線３４はアレイ中のＧＭＲメモリ要素３６と他のＧＭＲメモリ要素とを接続する。磁気積層中の非磁性導電体３８は一般的にはＧＭＲアレイ中の導電体である。ＧＭＲアレイ３０はビット線３４を介して読み込まれる。
【００３３】
トレンチの上に磁気クラッドキャッピング構造を形成する、従来技術の書き込み線の構造とは異なって、本発明はトレンチ内に磁気クラッドキャッピング構造を形成する。これによって、配列と磁場閉じ込め効果を目的とした磁気クラッドキャッピング構造の寸法の拡大の必要が除去できる。従って、磁気クラッドキャップ２５２の幅はトレンチの幅と殆ど同一で、従来の磁気クラッドキャッピング構造の幅よりも大幅に小さくし得る。従って、メモリサイズやスケーラビリティは、磁気クラッドキャッピング寸法の必要性によって抑制されることはない。更に、キャップ２５２は自己整列するので、パターニング、エッチング、及びレジスト除去を含む、磁気クラッドキャッピング構造を形成する工程は削除される。その工程削除により、サイクル時間が短縮され、誤加工の可能性が減少し、全体の工程コストが削減されることにより、生産性が向上する。更に、本開示の実施例は、従来技術で使用される以上の追加の材料を使用せずに、工程や工程の装置を僅かに変化させるだけで、従来の工程フローに組み入れ可能である。
【００３４】
以上の説明で、具体的な実施例を参照して本発明について述べた。しかしながら、請求項で述べた本発明の範囲を逸脱せずに多様な改良や改変は可能である。従って、明細書や図は説明のためであって、限定を意図してはいない。すべてのそのような改変は本発明の範囲に含まれる。有用性、他の長所、及び問題への解法を具体的な実施例に関して説明した。しかしながら、有用性、長所、問題への解法、及び、有用性、長所、或いは解法をもたらす，或いは顕著にするあらゆる要素は、請求項の重要で必要な、或いは必須の特徴や要素としては説明されていない。
【図面の簡単な説明】
【図１】従来のＭＴＪＭＲＡＭアレイの一部を示す断面図。
【図２】従来のＭＲＡＭ書き込み線構造を示す断面図。
【図３】ＭＲＡＭアレイの一部の組立てを示す断面図。
【図４】ＭＲＡＭアレイの一部の組立てを示す断面図。
【図５】ＭＲＡＭアレイの一部の組立てを示す断面図。
【図６】ＭＲＡＭアレイの一部の組立てを示す断面図。
【図７】図６に示したＭＲＡＭアレイ中のメモリセルにおいて使用されるビット線構造の形成を示す、本発明の実施例の断面図。
【図８】図６に示したＭＲＡＭアレイ中のメモリセルにおいて使用されるビット線構造の形成を示す、本発明の実施例の断面図。
【図９】図６に示したＭＲＡＭアレイ中のメモリセルにおいて使用されるビット線構造の形成を示す、本発明の実施例の断面図。
【図１０】図６に示したＭＲＡＭアレイ中のメモリセルにおいて使用されるビット線構造の形成を示す、本発明の実施例の断面図。
【図１１】図６に示したＭＲＡＭアレイ中のメモリセルにおいて使用されるビット線構造の形成を示す、本発明の実施例の断面図。
【図１２】図６に示したＭＲＡＭアレイ中のメモリセルにおいて使用されるビット線構造の形成を示す、本発明の実施例の断面図。
【図１３】図６に示したＭＲＡＭアレイ中のメモリセルにおいて使用されるビット線構造の形成を示す、本発明の実施例の断面図。
【図１４】図６に示したＭＲＡＭアレイ中のメモリセルにおいて使用されるビット線構造の形成を示す、本発明の実施例の断面図。
【図１５】ＧＭＲＭＲＡＭアレイの一部を示す断面図。
Claims (6)
- 電流の印加によって磁場を発生させるビット線を備える半導体デバイスであって、
前記ビット線はトレンチ内に延び、更に導電ビット線材料と側壁磁気クラッド材料とキャッピング磁気クラッド材料とを含み、
前記側壁磁気クラッド材料は前記トレンチ内において該トレンチの対向する両側壁に沿って配置され、前記導電ビット線材料は前記トレンチ内において前記両側壁磁気クラッド材料の間に配置され、前記キャッピング磁気クラッド材料は前記トレンチ内において前記両側壁磁気クラッド材料の間に配置されるとともに前記導電ビット線材料の上部表面を覆っており、
前記キャッピング磁気クラッド材料は前記トレンチの最上部よりも下に入り込んでおり、
前記トレンチの下側には磁気メモリ要素が設けられ、
前記側壁磁気クラッド材料は前記トレンチの最上部に向かって次第に減少する厚さを有する、半導体デバイス。 - 磁気メモリ要素と、
前記磁気メモリ要素上に配置される誘電体層と、
前記磁気メモリ要素と並ぶように前記誘電体層に形成されるトレンチと、
前記トレンチの対向する両側壁にそって配置された該トレンチ内の側壁磁気クラッド材料と、
前記両側壁磁気クラッド材料の間に配置された該トレンチ内の導電材料と、
前記トレンチ内において前記両側壁磁気クラッド材料の間に配置されるとともに前記導電材料の上部表面を覆うキャッピング磁気クラッド材料であって、前記トレンチの最上部よりも下に入り込んでいるキャッピング磁気クラッド材料と、
からなり、前記側壁磁気クラッド材料は前記トレンチの最上部に向かって次第に減少する厚さを有する、半導体デバイス。 - 前記キャッピング磁気クラッド材料の上部面と前記誘電体層の上部面とは互いに面一である請求項２に記載の半導体デバイス。
- 前記導電材料を少なくとも部分的に囲んでいる障壁材料を更に含む請求項２に記載の半導体デバイス。
- 半導体基板上に磁気メモリ要素を形成する工程と、
前記磁気メモリ要素上に誘電体層を形成する工程と、
前記磁気メモリ要素と並ぶように前記誘電体層内にトレンチを形成する工程と、
前記トレンチの対向する両側壁に沿って磁気クラッド側壁スペーサを形成する工程であって、該磁気クラッド側壁スペーサは前記トレンチの最上部に向かって次第に減少する厚さを有するように形成される工程と、
前記両磁気クラッド側壁スペーサの間に位置するように前記トレンチ内に導電ビット線材料を形成する工程と、
前記両磁気クラッド側壁スペーサの間に位置するように且つ前記導電ビット線材料の上部表面を覆うように前記トレンチ内に磁気クラッドキャップを形成する工程と、からなり、
前記磁気クラッドキャップは前記トレンチの最上部よりも下に入り込んでおり、前記トレンチ内の導電ビット線材料と磁気クラッド側壁スペーサと磁気クラッドキャップとの組合せがクラッドビット線を形成する、半導体デバイスの形成方法。 - 半導体基板上に磁気メモリ要素を形成する工程と、
前記磁気メモリ要素上に誘電体層を形成する工程と、
前記磁気メモリ要素と並ぶように前記誘電体層内にトレンチを形成する工程と、
前記トレンチの対向する両側壁に沿って磁気クラッド側壁スペーサを形成する工程であって、該磁気クラッド側壁スペーサは前記トレンチの最上部に向かって次第に減少する厚さを有するように形成される工程と、
前記両磁気クラッド側壁スペーサの間に位置するように前記トレンチ内に導電ビット線材料を形成する工程と、
前記誘電体層上に、及び前記導電ビット線材料の上部表面を覆うように前記トレンチ内に磁気クラッドキャップを形成する工程と、
ＣＭＰプロセスまたは平坦化エッチバック・プロセスによって、前記トレンチ内にはない前記誘電体層上の磁気クラッドキャップの部分を取り除く工程と、
からなり、
前記磁気クラッドキャップは前記両磁気クラッド側壁スペーサの間に位置するとともに前記トレンチの最上部よりも下に入り込んでおり、トレンチ内の導電ビット線材料と磁気クラッド側壁スペーサと磁気クラッドキャップとの組合せがクラッドビット線を形成する、半導体デバイスの形成方法。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/713,734 | 2000-11-15 | ||
| US09/713,734 US6555858B1 (en) | 2000-11-15 | 2000-11-15 | Self-aligned magnetic clad write line and its method of formation |
| PCT/US2001/047363 WO2002041367A2 (en) | 2000-11-15 | 2001-11-08 | Self-aligned magnetic clad write line and method thereof |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2004514286A JP2004514286A (ja) | 2004-05-13 |
| JP2004514286A5 JP2004514286A5 (ja) | 2005-12-22 |
| JP4846185B2 true JP4846185B2 (ja) | 2011-12-28 |
Family
ID=24867314
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002543677A Expired - Fee Related JP4846185B2 (ja) | 2000-11-15 | 2001-11-08 | 半導体デバイスおよびその形成方法 |
Country Status (8)
| Country | Link |
|---|---|
| US (2) | US6555858B1 (ja) |
| EP (1) | EP1338036A2 (ja) |
| JP (1) | JP4846185B2 (ja) |
| KR (1) | KR100823465B1 (ja) |
| CN (2) | CN1262000C (ja) |
| AU (1) | AU2002230690A1 (ja) |
| TW (1) | TW519680B (ja) |
| WO (1) | WO2002041367A2 (ja) |
Families Citing this family (124)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6373740B1 (en) * | 1999-07-30 | 2002-04-16 | Micron Technology, Inc. | Transmission lines for CMOS integrated circuits |
| US7554829B2 (en) * | 1999-07-30 | 2009-06-30 | Micron Technology, Inc. | Transmission lines for CMOS integrated circuits |
| US6555858B1 (en) * | 2000-11-15 | 2003-04-29 | Motorola, Inc. | Self-aligned magnetic clad write line and its method of formation |
| DE10059181C2 (de) * | 2000-11-29 | 2002-10-24 | Infineon Technologies Ag | Integrierter magnetoresistiver Halbleiterspeicher und Herstellungsverfahren dafür |
| US6413788B1 (en) * | 2001-02-28 | 2002-07-02 | Micron Technology, Inc. | Keepers for MRAM electrodes |
| US6475812B2 (en) * | 2001-03-09 | 2002-11-05 | Hewlett Packard Company | Method for fabricating cladding layer in top conductor |
| US6780652B2 (en) * | 2001-03-15 | 2004-08-24 | Micron Technology, Inc. | Self-aligned MRAM contact and method of fabrication |
| US6689661B2 (en) * | 2001-04-10 | 2004-02-10 | Micron Technology, Inc. | Method for forming minimally spaced MRAM structures |
| US6682943B2 (en) * | 2001-04-27 | 2004-01-27 | Micron Technology, Inc. | Method for forming minimally spaced MRAM structures |
| US6504221B1 (en) * | 2001-09-25 | 2003-01-07 | Hewlett-Packard Company | Magneto-resistive device including soft reference layer having embedded conductors |
| JP4032695B2 (ja) * | 2001-10-23 | 2008-01-16 | ソニー株式会社 | 磁気メモリ装置 |
| US6636436B2 (en) * | 2001-10-25 | 2003-10-21 | Hewlett-Packard Development Company, L.P. | Isolation of memory cells in cross point arrays |
| US6717194B2 (en) * | 2001-10-30 | 2004-04-06 | Micron Technology, Inc. | Magneto-resistive bit structure and method of manufacture therefor |
| US6661688B2 (en) * | 2001-12-05 | 2003-12-09 | Hewlett-Packard Development Company, L.P. | Method and article for concentrating fields at sense layers |
| KR100450794B1 (ko) * | 2001-12-13 | 2004-10-01 | 삼성전자주식회사 | 마그네틱 랜덤 엑세스 메모리 및 그 작동 방법 |
| US6743641B2 (en) * | 2001-12-20 | 2004-06-01 | Micron Technology, Inc. | Method of improving surface planarity prior to MRAM bit material deposition |
| US6735111B2 (en) * | 2002-01-16 | 2004-05-11 | Micron Technology, Inc. | Magnetoresistive memory devices and assemblies |
| US7101770B2 (en) * | 2002-01-30 | 2006-09-05 | Micron Technology, Inc. | Capacitive techniques to reduce noise in high speed interconnections |
| US6927072B2 (en) | 2002-03-08 | 2005-08-09 | Freescale Semiconductor, Inc. | Method of applying cladding material on conductive lines of MRAM devices |
| US6812040B2 (en) * | 2002-03-12 | 2004-11-02 | Freescale Semiconductor, Inc. | Method of fabricating a self-aligned via contact for a magnetic memory element |
| US6846738B2 (en) * | 2002-03-13 | 2005-01-25 | Micron Technology, Inc. | High permeability composite films to reduce noise in high speed interconnects |
| US7235457B2 (en) * | 2002-03-13 | 2007-06-26 | Micron Technology, Inc. | High permeability layered films to reduce noise in high speed interconnects |
| US6900116B2 (en) * | 2002-03-13 | 2005-05-31 | Micron Technology Inc. | High permeability thin films and patterned thin films to reduce noise in high speed interconnections |
| US6897532B1 (en) * | 2002-04-15 | 2005-05-24 | Cypress Semiconductor Corp. | Magnetic tunneling junction configuration and a method for making the same |
| US6783995B2 (en) * | 2002-04-30 | 2004-08-31 | Micron Technology, Inc. | Protective layers for MRAM devices |
| JP2003324187A (ja) * | 2002-05-01 | 2003-11-14 | Sony Corp | 磁気メモリ装置の製造方法および磁気メモリ装置 |
| US7160577B2 (en) | 2002-05-02 | 2007-01-09 | Micron Technology, Inc. | Methods for atomic-layer deposition of aluminum oxides in integrated circuits |
| US6846683B2 (en) * | 2002-05-10 | 2005-01-25 | Infineon Technologies Ag | Method of forming surface-smoothing layer for semiconductor devices with magnetic material layers |
| US6716644B2 (en) * | 2002-05-17 | 2004-04-06 | Micron Technology, Inc. | Method for forming MRAM bit having a bottom sense layer utilizing electroless plating |
| US6770491B2 (en) * | 2002-08-07 | 2004-08-03 | Micron Technology, Inc. | Magnetoresistive memory and method of manufacturing the same |
| US6914805B2 (en) | 2002-08-21 | 2005-07-05 | Micron Technology, Inc. | Method for building a magnetic keeper or flux concentrator used for writing magnetic bits on a MRAM device |
| US6737283B2 (en) * | 2002-08-29 | 2004-05-18 | Micron Technology, Inc. | Method to isolate device layer edges through mechanical spacing |
| US6822278B1 (en) * | 2002-09-11 | 2004-11-23 | Silicon Magnetic Systems | Localized field-inducding line and method for making the same |
| KR100496860B1 (ko) * | 2002-09-19 | 2005-06-22 | 삼성전자주식회사 | 자기 저항 기억 소자 및 그 제조 방법 |
| KR100515053B1 (ko) * | 2002-10-02 | 2005-09-14 | 삼성전자주식회사 | 비트라인 클램핑 전압 레벨에 대해 안정적인 독출 동작이가능한 마그네틱 메모리 장치 |
| JP3906139B2 (ja) * | 2002-10-16 | 2007-04-18 | 株式会社東芝 | 磁気ランダムアクセスメモリ |
| US20040087163A1 (en) * | 2002-10-30 | 2004-05-06 | Robert Steimle | Method for forming magnetic clad bit line |
| US7183120B2 (en) * | 2002-10-31 | 2007-02-27 | Honeywell International Inc. | Etch-stop material for improved manufacture of magnetic devices |
| US6740947B1 (en) * | 2002-11-13 | 2004-05-25 | Hewlett-Packard Development Company, L.P. | MRAM with asymmetric cladded conductor |
| US6943038B2 (en) * | 2002-12-19 | 2005-09-13 | Freescale Semiconductor, Inc. | Method for fabricating a flux concentrating system for use in a magnetoelectronics device |
| US6841826B2 (en) * | 2003-01-15 | 2005-01-11 | International Business Machines Corporation | Low-GIDL MOSFET structure and method for fabrication |
| US6765823B1 (en) | 2003-01-29 | 2004-07-20 | Micron Technology Incorporated | Magnetic memory cell with shape anisotropy |
| US6818549B2 (en) * | 2003-03-05 | 2004-11-16 | Hewlett-Packard Development Company, L.P. | Buried magnetic tunnel-junction memory cell and methods |
| US6798004B1 (en) * | 2003-04-22 | 2004-09-28 | Freescale Semiconductor, Inc. | Magnetoresistive random access memory devices and methods for fabricating the same |
| US6970053B2 (en) * | 2003-05-22 | 2005-11-29 | Micron Technology, Inc. | Atomic layer deposition (ALD) high permeability layered magnetic films to reduce noise in high speed interconnection |
| US6784091B1 (en) * | 2003-06-05 | 2004-08-31 | International Business Machines Corporation | Maskless array protection process flow for forming interconnect vias in magnetic random access memory devices |
| JP4329414B2 (ja) * | 2003-06-06 | 2009-09-09 | ソニー株式会社 | 磁気記憶装置の製造方法 |
| JP2005072139A (ja) * | 2003-08-21 | 2005-03-17 | Sony Corp | 磁気記憶装置及びその製造方法 |
| KR100555514B1 (ko) * | 2003-08-22 | 2006-03-03 | 삼성전자주식회사 | 저 저항 텅스텐 배선을 갖는 반도체 메모리 소자 및 그제조방법 |
| US7078239B2 (en) | 2003-09-05 | 2006-07-18 | Micron Technology, Inc. | Integrated circuit structure formed by damascene process |
| US7264975B1 (en) | 2003-09-25 | 2007-09-04 | Cypress Semiconductor Corp. | Metal profile for increased local magnetic fields in MRAM devices and method for making the same |
| US6900491B2 (en) * | 2003-10-06 | 2005-05-31 | Hewlett-Packard Development Company, L.P. | Magnetic memory |
| JP2007510286A (ja) * | 2003-10-06 | 2007-04-19 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 磁界を形成する導体 |
| US6937506B2 (en) * | 2004-01-08 | 2005-08-30 | Hewlett-Packard Development Company, L.P. | Magnetic memory device |
| KR20050077157A (ko) * | 2004-01-27 | 2005-08-01 | 삼성전자주식회사 | 자기 캐핑층을 갖는 엠램 소자 및 그 제조방법 |
| JP2005260082A (ja) * | 2004-03-12 | 2005-09-22 | Toshiba Corp | 磁気ランダムアクセスメモリ |
| US6946698B1 (en) | 2004-04-02 | 2005-09-20 | Taiwan Semiconductor Manufacturing Company, Ltd. | MRAM device having low-k inter-metal dielectric |
| US7330369B2 (en) * | 2004-04-06 | 2008-02-12 | Bao Tran | NANO-electronic memory array |
| US7211874B2 (en) * | 2004-04-06 | 2007-05-01 | Headway Technologies, Inc. | Magnetic random access memory array with free layer locking mechanism |
| US7102921B2 (en) * | 2004-05-11 | 2006-09-05 | Hewlett-Packard Development Company, L.P. | Magnetic memory device |
| US20060039183A1 (en) * | 2004-05-21 | 2006-02-23 | Taiwan Semiconductor Manufacturing Co., Ltd. | Multi-sensing level MRAM structures |
| JP2005340366A (ja) * | 2004-05-25 | 2005-12-08 | Toshiba Corp | 磁気記憶装置およびその製造方法 |
| US20070279971A1 (en) * | 2004-06-04 | 2007-12-06 | Micron Technology, Inc. | Modified pseudo-spin valve (psv) for memory applications |
| US7374952B2 (en) * | 2004-06-17 | 2008-05-20 | Infineon Technologies Ag | Methods of patterning a magnetic stack of a magnetic memory cell and structures thereof |
| US7368299B2 (en) * | 2004-07-14 | 2008-05-06 | Infineon Technologies Ag | MTJ patterning using free layer wet etching and lift off techniques |
| US7132707B2 (en) | 2004-08-03 | 2006-11-07 | Headway Technologies, Inc. | Magnetic random access memory array with proximate read and write lines cladded with magnetic material |
| JP4828807B2 (ja) * | 2004-07-20 | 2011-11-30 | ルネサスエレクトロニクス株式会社 | 磁気記憶装置およびその製造方法 |
| KR100660539B1 (ko) * | 2004-07-29 | 2006-12-22 | 삼성전자주식회사 | 자기 기억 소자 및 그 형성 방법 |
| US7221584B2 (en) * | 2004-08-13 | 2007-05-22 | Taiwan Semiconductor Manufacturing Company, Ltd. | MRAM cell having shared configuration |
| TWI266413B (en) * | 2004-11-09 | 2006-11-11 | Ind Tech Res Inst | Magnetic random access memory with lower bit line current and manufacture method thereof |
| US7623319B2 (en) * | 2004-11-30 | 2009-11-24 | Hitachi Global Storage Technologies Netherlands B.V. | Electrical connection structure for magnetic heads and method for making the same |
| US7751333B2 (en) * | 2004-12-29 | 2010-07-06 | Intel Corporation | Method and apparatus to couple a module to a management controller on an interconnect |
| US7087972B1 (en) * | 2005-01-31 | 2006-08-08 | Freescale Semiconductor, Inc. | Magnetoelectronic devices utilizing protective capping layers and methods of fabricating the same |
| KR100626390B1 (ko) * | 2005-02-07 | 2006-09-20 | 삼성전자주식회사 | 자기 메모리 소자 및 그 형성 방법 |
| US7545662B2 (en) * | 2005-03-25 | 2009-06-09 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method and system for magnetic shielding in semiconductor integrated circuit |
| US7241632B2 (en) | 2005-04-14 | 2007-07-10 | Headway Technologies, Inc. | MTJ read head with sidewall spacers |
| US7696503B2 (en) * | 2005-06-17 | 2010-04-13 | Macronix International Co., Ltd. | Multi-level memory cell having phase change element and asymmetrical thermal boundary |
| US8237140B2 (en) | 2005-06-17 | 2012-08-07 | Macronix International Co., Ltd. | Self-aligned, embedded phase change RAM |
| US7927948B2 (en) | 2005-07-20 | 2011-04-19 | Micron Technology, Inc. | Devices with nanocrystals and methods of formation |
| US7444738B2 (en) * | 2005-07-29 | 2008-11-04 | Everspin Technologies, Inc. | Method for tunnel junction sensor with magnetic cladding |
| US7541804B2 (en) * | 2005-07-29 | 2009-06-02 | Everspin Technologies, Inc. | Magnetic tunnel junction sensor |
| US7880249B2 (en) * | 2005-11-30 | 2011-02-01 | Magic Technologies, Inc. | Spacer structure in MRAM cell and method of its fabrication |
| US7741636B2 (en) | 2006-01-09 | 2010-06-22 | Macronix International Co., Ltd. | Programmable resistive RAM and manufacturing method |
| UA90089C2 (ru) * | 2006-02-08 | 2010-04-12 | Григорий БЕРЕЗИН | Способ производства кокса из неспекающихся марок угля и устройство для его осуществления |
| KR100763910B1 (ko) * | 2006-02-23 | 2007-10-05 | 삼성전자주식회사 | 마그네틱 도메인 드래깅을 이용하는 자성 메모리 소자 |
| US8395199B2 (en) * | 2006-03-25 | 2013-03-12 | 4D-S Pty Ltd. | Systems and methods for fabricating self-aligned memory cell |
| US7608848B2 (en) | 2006-05-09 | 2009-10-27 | Macronix International Co., Ltd. | Bridge resistance random access memory device with a singular contact structure |
| US7732800B2 (en) * | 2006-05-30 | 2010-06-08 | Macronix International Co., Ltd. | Resistor random access memory cell with L-shaped electrode |
| US7772581B2 (en) * | 2006-09-11 | 2010-08-10 | Macronix International Co., Ltd. | Memory device having wide area phase change element and small electrode contact area |
| KR100883806B1 (ko) * | 2007-01-02 | 2009-02-17 | 삼성전자주식회사 | 반도체 장치 및 그 형성방법 |
| US8138028B2 (en) | 2007-02-12 | 2012-03-20 | Macronix International Co., Ltd | Method for manufacturing a phase change memory device with pillar bottom electrode |
| JP5080102B2 (ja) * | 2007-02-27 | 2012-11-21 | ルネサスエレクトロニクス株式会社 | 磁気記憶装置の製造方法および磁気記憶装置 |
| US20080308885A1 (en) * | 2007-06-12 | 2008-12-18 | United Microelectronics Corp. | Magnetic random access memory and fabricating method thereof |
| KR100881055B1 (ko) * | 2007-06-20 | 2009-01-30 | 삼성전자주식회사 | 상변화 메모리 유닛, 이의 제조 방법, 이를 포함하는상변화 메모리 장치 및 그 제조 방법 |
| US8178386B2 (en) | 2007-09-14 | 2012-05-15 | Macronix International Co., Ltd. | Phase change memory cell array with self-converged bottom electrode and method for manufacturing |
| US8158965B2 (en) * | 2008-02-05 | 2012-04-17 | Macronix International Co., Ltd. | Heating center PCRAM structure and methods for making |
| DE102008044964B4 (de) * | 2008-08-29 | 2015-12-17 | Globalfoundries Dresden Module One Limited Liability Company & Co. Kg | Verringerung der Leckströme und des dielektrischen Durchschlags in dielektrischen Materialien von Metallisierungssystemen von Halbleiterbauelementen durch die Herstellung von Aussparungen |
| US8829646B2 (en) * | 2009-04-27 | 2014-09-09 | Macronix International Co., Ltd. | Integrated circuit 3D memory array and manufacturing method |
| JP2011009531A (ja) * | 2009-06-26 | 2011-01-13 | Tdk Corp | スピン伝導素子 |
| US8169816B2 (en) * | 2009-09-15 | 2012-05-01 | Magic Technologies, Inc. | Fabrication methods of partial cladded write line to enhance write margin for magnetic random access memory |
| JP2009296010A (ja) * | 2009-09-17 | 2009-12-17 | Renesas Technology Corp | 半導体装置 |
| JP2011233835A (ja) * | 2010-04-30 | 2011-11-17 | Toshiba Corp | 半導体記憶装置およびその製造方法 |
| US8310864B2 (en) | 2010-06-15 | 2012-11-13 | Macronix International Co., Ltd. | Self-aligned bit line under word line memory array |
| US9082954B2 (en) | 2010-09-24 | 2015-07-14 | Macronix International Co., Ltd. | PCRAM with current flowing laterally relative to axis defined by electrodes |
| US8497182B2 (en) | 2011-04-19 | 2013-07-30 | Macronix International Co., Ltd. | Sidewall thin film electrode with self-aligned top electrode and programmable resistance memory |
| KR20130016827A (ko) * | 2011-08-09 | 2013-02-19 | 에스케이하이닉스 주식회사 | 반도체 장치 및 그를 이용한 제조방법 |
| WO2013022097A1 (ja) * | 2011-08-10 | 2013-02-14 | 太陽化学工業株式会社 | プライマー薄膜を含む構造体及び該構造体の製造方法 |
| US8987700B2 (en) | 2011-12-02 | 2015-03-24 | Macronix International Co., Ltd. | Thermally confined electrode for programmable resistance memory |
| US8981330B2 (en) | 2012-07-16 | 2015-03-17 | Macronix International Co., Ltd. | Thermally-confined spacer PCM cells |
| US8901687B2 (en) | 2012-11-27 | 2014-12-02 | Industrial Technology Research Institute | Magnetic device with a substrate, a sensing block and a repair layer |
| US9214351B2 (en) | 2013-03-12 | 2015-12-15 | Macronix International Co., Ltd. | Memory architecture of thin film 3D array |
| US8916414B2 (en) | 2013-03-13 | 2014-12-23 | Macronix International Co., Ltd. | Method for making memory cell by melting phase change material in confined space |
| CN104716257A (zh) * | 2013-12-12 | 2015-06-17 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件的制造方法 |
| CN104733607B (zh) * | 2013-12-20 | 2017-08-01 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件及其制造方法 |
| CN104810325B (zh) * | 2014-01-23 | 2018-11-16 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件的制造方法 |
| TWI549229B (zh) | 2014-01-24 | 2016-09-11 | 旺宏電子股份有限公司 | 應用於系統單晶片之記憶體裝置內的多相變化材料 |
| US9472749B2 (en) | 2014-03-20 | 2016-10-18 | International Business Machines Corporation | Armature-clad MRAM device |
| US9559113B2 (en) | 2014-05-01 | 2017-01-31 | Macronix International Co., Ltd. | SSL/GSL gate oxide in 3D vertical channel NAND |
| US9716064B2 (en) * | 2015-08-14 | 2017-07-25 | International Business Machines Corporation | Electrical fuse and/or resistor structures |
| US10418415B2 (en) * | 2016-03-28 | 2019-09-17 | Intel Corporation | Interconnect capping process for integration of MRAM devices and the resulting structures |
| US9793323B1 (en) | 2016-07-11 | 2017-10-17 | Macronix International Co., Ltd. | Phase change memory with high endurance |
| US10403424B2 (en) | 2017-06-09 | 2019-09-03 | Texas Instruments Incorporated | Method to form magnetic core for integrated magnetic devices |
| US10361120B2 (en) | 2017-11-30 | 2019-07-23 | Taiwan Semiconductor Manufacturing Co., Ltd. | Conductive feature formation and structure |
| US11075335B2 (en) * | 2018-09-26 | 2021-07-27 | Taiwan Semiconductor Manufacturing Company, Ltd. | Techniques for MRAM MTJ top electrode connection |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08124926A (ja) * | 1994-10-20 | 1996-05-17 | Oki Electric Ind Co Ltd | 配線の形成方法 |
| JPH08222569A (ja) * | 1995-02-10 | 1996-08-30 | Ulvac Japan Ltd | 銅配線製造方法、半導体装置、及び銅配線製造装置 |
| JPH10261635A (ja) * | 1997-03-18 | 1998-09-29 | Mitsubishi Electric Corp | 半導体装置 |
| WO2000010172A2 (de) * | 1998-08-12 | 2000-02-24 | Infineon Technologies Ag | Speicherzellenanordnung und verfahren zu deren herstellung |
| WO2000038191A1 (en) * | 1998-12-21 | 2000-06-29 | Motorola Inc. | Method of fabricating a magnetic random access memory |
| WO2000052701A1 (de) * | 1999-02-26 | 2000-09-08 | Infineon Technologies Ag | Speicherzellenanordnung und verfahren zu deren herstellung |
Family Cites Families (28)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3699619A (en) * | 1969-07-30 | 1972-10-24 | Tokyo Shibaura Electric Co | Method for manufacturing a magnetic thin film memory element |
| JPS58115625A (ja) * | 1981-12-28 | 1983-07-09 | Seiko Epson Corp | 磁気ヘツドの製造方法 |
| US4935263A (en) * | 1987-12-18 | 1990-06-19 | Mitsubishi Denki Kabushiki Kaisha | Method for manufacturing a strain detector |
| US5641694A (en) * | 1994-12-22 | 1997-06-24 | International Business Machines Corporation | Method of fabricating vertical epitaxial SOI transistor |
| JP2870437B2 (ja) * | 1994-12-29 | 1999-03-17 | ヤマハ株式会社 | Ｍｒヘッドおよびその製造方法 |
| US5529814A (en) * | 1995-10-19 | 1996-06-25 | Read-Rite Corporation | Method of producing exchange coupled magnetic thin films with post-deposition annealing |
| US5702831A (en) | 1995-11-06 | 1997-12-30 | Motorola | Ferromagnetic GMR material |
| US5659499A (en) | 1995-11-24 | 1997-08-19 | Motorola | Magnetic memory and method therefor |
| US5640343A (en) | 1996-03-18 | 1997-06-17 | International Business Machines Corporation | Magnetic memory array using magnetic tunnel junction devices in the memory cells |
| US5793272A (en) * | 1996-08-23 | 1998-08-11 | International Business Machines Corporation | Integrated circuit toroidal inductor |
| US5768181A (en) | 1997-04-07 | 1998-06-16 | Motorola, Inc. | Magnetic device having multi-layer with insulating and conductive layers |
| US5956267A (en) | 1997-12-18 | 1999-09-21 | Honeywell Inc | Self-aligned wordline keeper and method of manufacture therefor |
| JP3421259B2 (ja) * | 1997-12-25 | 2003-06-30 | ティーディーケイ株式会社 | エッチングマスク、その作製方法およびエッチング方法、並びに磁気ヘッドおよびその製造方法 |
| US5946228A (en) | 1998-02-10 | 1999-08-31 | International Business Machines Corporation | Limiting magnetic writing fields to a preferred portion of a changeable magnetic region in magnetic devices |
| US5939788A (en) * | 1998-03-11 | 1999-08-17 | Micron Technology, Inc. | Copper diffusion barrier, aluminum wetting layer and improved methods for filling openings in silicon substrates with cooper |
| US6214731B1 (en) * | 1998-03-25 | 2001-04-10 | Advanced Micro Devices, Inc. | Copper metalization with improved electromigration resistance |
| JPH11339223A (ja) * | 1998-05-26 | 1999-12-10 | Tdk Corp | 磁性層のエッチング方法、薄膜磁気ヘッドの磁極の形成方法および薄膜磁気ヘッドの製造方法 |
| US5940319A (en) | 1998-08-31 | 1999-08-17 | Motorola, Inc. | Magnetic random access memory and fabricating method thereof |
| JP2000090658A (ja) * | 1998-09-09 | 2000-03-31 | Sanyo Electric Co Ltd | 磁気メモリ素子 |
| US6171693B1 (en) * | 1998-10-27 | 2001-01-09 | The United States Of America As Represented By The Secretary Of The Navy | Structures with improved magnetic characteristics for giant magneto-resistance applications |
| US6218290B1 (en) * | 1998-11-25 | 2001-04-17 | Advanced Micro Devices, Inc. | Copper dendrite prevention by chemical removal of dielectric |
| US6348709B1 (en) * | 1999-03-15 | 2002-02-19 | Micron Technology, Inc. | Electrical contact for high dielectric constant capacitors and method for fabricating the same |
| US6872993B1 (en) * | 1999-05-25 | 2005-03-29 | Micron Technology, Inc. | Thin film memory device having local and external magnetic shielding |
| US6211090B1 (en) * | 2000-03-21 | 2001-04-03 | Motorola, Inc. | Method of fabricating flux concentrating layer for use with magnetoresistive random access memories |
| US6555858B1 (en) * | 2000-11-15 | 2003-04-29 | Motorola, Inc. | Self-aligned magnetic clad write line and its method of formation |
| US6358756B1 (en) * | 2001-02-07 | 2002-03-19 | Micron Technology, Inc. | Self-aligned, magnetoresistive random-access memory (MRAM) structure utilizing a spacer containment scheme |
| US6413788B1 (en) * | 2001-02-28 | 2002-07-02 | Micron Technology, Inc. | Keepers for MRAM electrodes |
| US6475812B2 (en) * | 2001-03-09 | 2002-11-05 | Hewlett Packard Company | Method for fabricating cladding layer in top conductor |
-
2000
- 2000-11-15 US US09/713,734 patent/US6555858B1/en not_active Expired - Fee Related
-
2001
- 2001-11-08 WO PCT/US2001/047363 patent/WO2002041367A2/en active Application Filing
- 2001-11-08 EP EP01990933A patent/EP1338036A2/en not_active Withdrawn
- 2001-11-08 CN CNB018204589A patent/CN1262000C/zh not_active Expired - Fee Related
- 2001-11-08 AU AU2002230690A patent/AU2002230690A1/en not_active Abandoned
- 2001-11-08 JP JP2002543677A patent/JP4846185B2/ja not_active Expired - Fee Related
- 2001-11-08 KR KR1020037006612A patent/KR100823465B1/ko not_active IP Right Cessation
- 2001-11-08 CN CNA2006100050947A patent/CN1862846A/zh active Pending
- 2001-11-14 TW TW090128203A patent/TW519680B/zh not_active IP Right Cessation
-
2003
- 2003-03-03 US US10/378,348 patent/US6916669B2/en not_active Expired - Fee Related
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08124926A (ja) * | 1994-10-20 | 1996-05-17 | Oki Electric Ind Co Ltd | 配線の形成方法 |
| JPH08222569A (ja) * | 1995-02-10 | 1996-08-30 | Ulvac Japan Ltd | 銅配線製造方法、半導体装置、及び銅配線製造装置 |
| JPH10261635A (ja) * | 1997-03-18 | 1998-09-29 | Mitsubishi Electric Corp | 半導体装置 |
| WO2000010172A2 (de) * | 1998-08-12 | 2000-02-24 | Infineon Technologies Ag | Speicherzellenanordnung und verfahren zu deren herstellung |
| WO2000038191A1 (en) * | 1998-12-21 | 2000-06-29 | Motorola Inc. | Method of fabricating a magnetic random access memory |
| WO2000052701A1 (de) * | 1999-02-26 | 2000-09-08 | Infineon Technologies Ag | Speicherzellenanordnung und verfahren zu deren herstellung |
Also Published As
| Publication number | Publication date |
|---|---|
| US20030151079A1 (en) | 2003-08-14 |
| JP2004514286A (ja) | 2004-05-13 |
| WO2002041367B1 (en) | 2003-06-12 |
| US6916669B2 (en) | 2005-07-12 |
| CN1481583A (zh) | 2004-03-10 |
| KR100823465B1 (ko) | 2008-04-21 |
| CN1262000C (zh) | 2006-06-28 |
| KR20030059257A (ko) | 2003-07-07 |
| AU2002230690A1 (en) | 2002-05-27 |
| WO2002041367A3 (en) | 2003-05-01 |
| CN1862846A (zh) | 2006-11-15 |
| EP1338036A2 (en) | 2003-08-27 |
| US6555858B1 (en) | 2003-04-29 |
| TW519680B (en) | 2003-02-01 |
| WO2002041367A2 (en) | 2002-05-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4846185B2 (ja) | 半導体デバイスおよびその形成方法 | |
| US6621730B1 (en) | Magnetic random access memory having a vertical write line | |
| US6417561B1 (en) | Keepers for MRAM electrodes | |
| US6844204B2 (en) | Magnetic random access memory | |
| US6153443A (en) | Method of fabricating a magnetic random access memory | |
| US7247506B2 (en) | Method for producing magnetic memory device | |
| US9312476B2 (en) | Magnetic memory | |
| US20050023581A1 (en) | Magnetic random access memory and method of fabricating thereof | |
| US6783994B2 (en) | Method of fabricating a self-aligned magnetic tunneling junction and via contact | |
| US6958503B2 (en) | Nonvolatile magnetic memory device | |
| KR20040108575A (ko) | 자기기억장치 및 자기기억장치의 제조방법 | |
| JP2005260082A (ja) | 磁気ランダムアクセスメモリ | |
| US7345367B2 (en) | Magnetic memory device and producing method thereof | |
| JP2003086773A (ja) | 磁気メモリ装置およびその製造方法 | |
| US11374167B2 (en) | Reducing parasitic bottom electrode resistance of embedded MRAM | |
| JP2003086774A (ja) | 磁気メモリ装置およびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041105 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20041105 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20040927 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070330 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080722 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20081020 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20090224 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20091006 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20100106 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20100114 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100205 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20101116 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110316 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20110405 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110517 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110817 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110913 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20111012 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20141021 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| LAPS | Cancellation because of no payment of annual fees |