KR20130016827A - 반도체 장치 및 그를 이용한 제조방법 - Google Patents

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Abstract

본 발명은 MTJ 소자의 공정 신뢰성을 향상시킨 반도체 장치 및 그 제조방법을 제공한다. 이를 위해, 본 발명은 기판 상에 MTJ 소자를 형성하는 단계; 상기 MTJ 소자의 형태를 따라 제1 보호막을 형성하는 단계; 상기 제1 보호막상에 절연막을 형성하는 단계; 상기 절연막을 선택적으로 제거하여 상기 제1 보호막이 노출되는 홀을 형성하는 단계; 상기 홀에 의해 노출된 상기 제1 보호막의 가장자리 영역이 노출되지 않도록 상기 홀의 측면에 제2 보호막을 형성하는 단계; 상기 제2 보호막을 마스크로 제1 보호막을 제거하여 상기 MTJ 소자의 상부를 노출시키는 단계; 및 상기 홀에 도전성 물질을 매립하여 상기 MTJ 소자의 상부에 형성된 전극과 접하는 도전성 패턴을 형성하는 단계를 포함하는 반도체 장치의 제조방법을 제공한다.

Description

반도체 장치 및 그를 이용한 제조방법{SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체 장치에 관련된 것으로, 보다 자세하게는 MTJ(Magnetic Tunneling Junction) 소자를 구비한 반도체 장치 및 그 제조방법에 관련된 것이다.
현재 널리 사용되고 있는 대표적인 반도체 메모리 소자인 디램(DRAM)의 경우, 고속 동작과 고집적이 가능하다는 장점이 있는 반면에, 휘발성 메모리로서 전원이 꺼지면 데이터를 잃게 될 뿐만 아니라 동작 중에도 계속하여 데이터의 리프레쉬(REFRESH)를 통해 재기록해야 하므로 전력 손실 측면에서 큰 단점이 있다. 한편, 비휘발성과 고집적을 특징으로 하는 플래쉬(FLASH) 메모리는 동작 속도가 느린 단점이 있다. 이에 대하여, 자기저항 차이를 이용하여 정보를 저장하는 자기저항 메모리는 비휘발성 및 고속 동작의 특성을 가지면서도 고집적이 가능하다는 장점이 있다.
자기저항 메모리는 강자성체 간의 자화(Magnetization) 방향에 따른 자기저항 변화를 이용하여 데이터를 저장하는 비휘발성 메모리 소자를 말한다. 자기저항소자는 두 자성층의 스핀 방향(즉, 자기모멘텀의 방향)이 같은 방향이면 저항이 작고 스핀 방향이 반대이면 저항이 큰 특징이 있다. 이와 같이 자기저항소자가 자성층의 자화 상태에 따라 셀의 저항이 달라지는 사실을 이용하여, 자기저항 메모리 는 데이터를 저장한다. 최근에 자기저항소자로는 MTJ(Magnetic Tunneling Junction) 소자가 널리 사용되고 있다.
MTJ 구조의 자기저항 메모리는 일반적으로 강자성층/절연층/강자성층 구조로 되어 있다. 첫번째 강자성체층을 지나가는 전자가 터널링 장벽(Tunneling Barrier)으로 사용된 절연층을 통과할 때 두번째 강자성체층의 자화 방향에 따라 터널링 확률이 달라진다. 즉, 두 강자성층의 자화방향이 평행일 경우 터널링 전류는 최대가 되고, 반평행할 경우 최소가 된다. 예를 들어, 터널링 전류에 딸 정해지는 저항값이 클 때 데이터 '1'(또는 '0')이, 그리고 저항값이 작을 때 데이터 '0'(또는 '1')이 기록된 것으로 간주할 수 있다. 여기서, 두 강자성층 중 한 층은 자화 방향이 고정된 고정자화층으로, 그리고 나머지 하나는 외부 자기장 또는 전류에 의해 자화 방향이 반전되는 자유자화층이라 일반적으로 칭한다.
MTJ 소자를 제조하는데 있어서, 몇가지 어려움이 있다. 첫번째로 MTJ 소자를 구성하는 강자성층/절연층/강자성층은 패터닝하기 쉽지 않다. 또한, MTJ 소자를 패터닝한 이후에 측면이 노출되면, 노출된 면에 공정 부산물이 부착되어 단락되는 현상도 자주 발생하고 있다. 이를 해결하기 위해 MTJ 측면을 보호하는 보호층을 추가로 형성하기도 하지만, 완전한 해결이 되지는 못하고 있다.
본 발명은 MTJ 소자의 공정 신뢰성을 향상시킨 반도체 장치 및 그 제조방법을 제공한다.
본 발명은 기판 상에 MTJ 소자를 형성하는 단계; 상기 MTJ 소자의 형태를 따라 제1 보호막을 형성하는 단계; 상기 제1 보호막상에 절연막을 형성하는 단계; 상기 절연막을 선택적으로 제거하여 상기 제1 보호막이 노출되는 홀을 형성하는 단계; 상기 홀에 의해 노출된 상기 제1 보호막의 가장자리 영역이 노출되지 않도록 상기 홀의 측면에 제2 보호막을 형성하는 단계; 상기 제2 보호막을 마스크로 제1 보호막을 제거하여 상기 MTJ 소자의 상부를 노출시키는 단계; 및 상기 홀에 도전성 물질을 매립하여 상기 MTJ 소자의 상부에 형성된 전극과 접하는 도전성 패턴을 형성하는 단계를 포함하는 반도체 장치의 제조방법을 제공한다.
또한, 본 발명은 기판 상에 MTJ 소자/하드마스크패턴을 형성하는 단계; 상기 MTJ 소자/하드마스크 패턴의 형태를 따라 보호막을 형성하는 단계; 상기 제1 보호막상에 제1 절연막을 형성하는 단계; 상기 제1 절연막 및 제1 보호막의 일부를 제거하여 상기 하드마스크 패턴의 일부 영역을 노출시키는 단계; 상기 노출된 하드마스크 패턴상에 도전막 패턴을 형성하는 단계; 상기 도전막 패턴 상에 제2 절연막을 형성하는 단계; 상기 제2 절연막을 선택적으로 제거하여 상기 도전막 패턴이 노출되는 홀을 형성하는 단계; 및 상기 홀에 도전성 물질을 매립하여 도전막 플러그를 형성하는 단계를 포함하는 반도체 장치의 제조방법을 제공한다.
또한, 본 발명은 MTJ 소자/하드마스크패턴; 상기 하드마스크 패턴의 일부 영역을 노출시키는 제1 절연막; 상기 노출된 하드마스크 패턴상에 구비된 도전막 패턴; 상기 도전막 패턴 상에 구비된 제2 절연막; 및 상기 제2 절연막을 관통하여 상기 도전막 패턴과 접하는 도전막 플러그를 구비하는 반도체 장치을 제공한다.
본 발명에 의해서 MTJ 소자의 측면이 노출되는 경우가 제거되어 MTJ 소자의 신뢰성이 향상된다. 또한, MTJ 소자의 상부면에 도전막을 연결하는 공정에서 공정 마진의 증가를 기대할 수 있다.
도1a 내지 도1g 는 본 발명의 제1 실시예에 따른 반도체 장치의 제조방법을 나타내는 공정단면도.
도2a 내지 도2d는 본 발명의 제2 실시예에 따른 반도체 장치의 제조방법을 나타내는 공정단면도.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도1a 내지 도1g 는 본 발명의 제1 실시예에 따른 반도체 장치의 제조방법을 나타내는 공정단면도이다.
도1a를 참조하여 살펴보면, 본 실시예에 따른 반도체 장치는 먼저 기판(10)상에 MTJ 소자(11)을 형성한다. MTJ 소자(11)의 형태를 따라 보호막(12)을 형성한다.
MTJ 소자(11)는 고정막/터널절연막/자유막을 포함할 수 있으며, 다양한 형태의 막이 적층되어 구현될 수 있다. 고정막은 자화방향이 고정되는 막이며, 자유막은 자화방향이 저장되는 데이터에 따라 변경되는 막을 말한다. 고정막은 피닝막과 핀드막을 포함할 수 있다. 또한, 제1 실시예에서 MTJ 소자(11)는 전극막까지 포함한 상태를 말한다.
피닝막은 핀드막의 자화방향을 고정시키는 역할을 수행하는 것으로, 반강자성(antiferromagnetic)을 갖는 물질을 사용하여 형성할 수 있다. 예를 들어, 반강자성을 갖는 물질로는 IrMn, PtMn, MnO, MnS, MnTe, MnF2, FeF2, FeCl2, FeO, CoCl2, CoO, NiCl2 또는 NiO 등을 사용할 수 있다. 피닝막은 상술한 반강자성 물질들 중 어느 하나로 이루어진 단일막으로 형성하거나, 또는 이들이 적층된 적층막으로 형성할 수 있다.
피닝막에 의하여 자화방향이 고정된 핀드막과, 자유막은 강자성(ferromagnetic)을 갖는 물질을 사용하여 형성할 수 있다. 예를 들어, 강자성을 갖는 물질로는 Fe, Co, Ni, Gd, Dy, NiFe, CoFe, MnAs, MnBi, MnSb,CrO2, MnOFe2O3, FeOFe2O3, NiOFe2O3, CuOFe2O3, MgOFe2O3, EuO 또는 Y3Fe5O12 등을 사용할 수 있다. 이때, 핀드막 및 자유막은 상술한 강자성 물질들 중 어느 하나로 이루어진 단일막으로 형성하거나, 이들이 적층된 적층막으로 형성할 수 있다.
또한, 핀드막 및 자유막은 상술한 강자성 물질들 중 어느 하나와 루테늄막(Ru)이 적층된 적층막으로 형성할 수 있다(예컨대, CdFe/Ru/CoFe). 또한, 핀드막 및 자유막은 강자성막, 반강자성 커플링 스페이서막(anti-ferromagnetic coupling spacer layer) 및 강자성막이 순차적으로 적층된 합성 반강자성막(synthetic anti-ferromagnetic layer, SAF layer)으로 형성할 수도 있다. 터널절연막은 핀드막과 자유막 사이의 터널링장벽(tunneling barrier)으로 작용하며, 절연특성을 갖는 물질은 모두 사용할 수 있다. 예를 들어, 터널절연막은 마그네슘산화막(MgO)으로 형성할 수 있다.
계속해서 살펴보면, 도1b에 도시된 바와 같이, 절연막(13)을 선택적으로 제거하여 보호막(12)이 노출되는 홀(A)을 형성한다. 이때 보호막(12)은 홀(A)을 형성하는 데 있어서의 식각정지막 역할을 한다.
이어서, 도1c에 도시된 바와 같이, 홀(A)의 형태를 따라 금속막(14)을 형성한다.
이어서, 도1d에 도시된 바와 같이, 감광막 패턴(15)을 형성한다. 감광막 패턴(15)은 기판 상에서 홀(A) 이외의 영역을 후속공정에서 보호하기 위한 것이다.
이어서, 도1e에 도시된 바와 같이, 노출된 금속막(14)을 제거하여, 홀(A)의 내부에 측벽에만, 금속막(14)가 남을 수 있도록 하고, MTJ 소자의 상부에 형성된 보호막(12)을 제거하여 MTJ 소자의 상부영역이 노출될 수 있도록 한다.
이어서, 도1f에 도시된 바와 같이, 홀(A)이 매립되도록 도전막(16)을 형성한다.
이어서 도1g에 도시된 바와 같이, 홀(A)의 내부 영역에만 도전막(16)이 남도록, 절연막(13)의 상부에 형성된 도전막(16)을 제거한다. 이어서, 금속막(14)을 마스크로 하여, MTJ 소자의 상부에 형성된 보호막(12)을 제거하여, MTJ 소자를 노출시킨다. 금속막(14)은 금속이면 되며, Ti/TiN 또는 WN/W 등을 예시적으로 사용할 수 있다. 또한, 금속막(14)의 두께는 홀(A)의 절반보다 작게 형성한다.
MTJ 소자의 상단면을 도전막(16)과 연결하기 위해서는 절연막(13)을 선택적으로 제거하고, MTJ 소자를 보호하고 있는 보호막(12)을 선택적으로 제거하는 공정을 하게 된다. 이 과정에서 조금이라도 미스얼라인이 발생하게 되면, MTJ 소자의 측면에 있는 보호막(12)까지 제거되고, MTJ 소자의 측면이 노출이 된다. 노출된 MTJ 소자의 측면은 후속공정에서 데미지를 입게 될 수 있고, 그로 인해 MTJ 소자의 신뢰성이 크게 저하될 수 있다.
그러나, 본 실시예에 따른 반도체 장치의 제조방법은 MTJ 소자의 상단면을 노출시키는 과정에서 금속막(14)을 홀(A)의 측면에 형성시키게 된다. 금속막(14)에 의해서, 미스얼라인이 발생하여도, MTJ 소자의 측면에 있는 보호막(12)이 제거되는 경우는 생기지 않게 된다. 따라서, MTJ 소자의 측면이 노출되는 경우가 사라져, MTJ 소자의 신뢰성 저하가 생기지 않는다. 따라서, 금속막(14)는 TJ 소자의 상단면을 노출시키는 과정에서 MTJ 소자의 측면을 보호하는 역할을 하는 보호막 역할을 하게 된다. 또한, 금속막(14)은 하부 MTJ 소자의 측면에 있는 보호막(12)이 노출되지 않도록 않고, 노출된 MTJ 소자의 상부에 있는 보호막(12)을 제거하도록 하기 때문에, 공정상의 마스크 역할을 한다고 볼 수도 있다.
차세대 메모리인 STT RAM에서 반도체 장치는 공정기술이 40nm 이하가 될 수 있다. 미세 공정에서는 MTJ 소자의 상부면과 도전막을 연결하는 공정에서 미스얼라인이 더 쉽게 발생할 수 있다. 이 경우에 MTJ 소자의 측면이 노출될 수 있다. 노출된 MTJ 소자의 측면에 도전성 부산물이 부착되면, 단락현상이 생길 수도 있다.
또한, MTJ 소자의 상부면과 도전막을 연결하는 공정을 다마신 공정으로 진행하는 경우에 보호막(12)이 과식각으로 제거될 수 있다. 이 경우에도 MTJ 소자의 측면이 노출될 수 있는 것이다.
본 실시예에 따른 반도체 장치는 금속막(14)이 MTJ 소자의 측면을 보호하는 보호막 역할을 하게 되어, MTJ 측면을 통해 MTJ 소자가 데미지를 입는 것을 방지할 수 있다. 또한, 보호막 역할을 하는 금속막(14)으로 인해, MTJ 소자의 상부면과 접속되는 금속패턴,여기서는 도전막(16)을 형성하는 공정에서 MTJ 소자의 위치와의 공정 정렬 마진을 더 크게 할 수 있다. 오정렬이 나도, 보호막 역할을 하는 금속막(14)이 일정부분 하부구조물을 보호해주기 때문이다.
또한 본 발명은 MTJ 소자의 측면이 노출되어 제조공정상 데미지를 입는 현상을 방지하기 위해, MTJ 상부의 하드 마스크의 면적을 비전해 도금법으로 넓혀서 후속 금속배선 공정시 공정마진을 확보함과 동시에 식각에 의한 MTJ 측면에 데미지를 입지 않는 방법을 제안한다.
도2a 내지 도2d는 본 발명의 제2 실시예에 따른 반도체 장치의 제조방법을 나타내는 공정단면도이다.
도2a를 참조하여 살펴보면, 먼저 기판(30)에 MTJ 소자와, 하드마스크 패턴이 적층된 패턴을 형성한다. 기판상에 MTJ 소자(31)를 이루는 층을 형성하고, 그 상부에 하드마스크 패턴(32)을 형성하고, 하드마스크 패턴(32)을 식각 마스크로 MTJ 소자를 이루는 층을 패터닝하여 MTJ 소자를 구현한다. MTJ 소자를 이루는 층을 패터닝하는 공정에서 하드마스크 패턴(32)의 외각부분이이 일정부분 제거될 수 있다. 여기서 하드마스크 패턴은 W/TiN, TiN, TaN 또는 W 중에서 하나를 선택하여 사용할 수 있다.
MTJ 소자(31)는 고정막/터널절연막/자유막을 포함할 수 있으며, 다양한 형태의 막이 적층되어 구현될 수 있다. 고정막은 자화방향이 고정되는 막이며, 자유막은 자화방향이 저장되는 데이터에 따라 변경되는 막을 말한다. 고정막은 피닝막과 핀드막을 포함할 수 있다.
피닝막은 핀드막의 자화방향을 고정시키는 역할을 수행하는 것으로, 반강자성(antiferromagnetic)을 갖는 물질을 사용하여 형성할 수 있다. 예를 들어, 반강자성을 갖는 물질로는 IrMn, PtMn, MnO, MnS, MnTe, MnF2, FeF2, FeCl2, FeO, CoCl2, CoO, NiCl2 또는 NiO 등을 사용할 수 있다. 피닝막은 상술한 반강자성 물질들 중 어느 하나로 이루어진 단일막으로 형성하거나, 또는 이들이 적층된 적층막으로 형성할 수 있다.
피닝막에 의하여 자화방향이 고정된 핀드막과, 자유막은 강자성(ferromagnetic)을 갖는 물질을 사용하여 형성할 수 있다. 예를 들어, 강자성을 갖는 물질로는 Fe, Co, Ni, Gd, Dy, NiFe, CoFe, MnAs, MnBi, MnSb,CrO2, MnOFe2O3, FeOFe2O3, NiOFe2O3, CuOFe2O3, MgOFe2O3, EuO 또는 Y3Fe5O12 등을 사용할 수 있다. 이때, 핀드막 및 자유막은 상술한 강자성 물질들 중 어느 하나로 이루어진 단일막으로 형성하거나, 이들이 적층된 적층막으로 형성할 수 있다.
또한, 핀드막 및 자유막은 상술한 강자성 물질들 중 어느 하나와 루테늄막(Ru)이 적층된 적층막으로 형성할 수 있다(예컨대, CdFe/Ru/CoFe). 또한, 핀드막 및 자유막은 강자성막, 반강자성 커플링 스페이서막(anti-ferromagnetic coupling spacer layer) 및 강자성막이 순차적으로 적층된 합성 반강자성막(synthetic anti-ferromagnetic layer, SAF layer)으로 형성할 수도 있다. 터널절연막은 핀드막과 자유막 사이의 터널링장벽(tunneling barrier)으로 작용하며, 절연특성을 갖는 물질은 모두 사용할 수 있다. 예를 들어, 터널절연막은 마그네슘산화막(MgO)으로 형성할 수 있다.
계속해서 살펴보면, MTJ 소자/하드마스크 패턴의 형태를 따라 실리콘질화막으로 보호막(33)을 형성한다. 그 상부에 절연막(34)를 MTJ 소자/하드마스크 패턴이 덮힐 수 있도록 제공한다.
이어서, 도2b를 참조하여 살펴보면, 화학적기계적 연마 공정으로 절연막(34)를 제거하여, MTJ 소자/하드마스크 패턴의 상부영역이 노출되도록 한다. 화학적기계적 연마 공정에서 슬러리를 조절하게 되면, 절연막(34)만 제거되고, MTJ 소자/하드마스크 패턴은 제거되지 않도록 할 수 있다. 이 과정에서 MTJ 소자/하드마스크 패턴의 상부영역에 형성된 보호막(33)은 제거된다.
이어서, 도2c를 참조하여 살펴보면, 노출된 하드마스크 패턴을 덮을 수 있도록, Pd 계 시드를 이용한 비전해 도금방법으로 구리막(35)을 형성한다. 이때 비전해 도금 시 PdCl2 계열의 촉매를 사용하여, 하드마스크 패턴(32)에만 Pd가 흡착되도록 하여, 도금되는 금속은 Pd와의 반응에 의해 절연막에는 증착되지 않도록 한다.
이어서 도2d를 참조하여 살펴보면, 구리막(35)을 덮을 수 있도록 보호막(36)을 형성하고, 그 상부에 절연막(37)을 형성한다. 이어서 절연막(37) 상부에 식각정지막(38)을 형성하고, 그 상부에 절연막(39)을 형성한다.
이어서, 절연막(39) 및 절연막(37)을 선택적으로 제거하여, 구리막(36)이 노출되는 홀을 형성한다. 홀에 구리를 매립시켜 플러그(40)를 형성한다. 매립 공정은 다마신 공정을 이용할 수 있다. 홀을 형성하는 식각 공정에서 식각정지막(38)이 식각공정을 멈추는 기준라인이 된다. 또한 홀을 형성하는 과정에서 구리막(35)의 상부에 형성된 보호막(36)의 일부가 제거되된다.
MTJ 소자위에 형성된 하드마스크 패턴(32)과 연결되는 도전성 플러그를 형성하는 공정에서는, 홀을 형성해야 한다. 따라서, 절연막(37,39)을 선택적으로 제거해야만 한다. 조금만 미스얼라인이 난 상태로 절연막(37,39)이 식각되면, MTJ 소자의 측면이 노출되어 버리고, 그 노출된 영역을 통해 MTJ 소자가 데미지를 입게 된다. 이를 극복하기 위해 보호막(33)을 형성하고 있지만, 보호막(33)은 실리콘 질화막으로 되어 있기 때문에, 홀을 형성하는 과정에서 쉽게 제거될 수 있는 문제점을 가지고 있다.
그러나, 본 실시예에 따른 제조공정에서는 구리막(35)을 하드마스크 패턴상부에 형성함으로서, 홀을 형성하는 과정에서 미스얼라인이 나도 구리막(35)만이 노출되며, MTJ 소자의 측면은 노출되지 않는다. 즉, 구리막(35)이 실질적으로 하드마스크 패턴의 표면적을 넓게 해주기 때문에, 미세 공정에서의 마진을 더 확보해줄 수 있는 것이다.
본 발명은 상술한 실시예로만 한정되는 것이 아니라 본 발명의 요지를 벗어나지 않는 범위내에서 수정 및 변형하여 실시할 수 있고, 그러한 수정 및 변형이 가해진 기술사상 역시 이하의 특허청구범위에 속하는 것으로 보아야 한다.

Claims (14)

  1. 기판 상에 MTJ 소자를 형성하는 단계;
    상기 MTJ 소자의 형태를 따라 제1 보호막을 형성하는 단계;
    상기 제1 보호막상에 절연막을 형성하는 단계;
    상기 절연막을 선택적으로 제거하여 상기 제1 보호막이 노출되는 홀을 형성하는 단계;
    상기 홀에 의해 노출된 상기 제1 보호막의 가장자리 영역이 노출되지 않도록 상기 홀의 측면에 제2 보호막을 형성하는 단계;
    상기 제2 보호막을 마스크로 제1 보호막을 제거하여 상기 MTJ 소자의 상부를 노출시키는 단계; 및
    상기 홀에 도전성 물질을 매립하여 상기 MTJ 소자의 상부에 형성된 전극과 접하는 도전성 패턴을 형성하는 단계
    를 포함하는 반도체 장치의 제조방법.
  2. 제 1 항에 있어서,
    상기 제2 보호막은 상기 홀의 폭의 1/2을 넘지 않도록 구현하는 것을 특징으로 하는 반도체 장치의 제조방법.
  3. 제 1 항에 있어서,
    상기 제1 보호막은 금속막인 것을 특징으로 하는 반도체 장치의 제조방법.
  4. 제 3 항에 있어서,
    상기 제1 보호막은 Ti/TiN 또는 WN/W 를 이용하는 것을 특징으로 하는 반도체 장치의 제조방법.
  5. 제 2 항에 있어서,
    상기 제1 보호막은 실리콘 질화막을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  6. 기판 상에 MTJ 소자/하드마스크패턴을 형성하는 단계;
    상기 MTJ 소자/하드마스크 패턴의 형태를 따라 보호막을 형성하는 단계;
    상기 제1 보호막상에 제1 절연막을 형성하는 단계;
    상기 제1 절연막 및 제1 보호막의 일부를 제거하여 상기 하드마스크 패턴의 일부 영역을 노출시키는 단계;
    상기 노출된 하드마스크 패턴상에 도전막 패턴을 형성하는 단계;
    상기 도전막 패턴 상에 제2 절연막을 형성하는 단계;
    상기 제2 절연막을 선택적으로 제거하여 상기 도전막 패턴이 노출되는 홀을 형성하는 단계; 및
    상기 홀에 도전성 물질을 매립하여 도전막 플러그를 형성하는 단계
    를 포함하는 반도체 장치의 제조방법.
  7. 제 6 항에 있어서,
    상기 도전막 패턴은 금속막을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  8. 제 7 항에 있어서,
    상기 도전막 패턴은 비전해 도금법을 이용하는 것을 특징으로 하는 반도체 장치의 제조방법.
  9. 제 7 항에 있어서,
    상기 제1 절연막 및 제1 보호막의 일부를 제거하는 공정은 화학적기계적 연마공정을 이용하는 것을 특징으로 하는 반도체 장치의 제조방법.
  10. 제 7 항에 있어서
    상기 도전막 패턴은 구리막을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  11. 제 8 항에 있어서,
    상기 비전해 도금법은 PdCl2 계열의 촉매를 이용하는 것을 특징으로 하는 반도체 장치의 제조방법.
  12. MTJ 소자/하드마스크패턴;
    상기 하드마스크 패턴의 일부 영역을 노출시키는 제1 절연막;
    상기 노출된 하드마스크 패턴상에 구비된 도전막 패턴;
    상기 도전막 패턴 상에 구비된 제2 절연막; 및
    상기 제2 절연막을 관통하여 상기 도전막 패턴과 접하는 도전막 플러그
    를 구비하는 반도체 장치.
  13. 제 6 항에 있어서,
    상기 도전막 패턴은 금속막인 것을 특징으로 하는 반도체 장치.
  14. 제 13 항에 있어서
    상기 도전막 패턴은 구리막을 포함하는 것을 특징으로 하는 반도체 장치.
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