KR101202687B1

KR101202687B1 - 반도체 장치의 제조방법

Info

Publication number: KR101202687B1
Application number: KR1020110013887A
Authority: KR
Inventors: 민수련; 정동하
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2011-02-16
Filing date: 2011-02-16
Publication date: 2012-11-19
Also published as: KR20120094396A

Abstract

본 발명은 공정신뢰성을 높인 자기터널접합 소자를 가진 반도체 장치의 제조방법을 제공한다. 본 발명은 자기저항소자를 구성하기 위한 다층의 패턴을 기판상에 형성하는 단계; 상기 다층의 패턴을 패터닝하기 위해 상기 다층의 패턴의 예정된 영역이 노출되는 홀을 구비한 희생막 패턴을 형성하는 단계; 상기 홀에 금속막 패턴을 형성하는 단계; 상기 희생막 패턴을 제거하는 단계; 및 상기 금속막 패턴을 식각 마스크로 하여 상기 자기저항소자를 구성하기 위한 다층을 패터닝하여 자기저항소자를 형성하는 단계 포함하는 반도체 장치의 제조방법를 제공한다.

Description

반도체 장치의 제조방법{SEMICONDUCTOR DEVICE}

본 발명은 반도체 장치에 관한 것으로, 보다 자세하게는 반도체 장치의 패드 영역에 관한 것이다.

현재 널리 사용되고 있는 대표적인 메모리 소자인 디램(DRAM)의 경우, 고속 동작과 고집적이 가능하다는 장점이 있는 반면에, 휘발성 메모리로서 전원이 꺼지면 데이터를 잃게 될 뿐만 아니라 동작 중에도 계속하여 데이터의 리프레쉬(REFRESH)를 통해 재기록해야 하므로 전력 손실 측면에서 큰 단점이 있다. 또한 비휘발성과 고집적을 특징으로 하는 플래쉬(FLASH) 메모리는 동작 속도가 느린 단점이 있다. 이에 대하여, 자기저항 차이를 이용하여 정보를 저장하는 자기저항 메모리(MRAM)는 비휘발성 및 고속 동작의 특성을 가지면서도 고집적이 가능하다는 장점이 있다.

한편, MRAM은 강자성체 간의 자화(Magnetization) 방향에 따른 자기저항 변화를 이용한 비휘발성 메모리 소자를 말한다. 현재 MRAM으로 가장 많이 채용되고 있는 셀(Cell) 구조로는, 거대자기저항(Giant Magneto-Resistance; GMR) 효과를 이용한 GMR 소자, 터널자기저항(Tunnel Magneto-Resistance: TMR) 효과를 이용한 자기터널접합(Magnetic Tunnel Junction; MTJ) 소자 등이 있으며, 이외에도 GMR 소자의 단점을 복하기 위해 강자성층을 영구자석으로 보강하고 자유층을 연자성층으로 채용한 스핀 밸브(Spin-Valve) 소자 등이 있다. 특히, MTJ 소자는 빠른 속도, 저전력을 갖으며, 디램(DRAM)의 커패시터 대용으로 사용되어 저전력 및 고속 그래픽, 모바일 소자에 응용될 수 있다.

일반적으로, 자기저항소자는 두 자성층의 스핀 방향(즉, 자기모멘텀의 방향)이 같은 방향이면 저항이 작고 스핀 방향이 반대이면 저항이 크다. 이와 같이 자성층의 자화 상태에 따라 셀의 저항이 달라지는 사실을 이용하여 자기저항 메모리 소자에 비트 데이터를 기록할 수 있다. MTJ 구조의 자기저항 메모리를 예로 하여 설명하면, 강자성층/절연층/강자성층 구조의 MTJ 메모리 셀에서 첫번째 강자성체층을 지나가는 전자가 터널링 장벽(Tunneling Barrier)으로 사용된 절연층을 통과할 때 두번째 강자성체층의 자화 방향에 따라 터널링 확률이 달라진다. 즉, 두 강자성층의 자화방향이 평행일 경우 터널링 전류는 최대가 되고, 반평행할 경우 최소가 되므로, 예를 들면, 저항이 클 때 데이터 '1'(또는 '0')이, 그리고 저항이 작을 때 데이터 '0'(또는 '1')이 기록된 것으로 간주할 수 있다. 여기서, 두 강자성층 중 한 층은 자화 방향이 고정된 고정자화층으로, 그리고 나머지 하나는 외부 자기장 또는 전류에 의해 자화 방향이 반전되는 자유자화층이라 칭한다.

한편, 많은 연구소와 학교에서 이러한 자성 메모리들을 오랜 기간 연구했으나 지금까지 상용화되지 못한 원인은 1:2 또는 1:3의 종횡비(aspect ratio)를 유지하면서 수직하고 재증착이 필요없는 자기터널접합 구조의 식각 공정의 개발이 이루어지지 못한 것이다. 즉, 자기터널접합 구조를 제조하기 위해 다층의 막을 패터닝하기가 매우 어려운 것이 최근까지 문제였다.

본 발명은 공정신뢰성을 높인 자기터널접합 소자를 가진 반도체 장치의 제조방법을 제공한다.

본 발명은 자기저항소자를 구성하기 위한 다층의 패턴을 기판상에 형성하는 단계; 상기 다층의 패턴을 패터닝하기 위해 상기 다층의 패턴의 예정된 영역이 노출되는 홀을 구비한 희생막 패턴을 형성하는 단계; 상기 홀에 금속막 패턴을 형성하는 단계; 상기 희생막 패턴을 제거하는 단계; 및 상기 금속막 패턴을 식각 마스크로 하여 상기 자기저항소자를 구성하기 위한 다층을 패터닝하여 자기저항소자를 형성하는 단계 포함하는 반도체 장치의 제조방법를 제공한다.

본 발명에 따른 반도체 장치의 제조방법은 MTJ를 위한 소자를 위한 패턴으로 사용되는 금속 하드마스크의 패턴을 형성시 건식 식각을 적용하지 않는다. 따라서, 금속 하드마스크 패턴의 건식 식각에 의한 MTJ 소자를 이루는 각 층 특히 상부의 층의 손상을 방지함으로서 MTJ 소자의 특성 저하를 막을 수 있다.

도1은 본 발명이 실시예에 따른 반도체 장치의 제조방법에 따라 제조된 반도체 장치의 단면도.
도2와 도3은 도1에 도시된 자기터널저항 소자를 나타내는 단면도.
도4a 내지 도4f는 본 발명이 실시예에 따른 반도체 장치의 제조방법을 나타내는 공정단면도.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.

본 발명은 1:2 또는 1:3의 종횡비(aspect ratio)를 갖는 콘택홀을 형성 후 베리어 메탈(Barrier metal)로 TaN을 증착하고, 구리 다마신(damascene) 공정을 이용하여 콘택홀을 채운 후 구리와 높은 선택비를 갖는 물질을 스퍼터링 방법으로 증착 후 화학적기계적 연마(CMP) 공정으로 평탄화 후 실리콘 산화물을 습식 식각 방법으로 제거함으로써 자기터널접합 구조의 하드마스크의 패턴을 형성하는 방법을 제안한다.

본 발명은 자기터널접합 구조의 자화 반전을 이용하는 자성 메모리인 마그네틱 램, STT 램(Spin-Transfer Torque RAM) 및 수직 자화 마그네틱 램(perpendicular Magnetic RAM)에 적용가능하다.

본 발명은 자기 메모리 등에 적용하기 위한 자기터널접합 구조(이하 MTJ)의 1:2 또는 1:3 종횡비를 갖는 패턴을 형성하기 위하여 1:2 또는 1:3의 높은 종횡비를 갖는 금속 하드마스크의 패턴을 식각하지 않고, 공정을 진행할 수 있다.

본 발명을 적용하여 금속 하드마스크의 패턴을 형성할 경우 MTJ와 같이 건식 식각을 통해 패턴 형성이 어려운 물질의 금속 하드마스크를 건식 식각 공정을 진행하지 않고 형성할 수 있다. 따라서, 제조후의 MTJ 소자의 특성 열화가 없으며, 저항이 낮은 구리를 사용하고, 상부 전극 컨택(Top electrode contact)을 형성하는 공정이 제거됨으로써 적은 공정수로 MTJ 소자의 전극을 형성할 수 있다. 본 발명을 자기 메모리와 같은 핵심 구조의 패턴 형성이 어려운 차세대 메모리에 적용함으로써 열화 없이 높은 효율성을 갖는 메모리를 제작할 수 있다.

도1은 본 발명이 실시예에 따른 반도체 장치의 제조방법에 따라 제조된 반도체 장치의 단면도이다.

도1을 참조하여 살펴보면, 반도체 장치는 기판(10) 상에 게이트 패턴(12,13,14,15), 층간절연막(11,16,20)과 비트라인(17), 비트라인 콘택(18), 하부전극(19), 자기터널저항 소자(30), 상부전극(40), 배선(50)이 형성된다. 게이트 패턴(12,13,14,15)은 하부 절연막(12,) 도전막(13), 하드마스크막(15), 측벽 스페이서(13)를 포함한다.

자기터널접합 소자(30)는 Co, Fe, Pt, Ta 등 건식 식각 공정 적용으로 패턴 형성이 어려운 금속 물질을 포함하는 합금들이 다층 박막 구조로 이루어져 있다. 이에 따라서 자기터널접합 소자를 제조하는 과정에서 고분자 물질로 이루어진 포토레지스트 외에 실리콘 산화물, 실리콘 질화물과 같은 비교적 단단한 마스크가 쓰이고 있으나, 자기터널접합 소자와의 식각 선택비가 높지 않다는 문제점이 있다.

이와 같은 문제점을 극복하기 위해 TiN이나 Ta과 같은 금속을 자기터널접합소자의 제조시 하드마스크로 사용하기도 한다. 그러나 Ta의 경우 막의 스트레스가 커서 자기터널접합 소자를 이루는 각 층 계면에서의 들뜸 현상을 발생시킬 수 있으며, 산화가 잘되는 금속으로 패턴 형성 후 금속 배선 형성을 위해 산화막을 제거하는 공정이 추가로 적용되어야 하는 문제점이 있다. TiN의 경우, 자기터널접합 소자와의 식각 선택비가 높지 않아 두껍게 증착해야 하며, 두꺼운 금속 하드마스크로 인해 자기터널접합 소자의 식각 공정시 쉽게 금소 하드마그크의 일부가 재증착하는 문제점이 있다.

도2와 도3은 도1에 도시된 자기터널저항 소자를 나타내는 단면도이다.

도2는 in-plane MTJ 층을 가지는 자기터널접합 소자이며, 도3은 수직 MTJ 층을 가지는 자기터널접합 소자이다. 도1에 도시된 자기터널저항 소자는 도2에 도시된 소자 또는 도3에 도시된 소자가 적용될 수 있다. 또한 경우에 따라서는 다른 형태의 자기터널저항 소자에도 적응될 수 있다.

도2을 참조하여 살펴보면, in-plane MTJ 층의 자기터널접합 소자는 하부 전극층(31), 피닝층(pinning layer,32), 핀드층(pinned layer,33), 터널 장벽층(34), 프리층(free layer,35), 캐핑층(capping layer,36)을 포함한다. 하부 전극층은 금속 물질, 피닝층(33)은 PtMn 혹은 IrMn 등의 반강자성 물질, 핀드층(33)은 Co, Fe의 합금 혹은 CoFeB/Ru/CoFe 의 세층으로 이루어진 합성 반 강자성체(synthetic anti-ferromagnetic) 구조로 이루어져 있다. 터널 장벽층(tunnel barrier layer)은 금속 산화물로 저항이 높은 물질이 사용되며, 자유층(35)은 Co, Fe, Ni 등과 같은 강자성 물질의 합금으로 이루어진다. 캐핑층(36)은 Ta, Ru 등과 같은 금속 물질로 이루어지며, MTJ 소자의 최상부층에 위치한다.

또한, 도3을 참조하여 살펴보면, 수직 MTJ 층을 가지는 자기터널접합 소자는하부 전극층(31a), 피닝층(pinning layer,32a), 핀드층(pinned layer,33a), 터널 장벽층(34a), 프리층(free layer,35a), 핀드층(pinned layer,33b). 캐핑층(capping layer,36a)을 포함한다.

도4a 내지 도4f는 본 발명이 실시예에 따른 반도체 장치의 제조방법을 나타내는 공정단면도이다.

도4a를 참조하여 살펴보면, 기판(10)상에 층간절연막(11)과, 게이트 패턴(12,13,14,15)을 형성한다. 게이트 패턴(12,13,14,15)은 하부 절연막(12,) 도전막(13), 하드마스크막(15), 측벽 스페이서(13)를 포함한다. 게이트 패턴 상부에 층간절연막(16)을 관통하는 비트라인(16)과, 비트라인 콘택(18)을 형성한다. 이어서 자기터널접합 소자의 하부전극이 될 전극막(19)을 형성한다.

이어서 그 상부에 자기터널접합 소자를 이루는 각 층이 적층된 다층 패턴(30a)을 형성한다. 이어서, 그 상부에 자기터널접합 소자를 이루는 각 다층 패턴(30a)을 패터닝하기 위해 콘택홀(60)을 가지고 있는 층간절연막 패턴(20a)을 형성한다. 여기서 층간절연막 패턴(20a)은 결국 희생막 역할을 한다.

이어서 도4b를 참조하여 살펴보면, 콘택홀(60)에 구리를 매립하기 전에 구리의 확산을 방지하고 다층 패턴(30a)을 건식 식각 공정 시 측면에 가해지는 플라즈마로 인한 손상을 방지하기 위하여 ALD 공정을 적용하여 TaN막(41)을 콘택홀(60)의 상부, 하부 및 측면에 수 나노미터 두께로 증착한다. 그 위로 구리막(42)을 다마신 공법을 적용하여 컨택홀에 형성한다.

도4c를 참조하여 살펴보면, 구리막(42)과 층간절연막(20a)인 실리콘 산화막간의 제거 속도 차이로 인한 선택비가 높은 연마제를 이용한 화학적기계적 연마 공정을 적용하여 컨택홀 상부에서 구리막(42)와 실리콘 산화막의 단차가 10~20 나노미터 정도 생길 수 있도록 구리막(42)을 제거한다. 제거되어 컨택홀 내부에만 남아있는 구리막(42)의 상부, 즉 컨택홀의 상부에 구리막(42)과 식각 가스에 대한 선택비가 높은 TaN막(43)을 20~30 나노미터 두께로 증착한다.

도4d를 참조하여 살펴보면, 컨택홀의 상부에 증착된 TaN막(43)을 컨택홀 외의 지역에 남지 않도록 화학적기계적 연마 공정을 이용해 제거하고 평탄화한다.

이어서 도4e를 참조하여 살펴보면, 습식식각을 적용하여 TaN막(43)과 구리막(42)이 매립된 컨택홀 이외의 층간절연막(20a)을 제거한다. 이어서, 구리막(42)과 TaN막(43)으로 구성된 금속 하드마스크(42,43)를 식각 배리어로 이용하고 CH3OH, CH4/NH3 등의 식각 가스를 이용하여 MTJ 소자를 형성하기 위한 다층 패턴(30a)을 건식 식각한다. 건식 식각된 금속 하드마스크(42,43)와 MTJ 소자를 형성하기 위해 패터닝된 다층 패턴(30a)의 상부면과 측면에 산화를 방지하기 위하여 실리콘 질화막(44)을 화학적기상 증착법(CVD) 방법으로 증착한다. 이과정에서 TaN막(43)이 제거된다.

이어서 도4f에 도시된 바와 같이, 실리콘 질화막(45)으로 덮어진 패터닝된 다층 패턴(30a)과 금속 하드마스크(42,43) 상에 실리콘 산화막(20)을 증착하고 CMP 공정을 적용하여 펑탄화 한 후 금속 배선(50)을 형성한다.

지금까지 살펴본 바와 같이, 본 실시예에 따른 반도체 장치의 제조방법은 MTJ 소자를 위해 다층 패턴을 건식 식각할 때 사용되는 식각마스크로 식각 가스인, CH3OH 혹은 CH4/NH3에 의해 식각 속도가 매우 낮은 TaN와 Cu를 포함하는 하드마스크를 이용한다. 특히, 식각 선택비가 높은 TaN와 Cu를 TaN/Cu /TaN 순서로 적층하여 두께가 50 나노미터 정도로 얇은 금속 하드마스크를 구현한 것이 특징이다.

또한 구리막(42)의 확산을 방지하기 위해 구리막(42)의 상하부와 측면에 TaN(43)가 얇게 증착되는 구조를 이용한다. 본 실시예에의 경우 MTJ 층의 건식 식각을 위해 금속 하드마스크의 패턴 형성 시 층간절연막에서 컨택홀을 형성한 후 컨택홀에 TaN막과 구리막을 적층시킨다. 이어서 평탄화 공정을 진행하여 매립된 컨택홀에만 TaN막과 구리막을 남긴다. 평탄화 공정시 층간절연막으로 사용되는 실리콘 산화층과 구리막의 선택비가 큰 슬러리(slurry)를 사용하여 컨택홀에 심한 디싱(dishing) 현상이 생기도록 한다.

디싱 현상이 생기는 부분을 TaN막으로 매립하고, 평탄화 공정으로 다시 컨택홀에만 TaN막을 남긴후 거푸집역할을 했던 층간절연막을 습식 식각으로 제거하면 금속 하드마스크의 패턴을 건식 식각 공정 적용 없이 형성할 수 있다. 건식 식각 공정의 적용이 없으므로 금속 하드마스크 패턴 형성 시 그 하부층인 MTJ 소자를 위한 다층패턴의 열화를 방지할 수 있다. 컨택홀의 매립을 통한 패턴 형성 방법으로 높은 종횡비를 갖는 금속 하드마스크 패턴을 형성할 수 있는 것이다.

계속해서 본 실시예에 따른 반도체 장치의 제조방법은 단계별로 살펴보면 다음과 같다.

먼저, MTJ 소자를 위해 적층된 다층 막의 상부에 금속 하드마스크 패턴을 형성하기 위해서 그 다층막 상부에 층간절연막을 증착한다. 이어서, 증착된 층간절연막을 선택적으로 제거하여 콘택홀을 형성하기 위해 포토리소그래피 공정을 적용하여 감광막 패턴을 준비한다. 이어서 층간절연막 위에 형성된 포토레지스트의 패턴을 마스크로 사용하여 컨택홀을 건식식각으로 형성한다.

이어서, 층간절연막에 형성된 콘택홀 상에 원자층 증착법(atomic layer deposition) 공정을 적용하여 TaN를 컨택홀의 하부, 측면 및 상부를 증착한다. 이어서, 구리의 확산을 막기 위한 배리어 막으로 TaN막을 컨택홀에 다미신 공정으로 형성한다.

이어서, 층간절연막상에 형성된 구리막을 층간절연막과 높은 식각 선택비를 가지는 슬러리를 이용하여 화학적 기계적 연마공정으로 제거한다. 이때 컨택홀 상부에 디싱이 생기도록 한다. 컨택홀 상부에 형성된 디싱현상에 의해 생긴 영역을 매립하기 위해 TaN을 스퍼터링 방법으로 증착한다.

이어서, 화학적 기계적 연마공정을 이용하여 컨택홀 상부와 층간절연막 상에 형성된 TaN를 제거하여 컨택홀 내에만 TaN을 형성한다. 따라서, TaN, 구리, TaN 구조로 이루어진 금속 하드마스크 패턴이 형성된다. 이어서, 금속 하드 마스크 패턴을 감싸고 있는 층간절연막을 제거한다.

이어서, 금속 하드 마스크 패턴을 식각베리어로 MTJ 소자를 위해 적층된 다층 막을 패터닝한다. 이어서, 패터닝되어 형성된 MTJ 소자와 금속 하드마스크 패턴 상부와 측면의 산화를 방지하기 위해 화학적기상증착법을 이용하여 실리콘 질화막을 형성한다. 이어서, 실리콘 질화막이 형성된 MTJ 소자와 금속 하드마스크 패턴상에 층간절연막을 형성하고, 화학적기계적 연마 공정을 적용하여 금속 하드마스크 상부를 노출시킨다. 노출된 금속 하드마스크 패턴 상부에 Ti, TiN, Al, Cu 등과 같은 금속 물질을 증착하여 금속 배선을 형성한다.

지금까지 살펴본 바와 같이, 본 실시예에 따른 반도체 장치의 제조방법은 MTJ를 위한 소자를 위한 패턴으로 사용되는 금속 하드마스크의 패턴을 형성시 건식 식각을 적용하지 않는다. 따라서, 금속 하드마스크 패턴의 건식 식각에 의한 MTJ 소자를 이루는 각 층 특히 상부의 자유층에 대한 손상을 방지함으로서 터널자기저항(Tunnel Magneto-Resistance: TMR) 성능 저하 등, MTJ 소자의 특성 저하를 막을 수 있다. 또한, MTJ 소자의 각 층과의 식각 선택비가 높은 TaN와 구리를 적층한 하드마스크 패턴은 후속 금속 배선 공정 시 평탄화를 위한 화학적기계적 연마 공정 적용에 있어서 배리어로 이용할 수 있다. 또한, 구리와 TaN막으로 된 금속하드마스크 패턴을 상부전극으로 사용하게 됨으로서, 낮은 저항의 우수한 상부 전극을 형성할 수 있다.

이상에서 대표적인 실시예를 통하여 본 발명에 대하여 상세하게 설명하였으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 상술한 실시예에 대하여 본 발명의 범주에서 벗어나지 않는 한도 내에서 다양한 변형이 가능함을 이해할 것이다. 그러므로 본 발명의 권리범위는 설명된 실시예에 국한되어 정해져서는 안되며, 후술하는 특허청구범위뿐만 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.

Claims

자기저항소자를 구성하기 위한 다층의 패턴을 기판상에 형성하는 단계;
상기 다층의 패턴을 패터닝하기 위해 상기 다층의 패턴의 예정된 영역이 노출되는 홀을 구비한 희생막 패턴을 형성하는 단계;
상기 홀에 금속막 패턴을 형성하는 단계;
상기 희생막 패턴을 제거하는 단계; 및
상기 금속막 패턴을 식각 마스크로 하여 상기 자기저항소자를 구성하기 위한 다층을 패터닝하여 자기저항소자를 형성하는 단계
를 포함하는 반도체 장치의 제조방법.
청구항 2은(는) 설정등록료 납부시 포기되었습니다.

제 1 항에 있어서,
상기 홀에 금속막 패턴을 형성하는 단계는
상기 홀의 형태를 따라 제1 확산방지용 금속을 형성하는 단계;
상기 제1 확산방지용 금속상에 식각 베리어용 금속을 형성하는 단계; 및
상기 식각 베리어용 금속상에 제2 확산방지용 금속을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
청구항 3은(는) 설정등록료 납부시 포기되었습니다.

제 2 항에 있어서,
상기 제1 및 제2 확산방지용 금속은 TaN이고, 상기 식각 베리어용 금속은 구리인 것을 특징으로 하는 반도체 장치의 제조방법.
청구항 4은(는) 설정등록료 납부시 포기되었습니다.

제 2 항에 있어서,
상기 홀에 금속막 패턴을 형성하는 단계는
상기 식각 베리어용 금속상에 제2 확산방지용 금속을 형성하는 단계는
상기 식각 베리어용 금속을 형성하는 과정에서, 화학적기계적연마공정을 이용하여 상기 홀의 상단일정부분이 디싱현상이 생기도록 하고, 상기 디싱현상에 의해 홀의 상단부분에 생긴 공간에 상기 제2 확산방지용 금속을 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
청구항 5은(는) 설정등록료 납부시 포기되었습니다.

제 1 항에 있어서,
상기 금속막 패턴은 TaN/Cu/TaN 패턴인 것을 특징으로 하는 반도체 장치의 제조방법.
청구항 6은(는) 설정등록료 납부시 포기되었습니다.

제 1 항에 있어서,
상기 금속막 패턴과 같은 높이의 절연막을 상기 금속막 패턴의 주변영역에 형성하는 단계; 및
상기 금속막 패턴과 접하는 금속배선을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
청구항 7은(는) 설정등록료 납부시 포기되었습니다.

제 6 항에 있어서,
상기 금속막 패턴과 같은 높이의 절연막을 상기 금속막 패턴의 주변영역에 형성하는 단계는
상기 절연막을 상기 금속막 패턴을 덮을 수 있도록 형성하는 단계; 및
화학적기계적 연마 공정으로 상기 금속막 패턴이 노출되도록 하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
청구항 8은(는) 설정등록료 납부시 포기되었습니다.

제 7 항에 있어서,
상기 금속막 패턴의 산화를 방지하기 위해 실리콘질화막을 상기 금속막 패턴의 상부와 측면에 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
청구항 9은(는) 설정등록료 납부시 포기되었습니다.

제 1 항에 있어서,
자기저항소자를 구성하기 위한 다층의 패턴은 자기터널접합 소자를 위한 것을 특징으로 하는 반도체 장치의 제조방법.
청구항 10은(는) 설정등록료 납부시 포기되었습니다.

제 1 항에 있어서,
상기 다층의 패턴은
하부 전극층/피닝층/핀드층/터널 장벽층/프리층/캐핑층이 적층된 것을 특징으로 하는 반도체 장치의 제조방법.
청구항 11은(는) 설정등록료 납부시 포기되었습니다.

제 1 항에 있어서,
상기 다층의 패턴은
하부 전극층/피닝층/핀드층/터널 장벽층/프리층/핀드층/캐핑층이 적층된 것을 특징으로 하는 반도체 장치의 제조방법.
청구항 12은(는) 설정등록료 납부시 포기되었습니다.

제 1 항에 있어서,
상기 기판과 자기저항소자를 구성하기 위한 다층의 패턴 사이에 게이트 패턴 및 상기 게이트 패턴 상부에 비트라인 및 비트라인 콘택을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.