KR100823465B1 - 자기 정렬된 자기 클래드 기입선 및 그 방법 - Google Patents

자기 정렬된 자기 클래드 기입선 및 그 방법 Download PDF

Info

Publication number
KR100823465B1
KR100823465B1 KR1020037006612A KR20037006612A KR100823465B1 KR 100823465 B1 KR100823465 B1 KR 100823465B1 KR 1020037006612 A KR1020037006612 A KR 1020037006612A KR 20037006612 A KR20037006612 A KR 20037006612A KR 100823465 B1 KR100823465 B1 KR 100823465B1
Authority
KR
South Korea
Prior art keywords
magnetic
trench
layer
conductive
magnetic cladding
Prior art date
Application number
KR1020037006612A
Other languages
English (en)
Other versions
KR20030059257A (ko
Inventor
존스로버트이.
배런캐롤씨.
룩코스키에릭디.
멜니치브래들리엠.
Original Assignee
프리스케일 세미컨덕터, 인크.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 프리스케일 세미컨덕터, 인크. filed Critical 프리스케일 세미컨덕터, 인크.
Publication of KR20030059257A publication Critical patent/KR20030059257A/ko
Application granted granted Critical
Publication of KR100823465B1 publication Critical patent/KR100823465B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H10B61/20—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors
    • H10B61/22—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors of the field-effect transistor [FET] type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/14—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements
    • G11C11/15—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements using multiple magnetic layers
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Physics & Mathematics (AREA)
  • Mathematical Physics (AREA)
  • Theoretical Computer Science (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)
  • Hall/Mr Elements (AREA)
  • Mram Or Spin Memory Techniques (AREA)

Abstract

자기 저항식 메모리 소자(240a)를 위한 자기 정렬된 자기 클래드 비트선 구조(274)와 그 형성 방법이 개시되어 있으며, 상기 자기 정렬된 자기 클래드 비트선 구조(274)는 트렌치(258)내로 연장하며, 도전성 재료(250), 자기 클래딩 측벽들(262) 및 자기 클래딩 캡(252)을 포함한다. 자기 클래딩 측벽들(262)은 도전성 재료(264)를 적어도 부분적으로 둘러싸고, 자기 클래딩 캡(252)은 트렌치내에서 트렌치의 상부에 대하여 적어도 리세스된다.
트렌치, 유전체층, 자기 메모리 소자, 캡핑 자기 클래딩 재료, 도전성 재료

Description

자기 정렬된 자기 클래드 기입선 및 그 방법{Self-aligned magnetic clad write line and method thereof}
본 발명은 일반적으로 자기 저항식 랜덤 액세스 메모리(magnetoresistive random access memory; MRAM) 장치와 그 제조 방법에 관한 것이며, 특히 MRAM 장치 기입선 구조에 관한 것이다.
자기 저항식 랜덤 액세스 메모리(Magnetoresistive Random Access Memory; MRAM) 기술 개발이 반도체 산업에 의해 비휘발성 메모리의 타입으로서 사용하기 위해 현재 진행되고 있다. MRAM은 또한 다이나믹 랜덤 액세스 메모리(Dynamic Random Access Memory; DRAM) 또는 스태틱 랜덤 액세스 메모리(Static Random Access Memory; SRAM)의 대체로서 유용함을 입증할 수 있다. 2개의 주요 타입들의 MRAM이 존재한다: MTJ(자기 터널 접합; Magnetic Tunnel Junction) MRAM 및 GMR(거대 자기 저항; Giant MagnetoResistive) MRAM. 도 1은 다수의 디지트선들(14)로 교차되는 기입선 또는 비트선(12)을 포함하는 MTJ 어레이(10)의 일부, 즉 메모리 비트를 도시한다. 기입선과 디지트선의 각 교차점에서, 자기 터널 접합 샌드위치(16)는 1 "비트"의 정보가 저장되는 메모리 소자를 형성한다. 자기 터널 접합 샌드위치(16)는 자화 벡터가 고정된 자기층(20)과 자화 벡터가 스위칭될 수 있는 자기층(22) 사이에 있는 비자기 재료(18)로 구성되며; 이 층들은 고정층(20) 및 프리 또는 스위칭 층(22)으로 불릴 것이다.
메모리 어레이에서 메모리 셀들의 패킹 밀도(packing density)를 증가시키는 것이 여러 가지 이유로 유리하다. 다수의 인자(factor)들이 패킹 밀도에 영향을 미친다; 이 인자들은 메모리 소자 사이즈, 및 연관된 메모리 셀 회로, 즉 비트선들 및 디지트선들의 상대 치수, 및 메모리 셀 내의 임의의 반도체 스위칭 또는 액세스 장치들을 포함한다. 예를 들어, 도 2를 참조하면, 종래 기술의 MRAM 기입선 구조(100)의 일부 단면도가 도시된다. (기입선 구조(100)는 MTJ 어레이에서 비트선 구조이거나 GMR 어레이에서 워드선 구조일 수 있다.) 기입선 구조(100)는 자기 클래딩 부재들(103 및 106)로 둘러싸인 도전성 재료(104)를 포함한다. 자기 클래딩 부재들(103)은 도 2에 도시된 단면의 평면에서 자기 도메인들을 가지는 고투자율 재료들을 사용하여 형성되며 자계의 인가 및 인가된 자계의 제거에 의해서 자화 및 탈자화(demagnetize)된다. 전류가 도전성 재료(104)를 통해 인가될 때, 자기 클래딩 부재들(103 및 106)과 연관되는 대응하는 자계들은 크기가 커지게 도우며, 기입선 구조(100)와 연관되는 전체 자계를 그와 연관된 메모리 소자(도시 안됨)쪽으로 보다 효과적으로 집중시킨다. 부가적으로, 자기 클래딩 부재들(103 및 106)은 또한 다른 기입선들과 연관된 메모리 셀들로부터 비트선의 자계를 보호하도록 도우며, 그것에 의해 그들의 프로그래밍 상태 정보를 보호한다.
기입선 구조(100)를 형성하는 종래 기술 방법은 유전체층(101)에서 트렌치(102)를 먼저 에칭하는 단계를 포함한다. 다음으로, 니켈-철(NiFe) 합금으로 된 층과 같은, 고투자율 자기 재료의 층은 유전체층(101) 위의 트렌치(102)내에 침착된다. 고투자율 자기 재료의 층은 그 다음 트렌치 측벽들과 인접한 자기 클래딩 측벽(스페이서) 부재들(103)을 형성하도록 이방적으로 에칭된다. 자기 클래딩 측벽 부재들(103)을 형성한 후, 구리 또는 알루미늄과 같은 도전성 재료(104)는 유전체층(103) 위에 그리고 트렌치 개구부(102)내에 침착된다. 그 다음, 개구부(102)내에 포함되지 않는 도전성 재료(104)의 부분들은 화학 기계 연마(CMP; chemical mechanical polishing) 처리를 사용하여 제거된다. 마지막으로, 고투자율 자기 재료의 위에 놓인 층은 자기 클래딩 캡핑(capping) 부재(106)를 형성하도록 침착되고 패터닝되고 에칭된다.
메모리 소자의 위치에서 자계의 크기는 클래딩의 존재에 의해 커지며, 따라서 보다 적은 전류가 도전성 재료(104)에 필요하게 된다. 자계 클래딩 캡핑 부재(106)가 트렌치(102)의 위에 형성되므로, 이는 트렌치(102)의 폭 치수(X)보다 훨씬 큰 폭 치수(Z)를 갖도록 패터닝되고 에칭되어야만 한다. 더욱이, 트렌치(102)에 대한 자기 클래딩 캡핑 부재(106)의 정렬은 중요할 수 있다. 트렌치(102)상에 자기 클래딩 캡핑 부재(106)를 적절하게 정렬하지 못하면 비트선에 의해 생성되는 최적 자계보다 작은 자계들이 생기거나 포함되지 않은 자계들에 인접 회로의 바람직하지 않은 노출이 생길 수 있다. 따라서, 자기 클래딩 캡핑 부재(106)의 치수(Z)는 부가적으로 임의의 정렬 허용 오차를 고려하도록 확대되어야만 한다. 그러므로, 자기 클래딩 캡핑 부재(106)의 치수(Z)를 감소시키는 능력은 그에 대응하여 MRAM 어레이 패킹 밀도의 스케일러빌리티(scalability)를 개선할 수 있다.
본 발명은 첨부한 도면들에 한정되지 않고 예로써 도시되며, 동일한 참조 번호는 유사한 소자들을 나타낸다.
도 1은 종래 기술의 MTJ MRAM 어레이의 일부를 도시하는 단면도.
도 2는 종래 기술의 MRAM 기입선 구조를 도시하는 단면도.
도 3 내지 도 6은 MRAM 어레이의 일부의 제조를 도시하는 단면도들.
도 7 내지 도 14는 도 6에 도시된 MRAM 어레이에서 메모리 셀들에 의해 사용되는 비트선 구조의 형성을 도시하는 본 발명의 실시예의 단면도.
도 15는 GMR MRAM 어레이의 일부를 도시하는 단면도.
도면들에서 소자들이 간단하고 명료하도록 도시되며, 스케일로 그려질 필요가 없음을 당업자는 인식할 것이다. 예를 들어, 도면들에서 소자들 중 몇몇의 치수들은 본 발명의 실시예들의 이해를 높이는 것을 돕기 위해 다른 소자들에 비해 과장될 수 있다.
상세한 설명
본 발명의 실시예는 이제 첨부한 도면들에 관하여 보다 상세히 논의되어질 것이다.
본 발명의 실시예에 따라, 자기 저항식 랜덤 액세스 메모리(magnetoresistive random access memory; MRAM)와 그 형성 방법이 기재된다. 도 3 내지 도 13은 자기 메모리 소자들, 판독 동작시 전기 접속들을 자기 메모리 소자들에 스위칭하는 트랜지스터들, 및 연관된 자기 메모리 소자 디지트선 및 비트선 회로를 포함하는 MRAM 장치를 제조하는 단면도를 도시한다.
도 3을 참조하면, 부분적으로 제조된 MRAM 장치(201)를 포함하는 단면도가 도시된다. MRAM 장치(201)는 단결정 기판(200)(또는 실리콘 절연막(SOI; silicon on insulator) 등과 같은 다른 적합한 기판), 절연 영역들(202), 및 스위칭 트랜지스터들(207a 및 207b)을 포함한다. 한 비제한적인 실시예에 따르면, 단결정 기판(200)은 P형 실리콘 기판이며, 스위칭 트랜지스터들(207a 및 207b)은 NMOS 트랜지스터들이다. 스위칭 트랜지스터들(207a 및 207b)은 N형 도핑된 영역들(208 및 210), 게이트 유전체층들(204) 및 게이트 전극층들(206)을 더 포함한다. 게이트 전극층들(206)은 또한 이 실시예(도 4에 도시안됨)에서 디지트선에 평행한 워드선들을 형성한다. NMOS 스위칭 트랜지스터들(207a 및 207b)은 통상적인 CMOS 처리들을 사용하여 제조된다. 다른 회로 소자들, 예컨대 입력/출력 회로, 데이터/어드레스 디코더들 및 비교기들은 MRAM 장치에 포함될 수 있으나, 이들은 간략화를 위해 도면들에서 생략된다.
일 실시예에서, 스위칭 트랜지스터들(207a 및 207b)을 형성한 후, N형 도핑된 영역들(208 및 210)의 표면과 스위칭 트랜지스터들(207a 및 207b)의 표면은 영역들(212a, 212b, 214 및 215)을 형성하도록 규화물화된다(silicide). 메모리 셀의 판독 동작시, 포지티브 전압은 스위칭 트랜지스터들(207a 및 207b)의 드레인 영 역(210)에 인가되어야만 한다. 이는 어레이의 특정 행을 따라 모든 트랜지스터 쌍들의 드레인 영역들과 접촉하여 감지선을 가짐으로써 달성된다. 이 감지선은 본 실시예에서 워드 및 디지트선에 평행하다.
일 실시예에서 감지선은 인접한 드레인 영역들(210)과 연관된 규화물 영역들(214)을 접속함으로써 형성될 수 있다. 대안적으로, 이 드레인 영역들은 분리된 도전체에 의해 접속될 수 있다. 도 4에 도시된 실시예에서, 감지선은 규화물화된 영역(214) 위에 형성된 도전성 부재(216)이다. 일 실시예에 따르면, 도전성 부재(216)는 통상적인 상감 처리를 사용하여 형성된 텅스텐으로 된 층이다. 도전성 부재(216)는 트랜지스터들(207a 및 207b)을 통해 다음에 형성된 자기 메모리 소자들에 감지 전류를 제공한다. 자기 메모리 소자들의 형성에 관한 설명이 하기에 설명될 것이다. 다른 실시예에서, 감지선은 일련의 콘택트 윈도우들 및 콘택트 플러그들로부터 개개의 드레인 영역들(210) 및 개별적인 도전체 선의 형성까지 형성될 수 있다.
인터레벨 유전체(interlevel dieletric, ILD)층(218)은 그 다음 기판 표면 위에 형성된다(주의, 이 문맥에서 사용된 "기판 표면"은 논의하에서 처리의 어느 정도까지 반도체 장치 기판 상에 제조된 모든 층들뿐만 아니라 반도체 장치 기판을 포함한다. 그러므로, 기판 표면은 그 위에 형성된 모든 구조들을 포함하는, 기판의 현재 최상부 표면을 말한다). 일 실시예에서, ILD층(218)은 가스 소스로서 TEOS(tetraethoxysilane)를 사용하여 화학 증착에 의해 침착된 재료를 포함하는 실리콘 2산화물이다. 대안적으로, ILD층(218)은 실리콘 질화물의 층, PSG(phosphosilicate glass)의 층, BPSG(borophosphosilicate glass)의 층, SOG(spin on glass)층, 실리콘 산화질화물(SiON)의 층, 폴리아미드(polyimide)층, 저-k(low-k) 유전체 재료의 층(이 명세서의 목적을 위해 저-k 유전체 재료 또는 저유전체 상수 재료는 대략 3.6보다 작은 유전체 상수를 갖는 임의의 재료이다) 등일 수 있다. 침착은 대안적으로 물리적 증착(PVD), PVD 및 CVD의 결합 등에 의해 일어날 수 있다.
다음에 형성된 자기 메모리 소자들에 감지 전류들의 전도를 제공하는 도전성 플러그들(220a 및 220b)은 그 다음 ILD 층(218)내에서 형성되며, 규화물화된 영역(212a, 212b)에 상호접속된다. 일 실시예에 따라, 자기 메모리 소자들, 디지트선들, 비트선들(적절하다면), 및 기입선들을 제외하면, MRAM 장치의 대부분의 회로 소자들은 도전성 플러그들(220a 및 220b)을 형성하기 전에 기판(200) 위에 통합된다. 일 실시예에서 도전성 플러그들(220a 및 220b)은 접착/배리어층(도시안됨)을 포함하며, 플러그를 재료로 채운다. 접착/배리어층은 전형적으로 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta) 등과 같은 내화 금속, 내화 금속 질화물 또는 내화 금속들의 결합 또는 그들의 질화물들이다. 플러그 충전 재료는 전형적으로 텅스텐, 알루미늄, 구리 또는 유사한 도전성 재료이다. 접착/배리어층 및 플로그 충전 재료는 PVD, CVD, 전기 도금 처리들, 그것들의 결합 등을 사용하여 침착될 수 있다. 접착/배리어층 및 플러그 충전 재료를 침착한 후, 기판 표면은 도 3에 도시된 도전성 플러그들(220a 및 220b)을 형성하기 위해 개구부내에 포함되지 않은 플러그 충전 재료 및 접착/배리어층의 일부들을 제거하기 위해 연마된다.
도전성 플러그들(220 및 220b)을 형성한 후, 다음에 형성되는 자기 메모리 소자들에 대한 디지트선들이 규정된다. 도 4에 도시된 바와 같이, 에칭 스톱층(222) 및 ILD층(224)은 기판 표면 위에 형성된다. 일 실시예에서, 에칭 스톱층(222)은 CVD 침착된 실리콘 질화물로 된 층이다. 대안적으로, 알루미늄 질화물 또는 알루미늄 산화물과 같은 다른 재료들과 PVD 또는 CVD 및 PVD의 조합들과 같은 다른 침착 방법들은 에칭 스톱층(222)을 형성하는데 사용될 수 있다. ILD 층(224)은 ILD 층(218)을 형성하기 위해 이전에 기술된 임의의 재료들 또는 처리들을 사용하여 형성될 수 있다. 일 실시예에 따라, ILD 층(224)은 대략 400-600㎚의 범위의 두께를 갖는 CVD 실리콘 2산화물로 된 층이다.
다음으로, 기판 표면은 ILD층(224)내의 트렌치들(225) 및 콘택트 윈도우 개구부들(227)을 규정하기 위해 통상적인 처리들을 사용하여 패터닝되고 에칭된다. 에칭 처리는 그 다음 콘택트 윈도우 개구부들(227)이 도전성 플러그들(220a 및 220b)로 연장하도록 에칭 스톱층(222)을 에칭하는 화학물질을 사용한다. 대안적인 실시예에서, 종단점 에칭 처리 또는 잘 제어된 시간의 에칭 처리는 트렌치들과 콘택트 윈도우 개구부들을 형성하는데 사용되며, 에칭 스톱층(222)의 사용은 필요하지 않을 수 있다.
다음으로, 고투자율 자기 재료로 된 비교적 얇은 층(226)은 기판 표면 위에 침착된다. 전형적으로, 고투자율 재료의 층(226)은 니켈철(NiFe)과 같은 합금 재료를 포함한다. 일 실시예에 따라, 고투자율 자기 재료의 층(226)의 두께는 대략 5-40㎚의 범위에 있다. 자계 집중층(226)의 접착을 개선시키기 위해 또는 고투자율 재료의 종이 ILD 층(224)으로 확산하는 것을 방지하도록 배리어를 제공하기 위해, 티타늄 질화물, 탄탈, 탄탈 질화물, 또는 다른 이러한 재료로 된 층은 고투자율 자기 재료의 층(226) 및 ILD 층(224) 사이에 형성될 수 있다.
도전층(228)은 그 다음 트렌치들(225) 및 콘택트 윈도우 개구부들(227)을 실질적으로 채우고 도 4에 도시된 구조를 형성하기 위해 고투자율 자기 재료의 층(226) 위에 침착된다. 일 실시예에 따라, 도전층(228)은 구리로 된 층이며, 이는 PVD 침착된 시드층(seed layer)(도시안됨) 및 전기 도금된 상부층(overlayer)을 포함한다. 대안적으로, 도전층(228)은 알루미늄, 알루미늄 합금, 구리 합금 또는 그것의 조합들과 같은 다른 재료들을 사용하여 형성될 수 있다. 고투자율 재료의 층(226)의 접합을 향상시키기 위해 또는 배리어 보호를 제공하기 위해, 티타늄 질화물, 탄탈, 탄탈 질화물 등으로 된 층은 자계 집중층(226) 및 도전층(228) 사이에 형성될 수 있다.
이제 도 4로 돌아가면, 도전층(228)을 침착한 후, 도전성 재료(228)의 일부들 및 트렌치 개구부들(225)내에 포함되지 않은 자계 집중층(226) 및 콘택트 윈도우 개구부들(227)은 제거되며 기판 표면은 통상적인 CMP 처리를 사용하여 평탄화된다. 이 점에서, 디지트선들(229a, 229b)이 실질적으로 형성된다. 디지트선들(229a, 229b)은 고투자율층들(226)의 일부들을 남김으로써 부분적으로 둘러싸여진다. 이 고투자율층(226)의 남아있는 부분들은 디지트선의 자속 누설을 감소시키고 다음에 형성될 위에 놓인 자기 메모리 소자들쪽으로 디지트선의 자계들을 집중시키는데 도움을 준다.
유전체층(230)은 그 다음 디지트선들(229a, 229b) 위에 포함하는, 기판 표면 위에 침착된다. CMP 처리는 유전체층(230)의 상부 표면을 평탄화하는데 사용될 수 있다. 유전체층(230)은 도 3에 도시된 바와 같이 개구부들(301 및 302)을 형성하기 위해 패터닝되고 에칭된다. 다음으로, 도전층(232)은 유전체층(230)위에 침착된다. 유전체층(230)은 도전층(232)으로부터 디지트선들(229a 및 229b)을 전기적으로 절연한다. 일 실시예에 따라, 도전층(232)의 두께는 대략 40-60㎚의 범위에 있다. 도전층(232)의 침착 후, 기판 표면은 연마 처리를 사용하여 평탄화될 수 있다.
다음으로, 자기 메모리 소자 층들(234, 236 및 238)은 도전층(232) 위에 침착된다. 메모리 소자층들(234, 236 및 238)은 PVD, 이온빔 침착(IBD), CVD, 그것의 조합들 등을 사용하여 침착될 수 있다. 하부 자기 메모리 소자층(234) 및 상부 자기 메모리 층은 NiFe, CoFe, NiFeCo 등과 같은 자기 재료들을 이용한다. 중간 메모리 소자층(236)은 전형적으로 MTJ 어레이에서 알루미늄 산화물(Al2O3), GMR 어레이에서 구리(Cu)와 같은 얇은 터널 유전 재료를 포함한다. 일 실시예에서, 메모리 소자층(236)은 하부 자기층(234) 위의 알루미늄막을 먼저 침착하고 그 다음 RF 산소 플라즈마와 같은 산화물 소스를 사용하여 알루미늄 막을 산화함으로써 형성된다. 대안적으로, 알루미늄 산화물은 알루미늄의 완전한 산화를 보장하기 위해 가열되거나 가열되지 않은 산소 환경(ambient)에서 다음 처리가 뒤따를 수 있는 층(234) 상에 침착된다. 자기 메모리 소자층들(234 및 238)의 두께들은 전형적으로 대략 2-20㎚의 범위에 있다. 자기 메모리 소자(236)의 두께는 전형적으로 대략 1-3㎚의 범위에 있다. 자기 메모리 소자층들(234 및 238) 중 하나는 고정된 층과 다른 프리 층을 형성해야만 한다. 양호한 실시예에서 하부 자기 메모리 층(234)은 고정층이며, 상부 자기층(238)은 프리층이다. 고정층과 프리층의 형성은 기술상 잘 알려진 재료들과 구조들 다음에 올 수 있다. 고정층은 프리층 재료의 보자력 장(coercive field)보다 큰 보자력 장을 갖는 자기 재료를 사용할 수 있다. 대안적으로, 두께 또는 길이 대 폭의 종횡비들과 같은 기하학적인 효과들은 프리층을 고정된 층보다 더 쉽게 스위칭하는데 사용될 수 있다. 반대의 자화 벡터들을 갖는 2개의 자기층들 사이에 샌드위치된 비자기 또는 비강자성체 층들과 같은 멀티층 스택들은 또한 고정층을 형성하는데 사용될 수 있다. 멀티층 스택들(예를 들어, NiFe를 갖는 CoFe의)은 또한 프리층을 형성하는데 사용될 수 있다.
이제 도 5로 돌아가면, 기판 표면은 메모리 소자 층들(234, 236 및 238)의 남은 부분들로부터 자기 메모리 소자들(240a 및 240b)을 형성하기 위해 그리고 도전층(232)의 남은 부분들로부터 도전성 부재들(242a 및 242b)을 형성하기 위해 패터닝되고 에칭된다. 도전성 부재(242a)는 도전성 플러그(220a) 및 도전성 부재(228a)를 통해 자기 메모리 소자(240a)를 트랜지스터(207a)에 상호접속시키며, 도전성 부재(242b)는 도전성 플러그(220b) 및 도전성 부재(228b)를 통해 자기 메모리 소자(240b)를 트랜지스터(207a)에 상호접속시킨다.
이제 도 6을 참조하면, 일 실시예에 따라, 자기 메모리 소자들(240a 및 240b) 및 도전성 부재들(242a 및 242b)을 형성한 후, ILD 층(244)은 기판 표면상에 침착된다. 양호한 실시예에서 CMP 처리는 ILD 층(224)을 평탄화하는데 사용될 것이다. 그 다음 에칭 스톱층(246)은 ILD 층(244) 위에 침착된다. 그 다음, 자기 메모리 소자들(240a 및 240b) 위에 놓인 에칭 스톱층(246) 및 ILD층(244)의 일부들은 자기 메모리 소자들(240a 및 240b)의 일부들을 노출시키는 개구부들을 규정하도록 제거된다. 다음에, 도전층(248)은 기판 표면상에 개구부들내에 침착된다. 그 다음 도전층은 도 6에 도시된 바와 같이 도전성 부재들(248a 및 248b)을 형성하기 위해 연마된다. 당업자는 어느 정도까지, MRAM 장치를 제조하는 처리가 당업자에게 통상적인 것임을 인식한다. MTJ 장치의 처리가 기술되었다 하더라도, 당업자는 본 발명을 사용하는 GMR 장치가 더욱이 어느 정도까지 공지된 방법들을 사용하여 제조될 수 있음을 인식한다.
이제 도 6 및 도 7 내지 도 13을 참조하면, 본 발명의 실시예는 다음에 상세히 기술되어질 것이다. 도 6은 실질적으로 완성된 MRAM 장치(501)의 단면을 포함한다. 단면은 비트선 구조(274)의 길이와 동일한 축을 따라 실질적으로 연장하며, 비트선 구조(274)가 자기 메모리 소자들(240a 및 240b)에 전기적으로 접속함을 도시한다. 비트선 구조(274)는 도전성 재료(250)와 자기 정렬된 자기 클래딩 캡핑 층(252)을 포함하는 자기적으로 클래드 비트선 구조이다. 비트선 구조(274) 위에는 패시베이션 층(254)이 놓여 있다.
도 7 내지 도 13은 본 발명의 실시예를 제조하는데 사용되는 처리단계들의 시퀀스를 도시하는 확장된 단면도를 포함하며, 이는 도 6에 도시된 MRAM 장치(501)에 대한 자기 정렬된 자기 클래드 비트선을 포함한다. 도 7 내지 도 13에 도시된 도면들은 도 6의 화살표 7-7로 표시된 바와 같이 유전체층(230) 및 도전성 부재(248a)를 통과하는 단면을 포함한다.
이제 도 7을 참조하면, 도전성 부재들(248a 및 248b)(도 7에는 248b가 도시안됨)을 형성한 후, ILD층(256)은 에칭 스톱층(단면의 배향으로 인해 도 6에 ILD 층(256)이 도시안됨) 위에 형성된다. 일 실시예에서, ILD층(256)은 CVD에 의해 침착되고 소스 가스로서 TEOS를 사용하여 형성되는 실리콘 2산화물 기반 재료이다. 대안적으로, ILD층(256)은 실리콘 질화물의 층, PSG의 층, BPSG의 층, SOG층, SiON의 층, 폴리이미드 층, 저-k 유전 재료의 층(layer of low-k dieletric material), 상술한 재료들의 조합 등일 수 있다.
ILD층(256)을 침착한 후, 기판 표면은 ILD층(256)에서 트렌치(258)를 형성하기 위해 패터닝되고 에칭된다. 도 7에 도시된 바와 같이, 트렌치(258)는 도전성 부재(248a) 및 자기 메모리 소자(240a)와 실질적으로 정렬된다. 도 7에 도시되지 않았다 하더라도, 트렌치는 도 6에 도시된 방향으로 연장하며, 이는 또한 비트선 구조(274)와 연관된 다른 자기 메모리 소자들과 실질적으로 정렬한다.
다음에, 고투자율 자기 재료의 층(260)은 도 8에 도시된 바와 같이 ILD층(256) 위에 트렌치(258)내에 침착된다. 일 실시예에 따라, 고투자율 자기 재료의 층(260)은 NiFe를 포함한다. 대안적으로, 고투자율 자기 재료의 층은 NiFeCo로 된 층일 수 있다. 전형적으로, 고투자율 자기 재료의 층(260)은 PVD를 사용하여 침착된다. 대안적으로, CVD, 전기 도금, 무전해 도금(electroless plating) 등은 또한 고투자율 자기 재료의 층(260)을 형성하는데 사용될 수 있다. 전형적으로, 고투자율 자기 재료의 층(260)의 두께는 대략 5-40㎚의 범위에 있다. 당업자는 기술이 진보함에 따라 트렌치 치수들이 줄어들 수 있음을 이해한다. 트렌치가 줄어들면, 고투자율 자기 재료의 층(260)의 두께는 5-40㎚ 범위 내에 있지 않을 수 있다. 이것이 그 경우이면, 트랜치를 채우지 못하는 다른 두께가 선택되어야 한다.
다음에, 고투자율 층(260)은 도 9에 도시된 바와 같이 트렌치 개구부(258)의 측벽들에 인접한 스페이서들(자기 클래딩 측벽 부재들)(262)을 형성하기 위해 이방적으로 에칭된다. 일 실시예에서, 고투자율 층(260)은 플라즈마 에칭 처리 화학 물질을 사용하여 에칭된다. 이 플라즈마 에칭은 염소(Cl) 기반 화학 물질, 또는 아르곤(Ar) 기반 화학 물질, 또는 이러한 화학 물질들의 조합들을 포함할 수 있다. 이러한 에칭 화학 물질은 또한 질소(N)와 같은 다른 기체들을 포함할 수 있다. 대안적으로, 이온 밀링(ion milling) 처리는 스페이서들을 형성하는데 사용될 수 있다.
자기 클래딩 측벽 부재들(262)을 형성한 후, 도전성 재료의 층(250)은 도 9에 도시된 바와 같이 기판 표면 위에 그리고 트렌치 개구부(258)내에 침착된다. 도전성 재료 또는 층(250)은 PVD, CVD, 전기 도금, 무전해 도금, 또는 그것의 조합들을 사용하여 침착될 수 있다. 전형적으로, 도전성 재료(250)는 실질적으로 트렌치를 채우는 두께를 가진다. 당업자는 이 두께 요건이 트렌치의 깊이 및 폭 치수들의 함수로서 변할 것임을 인식한다. 일 실시예에 따라, 도전성 재료(250)는 구리로 된 층이다. 대안적으로, 도전성 재료(250)는 구리 합금, 알루미늄, 또는 알루미늄-구리를 포함하는 알루미늄 합금과 같은 다른 재료들을 포함할 수 있다. 다음에, 트렌치(258)내에 포함되지 않는 도전성 재료(250)의 일부들이 제거되고 기판 표면이 도 10에 도시된 구조를 형성하기 위해 CMP를 통해 평탄화된다.
이제 도 12를 참조하면, 트렌치(258)내의 도전성 재료(250)의 일부들이 트렌 치(258)의 최상부 부분들(즉, ILD층(256)의 상부 표면 부분들) 아래로 연장하는 리세스(recess)를 형성하도록 제거된다. 한 특정 실시예에 따라, 리세스는 ILD층(256)의 일부들을 제거하는 것보다 대략 3-5배 큰 비율로 도전성 재료(250)의 일부들을 제거하는 반응적 이온 에칭 처리 또는 습식 에칭 처리를 사용하여 형성된다. 에칭은 또한 도전층(250)의 에칭율보다 빠른 비율로 자기 클래딩 측벽 부재(262)를 제거해야 한다. 전형적으로, 리세스(268)의 양은 설명되어진 바와 같이 다음에 형성된 자기 정렬 자기 클래딩 캡핑 부재의 두께 요건들에 의해 결정된다. 대안적으로, 본 발명가들은 도전성 재료(250)의 제거 또는 리세싱이 또한 트렌치내의 도전성 재료를 평탄화하고 리세스하기 위해 단일 스핀 에칭 처리를 사용하여 유리하게 달성될 수 있음을 인식하였다. 이제 도 12를 참조하면, 트렌치 리세싱 후, NiFe와 같은 고투자율 재료를 포함하는 캡핑 층(270)이 기판 표면 위에 그리고 트렌치(258)의 리세스(268)내에 침착된다. 대안적으로, NiFeCo 또는 CoFe와 같은 소프트 자기 특성들을 갖는 다른 재료들은 자기 클래핑 재료 또는 자기 캡핑 층(270)을 형성하는데 사용될 수 있다. 전형적으로, 자기 캡핑 재료(270)는 트렌치(258)에서 리세스(268)를 채우는데 충분한 두께를 갖는다. 일 실시예에서, 자기 클래핑 재료(270)는 PVD 처리를 사용하여 침착된다. 대안적으로 자기 클래핑 재료(270)는 IBD, CVD, 전기 도금, 그것의 조합들 등을 사용하여 형성될 수 있다.
이제 도 13을 참조하면, 자기 클래딩 재료(270)를 침착한 후, 트렌치 개구부(258)의 리세스(268)내에 포함되지 않는 자기 클래딩 재료(270)의 일부들은 리세스(268)내의 자기 정렬된 자기 클래딩 캡(252)을 형성하도록 제거된다. 이 부분들의 제거는 예를 들어, 당업자에게 알려진 바와 같이, CMP 처리 또는 대안적으로 평탄화 에칭 백 처리를 사용하여 달성될 수 있다. 자기 정렬된 자기 클래딩 캡(252) 또는 자기 클래딩 재료(270)는 트렌치(258) 또는 유전체층(256)의 상부에 대해 적어도 실질적으로 리세스된다. 일 실시예에서, 적어도 실질적으로 리세스된 것은 트렌치 내에 적어도 90%를 의미하는 것으로 정의된다. 유전체 배리어 또는 패시베이션 층(254)은 그 다음에 기판 표면을 보호하기 위해 CVD, PVD, 그 둘의 조합 등에 의해 기판 표면상에 침착될 수 있다. 전형적으로, 유전체 배리어는 실리콘 질화물(SiNx)이다. 대안적으로, 유전체 배리어는 실리콘, 산호, 질소 및 이 재료들의 조합들로 형성될 수 있다. 리세스(268)내의 자기 클래딩 캡(252)을 형성함으로써, 자기 클래딩 캡 구조(252)는 유리하게 도전성 재료(250) 및 자기 클래딩 측벽 스페이서들에 자기 정렬된다. 자기 클래딩 측벽 스페이서들, 도전성 재료(250) 및 자기 클래딩 캡 구조(252)의 조합들은 도 6에 도시된 MRAM 메모리 소자(240a)에 대한 자기 정렬된 자기 클래드 비트선(274)을 형성한다.
대안적인 실시예에서, 도 14에 도시된 배리어층들(280, 282, 284, 286)은 배리어의 어느 한쪽 측면 상의 재료들 사이에 확산을 제한하기 위해 형성된다. 배리어 층(280)은 자기 클래딩 측벽 스페이서들(262) 및 ILD층(256) 사이에 있다. 도전성 재료(250)를 둘러싸는 것은 도전성 재료(250) 및 ILD층(256)과, 도전성 재료(250) 및 자기 클래딩 측벽 스페이서들(262) 사이의 확산 배리어로서 역할을 하는 배리어층(282)이다. 자기 클래딩 캡(252)아래에, 배리어층(284)은 도전성 재료(250) 및 자기 클래딩 측벽 스페이서들(262)을 갖는 캡(252)의 확산 배리어로서 역할을 한다. 확산은 또한 자기 클래딩 캡(252) 및 패시베이션층(254) 사이에 배리어 층(286)을 형성함으로써 제한될 수 있다. 대안적으로, 패시베이션 층은 적절한 확산 배리어일 수 있으며, 배리어층(286)은 요구되지 않을 수 있다. 당업자는 배리어층들(280, 282, 284 및 286)의 임의의 조합이 사용될 수 있음을 인식한다. 배리어층들(280, 282, 284 및 286)을 형성하기 위해 배리어 재료들은 자기 클래딩 측벽 스페이서들(262), 도전성 층(250), 자기 클래딩 캡(252) 및 패시베이션 층(254)을 각각 침착하기 전에 침착될 수 있다. 전형적으로, 배리어층들(280, 282, 284 및 286)은 PVD를 사용하여 침착된다. 대안적으로, CVD, PVD 및 CVD의 조합 등이 사용될 수 있다. 배리어 재료의 침착 후, 이전에 기술된 처리 흐름은 침착된 층들의 연마 또는 에칭에서 시작하여 그 다음에 온다. 전형적으로, 배리어 재료의 두께는 대략 5 내지 20㎚이다. 당업자는 배리어 재료의 선택이 배리어층들(280, 282, 284 및 286)의 어느 한쪽 측면 상의 재료들에 의존함을 인식한다. NiFe, CoFe 및 NiFeCo 사이의 확산을 제한하기 위해, 배리어 층들(280, 282, 284 및 286)은 Ta, TiW, TiN, TaN 등으로 구성될 수 있다.
본 발명이 MTJ 어레이에 대해서 기술되었다 하더라도, 당업자는 본 발명이 다른 장치들, 특히 GMR 어레이에서도 사용될 수 있음을 인식할 것이다. 도 15는 GMR 어레이(30)를 도시한다. 또한 워드선인 기입선(32)은 본 발명의 자기 정렬된 자기 클래딩 캡(252)을 포함한다. 개별적인 비트선(34)은 어레이에서 GMR 메모리 소자(36)를 다른 GMR 메모리 소자들과 접속시킨다. 자기 스택에서 비자기 도전체(38)는 보통 GMR 어레이들에서 도전체이다. 당업자가 아는 바와 같이, GMR 어레이(30)는 비트선(34)을 통해 판독된다.
트렌치 위에 자기 클래딩 캡핑 구조를 형성하는 종래 기술의 기입선 구조와 달리, 본 발명은 유리하게 트렌치내의 자기 클래딩 캡핑 구조를 형성한다. 이는 정렬과 자계 억제 목적들을 위해 자기 클래딩 캡핑 구조의 치수들을 확대할 필요성을 제거한다. 그러므로, 자기 클래딩 캡(252)의 폭 치수들은 트렌치의 폭 치수들과 실질적으로 동일하며, 종래 기술의 자기 클래딩 캡핑 구조의 폭 치수들보다 상당히 작은 치수들로 스케일될 수 있다. 따라서, 메모리 셀 사이즈 및 확장(scalability)은 자기 클래딩 캡핑 치수 요건들에 의해 더 이상 제한되지 않는다. 게다가, 캡(252)이 자기 정렬되므로, 패터닝, 에칭 및 레지스트 제거를 포함하는, 자기 클래딩 캡핑 구조를 형성하기 위한 처리 단계들은 유리하게 제거될 수 있다. 그들의 제거는 사이클 시간을 감소시키고, 오처리(misprocessing)에 대한 가능성을 감소시키고, 전체 처리 비용을 감소시킴으로써 제조 용이성을 향상시킨다. 게다가, 기재된 실시예들은 종래 기술에서 사용된 것 이외의 부가적인 재료들을 사용하지 않고 처리들 및 처리 장비에서 단지 한정된 변화들을 갖는 기존의 처리 흐름으로 통합될 수 있다.
앞서 말한 명세서에서, 본 발명은 특정 실시예들을 참조하여 기술되었다. 그러나, 당업자는 다양한 수정예들 및 변경들이 하기의 청구항들에서 설명된 바와 같이 본 발명의 범위에 벗어나지 않고 행해질 수 있음을 인식한다. 따라서, 명세서 및 도면들은 제한적인 의미보다는 오히려 예시적인 의미로 간주되어질 것이며, 모든 이러한 수정예들은 본 발명의 범위내에 포함되도록 의도된다. 이점들, 다른 장점들, 및 문제점들에 대한 해결책들은 특정 실시예들에 대해 기술된다. 그러나, 이점들, 장점들, 문제점들에 대한 해결책들 및 임의의 이점, 장점 또는 해결책이 발생하거나 더 진술될 수 있는 임의의 소자(들)는 청구항들 중 임의의 청구항의 중요한, 필수적인, 또는 본질적인 특징 또는 요소로서 해석되지 않는다.

Claims (12)

  1. 반도체 장치에 있어서,
    전류의 인가시 자계를 발생시키는 기입선을 포함하며,
    상기 기입선은 트렌치내로 연장하며 또한 도전성 기입선 재료와 자기 클래딩 재료를 포함하고,
    상기 자기 클래딩 재료는 상기 도전성 기입선 재료의 상부 표면 및 측벽들을 따라 상기 도전성 기입선 재료를 적어도 부분적으로 둘러싸며,
    상기 상부 표면 위에 놓인 상기 자기 클래딩 재료의 일부들은 상기 트렌치의 상부에 대해서 리세스되는, 반도체 장치.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 자기 클래딩 재료의 적어도 90%는 상기 트렌치의 상부 표면에 대해서 리세스되는, 반도체 장치.
  4. 반도체 장치에 있어서,
    디지트선과 비트선 사이에 개재된 자기 메모리 소자를 포함하며,
    상기 디지트선은 제 1 방향으로 연장하며,
    상기 비트선은 상기 제 1 방향과 수직인 제 2 방향으로 트렌치내로 연장하고, 또한 도전성 비트선 재료와 자기 클래딩 재료를 포함하며,
    상기 자기 클래딩 재료는 상기 도전성 비트선 재료의 상부 표면 및 측벽들을 따라 상기 도전성 비트선 재료를 적어도 부분적으로 둘러싸며,
    상기 상부 표면 위에 놓인 상기 자기 클래딩 재료의 일부들은 상기 트렌치의 상부에 대해서 리세스되는, 반도체 장치.
  5. 반도체 장치 구조에 있어서,
    유전체층;
    상기 유전체층내의 트렌치 개구부;
    상기 트렌치 개구부의 측벽들을 따라 배치된 상기 트렌치 개구부내의 측벽 자기 클래딩 재료;
    상기 측벽 자기 클래딩 재료에 의해서 적어도 부분적으로 둘러싸인 상기 트렌치 개구부내의 도전성 재료; 및
    상기 트렌치 개구부내의 캡핑 자기 클래딩 재료(capping magnetic cladding material)를 포함하며, 상기 캡핑 자기 클래딩 재료의 일부들은 상기 유전체층의 상부 표면에 대해서 리세스되는, 반도체 장치 구조.
  6. 삭제
  7. 삭제
  8. 삭제
  9. 삭제
  10. 반도체 장치를 형성하는 방법에 있어서,
    반도체 장치 기판 위에 놓인 자기 메모리 소자들을 형성하는 단계;
    상기 자기 메모리 소자들 위에 놓인 유전체층을 형성하는 단계;
    상기 유전체층내에 트렌치 개구부를 형성하는 단계;
    상기 트렌치의 인접 측벽들 상에 자기 클래딩 측벽 스페이서들을 형성하는 단계;
    상기 트렌치내에 도전성 재료를 형성하는 단계; 및
    상기 트렌치내에 그리고 상기 도전성 재료 위에 자기 클래딩 캡을 형성하는 단계를 포함하며,
    상기 자기 클래딩 캡의 일부들은 상기 유전체층의 상부 표면에 대해서 적어도 리세스되며,
    상기 트렌치내의 상기 도전성 재료, 상기 자기 클래딩 측벽 스페이서들 및 상기 자기 클래딩 캡의 조합은 클래드 비트선을 형성하는, 반도체 장치 형성 방법.
  11. 삭제
  12. 삭제
KR1020037006612A 2000-11-15 2001-11-08 자기 정렬된 자기 클래드 기입선 및 그 방법 KR100823465B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US09/713,734 US6555858B1 (en) 2000-11-15 2000-11-15 Self-aligned magnetic clad write line and its method of formation
US09/713,734 2000-11-15
PCT/US2001/047363 WO2002041367A2 (en) 2000-11-15 2001-11-08 Self-aligned magnetic clad write line and method thereof

Publications (2)

Publication Number Publication Date
KR20030059257A KR20030059257A (ko) 2003-07-07
KR100823465B1 true KR100823465B1 (ko) 2008-04-21

Family

ID=24867314

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020037006612A KR100823465B1 (ko) 2000-11-15 2001-11-08 자기 정렬된 자기 클래드 기입선 및 그 방법

Country Status (8)

Country Link
US (2) US6555858B1 (ko)
EP (1) EP1338036A2 (ko)
JP (1) JP4846185B2 (ko)
KR (1) KR100823465B1 (ko)
CN (2) CN1262000C (ko)
AU (1) AU2002230690A1 (ko)
TW (1) TW519680B (ko)
WO (1) WO2002041367A2 (ko)

Families Citing this family (125)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6373740B1 (en) * 1999-07-30 2002-04-16 Micron Technology, Inc. Transmission lines for CMOS integrated circuits
US7554829B2 (en) 1999-07-30 2009-06-30 Micron Technology, Inc. Transmission lines for CMOS integrated circuits
US6555858B1 (en) * 2000-11-15 2003-04-29 Motorola, Inc. Self-aligned magnetic clad write line and its method of formation
DE10059181C2 (de) * 2000-11-29 2002-10-24 Infineon Technologies Ag Integrierter magnetoresistiver Halbleiterspeicher und Herstellungsverfahren dafür
US6413788B1 (en) * 2001-02-28 2002-07-02 Micron Technology, Inc. Keepers for MRAM electrodes
US6475812B2 (en) * 2001-03-09 2002-11-05 Hewlett Packard Company Method for fabricating cladding layer in top conductor
US6780652B2 (en) * 2001-03-15 2004-08-24 Micron Technology, Inc. Self-aligned MRAM contact and method of fabrication
US6689661B2 (en) * 2001-04-10 2004-02-10 Micron Technology, Inc. Method for forming minimally spaced MRAM structures
US6682943B2 (en) * 2001-04-27 2004-01-27 Micron Technology, Inc. Method for forming minimally spaced MRAM structures
US6504221B1 (en) * 2001-09-25 2003-01-07 Hewlett-Packard Company Magneto-resistive device including soft reference layer having embedded conductors
JP4032695B2 (ja) * 2001-10-23 2008-01-16 ソニー株式会社 磁気メモリ装置
US6636436B2 (en) * 2001-10-25 2003-10-21 Hewlett-Packard Development Company, L.P. Isolation of memory cells in cross point arrays
US6717194B2 (en) * 2001-10-30 2004-04-06 Micron Technology, Inc. Magneto-resistive bit structure and method of manufacture therefor
US6661688B2 (en) * 2001-12-05 2003-12-09 Hewlett-Packard Development Company, L.P. Method and article for concentrating fields at sense layers
KR100450794B1 (ko) * 2001-12-13 2004-10-01 삼성전자주식회사 마그네틱 랜덤 엑세스 메모리 및 그 작동 방법
US6743641B2 (en) 2001-12-20 2004-06-01 Micron Technology, Inc. Method of improving surface planarity prior to MRAM bit material deposition
US6735111B2 (en) * 2002-01-16 2004-05-11 Micron Technology, Inc. Magnetoresistive memory devices and assemblies
US7101770B2 (en) * 2002-01-30 2006-09-05 Micron Technology, Inc. Capacitive techniques to reduce noise in high speed interconnections
US6927072B2 (en) 2002-03-08 2005-08-09 Freescale Semiconductor, Inc. Method of applying cladding material on conductive lines of MRAM devices
US6812040B2 (en) * 2002-03-12 2004-11-02 Freescale Semiconductor, Inc. Method of fabricating a self-aligned via contact for a magnetic memory element
US7235457B2 (en) 2002-03-13 2007-06-26 Micron Technology, Inc. High permeability layered films to reduce noise in high speed interconnects
US6900116B2 (en) * 2002-03-13 2005-05-31 Micron Technology Inc. High permeability thin films and patterned thin films to reduce noise in high speed interconnections
US6846738B2 (en) * 2002-03-13 2005-01-25 Micron Technology, Inc. High permeability composite films to reduce noise in high speed interconnects
US6897532B1 (en) * 2002-04-15 2005-05-24 Cypress Semiconductor Corp. Magnetic tunneling junction configuration and a method for making the same
US6783995B2 (en) * 2002-04-30 2004-08-31 Micron Technology, Inc. Protective layers for MRAM devices
JP2003324187A (ja) * 2002-05-01 2003-11-14 Sony Corp 磁気メモリ装置の製造方法および磁気メモリ装置
US7160577B2 (en) 2002-05-02 2007-01-09 Micron Technology, Inc. Methods for atomic-layer deposition of aluminum oxides in integrated circuits
US6846683B2 (en) * 2002-05-10 2005-01-25 Infineon Technologies Ag Method of forming surface-smoothing layer for semiconductor devices with magnetic material layers
US6716644B2 (en) * 2002-05-17 2004-04-06 Micron Technology, Inc. Method for forming MRAM bit having a bottom sense layer utilizing electroless plating
US6770491B2 (en) * 2002-08-07 2004-08-03 Micron Technology, Inc. Magnetoresistive memory and method of manufacturing the same
US6914805B2 (en) 2002-08-21 2005-07-05 Micron Technology, Inc. Method for building a magnetic keeper or flux concentrator used for writing magnetic bits on a MRAM device
US6737283B2 (en) * 2002-08-29 2004-05-18 Micron Technology, Inc. Method to isolate device layer edges through mechanical spacing
US6822278B1 (en) * 2002-09-11 2004-11-23 Silicon Magnetic Systems Localized field-inducding line and method for making the same
KR100496860B1 (ko) * 2002-09-19 2005-06-22 삼성전자주식회사 자기 저항 기억 소자 및 그 제조 방법
KR100515053B1 (ko) * 2002-10-02 2005-09-14 삼성전자주식회사 비트라인 클램핑 전압 레벨에 대해 안정적인 독출 동작이가능한 마그네틱 메모리 장치
JP3906139B2 (ja) * 2002-10-16 2007-04-18 株式会社東芝 磁気ランダムアクセスメモリ
US20040087163A1 (en) * 2002-10-30 2004-05-06 Robert Steimle Method for forming magnetic clad bit line
US7183120B2 (en) * 2002-10-31 2007-02-27 Honeywell International Inc. Etch-stop material for improved manufacture of magnetic devices
US6740947B1 (en) * 2002-11-13 2004-05-25 Hewlett-Packard Development Company, L.P. MRAM with asymmetric cladded conductor
US6943038B2 (en) * 2002-12-19 2005-09-13 Freescale Semiconductor, Inc. Method for fabricating a flux concentrating system for use in a magnetoelectronics device
US6841826B2 (en) * 2003-01-15 2005-01-11 International Business Machines Corporation Low-GIDL MOSFET structure and method for fabrication
US6765823B1 (en) * 2003-01-29 2004-07-20 Micron Technology Incorporated Magnetic memory cell with shape anisotropy
US6818549B2 (en) * 2003-03-05 2004-11-16 Hewlett-Packard Development Company, L.P. Buried magnetic tunnel-junction memory cell and methods
US6798004B1 (en) * 2003-04-22 2004-09-28 Freescale Semiconductor, Inc. Magnetoresistive random access memory devices and methods for fabricating the same
US6970053B2 (en) * 2003-05-22 2005-11-29 Micron Technology, Inc. Atomic layer deposition (ALD) high permeability layered magnetic films to reduce noise in high speed interconnection
US6784091B1 (en) * 2003-06-05 2004-08-31 International Business Machines Corporation Maskless array protection process flow for forming interconnect vias in magnetic random access memory devices
JP4329414B2 (ja) * 2003-06-06 2009-09-09 ソニー株式会社 磁気記憶装置の製造方法
JP2005072139A (ja) * 2003-08-21 2005-03-17 Sony Corp 磁気記憶装置及びその製造方法
KR100555514B1 (ko) * 2003-08-22 2006-03-03 삼성전자주식회사 저 저항 텅스텐 배선을 갖는 반도체 메모리 소자 및 그제조방법
US7078239B2 (en) 2003-09-05 2006-07-18 Micron Technology, Inc. Integrated circuit structure formed by damascene process
US7264975B1 (en) 2003-09-25 2007-09-04 Cypress Semiconductor Corp. Metal profile for increased local magnetic fields in MRAM devices and method for making the same
US6900491B2 (en) * 2003-10-06 2005-05-31 Hewlett-Packard Development Company, L.P. Magnetic memory
KR20060125713A (ko) * 2003-10-06 2006-12-06 코닌클리즈케 필립스 일렉트로닉스 엔.브이. 집적 회로 배치 및 그 제조 방법
US6937506B2 (en) * 2004-01-08 2005-08-30 Hewlett-Packard Development Company, L.P. Magnetic memory device
KR20050077157A (ko) * 2004-01-27 2005-08-01 삼성전자주식회사 자기 캐핑층을 갖는 엠램 소자 및 그 제조방법
JP2005260082A (ja) * 2004-03-12 2005-09-22 Toshiba Corp 磁気ランダムアクセスメモリ
US6946698B1 (en) 2004-04-02 2005-09-20 Taiwan Semiconductor Manufacturing Company, Ltd. MRAM device having low-k inter-metal dielectric
US7211874B2 (en) * 2004-04-06 2007-05-01 Headway Technologies, Inc. Magnetic random access memory array with free layer locking mechanism
US7330369B2 (en) * 2004-04-06 2008-02-12 Bao Tran NANO-electronic memory array
US7102921B2 (en) * 2004-05-11 2006-09-05 Hewlett-Packard Development Company, L.P. Magnetic memory device
US20060039183A1 (en) * 2004-05-21 2006-02-23 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-sensing level MRAM structures
JP2005340366A (ja) * 2004-05-25 2005-12-08 Toshiba Corp 磁気記憶装置およびその製造方法
US20070279971A1 (en) * 2004-06-04 2007-12-06 Micron Technology, Inc. Modified pseudo-spin valve (psv) for memory applications
US7374952B2 (en) * 2004-06-17 2008-05-20 Infineon Technologies Ag Methods of patterning a magnetic stack of a magnetic memory cell and structures thereof
US7368299B2 (en) * 2004-07-14 2008-05-06 Infineon Technologies Ag MTJ patterning using free layer wet etching and lift off techniques
US7132707B2 (en) 2004-08-03 2006-11-07 Headway Technologies, Inc. Magnetic random access memory array with proximate read and write lines cladded with magnetic material
JP4828807B2 (ja) * 2004-07-20 2011-11-30 ルネサスエレクトロニクス株式会社 磁気記憶装置およびその製造方法
KR100660539B1 (ko) * 2004-07-29 2006-12-22 삼성전자주식회사 자기 기억 소자 및 그 형성 방법
US7221584B2 (en) * 2004-08-13 2007-05-22 Taiwan Semiconductor Manufacturing Company, Ltd. MRAM cell having shared configuration
TWI266413B (en) * 2004-11-09 2006-11-11 Ind Tech Res Inst Magnetic random access memory with lower bit line current and manufacture method thereof
US7623319B2 (en) * 2004-11-30 2009-11-24 Hitachi Global Storage Technologies Netherlands B.V. Electrical connection structure for magnetic heads and method for making the same
US7751333B2 (en) * 2004-12-29 2010-07-06 Intel Corporation Method and apparatus to couple a module to a management controller on an interconnect
US7087972B1 (en) * 2005-01-31 2006-08-08 Freescale Semiconductor, Inc. Magnetoelectronic devices utilizing protective capping layers and methods of fabricating the same
KR100626390B1 (ko) * 2005-02-07 2006-09-20 삼성전자주식회사 자기 메모리 소자 및 그 형성 방법
US7545662B2 (en) * 2005-03-25 2009-06-09 Taiwan Semiconductor Manufacturing Co., Ltd. Method and system for magnetic shielding in semiconductor integrated circuit
US7241632B2 (en) 2005-04-14 2007-07-10 Headway Technologies, Inc. MTJ read head with sidewall spacers
US7696503B2 (en) * 2005-06-17 2010-04-13 Macronix International Co., Ltd. Multi-level memory cell having phase change element and asymmetrical thermal boundary
US8237140B2 (en) 2005-06-17 2012-08-07 Macronix International Co., Ltd. Self-aligned, embedded phase change RAM
US7927948B2 (en) 2005-07-20 2011-04-19 Micron Technology, Inc. Devices with nanocrystals and methods of formation
US7444738B2 (en) * 2005-07-29 2008-11-04 Everspin Technologies, Inc. Method for tunnel junction sensor with magnetic cladding
US7541804B2 (en) * 2005-07-29 2009-06-02 Everspin Technologies, Inc. Magnetic tunnel junction sensor
US7880249B2 (en) * 2005-11-30 2011-02-01 Magic Technologies, Inc. Spacer structure in MRAM cell and method of its fabrication
US7741636B2 (en) 2006-01-09 2010-06-22 Macronix International Co., Ltd. Programmable resistive RAM and manufacturing method
UA90089C2 (ru) * 2006-02-08 2010-04-12 Григорий БЕРЕЗИН Способ производства кокса из неспекающихся марок угля и устройство для его осуществления
KR100763910B1 (ko) * 2006-02-23 2007-10-05 삼성전자주식회사 마그네틱 도메인 드래깅을 이용하는 자성 메모리 소자
US8395199B2 (en) * 2006-03-25 2013-03-12 4D-S Pty Ltd. Systems and methods for fabricating self-aligned memory cell
US7608848B2 (en) 2006-05-09 2009-10-27 Macronix International Co., Ltd. Bridge resistance random access memory device with a singular contact structure
US7732800B2 (en) * 2006-05-30 2010-06-08 Macronix International Co., Ltd. Resistor random access memory cell with L-shaped electrode
US7772581B2 (en) * 2006-09-11 2010-08-10 Macronix International Co., Ltd. Memory device having wide area phase change element and small electrode contact area
KR100883806B1 (ko) * 2007-01-02 2009-02-17 삼성전자주식회사 반도체 장치 및 그 형성방법
US8138028B2 (en) 2007-02-12 2012-03-20 Macronix International Co., Ltd Method for manufacturing a phase change memory device with pillar bottom electrode
JP5080102B2 (ja) * 2007-02-27 2012-11-21 ルネサスエレクトロニクス株式会社 磁気記憶装置の製造方法および磁気記憶装置
US20080308885A1 (en) * 2007-06-12 2008-12-18 United Microelectronics Corp. Magnetic random access memory and fabricating method thereof
KR100881055B1 (ko) * 2007-06-20 2009-01-30 삼성전자주식회사 상변화 메모리 유닛, 이의 제조 방법, 이를 포함하는상변화 메모리 장치 및 그 제조 방법
US8178386B2 (en) 2007-09-14 2012-05-15 Macronix International Co., Ltd. Phase change memory cell array with self-converged bottom electrode and method for manufacturing
US8158965B2 (en) * 2008-02-05 2012-04-17 Macronix International Co., Ltd. Heating center PCRAM structure and methods for making
DE102008044964B4 (de) * 2008-08-29 2015-12-17 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Verringerung der Leckströme und des dielektrischen Durchschlags in dielektrischen Materialien von Metallisierungssystemen von Halbleiterbauelementen durch die Herstellung von Aussparungen
US8829646B2 (en) * 2009-04-27 2014-09-09 Macronix International Co., Ltd. Integrated circuit 3D memory array and manufacturing method
JP2011009531A (ja) * 2009-06-26 2011-01-13 Tdk Corp スピン伝導素子
US8169816B2 (en) * 2009-09-15 2012-05-01 Magic Technologies, Inc. Fabrication methods of partial cladded write line to enhance write margin for magnetic random access memory
JP2009296010A (ja) * 2009-09-17 2009-12-17 Renesas Technology Corp 半導体装置
JP2011233835A (ja) * 2010-04-30 2011-11-17 Toshiba Corp 半導体記憶装置およびその製造方法
US8310864B2 (en) 2010-06-15 2012-11-13 Macronix International Co., Ltd. Self-aligned bit line under word line memory array
US9082954B2 (en) 2010-09-24 2015-07-14 Macronix International Co., Ltd. PCRAM with current flowing laterally relative to axis defined by electrodes
US8497182B2 (en) 2011-04-19 2013-07-30 Macronix International Co., Ltd. Sidewall thin film electrode with self-aligned top electrode and programmable resistance memory
KR20130016827A (ko) * 2011-08-09 2013-02-19 에스케이하이닉스 주식회사 반도체 장치 및 그를 이용한 제조방법
TWI532537B (zh) * 2011-08-10 2016-05-11 太陽誘電化學技術股份有限公司 包含底質薄膜之印刷用構造體、印刷用孔版及該印刷用構造體之製造方法
US8987700B2 (en) 2011-12-02 2015-03-24 Macronix International Co., Ltd. Thermally confined electrode for programmable resistance memory
US8981330B2 (en) 2012-07-16 2015-03-17 Macronix International Co., Ltd. Thermally-confined spacer PCM cells
US8901687B2 (en) 2012-11-27 2014-12-02 Industrial Technology Research Institute Magnetic device with a substrate, a sensing block and a repair layer
US9214351B2 (en) 2013-03-12 2015-12-15 Macronix International Co., Ltd. Memory architecture of thin film 3D array
US8916414B2 (en) 2013-03-13 2014-12-23 Macronix International Co., Ltd. Method for making memory cell by melting phase change material in confined space
CN104716257A (zh) * 2013-12-12 2015-06-17 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法
CN104733607B (zh) * 2013-12-20 2017-08-01 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法
CN104810325B (zh) * 2014-01-23 2018-11-16 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法
TWI549229B (zh) 2014-01-24 2016-09-11 旺宏電子股份有限公司 應用於系統單晶片之記憶體裝置內的多相變化材料
US9472749B2 (en) 2014-03-20 2016-10-18 International Business Machines Corporation Armature-clad MRAM device
US9559113B2 (en) 2014-05-01 2017-01-31 Macronix International Co., Ltd. SSL/GSL gate oxide in 3D vertical channel NAND
US9716064B2 (en) * 2015-08-14 2017-07-25 International Business Machines Corporation Electrical fuse and/or resistor structures
KR102674358B1 (ko) * 2016-03-28 2024-06-11 타호 리서치 리미티드 Mram 디바이스의 통합을 위한 인터커넥트 캡핑 공정 및 결과적 구조체
US9793323B1 (en) 2016-07-11 2017-10-17 Macronix International Co., Ltd. Phase change memory with high endurance
US10403424B2 (en) 2017-06-09 2019-09-03 Texas Instruments Incorporated Method to form magnetic core for integrated magnetic devices
DE102018102448B4 (de) 2017-11-30 2023-06-15 Taiwan Semiconductor Manufacturing Co., Ltd. Bildung und Struktur leitfähiger Merkmale
US10361120B2 (en) 2017-11-30 2019-07-23 Taiwan Semiconductor Manufacturing Co., Ltd. Conductive feature formation and structure
US11075335B2 (en) * 2018-09-26 2021-07-27 Taiwan Semiconductor Manufacturing Company, Ltd. Techniques for MRAM MTJ top electrode connection

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2000010172A2 (de) * 1998-08-12 2000-02-24 Infineon Technologies Ag Speicherzellenanordnung und verfahren zu deren herstellung
JP2000090658A (ja) * 1998-09-09 2000-03-31 Sanyo Electric Co Ltd 磁気メモリ素子
WO2000072324A1 (en) * 1999-05-25 2000-11-30 Honeywell Inc. Local shielding for memory cells
EP1239489A1 (en) 2001-03-09 2002-09-11 Hewlett-Packard Company Method for fabricating cladding layer in top conductor
WO2002084755A2 (en) * 2001-02-28 2002-10-24 Micron Technology, Inc. Keepers for mram electrodes

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3699619A (en) * 1969-07-30 1972-10-24 Tokyo Shibaura Electric Co Method for manufacturing a magnetic thin film memory element
JPS58115625A (ja) * 1981-12-28 1983-07-09 Seiko Epson Corp 磁気ヘツドの製造方法
US4935263A (en) * 1987-12-18 1990-06-19 Mitsubishi Denki Kabushiki Kaisha Method for manufacturing a strain detector
JPH08124926A (ja) * 1994-10-20 1996-05-17 Oki Electric Ind Co Ltd 配線の形成方法
US5641694A (en) * 1994-12-22 1997-06-24 International Business Machines Corporation Method of fabricating vertical epitaxial SOI transistor
JP2870437B2 (ja) * 1994-12-29 1999-03-17 ヤマハ株式会社 Ｍｒヘッドおよびその製造方法
JP3373320B2 (ja) * 1995-02-10 2003-02-04 株式会社アルバック 銅配線製造方法
US5529814A (en) * 1995-10-19 1996-06-25 Read-Rite Corporation Method of producing exchange coupled magnetic thin films with post-deposition annealing
US5702831A (en) 1995-11-06 1997-12-30 Motorola Ferromagnetic GMR material
US5659499A (en) 1995-11-24 1997-08-19 Motorola Magnetic memory and method therefor
US5640343A (en) 1996-03-18 1997-06-17 International Business Machines Corporation Magnetic memory array using magnetic tunnel junction devices in the memory cells
US5793272A (en) 1996-08-23 1998-08-11 International Business Machines Corporation Integrated circuit toroidal inductor
JP3285509B2 (ja) * 1997-03-18 2002-05-27 三菱電機株式会社 半導体装置
US5768181A (en) 1997-04-07 1998-06-16 Motorola, Inc. Magnetic device having multi-layer with insulating and conductive layers
US5956267A (en) 1997-12-18 1999-09-21 Honeywell Inc Self-aligned wordline keeper and method of manufacture therefor
JP3421259B2 (ja) * 1997-12-25 2003-06-30 ティーディーケイ株式会社 エッチングマスク、その作製方法およびエッチング方法、並びに磁気ヘッドおよびその製造方法
US5946228A (en) 1998-02-10 1999-08-31 International Business Machines Corporation Limiting magnetic writing fields to a preferred portion of a changeable magnetic region in magnetic devices
US5939788A (en) * 1998-03-11 1999-08-17 Micron Technology, Inc. Copper diffusion barrier, aluminum wetting layer and improved methods for filling openings in silicon substrates with cooper
US6214731B1 (en) * 1998-03-25 2001-04-10 Advanced Micro Devices, Inc. Copper metalization with improved electromigration resistance
JPH11339223A (ja) * 1998-05-26 1999-12-10 Tdk Corp 磁性層のエッチング方法、薄膜磁気ヘッドの磁極の形成方法および薄膜磁気ヘッドの製造方法
US5940319A (en) 1998-08-31 1999-08-17 Motorola, Inc. Magnetic random access memory and fabricating method thereof
US6171693B1 (en) * 1998-10-27 2001-01-09 The United States Of America As Represented By The Secretary Of The Navy Structures with improved magnetic characteristics for giant magneto-resistance applications
US6218290B1 (en) * 1998-11-25 2001-04-17 Advanced Micro Devices, Inc. Copper dendrite prevention by chemical removal of dielectric
US6153443A (en) * 1998-12-21 2000-11-28 Motorola, Inc. Method of fabricating a magnetic random access memory
KR100450468B1 (ko) * 1999-02-26 2004-09-30 인피니언 테크놀로지스 아게 기억 셀 장치 및 그의 제조 방법
US6348709B1 (en) * 1999-03-15 2002-02-19 Micron Technology, Inc. Electrical contact for high dielectric constant capacitors and method for fabricating the same
US6211090B1 (en) 2000-03-21 2001-04-03 Motorola, Inc. Method of fabricating flux concentrating layer for use with magnetoresistive random access memories
US6555858B1 (en) 2000-11-15 2003-04-29 Motorola, Inc. Self-aligned magnetic clad write line and its method of formation
US6358756B1 (en) * 2001-02-07 2002-03-19 Micron Technology, Inc. Self-aligned, magnetoresistive random-access memory (MRAM) structure utilizing a spacer containment scheme

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2000010172A2 (de) * 1998-08-12 2000-02-24 Infineon Technologies Ag Speicherzellenanordnung und verfahren zu deren herstellung
JP2000090658A (ja) * 1998-09-09 2000-03-31 Sanyo Electric Co Ltd 磁気メモリ素子
WO2000072324A1 (en) * 1999-05-25 2000-11-30 Honeywell Inc. Local shielding for memory cells
WO2002084755A2 (en) * 2001-02-28 2002-10-24 Micron Technology, Inc. Keepers for mram electrodes
EP1239489A1 (en) 2001-03-09 2002-09-11 Hewlett-Packard Company Method for fabricating cladding layer in top conductor

Also Published As

Publication number Publication date
AU2002230690A1 (en) 2002-05-27
JP4846185B2 (ja) 2011-12-28
WO2002041367A3 (en) 2003-05-01
WO2002041367A2 (en) 2002-05-23
CN1262000C (zh) 2006-06-28
CN1862846A (zh) 2006-11-15
US6555858B1 (en) 2003-04-29
US20030151079A1 (en) 2003-08-14
US6916669B2 (en) 2005-07-12
TW519680B (en) 2003-02-01
CN1481583A (zh) 2004-03-10
JP2004514286A (ja) 2004-05-13
WO2002041367B1 (en) 2003-06-12
KR20030059257A (ko) 2003-07-07
EP1338036A2 (en) 2003-08-27

Similar Documents

Publication Publication Date Title
KR100823465B1 (ko) 자기 정렬된 자기 클래드 기입선 및 그 방법
US6890770B2 (en) Magnetoresistive random access memory device structures and methods for fabricating the same
US7091539B2 (en) Magnetic random access memory
US6153443A (en) Method of fabricating a magnetic random access memory
US6621730B1 (en) Magnetic random access memory having a vertical write line
US5940319A (en) Magnetic random access memory and fabricating method thereof
US7105363B2 (en) Cladded conductor for use in a magnetoelectronics device and method for fabricating the same
US6780652B2 (en) Self-aligned MRAM contact and method of fabrication
US6783994B2 (en) Method of fabricating a self-aligned magnetic tunneling junction and via contact
US6551852B2 (en) Method of forming a recessed magnetic storage element
US7169622B2 (en) Magnetoresistive random access memory devices and methods for fabricating the same
CN118202819A (zh) 具有最小杂散场的磁性隧道结器件

Legal Events

Date Code Title Description
N231 Notification of change of applicant
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee