JP2011134976A - 半導体装置 - Google Patents
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Abstract
【課題】磁気抵抗素子における磁場の漏洩をより抑制し、性能をより向上することが可能な半導体装置を提供する。
【解決手段】半導体基板は主表面を有する。磁気抵抗素子３２は半導体基板の上記主表面上に位置する。配線４３は上記磁気抵抗素子３２上に位置する。バリア層４１ａ、４１０は上記配線４３の側面および上面を連続するように覆うように配置される。クラッド層４１ｃ、４１ｄは上記バリア層４１ａ、４１０の、配線４３に対向する表面と反対側の表面を連続して覆うように配置される。上記磁気抵抗素子３２と上記配線４３と上記バリア層４１ａ、４１０と上記クラッド層４１ｃ、４１ｄとを含むメモリユニットが複数形成される。複数の上記メモリユニットが配線４３の延在する方向に交差する方向に並列しており、複数のメモリユニット間でクラッド層４１ｃ、４１ｄが分離されている。
【選択図】図４
【解決手段】半導体基板は主表面を有する。磁気抵抗素子３２は半導体基板の上記主表面上に位置する。配線４３は上記磁気抵抗素子３２上に位置する。バリア層４１ａ、４１０は上記配線４３の側面および上面を連続するように覆うように配置される。クラッド層４１ｃ、４１ｄは上記バリア層４１ａ、４１０の、配線４３に対向する表面と反対側の表面を連続して覆うように配置される。上記磁気抵抗素子３２と上記配線４３と上記バリア層４１ａ、４１０と上記クラッド層４１ｃ、４１ｄとを含むメモリユニットが複数形成される。複数の上記メモリユニットが配線４３の延在する方向に交差する方向に並列しており、複数のメモリユニット間でクラッド層４１ｃ、４１ｄが分離されている。
【選択図】図４
Description
本発明は半導体装置に関し、特に磁気抵抗素子を備える半導体装置に関する。
記憶用の半導体集積回路などの半導体装置として、従来よりＤＲＡＭ（Dynamic Random Access Memory）やＳＲＡＭ（Static Random Access Memory）が広く用いられている。一方、ＭＲＡＭ（Magnetic Random Access Memory）は、磁気によって情報を記憶するデバイスであり、高速動作、書換え耐性、不揮発性などの点で、他のメモリ技術と比較し優れた特徴を有している。
ＭＲＡＭは、トンネル磁気抵抗（ＴＭＲ：Tunneling Magnetoresistive）効果を利用するＭＴＪ（Magnetic Tunnel Junction）素子と称される磁気抵抗素子を備え、この磁気抵抗素子の磁化状態により情報を記憶する。磁気抵抗素子は、たとえば一方向に延在するディジット線と、これと略直交する方向に延在するビット線とが交差する部分に配置され、アレイ状に形成されている。個々の磁気抵抗素子には、トンネル絶縁膜を間に介在させて２つの磁性層が積層されている。磁気抵抗素子は、ディジット線とビット線とを流れる電流がつくる磁場により磁化の方向が変化する層を含んでいる。磁気抵抗素子はこの磁化の方向を情報として記憶する。そして当該層の磁化方向に応じて、磁気抵抗素子の電気抵抗が変化する。この電気抵抗の変化により、磁気抵抗素子を流れる電流の変化を検出することにより、磁気抵抗素子に記憶された情報を検出する。
電流がつくる磁場を磁気抵抗素子に集中的に供給するために、配線の側面や上面に、透磁率の高いクラッド層を配置する。このようなクラッド層が採用されたＭＲＡＭは従来から各種提案されている。
たとえば特開２０００−３５３７９１号公報（特許文献１）や特開２００３−２４９６３０号公報（特許文献２）に記載されたＭＲＡＭ装置においては、電流がつくる磁場を供給する配線であるビット線の側面および上面を覆うように、高透磁率の薄膜層が配置されている。
しかし特開２０００−３５３７９１号公報のＭＲＡＭ装置や特開２００３−２４９６３０号公報の半導体記憶装置のように、ビット線の側面および上面に直接高透磁率の層を配置すると、ビット線中の原子とクラッド層中の原子とが相互拡散を起こす可能性がある。このような拡散が起こると、配線（ビット線）の抵抗が上昇したり、電流がつくる磁場を磁気抵抗素子へ集中させる効率が低下することがある。
一方、特開２００９−３８２２１号公報（特許文献３）に記載された半導体装置は、磁気メモリ素子のビット線とその上方の高透磁率膜との間に絶縁膜が挟まれており、ビット線とその側方の高透磁率膜との間にバリアメタル層が挟まれている。またたとえば特開２００６−３２７６２号公報（特許文献４）に記載された磁気記憶装置は、配線（銅膜）の側方については高透磁率膜との間にバリアメタル膜と層間絶縁膜とが配置されている。また配線の上方については高透磁率膜との間に絶縁膜が配置されている。さらに特表２００６−５１１９５６号公報（特許文献５）に記載された磁気電子デバイスは、ビットラインとその上方のクラッド層との間にエッチング停止層が挟まれている。
特開２００９−３８２２１号公報の半導体装置は、ビット線の上方の高透磁率膜とビット線の側方の高透磁率膜とが、ビット線の上方の高透磁率膜とビット線との間に挟まれた絶縁膜の存在により分離されている。つまりビット線の上方の高透磁率膜とビット線の側方の高透磁率膜とが不連続となっている。このため高透磁率膜に沿って流れる磁力線が、高透磁率膜の不連続となった領域において、ビット線から離れる方向に漏洩することがある。するとたとえば隣接する磁気抵抗素子に当該磁力線が漏洩するため、隣接する磁気抵抗素子に情報が誤って書き込まれる可能性がある。特表２００６−５１１９５６号公報の磁気電子デバイスにおいても同様である。
また特開２００６−３２７６２号公報の磁気記憶装置は、並列する２本の配線のそれぞれの上方や側方に配置された高透磁率膜が共通となっている。つまり並列する２本の配線間において高透磁率膜が連続となっている。この場合、一方の配線がつくる磁力線が、２本の配線間を橋渡しする高透磁率膜を伝うことにより、他方の配線の方へ漏洩することがある。するとたとえば隣接する磁気抵抗素子に当該磁力線が漏洩するため、隣接する磁気抵抗素子に情報が誤って書き込まれる可能性がある。つまり、ある配線に流れる電流がつくる磁力線が、当該配線の直下に存在する磁気抵抗素子に集中的に供給され、当該磁気抵抗素子が正確に作動することが好ましい。
本発明は、以上の問題に鑑みなされたものである。本発明の一つの目的は、配線と高透磁率膜との間の相互拡散を抑制するとともに、配線に流れる電流がつくる磁場を集中的に所望の磁気抵抗素子に供給することが可能なＭＲＡＭのメモリユニットを含む半導体装置を提供することである。
本発明の一実施例によれば、半導体基板と、磁気抵抗素子と、配線と、バリア層と、クラッド層とを備えた半導体装置が提供される。半導体基板は主表面を有する。磁気抵抗素子は半導体基板の上記主表面上に位置する。配線は上記磁気抵抗素子上に位置する。バリア層は上記配線の側面および上面を連続するように覆うように配置される。クラッド層は上記バリア層の、配線に対向する表面と反対側の表面を連続して覆うように配置される。上記磁気抵抗素子と上記配線と上記バリア層と上記クラッド層とを含むメモリユニットが複数形成される。複数の上記メモリユニットが配線の延在する方向に交差する方向に並列しており、複数のメモリユニット間でクラッド層が分離されている。
この実施例によれば、バリア層により、配線と高透磁率膜との間の相互拡散が抑制される。また、配線の側部に配置されるクラッド層と、配線の上部に配置されるクラッド層とが、互いに連続するように配置された磁気抵抗素子が提供される。このため当該クラッド層の内部を通る磁力線がクラッド層の外部、特に隣接する磁気抵抗素子の方へ漏洩することが抑制される。したがって、当該磁気抵抗素子を含む半導体装置の誤作動を抑制する効果がある。
以下、図面を参照しながら、本発明の各実施の形態について説明する。なお、各実施の形態において、同一の機能を果たす要素には同一の参照符号を付し、その説明は、特に必要がなければ繰り返さない。また、以下に説明する実施の形態において、個数、量などに言及する場合、特に記載がある場合を除き、本発明の範囲は必ずしもその個数、量などに限定されない。また、以下の実施の形態において、各々の構成要素は、特に記載がある場合を除き、本発明にとって必ずしも必須のものではない。
（実施の形態１）
図１は、本実施の形態１に係る半導体装置２００を模式的に示す平面図である。この図１に示すように、半導体基板１００は、一方向に向けて延びるビット線４０と、ビット線４０の下方に位置し、ビット線４０と交差するように形成されたディジット線５０と、ディジット線５０およびビット線４０間に位置し、ディジット線５０およびビット線４０が交差する領域に形成された磁気抵抗素子３２とを備える。
図１は、本実施の形態１に係る半導体装置２００を模式的に示す平面図である。この図１に示すように、半導体基板１００は、一方向に向けて延びるビット線４０と、ビット線４０の下方に位置し、ビット線４０と交差するように形成されたディジット線５０と、ディジット線５０およびビット線４０間に位置し、ディジット線５０およびビット線４０が交差する領域に形成された磁気抵抗素子３２とを備える。
ビット線４０は、一方向に延びると共に、間隔をあけて複数形成されている。ディジット線５０は、ビット線４０の配列方向に延び、ビット線４０の延在方向に間隔をあけて複数形成されている。磁気抵抗素子３２は、ディジット線５０およびビット線４０が交差する部分ごとに設けられている。
図２は、磁気抵抗素子３２およびその周囲を示す平面図であり、この図２に示すように、磁気抵抗素子３２は、平面視すると、ディジット線５０とビット線４０との交差する領域の内側に形成されている。
図３の断面図に示すように半導体装置２００は、半導体基板１００と、この半導体基板１００の主表面上に形成された複数のＭＯＳトランジスタ（スイッチング素子）１０と、このＭＯＳトランジスタ１０を覆うように形成された複数の絶縁膜および絶縁膜上に形成された平坦絶縁膜２７０、２７１を含む層間絶縁膜９と、平坦絶縁膜２７１の上面上に形成された、引出配線としての下部電極３１とを備える。
半導体装置２００は、ＭＯＳトランジスタ１０と、下部電極３１とを接続する接続配線８と、下部電極３１上に形成された磁気抵抗素子３２とを備える。つまり図３に示すように、半導体装置２００においては、半導体基板１００の主表面上に磁気抵抗素子３２が位置する構成となっている。
なお、この図３においては、２つの下部電極３１が間隔をあけて設けられており、下部電極３１の上面上に、磁気抵抗素子３２が形成されている。また磁気抵抗素子３２の下方にはディジット線５０が形成されており、磁気抵抗素子３２の上方にはビット線４０が形成されている。
ディジット線５０とビット線４０とに電流が流れることで、ディジット線５０およびビット線４０の周囲に磁場が形成される。ディジット線５０の磁場と、ビット線４０の磁場との合成磁場が、磁気抵抗素子３２に加えられる。
半導体基板１００の主表面上には、活性領域を規定する分離絶縁膜２が形成されており、ＭＯＳトランジスタ１０は、この活性領域上に形成されている。
なお、この図３に示す断面においては、ＭＯＳトランジスタ１０Ａと、ＭＯＳトランジスタ１０Ｂとが間隔をあけて形成されている。
ＭＯＳトランジスタ１０Ａは、半導体基板１００の主表面に形成されたチャネル領域と、このチャネル領域の両側に形成された不純物領域１４と、ゲート絶縁膜１１と、ゲート絶縁膜１１上に形成されたゲート電極１２とを備えている。ＭＯＳトランジスタ１０Ａは、ゲート電極１２の側面に形成されたサイドウォール１３と、不純物領域１４の上面上に形成された金属膜１５と、ゲート電極上に形成された金属膜１５とを含む。
ドレイン電極として機能する不純物領域１４に接続配線８が接続されており、他方の不純物領域１４はソース電極として機能する。
ソース電極として機能する不純物領域１４には、図示されないコンタクト部が接続されており、層間絶縁膜９内に形成されたソース配線４６に接続されている。なお、ＭＯＳトランジスタ１０Ｂは、ＭＯＳトランジスタ１０Ａと同様に形成されている。
図４は、図３に対して交差する方向から見たときの、磁気抵抗素子３２が２つ並んだ状態を示す断面図である。図４と図３とを参照して、磁気抵抗素子３２は、下部電極３１の一方（上側）の主表面上に形成されている。磁気抵抗素子３２は、下部電極３１上に形成され、下部電極３１に接続された磁化固定層３５と、この磁化固定層３５上に形成されたトンネル絶縁膜３８と、トンネル絶縁膜３８上に形成された磁化自由層３７とを備えている。
磁化自由層３７は、磁場が作用することで、磁化する方向が可変となっている。磁化固定層３５は、磁化方向が固定されており、周囲から磁場が加えられたとしても、磁化方向は一定に保たれるように形成されている。
磁気抵抗素子３２は、図３に示す下部電極３１、および接続配線８によって、ＭＯＳトランジスタ１０に接続されている。
磁気抵抗素子３２の上面には金属膜である上部電極４４が形成されており、この上部電極４４の上面には、ビット線４０に接続されたコンタクト部３９が形成されている。このように、磁気抵抗素子３２の磁化自由層３７は、ビット線４０に接続されている。
下部電極３１、磁気抵抗素子３２（磁化固定層３５、トンネル絶縁膜３８および磁化自由層３７）および上部電極４４の側面を覆うように、保護膜としての絶縁膜３４が形成されている。
またビット線４０の配線本体部４３は、バリアメタル４８の上面に形成されている。ビット線４０は、配線本体部４３の側面を覆うように、配線本体部４３側から順にバリアメタル４１ａ、クラッド層４１ｃ、バリアメタル４１ｂが配置された構成となっている。さらに配線本体部４３の上面には、配線本体部４３側から順にライナー膜４１０、クラッド層４１ｄ、バリアメタル４１ｆが配置されている。ただしライナー膜４１０は配線本体部４３の上面上に直接配置されているものの、たとえばクラッド層４１ｃやバリアメタル４１ｂの上端部上の領域においては図４の左右方向に関して不連続になっており、当該領域においてはクラッド層４１ｄが陥没するように延在するクラッド層端部４１ｅが形成されている。
言い換えれば、配線本体部４３の側面を覆うようにバリアメタル４１ａが、配線本体部４３の上面を覆うようにライナー膜４１０が配置されている。これらは配線本体部４３の側面や上面を直接覆うバリア層として配置されるものである。配線本体部４３の側面を覆うバリア層と、配線本体部４３の上面を覆うバリア層とは、図４に示すビット線４０の延在する方向に交差する断面上において連続していることが好ましい。つまり当該断面上において、配線本体部４３と、バリア層の外側に配置される薄膜（クラッド層４１ｃ、４１ｄなど）とが接触する領域が存在しないことが好ましい。
そしてクラッド層４１ｄやクラッド層端部４１ｅとクラッド層４１ｃとは、図４の断面図において連続となっている。つまり図４においてライナー膜４１０がクラッド層端部４１ｅの近傍において不連続となっており、不連続となった領域を埋めるようにクラッド層端部４１ｅが配置されている。このためクラッド層４１ｄやクラッド層端部４１ｅと、クラッド層４１ｃとは連続となっている。言い換えればバリア層の、配線本体部４３に対向する表面と反対側の表面（つまり図４におけるバリア層の外側の表面）を連続して覆うようにクラッド層が配置されている。
図３および図４には磁気抵抗素子３２が２つ並列した態様のみを図示している。しかし実際には半導体装置２００には磁気抵抗素子３２が２次元方向に複数列（３列以上）並列した態様となっている。つまり磁気抵抗素子３２と、配線本体部４３（磁気抵抗素子３２上に位置する配線）と、バリアメタル４１ａやライナー膜４１０のようなバリア層と、クラッド層とを備えるメモリユニットが複数形成されている。なおここでは、配線本体部４３（配線）とバリアメタル４１ｂ、４１ｆ（保護層）、クラッド層４１ｃ、４１ｄ、クラッド層端部４１ｅ、配線本体部４３の上面上のライナー膜４１０およびバリアメタル４１ａ（バリア層）を合わせてビット線４０と定義することとする。
図４に示すように、メモリユニットは配線本体部４３の延在する方向に交差する方向（図４の左右方向）に複数台並列している。そして図４に示すように、ディジット線５０の延在する方向に２台並列する磁気抵抗素子３２上のビット線４０のそれぞれのクラッド層４１ｃ、４１ｄは、クラッド層端部４１ｅ同士を接続するライナー膜４１０や、配線本体部４３の下部のバリアメタル４８同士を接続するライナー膜４９により分離されている。つまり並列する複数のメモリユニット間でクラッド層４１ｃ、４１ｄは分離されている。
これらの複数のメモリユニットが図１や図２に示す平面視において複数並列している周囲には、たとえば各メモリユニットを選択してデータの読出しや書き込みをしたり、電極パッドを経由して外部の負荷に電気的情報や電流を供給するための外部負荷に接続するための周辺回路部が存在する。図５には半導体装置２００の周辺回路部の、図３における絶縁膜５よりも上部の領域の断面図の一例を示している。図５と図３とを参照して、半導体装置２００のメモリユニット形成部、周辺回路部ともに、複数の絶縁膜３，４，５や絶縁層２３，２４などを貫通するように形成された単位コンタクト部２６、２６Ｂ、２６Ｃなどの導電層が形成される。これは半導体基板１００からビット線４０、さらに絶縁層３６０上の外部負荷までを導通するための部材である。たとえば図５の周辺回路部における、配線本体部４３と同時に成膜される周辺配線本体部４３０への電流の供給は、その下部の単位コンタクト部８１、２６Ｃなどにより行なわれる。たとえば図３に示す単位コンタクト部２６と同時に単位コンタクト部２６Ｃが形成され、単位コンタクト部２６のクラッド層６２、バリアメタル６３、６４と同時に単位コンタクト部２６Ｃのクラッド層６２、バリアメタル６３、６４が形成される。クラッド層６２、バリアメタル６３、６４と同様のクラッド層８２、バリアメタル８３、８４が、単位コンタクト部８１の内表面に形成されている。
ここで、以上に述べた各部材の材質や寸法について説明する。下部電極３１や上部電極４４はたとえばＴａ（タンタル）、ＴａＮ（窒化タンタル）、Ｒｕ（ルテニウム）、ＴｉＮ（窒化チタン）などの金属材料の薄膜からなることが好ましい。また下部電極３１や上部電極４４は１層でもよいが、上述した異なる材料からなる複数の薄膜が積層された構成であってもよい。下部電極３１の厚み（図３〜図４における上下方向）はたとえば１０ｎｍ以上７０ｎｍ以下であることが好ましく、なかでも２０ｎｍ以上５０ｎｍ以下であることが好ましい。上部電極４４の厚みはたとえば３０ｎｍ以上７０ｎｍ以下であることが好ましく、なかでも３５ｎｍ以上６５ｎｍ以下であることが好ましい。
磁化固定層３５は、図３および図４においては１層として図示されている。しかし一般に磁化固定層３５は、反強磁性層上に強磁性層が積層された２層構造や、反強磁性層上に強磁性層、非磁性層、強磁性層の順に積層された４層構造、あるいは５層構造などが用いられる。ただし積層数や積層される層の順序などはこれに限られない。
たとえば磁化固定層３５が５層構造である場合、図６に示すように下側からシード層３５ｐ、反強磁性層３５ｑ、強磁性層３５ｒ、非磁性層３５ｓ、強磁性層３５ｔの順に積層された構成であることが好ましい。
シード層３５ｐは、Ｔａ、ＲｕもしくはＮｉ（ニッケル）と、Ｆｅ（鉄）との合金からなる金属膜であることが好ましい。あるいはシード層３５ｐは、ＮｉとＦｅとＣｒ（クロム）との合金からなる金属膜であってもよい。または上述した各種の合金からなる金属膜が複数積層されることによりシード層３５ｐを形成してもよい。シード層３５ｐ全体の厚みは０．５ｎｍ以上１０ｎｍ以下であることが好ましく、なかでも１．０ｎｍ以上８．５ｎｍ以下であることがより好ましい。
反強磁性層３５ｑは、Ｐｔ（白金）とＭｎ（マンガン）との合金か、Ｉｒ（イリジウム）とＭｎ（マンガン）との合金か、ＲｕとＭｎとの合金かのいずれかからなる金属膜であることが好ましい。その厚みは１０ｎｍ以上３０ｎｍ以下であることが好ましく、なかでも１２ｎｍ以上２５ｎｍ以下であることがより好ましい。
強磁性層３５ｒは、Ｎｉ、Ｃｏ（コバルト）、Ｆｅ、Ｂ（ボロン）からなる群から選択される１種以上から構成される金属単体または合金の膜であることが好ましい。あるいはこれらの材料を適宜組み合わせた合金層が複数層積層された構成であってもよい。強磁性層３５ｒの全体の厚みは１．２ｎｍ以上３．０ｎｍ以下であることが好ましく、１．５ｎｍ以上２．５ｎｍ以下であることがより好ましい。
非磁性層３５ｓは、Ｒｕからなる、厚みが０．４ｎｍ以上１．０ｎｍ以下の金属膜であることが好ましい。なお、非磁性層３５ｓの厚みは０．６ｎｍ以上０．９ｎｍ以下であることがより好ましい。
さらに強磁性層３５ｔは、強磁性層３５ｒと同様の材質からなることが好ましい。またその厚みは、強磁性層３５ｒと磁化量がほぼ同じになる膜厚とすることが好ましい。
トンネル絶縁膜３８は、ＡｌＯｘ（酸化アルミニウム）、ＭｇＯ（酸化マグネシウム）、ＨｆＯ（酸化ハフニウム）のいずれかからなる絶縁膜であることが好ましい。その厚みは０．５ｎｍ以上２．０ｎｍ以下であることが好ましく、なかでも０．６ｎｍ以上１．５ｎｍ以下であることがより好ましい。
磁化自由層３７は、強磁性層からなる薄膜であることが好ましい。具体的にはＮｉ、Ｃｏ、Ｆｅ、Ｂ、Ｒｕからなる群から選択される１種以上から構成される金属単体または合金の膜であることが好ましい。また上記の異なる材質の合金からなる薄膜が複数積層された構成であってもよい。その全体の厚みは２．０ｎｍ以上１０ｎｍ以下であることが好ましく、３．０ｎｍ以上９．０ｎｍ以下であることがより好ましい。
次にビット線４０の、配線本体部４３の外周部を構成する薄膜について、バリアメタル４１ａ、４１ｂ、４１ｆとしては非磁性のタンタルの薄膜や、これに窒素が添加されたＴａＮ（窒化タンタル）が用いられることが好ましい。バリアメタル４８についても同様である。またクラッド層４１ｃ、４１ｄ、クラッド層端部４１ｅとしては、透磁率が高く残留磁化の非常に低い軟磁性体を用いることが好ましい。具体的にはＮｉＦｅ（鉄ニッケル）、ＮｉＦｅＭｏ、ＣｏＮｂＺｒ（コバルトニオブジルコニウム）、ＣｏＦｅＮｂ、ＣｏＦｅＳｉＢ、ＣｏＮｂＲｕ、ＣｏＮｂＺｒＭｏＣｒ、ＣｏＺｒＣｒＭｏなどの合金、もしくはアモルファス合金を用いることが好ましい。ライナー膜４１０やライナー膜４９は、図４の左右方向に関して、隣接するメモリユニット同士を接続するように配置される。このためライナー膜４１０やライナー膜４９は、バリアメタル４１ａなどと異なり、たとえばＳｉＮ、ＳｉＣ、ＳｉＯＮ、ＳｉＯＣなどの誘電体（絶縁体）材料からなることが好ましい。
図４に示すように、バリアメタル４１ａ、４１ｂ、４１ｆは導電体材料であるため、隣接するメモリユニット間では分離されている必要がある。またライナー膜４１０、４９は誘電体材料であるため、隣接するメモリユニット間で接続されていることが好ましい。以上の条件を満たせば、バリア層として導電体材料を用いてもよいし、誘電体材料を用いてもよい。あるいは両者を組み合わせてもよい。
以上のような構成を有する半導体装置２００の動作原理について説明する。ディジット線５０（配線本体部５１）やビット線４０（配線本体部４３）に電流を流すと、これらに連なっているすべての磁気抵抗素子３２の磁化自由層３７の磁化の向きが変化する。このときこれらのディジット線５０やビット線４０に流れる電流（または当該電流がつくる磁場）が、磁化の向きの反転に必要な電流よりも小さければ、電流を切った後、そのディジット線５０やビット線４０に連なっているすべての磁気抵抗素子３２の磁化自由層３７の磁化の向きは、電流を流す前の状態に戻る。これは当該電流がつくる磁場が、磁化自由層３７の磁化の向きの反転に必要な磁場よりも小さい場合を意味する。しかし当該電流が磁化自由層３７の磁化の向きの反転に必要な電流よりも大きければ、電流を切った後、そのディジット線５０やビット線４０に連なっているすべての磁気抵抗素子３２の磁化自由層３７の磁化の向きが反転された状態となる。これは当該電流がつくる磁場が、磁化自由層３７の磁化の向きの反転に必要な磁場よりも大きい場合を意味する。
以上に述べた特性を利用して、まずディジット線５０またはビット線４０のいずれか一方に、磁化自由層３７の磁化の向きの反転に必要な電流よりも小さい電流（第１の電流）を流す。次にその状態で、ディジット線５０またはビット線４０のうち、上述した一方と異なる他方に、適切な電流（第２の電流）を流す。
ここで適切な電流とは、上述した第１の電流と第２の電流とを流す配線が交差する領域においてのみ、第１の電流と第２の電流とがつくる合成磁場が、磁気抵抗素子３２の磁化自由層３７の磁化の向きの反転に必要な磁場よりも大きくなるために必要な電流値を意味する。
このようにすれば、これらの電流を流したディジット線５０とビット線４０との交差する領域内にある磁気抵抗素子３２のみ、磁化自由層３７の磁化の向きが反転することによりデータが書き換えられる。つまりデータの書き換え時には、書き換えを行なう磁気抵抗素子３２の選択と書き換えとは同時に行なわれる。
具体的には、磁化自由層３７の磁化の向きが、磁化固定層３５の磁化の向きと同じ向きとなったり、磁化自由層３７の磁化の向きが磁化固定層３５の磁化の向きと反対方向となる。磁化自由層３７の磁化の向きと磁化固定層３５の磁化の向きとが一致しているときと、磁化自由層３７の磁化の向きと磁化固定層３５の磁化の向きとが反対方向となっているときとでは、磁気抵抗素子３２の電気的抵抗が変化する。この抵抗値の違いが「０」または「１」に対応する情報として利用される。
選択された磁気抵抗素子３２情報を読み出す際には、選択された磁気抵抗素子３２に接続されたＭＯＳトランジスタ１０がＯＮとなる。
そして、ＭＯＳトランジスタ１０およびビット線４０を通るように電圧が印加され、選択された磁気抵抗素子３２の抵抗値を検知し、磁気抵抗素子３２に格納された電気的情報を読み出すことができる。
ここで特にビット線４０に流れる電流がつくる磁場を、磁気抵抗素子３２の磁化自由層３７に集中的に作用させるために、配線本体部４３の側方を囲むようにクラッド層４１ｃが、配線本体部４３の上方を囲むようにクラッド層４１ｄが配置されている。このようにすれば、ビット線４０（配線本体部４３）を流れる電流による磁場はクラッド層４１ｃ、４１ｄの内部に集中する。これは高透磁率を有するクラッド層４１ｃ、４１ｄの磁気シールド効果に起因する。
そのため当該磁場を、ビット線の直下の磁気抵抗素子３２の磁化自由層３７に集中的に作用させることができる。また配線本体部４３の側方のクラッド層４１ｃと、配線本体部４３の上方のクラッド層４１ｄとは、側方のクラッド層４１ｃの上端部において接続されている。つまり配線本体部４３の側方のクラッド層４１ｃと上方のクラッド層４１ｄとは互いに連続している。図７における丸点線で囲った領域Ａにおいても、異なる方向に延在するクラッド層同士が繋がっている。
仮にクラッド層４１ｃとクラッド層４１ｄとが一部の領域において不連続となっていれば、不連続となりクラッド層が寸断された領域において、クラッド層４１ｃ、４１ｄの内部を通る磁場（磁束）がクラッド層の外部へ漏洩する。この漏洩した磁場（磁束）が、たとえば図４に示す隣接するメモリユニットの磁気抵抗素子３２の方へ進入すれば、当該磁気抵抗素子３２に情報が誤って書き込まれるために誤作動する可能性がある。したがってクラッド層４１ｃとクラッド層４１ｄとが互いに連続していることにより、このような磁場の漏洩を抑制して当該磁場を、半導体装置２００が選択したメモリユニットの磁気抵抗素子３２に集中させ、磁気抵抗素子３２により高効率に正確な情報を供給することができる。
クラッド層の厚みは、図４に示す配線本体部４３の側方の（クラッド層４１ｃの）厚みＷ１が、配線本体部４３の上方の（クラッド層４１ｄの）厚みＷ２よりも大きいことがより好ましい。隣接する磁気抵抗素子３２の方への磁場の漏洩は、磁気抵抗素子３２や配線本体部４３の上方よりも側方から起こる傾向がある。このためＷ１をＷ２よりも厚くすることにより、クラッド層４１ｄの磁気シールド効果を高め、より確実に磁場の漏洩を抑制することができる。つまり当該磁気抵抗素子３２に隣接する磁気抵抗素子３２に磁場が漏洩することによる誤作動を抑制することができる。
厚みＷ２はＷ１のように厚くしなくても、隣接するメモリユニットの磁気抵抗素子３２への誤った情報の書き込みが起こる可能性は小さい。むしろＷ２はＷ１よりも薄くすることが好ましい。Ｗ２を薄くすることにより、クラッド層４１ｄの加工時の形状制御性を高めることができる。このため、複数のビット線４０やディジット線５０間における情報を書き込む電流のばらつき（発生する磁場のばらつき）を抑制することができる。また、Ｗ２を薄くすることにより相対的に配線本体部４３の厚みを増すことができるため、ビット線４０の抵抗を下げることができる。
具体的にはＷ１は１０ｎｍ以上３０ｎｍ以下であることが好ましく、１５ｎｍ以上２５ｎｍ以下であることがより好ましい。またＷ２は５ｎｍ以上２０ｎｍ以下であることが好ましく、１０ｎｍ以上１５ｎｍ以下であることがより好ましい。
バリア層（バリアメタル４１ａ、配線本体部４３の上面上のライナー膜４１０）は、配線本体部４３を構成するたとえば銅の原子と、クラッド層４１ｃ、４１ｄを構成する金属材料の原子とが相互拡散することを抑制するために、配線本体部４３とクラッド層４１ｄとの間に挟まれるように配置されるものである。バリアメタル４１ｂ、４１ｆ（保護層）は、直接接触する絶縁層４７、３６０を構成するたとえばシリコンの原子と、クラッド層４１ｃ、４１ｄを構成する金属材料の原子とが相互拡散することを抑制するために、絶縁層４７、３６０とクラッド層４１ｄとの間に挟まれるように配置されるものである。言い換えればクラッド層の、バリア層に対向する表面と反対側の表面（つまり図４におけるクラッド層の外側の表面）を覆うように保護層が配置されている。
つまり図７に示すように、バリア層としてのバリアメタル４１ａやライナー膜４１０、さらに保護層（絶縁層４７、３６０）が配置されることにより、図７中の矢印が示す方向における原子の相互拡散を抑制し、配線本体部４３やクラッド層４１ｃ、４１ｄなどの変質や変形を抑制することができる。
このような相互拡散を抑制する機能を十分に持たせるためには、バリアメタル４１ａ、４１ｆの厚みは３ｎｍ以上２５ｎｍ以下とすることが好ましく、１０ｎｍ以上２０ｎｍ以下とすることがより好ましい。仮にバリアメタル４１ａ、４１ｆの厚みが上述した範囲よりも厚くなると、バリアメタルに囲まれた領域が小さくなり、配線本体部４３の断面積が小さくなる。その結果、配線本体部４３を流れる電流の抵抗が大きくなる可能性がある。このため当該バリアメタルの厚みは上述した範囲内とすることが好ましい。
またライナー膜４１０の厚みは１０ｎｍ以上８０ｎｍ以下とすることが好ましく、４０ｎｍ以上７０ｎｍ以下とすることがより好ましい。当該厚みが上記の下限値よりも薄くなると、配線本体部４３の銅配線の品質が低下し、配線の信頼性が低下する可能性がある。また当該厚みが上記の上限値よりも厚くなると、当該ライナー膜４１０の占有する領域が広くなるために、薄膜の加工が困難となる可能性がある。このため当該ライナー膜４１０の厚みは上述した範囲内とすることが好ましい。
なお図８に示す、配線本体部４３と導通する領域のうちもっとも外側（バリアメタル４１ｂのもっとも外側）から、たとえば図７に示すクラッド層端部４１ｅのもっとも外側までの距離Ｂは、図７や図８の左右方向において隣接するメモリユニットの配線本体部４３と導通する領域のうちもっとも外側との距離が、線間のＴＤＤＢ（Time Dependent Dielectric Breakdown）特性が劣化することを抑制できる程度に広くなるように設計することが好ましい。
なおクラッド層端４１ｅの近傍においては、クラッド層４１ｃとクラッド層４１ｄとが、互いにほぼ直交するように交差しなくてもよい。たとえば図９のようにクラッド層４１ｃとクラッド層４１ｄとを連結する領域の近傍において、（配線本体部４３の延在する方向に交差する断面上にて）クラッド層４１ｃとクラッド層４１ｄとの両方と鋭角をなすようにクラッド層が延在していてもよい。クラッド層が斜めになった領域においても、丸点線で囲った領域Ｃに示すように、クラッド層と配線本体部との間にはバリアメタル４１ａやライナー膜４１０が挟まれている。このため、上述した相互拡散を抑制することができる。
ここで配線本体部４３に、紙面に垂直方向である手前側から奥行き側へ電流を流した場合を考える。このとき配線本体部４３の電流により、図１０における時計回り方向の磁力線７１が発生する。この磁力線７１は、磁気抵抗素子３２の磁化自由層３７に働きかけて磁化自由層３７の磁化の向きを反転させる。このとき本実施の形態１においては、一のメモリユニットのクラッド層４１ｃ、４１ｄの内部を通る磁力線７１が、隣接するメモリユニットのクラッド層４１ｃ、４１ｄの方へ漏洩する可能性を低くすることができる。これは図１０に示すように、隣接するメモリユニット間のクラッド層４１ｃ、４１ｄ同士が分離されているためである。
一のメモリユニットのクラッド層４１ｃとクラッド層４１ｄとが連続であれば、当該クラッド層４１ｃ、４１ｄの磁気シールド効果により、当該クラッド層４１ｃ、４１ｄからなるループ状の領域の内部を磁力線７１が通る。仮に隣接するメモリユニット間のクラッド層４１ｃ同士が（ライナー膜４９、４１０のように）連続していれば、一のメモリユニットにおいて当該クラッド層４１ｃの内部を通る磁力線７１は、隣接するメモリユニット間を連結するクラッド層の延在する方向に（図１０の左右方向に）沿った方向に進行する。つまり磁力線７１は、隣接するメモリユニットの方へ進行することになる。このようになれば、選択されていない隣接のメモリユニットが磁力線７１の影響を受けて誤作動する可能性がある。
したがって図１０に示すように、隣接するメモリユニット間でクラッド層を分離させることが好ましい。このようにすれば、隣接するメモリユニットへの磁場の漏洩を抑制することができる。このため図１０のように、半導体装置２００が選択したメモリユニットの磁気抵抗素子３２の方へ（配線本体部４３の下方へ）磁力線７１を集中的に進行させ、当該選択された磁気抵抗素子３２により高効率に正確な情報を供給する効果をより高めることができる。
次に、以上に述べた半導体装置２００の製造方法について説明する。まず下地配線を準備する工程を実施する。具体的には主表面を有する半導体基板を準備する工程や、当該半導体基板の主表面上にメモリユニットを形成するための下地の回路を形成する工程である。
図１１〜図１８、図２０〜図２７は、図３と同様の方向から見た、各プロセスにおける態様を示す断面図である。図１１に示すように、主表面を有する半導体基板１００を準備する。半導体基板１００の主表面上に分離絶縁膜２を形成する。分離絶縁膜２によって、半導体基板１００の主表面上に活性領域１が形成される。
次に、活性領域にイオン注入法などにより、不純物を活性領域内に導入して、ウエル領域１ｗおよびチャネル領域１ｃを順次形成する。
図１２に示すように、熱酸化処理法により、チャネル領域１ｃの主表面上にゲート絶縁膜１１を形成する。その後、多結晶シリコン膜等を堆積し、この多結晶シリコン膜等をパターニングすることで、ゲート電極１２をゲート絶縁膜１１上に形成する。
次に、図１３に示すように、ゲート電極１２をマスクとして、所定の導電型の不純物を活性領域１に導入する。さらに、ゲート電極１２の側面にシリコン酸化膜等の絶縁膜を形成し、この絶縁膜を形成した後に、再度、不純物を活性領域１に導入する。
２度目の不純物を導入した後、シリコン酸化膜や窒化シリコン膜等の絶縁膜を堆積する。この堆積した絶縁膜をドライエッチングして、サイドウォール１３を形成する。サイドウォール１３を形成した後、再度、不純物をチャネル領域１ｃに導入する。これにより、ソースまたはドレインとして機能する不純物領域１４が形成される。
図１４に示すように、スパッタリングで金属膜を形成し、その後、パターニングすることで、不純物領域１４の上面およびゲート電極１２の上面に金属膜１５を形成する。これにより、ＭＯＳトランジスタ１０が形成される。
図１５に示すように、ＭＯＳトランジスタ１０を形成した後、たとえば、ＭＯＳトランジスタ１０を覆うように、シリコン酸化膜等から形成された絶縁層１６を形成する。
形成された絶縁層１６にフォトリソグラフィおよびエッチングを施して、コンタクトホールを形成する。このコンタクトホールは、不純物領域１４上に形成された金属膜１５に達するように形成される。
その後、スパッタリング等で、上記コンタクトホールの内表面にバリアメタルを形成する。バリアメタルを形成した後、コンタクトホール内に銅等の導電膜を充填し、この導電膜にＣＭＰ（Chemical Mechanical Polishing）処理を施すことで、単位コンタクト部１７を形成する。
次に、図１６に示すように、絶縁層１６の上面上に、絶縁膜３および絶縁層１８を順次形成する。そして、絶縁層１８および絶縁膜３に溝部を形成する。形成された溝部にバリアメタルを形成し、導電膜を充填する。この導電膜を平坦化することで、絶縁層１８および絶縁膜３に単位コンタクト部１９およびソース配線４６を形成する。
次に、図１７に示すように、絶縁膜４，絶縁層２０，２１を順次形成する。その後、絶縁膜４，２０，２１に穴部を形成し、バリアメタルを当該穴部の内表面に形成する。バリアメタル上に導電膜を充填し、この導電膜を平坦化することで、単位コンタクト部２２を形成する。
図１８に示すように、絶縁層２１の上面上に絶縁膜５，絶縁層２３，２４を順次形成する。その後、絶縁膜５，２３，２４にコンタクトホール２６ａを形成すると共に、絶縁層２４にディジット線用溝部５５を形成する。
そして、コンタクトホール２６ａにバリアメタル６４を形成すると共に、ディジット線
用溝部５５の内表面にバリアメタル５４を形成する。これらのバリアメタルは、上述したバリアメタル４１ａ、４１ｂ、４１ｆ、４８と同様の材質からなることが好ましい。
用溝部５５の内表面にバリアメタル５４を形成する。これらのバリアメタルは、上述したバリアメタル４１ａ、４１ｂ、４１ｆ、４８と同様の材質からなることが好ましい。
このバリアメタル５４，６４は、図１９に示すスパッタリング装置１７０を用いて、成膜する。スパッタリング装置１７０は、チャンバ内に配置され、上面に製造過程中の半導体基板が配置されるステージ１７２と、ターゲットが配置されるターゲット１７１と、直流コイル１７３および高周波コイル１７４とを備えている。
そして、直流コイル１７３および高周波コイル１７４から生じる磁力によって、チャンバ内の粒子の指向性を調整することができる。
バリアメタル５４，６４を形成する際には、ステージ１７２には、たとえば、２００Ｗ〜２３０Ｗ程度の交流電力を印加する。そして、バリアメタル５４，６４のサイドカバレッジ率を高くすることができる。
ここで、サイドカバレッジ率とは、図１８に示す絶縁層２４の上面に成膜される成膜速度を基準とし、この成膜速度に対するコンタクトホール２６ａおよびディジット線用溝部５５の内側面に成膜される成膜速度の比である。
バリアメタル５４，６４を形成した後、図１８に示すクラッド層５２およびクラッド層６２を形成する。これらのクラッド層は、上述したクラッド層４１ｄと同様の材質からなることが好ましい。
クラッド層５２，６２を形成する際には、高周波コイル１７４には、たとえば、２０００Ｗ程度の電力を印加する。直流コイル１７３には、たとえば、０Ｗ〜５００Ｗ程度の電力を印加する。さらに、チャンバ内の圧力は、０．２Ｐａ程度とする。さらに、ターゲット１７１およびステージ１７２に所定電力を印加する。
上記のような条件で、クラッド層を形成すると、バリアメタル５４の内側面に成膜される成膜速度が、バリアメタル５４の底部に成膜される成膜速度よりも速くなる。
すなわち、クラッド層を形成する際のサイドカバレッジ率は、バリアメタル５４を形成するときのサイドカバレッジ率よりも高くなっている。
なお、クラッド層を形成するときのサイドカバレッジ率は、絶縁層２４の上面に形成されるクラッド層の成膜速度を基準とし、この成膜速度に対するバリアメタル５４，６４の内側面に形成されるクラッド層の成膜速度の比となる。これにより、形成されるクラッド層５２の側壁部の厚さは、底壁部の厚さよりも厚くなる。
このように、クラッド層を形成した後、バリアメタル５３，６３をクラッド層の上面上に形成する。なお、バリアメタル５３，６３の成膜条件は、バリアメタル５４，６４を形成するときの成膜条件と同じ条件とする。
バリアメタル５３，６３を形成した後、銅などの導電膜をバリアメタル５３，６３上に充填する。導電膜を充填した後、図２０に示すように、ＣＭＰ法により、絶縁層２４の上面を平坦化することで、単位コンタクト部２６およびディジット線５０を形成する。そして、ディジット線５０を形成するのと同時に単位コンタクト部２６を形成することができる。
このように、絶縁層１６，絶縁膜３，絶縁層１８，絶縁膜４，絶縁層２０，絶縁層２１，絶縁膜５，絶縁層２３，絶縁層２４を順次積層することで、層間絶縁膜９が形成される。
さらに、単位コンタクト部１７，１９，２２，２６を順次形成することで、接続配線８が形成される。
次に図２１に示すように、絶縁層２４の上面上に、窒化シリコン膜（ＳｉＮ）等から形成された絶縁膜２７０Ａを形成する。絶縁膜２７０Ａの上面上に、酸化シリコン膜（ＳｉＯ２）等から形成された絶縁膜２７１Ａを形成する。これらの絶縁膜に貫通孔２８を形成する。
そして、図２２に示すように、絶縁膜２７０Ａ、２７１Ａ上および貫通孔２８の内周面にバリアメタル２９Ａを形成する。このバリアメタル２９Ａ上に導電膜３０Ａを堆積する。
その後、図２３に示すように、ＣＭＰ法により、絶縁膜２７０Ａをストッパ膜として、絶縁膜２７１Ａ上に形成されたバリアメタル２９Ａおよび導電膜３０Ａを除去する。
これにより、バリアメタル２９および導電膜３０からなる接続部７が形成される。その一方で、絶縁膜２７０Ａ、２７１Ａの上面は平坦化され、平坦絶縁膜２７０、２７１が形成される。
次に、図２４に示すように、平坦絶縁膜２７１Ａ（接続部７）の上に導電膜３１Ａを形成し、導電膜３１Ａの上に導電膜３５Ａ、絶縁膜３８Ａ、導電膜３７Ａ、導電膜４４Ａの順に形成する。導電膜３１Ａは下部電極３１となるべき層であり、導電膜３５Ａ、絶縁膜３８Ａ、導電膜３７Ａ、導電膜４４Ａはそれぞれ磁化固定層３５、トンネル絶縁膜３８、磁化自由層３７、上部電極４４となるべき層である。したがって上述した各層を構成する材質や厚みは、それぞれ下部電極３１や磁化固定層３５など形成しようとする層の材質や厚みとすることが好ましい。
図２５に示すように、導電膜３５Ａ、絶縁膜３８Ａ、導電膜３７Ａおよび導電膜４４Ａをパターニングして、磁気抵抗素子３２およびこの磁気抵抗素子３２の上面上に形成された上部電極４４を形成する。
図２６に示すように、磁気抵抗素子３２を覆うように、導電膜３１Ａ上に、ライナー膜としてシリコン窒化膜等から形成された絶縁膜３４Ａを形成する。この絶縁膜３４Ａは絶縁膜３４（保護膜）となるべき層である。絶縁膜３４は、磁気抵抗素子３２を構成する特に磁化自由層３７や磁化固定層３５などの側面が酸化されることによる、磁場の漏洩などの不具合を抑制するためのものである。絶縁膜３４ＡはＣＶＤ法（Chemical Vapor Deposition）等を用いて形成されることが好ましい。絶縁膜３４Ａの膜厚は１０ｎｍ以上８０ｎｍ以下であることが好ましく、４０ｎｍ以上７０ｎｍ以下であることがより好ましい。
この絶縁膜３４Ａ上にレジスト膜を形成し、下部電極３１を形成するためのパターニングをレジスト膜に施し、レジストパターン５９を形成する。このレジストパターンをマスクとして、絶縁膜３４Ａおよび導電膜３１Ａをパターニングして、図２７に示すように、絶縁膜３４Ｂおよび下部電極３１を形成する。
以後、図２８〜図３６については、図２７に続く工程について、図２７の絶縁膜５より上側のみの態様を追っており、図２７の絶縁層２１より下側については図示を省略している。各図の（Ａ）は図２７と同じ方向から見た図であり、（Ｂ）は（Ａ）と同じく絶縁膜５より上側の領域を、図２７の方向に対して交差する方向すなわち図４と同じ方向から見た図である。そして（Ｃ）は上述した周辺回路部の、各（Ａ）や（Ｂ）と積層方向に関して同じ層（絶縁膜５より上側の領域）の部分の態様を示す図である。
図２８（Ａ）（Ｂ）に示すように、図２７の磁気抵抗素子３２の絶縁膜３４Ｂ上、および下部電極３１の周囲を覆うように、シリコン酸化膜等からなる絶縁層を形成し、この絶縁層にＣＭＰ処理を施す。そしてこの絶縁層上に、コンタクトホール３９ａを形成するためのレジストパターンを形成する。そして、このレジストパターンを用いてコンタクトホール３９ａを形成する。このようにして所望形状の絶縁層３６および絶縁膜３４が形成される。
図２８（Ｃ）に示す周辺回路部については、図５の単位コンタクト部２６が形成された状態である。この領域にはメモリユニットが存在しないため、図２８の工程においては態様に変化はない。
次に図２８の絶縁層３６の最上面とコンタクトホール３９ａの内表面にバリアメタルを形成し、さらにバリアメタルが形成されたコンタクトホール３９ａ内に導電膜を充填する。そしてこの導電膜とバリアメタルとをＣＭＰ処理して平坦化する。このようにすれば、図２９に示すように、コンタクトホール３９ａ内に充填されたバリアメタル４５と導電膜とが形成され、これによりコンタクト部３９が形成される。この導電膜は配線本体部４３と同様の銅からなるものであってもよいが、Ｗ（タングステン）であってもよい。導電膜が銅からなる場合にはバリアメタル４５はＴａやＴａＮからなることが好ましいが、導電膜がタングステンからなる場合にはバリアメタル４５はＴｉ（チタン）やＴｉＮ（窒化チタン）からなることが好ましい。その後、コンタクト部３９を含む絶縁層３６上のたとえば全面に、ライナー膜４９となるべき層であるライナー膜４９Ａを形成する。つまりライナー膜４９Ａは、ライナー膜４９の材質や所望の厚みとなるように形成することが好ましい。ライナー膜４９ＡはＣＶＤ法（Chemical Vapor Deposition）等を用いて形成されることが好ましい。ライナー膜４９Ａの膜厚は１０ｎｍ以上８０ｎｍ以下であることが好ましく、４０ｎｍ以上７０ｎｍ以下であることがより好ましい。このようにすれば図２９（Ａ）〜（Ｃ）に示すようになる。
次にライナー膜４９Ａの最上面に、ＣＶＤ法などにより、シリコン酸化膜等からなる絶縁層４７Ａを形成する。この絶縁層４７Ａの、特に周辺回路部の単位コンタクト部２６Ｃの上部に相当する領域にビア７２と呼ばれる開口を形成するようにフォトリソグラフィおよびエッチング等を行なう。ビア７２は単位コンタクト部２６Ｃの上部のライナー膜４９Ａ、および平坦絶縁膜２７０、２７１をエッチングすることにより形成される。すると図３０（Ａ）〜（Ｃ）に示すようになる（ライナー膜４９Ａはライナー膜４９Ｂとなる）。
次に絶縁層４７Ａやライナー膜４９Ｂの、特に磁気抵抗素子３２の上部に相当する領域や、ビア７２の周囲の領域を除去するようにフォトリソグラフィおよびエッチング等を行なう。このようにして図３１（Ｂ）、（Ｃ）に示すように磁気抵抗素子３２の上部に溝７５、単位コンタクト部２６Ｃの上部に溝７４が形成される。絶縁層４７Ａがエッチングされなかった領域は絶縁層４７となり、ライナー膜４９Ｂがエッチングされなかった領域はライナー膜４９となる。溝７５は図３１（Ａ）（Ｂ）に示すように、隣接する磁気抵抗素子３２の上部同士を跨ぐように延在する。
そして図３１（Ａ）〜（Ｃ）に示すように、露出している最上面、すなわち絶縁層３６の最上面や溝７５、７４、ビア７２の内表面などにスパッタリング等によりバリアメタルを形成する。これらのバリアメタルはＴａまたはＴａＮからなるものであることが好ましい。これらのバリアメタルは同時に一体として形成されるが、ここでは絶縁層４７の最上面に形成されるバリアメタルをバリアメタル７３Ａ、溝７５、７４の内側面に形成されるバリアメタルをバリアメタル４１ｂ０、溝７５、７４の内底面に形成されるバリアメタルをバリアメタル４８Ａと呼ぶこととする。
次に露出している最上面、すなわち上述したバリアメタル７３Ａ、４１ｂ０、４８Ａの表面上にクラッド層４１Ｚを一括成膜する。このクラッド層４１Ｚは図４、図５のクラッド層４１ｃとなるべき層である。したがってクラッド層４１ｃの材質や厚みとなるように形成することが好ましい。このようにして図３２（Ａ）〜（Ｃ）に示す態様となる。
次にクラッド層４１Ｚのうち絶縁層３６の主表面（積層方向に交差する面）に沿った方向の成分を、スパッタリング等により除去する。このようにして図３３（Ａ）〜（Ｃ）に示すようにクラッド層のうち側面に形成されたもののみがクラッド層４１ｃとして残る。なおこのとき、端部におけるスパッタリング時のエッチングレートが高いことにより、図３３（Ｂ）（Ｃ）のバリアメタル４８Ａの端部は斜め方向にエッチングされてバリアメタル４８Ｂとなることがある。
次に図３４（Ａ）〜（Ｃ）に示すように、露出されている最上面、すなわちバリアメタル７３Ａ、４８Ｂ、クラッド層４１ｃの表面上にスパッタリング等によりバリアメタルを形成する。これらのバリアメタルは図３１（Ａ）〜（Ｃ）において形成したバリアメタルと同様にＴａまたはＴａＮからなるものであることが好ましい。これらのバリアメタルは同時に一体として形成されるが、ここではバリアメタル７３Ａ上にバリアメタルが成膜され、両者が一体となった部分をバリアメタル４１ｇ、バリアメタル４８Ｂ上にバリアメタルが成膜され、両者が一体となった部分をバリアメタル４８、クラッド層４１ｃ上に形成されたバリアメタルをバリアメタル４１ａ０と呼ぶことにする。
次に図３５（Ａ）〜（Ｃ）に示すようにバリアメタルが形成された溝７５、７４内にたとえば銅からなる導電膜を充填する。このうち図３５（Ａ）（Ｂ）の、メモリユニットが形成されている領域上の導電膜を導電膜４３Ａ、図３５（Ｃ）の周辺回路部上の導電膜を導電膜４３Ｂと呼ぶこととする。
そして図３６（Ａ）〜（Ｃ）に示すように、バリアメタル４１ｇがすべて除去されるように図３５の上面側の一定深さ分に対してＣＭＰ処理を施す。このようにして溝７５内の導電膜は、ビット線４０の配線本体部４３となり、溝７４内の導電膜は、周辺回路部の周辺配線本体部４３０となる。バリアメタル４１ａ０はバリアメタル４１ａとなり、バリアメタル４１ｂ０はバリアメタル４１ｂとなる。
以後、図３７〜図４３については、図３６に続く工程について、図３６の配線本体部４３より上側のみの態様を順に追っており、下側については図示を省略している。また各（Ａ）〜（Ｃ）は、図２８〜図３６の（Ａ）〜（Ｃ）と同方向から見たものである。
図３７（Ａ）〜（Ｃ）は図３６（Ａ）〜（Ｃ）の配線本体部４３より上側のみの態様と同じである。この状態で、次に図３８（Ａ）〜（Ｃ）に示すように、ライナー膜４１０となるべき層であるライナー膜４１０Ａを成膜する。さらに図３９（Ａ）〜（Ｃ）に示すように、フォトリソグラフィおよびエッチング等によりライナー膜４１０Ａがエッチングされ、ライナー膜４１０となる。
続いて図４０（Ａ）〜（Ｃ）に示すように、ライナー膜４１０の表面上および、図３９（Ｂ）の溝４１０Ｂの内表面上に、クラッド層４１ｄとなるべき層であるクラッド層４１ｄ０を成膜する。このとき溝４１０Ｂの内表面上に形成されるクラッド層４１ｄ０は、たとえばライナー膜４１０の表面上に形成されるクラッド層４１ｄ０と膜厚がほぼ等しくなる。このため図４０（Ｂ）に示すように溝４１０Ｂの内部において下側に落ち込んだ形状となる。
次に図４１（Ａ）〜（Ｃ）に示すように、クラッド層４１ｄ０の表面上に、バリアメタル４１ｆとなるべき層であるバリアメタル４１ｆ０を形成する。そして図４２（Ａ）〜（Ｃ）に示すように、隣接するメモリユニット間でクラッド層４１ｄ０やバリアメタル４１ｆ０が分離されるように、フォトリソグラフィおよびエッチングを行なう。すると図４２（Ａ）〜（Ｃ）に示す態様となり、クラッド層４１ｄ０はクラッド層４１ｄに、バリアメタル４１ｆ０はバリアメタル４１ｆとなる。
最後に図４３（Ａ）〜（Ｃ）に示すように、バリアメタル４１ｆの上面および、露出されたライナー膜４１０の上面を覆うように、シリコン酸化膜等からなる絶縁層が形成される。この絶縁層は、さらに上部に配置される外部負荷との電気的な短絡を抑制するために形成されるものである。したがってこの絶縁層をエッチングして、たとえば磁気抵抗素子３２が並んだ領域の周辺の領域に、外部と電気的に接続するための配線を形成することにより絶縁層３６０が形成される。図４３（Ｂ）のビット線４０の部分の態様は、図４や図７、図１０の該当部分の態様に等しい。以上の手順により、本実施の形態１のビット線４０およびそれを含む半導体装置２００が完成する。
（実施の形態２）
本実施の形態２に係る半導体装置２００は、実施の形態１の半導体装置２００と大筋で同様の構成を備えている。ただしビット線４０の構成に関して若干の相違がある。具体的には図４４と図７とを対比して、図４４のビット線４０は、配線本体部４３（配線）の側面を覆うようにバリアメタル４１ａ（バリア層）が配置され、当該配線（配線本体部４３）の上面を覆うようにライナー膜４１０（バリア層）が配置される。このライナー膜４１０は図４４の示す断面図において、配線本体部４３の上面を覆う成分と、配線本体部４３の側面を覆う成分とが存在する。これら配線本体部４３の上面を覆う成分と、配線本体部４３の側面を覆う成分とは同時に成膜された一体のものとなっている。
本実施の形態２に係る半導体装置２００は、実施の形態１の半導体装置２００と大筋で同様の構成を備えている。ただしビット線４０の構成に関して若干の相違がある。具体的には図４４と図７とを対比して、図４４のビット線４０は、配線本体部４３（配線）の側面を覆うようにバリアメタル４１ａ（バリア層）が配置され、当該配線（配線本体部４３）の上面を覆うようにライナー膜４１０（バリア層）が配置される。このライナー膜４１０は図４４の示す断面図において、配線本体部４３の上面を覆う成分と、配線本体部４３の側面を覆う成分とが存在する。これら配線本体部４３の上面を覆う成分と、配線本体部４３の側面を覆う成分とは同時に成膜された一体のものとなっている。
このように側方と上方の成分が一体であるライナー膜４１０の外側を覆うようにクラッド層４１ｃ、４１ｄが、さらにクラッド層４１ｃ、４１ｄの外側を覆うようにバリアメタル４１ｂ、４１ｆ（保護層）が配置されている。言い換えればバリア層の、配線本体部４３に対向する表面と反対側の表面（つまり図４４におけるバリア層の外側の表面）を連続して覆うようにクラッド層４１ｃ、４１ｄが配置されている。またクラッド層４１ｃ、４１ｄの、バリア層に対向する表面と反対側の表面（つまり図４４におけるクラッド層の外側の表面）を覆うように保護層であるバリアメタル４１ｂ、４１ｆが配置されている。
クラッド層についても、ライナー膜４１０と同様に、配線本体部４３の側方の成分であるクラッド層４１ｃと、配線本体部４３の上方の成分であるクラッド層４１ｄとが一体として成膜されている。保護層についても、配線本体部４３の側方の成分であるバリアメタル４１ｂと、配線本体部４３の上方の成分であるバリアメタル４１ｆとが一体として成膜されている。このことは図４５および図４６からもわかる。なお図４５は、図４と同様に、図３に対して交差する方向から見たときの、メモリユニットが２つ並んだ状態を示す断面図である。図４６は図５と同様に、周辺回路部の断面図である。
したがってクラッド層４１ｄは、側方と上方との境界部である屈曲部（図４４における丸点線Ａで囲った領域）において連続になっている。このため実施の形態１と同様に、クラッド層が寸断した領域の存在により、クラッド層の内部を通る磁場（磁力線）がクラッド層の外部へ漏洩することが抑制された構成となっている。
またバリアメタル４１ａとライナー膜４１０とにより、バリア層が配線本体部４３の側面および上面を連続するように覆うように配置されている。このため実施の形態１と同様に、クラッド層と配線本体部との間の、図４４にて矢印で示すような相互拡散が抑制される。なお実施の形態１と同様に、バリア層として導電体材料からなるバリアメタル４１ａと誘電体材料からなるライナー膜４１０とが併用されている。
さらに図４５に示すように、隣接する２つのメモリユニット間にて、クラッド層４１ｄが不連続となっている。このため実施の形態１と同様に、一のメモリユニットのクラッド層４１ｄの内部を通る磁力線７１が、隣接するメモリユニットのクラッド層４１ｄの方へ伝播して漏洩する可能性を抑制することができる。つまり図１０と同様に、当該磁力線７１が、選択した一のメモリユニットの磁気抵抗素子３２の方へ集中的に進行するために、当該磁気抵抗素子３２を効率的に正確に作動させることができる。これと同時に、磁力線７１が選択した一のメモリユニットに隣接する、選択しないメモリユニットの磁気抵抗素子３２の方に漏洩することにより、隣接するメモリユニットの磁気抵抗素子３２が磁力線７１の影響を受けて誤作動するなどの不具合を抑制することができる。
以上の実施の形態１と同様の効果に加え、実施の形態２の半導体装置２００は、以下の効果を奏する。たとえば図４５と図４とを比較検討する。ここで図４５における２つの配線本体部４３間の距離と、図４における２台の配線本体部４３間の距離は等しいとする。
これらの図面の２つのビット線間の、配線本体部４３と導通する領域（バリアメタル領域）間の距離を考察する。まず図４の場合、配線本体部４３とバリアメタル４１ａ、クラッド層４１ｃ、バリアメタル４１ｂとは互いに導通している。このためバリアメタル４１ｂの外側の端部間の距離が、２台のビット線間の配線本体部４３と導通する領域（バリアメタル領域）間の距離となる。図４においてバリアメタル４１ｆの端部はバリアメタル４１ｂの端部よりも外側にあるが、バリアメタル４１ｆは配線本体部４３と非導通である。
これに対して図４５の場合、配線本体部４３と直接接触するバリアメタル４１ａの外側の端部間の距離が、２台のビット線間の配線本体部４３と導通する領域（バリアメタル領域）間の距離となる。バリアメタル４１ａの外側が誘電体であるライナー膜４１０に覆われているためである。つまり図４５においては、配線本体部４３とクラッド層４１ｃ、４１ｄとが電気的に絶縁されている。
したがって図４のバリアメタル４１ａと図４５のバリアメタル４１ａとの厚みが等しいと仮定すれば、図４５の配線本体部４３と導通する領域間の距離の方が、図４の配線本体部４３と導通する領域間の距離よりも長いことになる。
配線本体部４３と導通する領域間の距離により、配線の信頼性が決定する。配線本体部４３と導通する領域間の距離が長いほど、配線の信頼性（ＴＤＤＢ）が高い。このため実施の形態２のようなビット線４０の構成とすることにより、配線の信頼性を高めることができる。
続いて実施の形態２に係る半導体装置２００の製造方法について説明する。図１１〜図２８に示す工程については実施の形態１に係る半導体装置２００の製造方法に順ずるため、ここでは説明を省略する。また各図の（Ａ）〜（Ｃ）は、図２８〜図４３の（Ａ）〜（Ｃ）と同方向から見たものである。
図２８（Ａ）〜（Ｃ）に示す態様に続く工程として、図４７（Ａ）〜（Ｃ）に示すように、図２９（Ａ）〜（Ｃ）と同様の処理を行なう。しかし図２９（Ａ）〜（Ｃ）と異なり、ライナー膜４９Ａを形成する処理は行なわない。つまり図２９（Ａ）〜（Ｃ）と同様に、バリアメタル４５と導電膜とが形成され、コンタクト部３９が形成される。
次に図４８（Ａ）〜（Ｃ）に示すように、図３０（Ａ）〜（Ｃ）と同様の処理を行なう。ライナー膜４９Ａが形成されていないため、絶縁層３６上に絶縁層４７Ａが形成され、また図４８（Ｃ）に示すようにビア７２が形成される。なお、本実施の形態２においても、実施の形態１と同様にライナー膜４９Ａを形成してもよい。ライナー膜４９Ａはビット線４０の溝をエッチングで形成する場合のエッチングストッパの役割を有する。これはエッチングするときの溝７５の深さを制御よく形成できる場合には必ずしも要しない。
次に図４９（Ａ）〜（Ｃ）に示すように、図３１（Ａ）〜（Ｃ）と同様の処理を行なう。図３１と同様に、ここで形成されるバリアメタルは同時に一体として形成されるが、ここでは絶縁層４７の最上面に形成されるバリアメタルをバリアメタル４１ｇ、溝７５、７４の内側面に形成されるバリアメタルをバリアメタル４１ａ０、溝７５、７４の内底面に形成されるバリアメタルをバリアメタル４８Ａと呼ぶこととする。
そして図５０（Ａ）〜（Ｃ）に示すように、図３５（Ａ）〜（Ｃ）と同様に導電膜４３Ａ、４３Ｂを充填する。なお以後、図５０（Ｃ）に示すように、図４９にて形成されたバリアメタルのうち、溝７５、７４の内側面に形成されるバリアメタルは、実施の形態１の図３４に合わせてバリアメタル４８と呼ぶことにする。またビア７２の側面のバリアメタルは、実施の形態１の図３４に合わせてバリアメタル８４とする。
以後、図５１〜図５６については、図５０に続く工程について、図３６のコンタクト部３９より上側のみの態様を順に追っており、下側については図示を省略している。また各（Ａ）〜（Ｃ）は、図２８〜図３６の（Ａ）〜（Ｃ）と同方向から見たものである。
図５１（Ａ）〜（Ｃ）に示すように、図３６（Ａ）〜（Ｃ）と同様に、バリアメタル４１ｇがすべて除去されるようにＣＭＰ処理を施す。このようにして溝７５内の導電膜は、ビット線４０の配線本体部４３となり、溝７４内の導電膜は、周辺回路部の周辺配線本体部４３０となる。バリアメタル４１ａ０はバリアメタル４１ａとなる。
次に図５２（Ａ）〜（Ｃ）に示すように、フォトリソグラフィおよびエッチング等により、絶縁層４７を除去する。このとき露出されている最上面、すなわち配線本体部４３の上面、バリアメタル４１ａの表面、絶縁層３６の最上面の上に、図５３（Ａ）〜（Ｃ）に示すようにライナー膜４１０を形成する。
次に図５４（Ａ）〜（Ｃ）に示すように、ライナー膜４１０の表面を覆うように、クラッド層４１ｄ０、さらにその表面を覆うようにバリアメタル４１ｆ０を形成する。クラッド層４１ｄ０は図４４、図４５のクラッド層４１ｃ、４１ｄとなるべき層である。またバリアメタル４１ｆ０は図４４、図４５のバリアメタル４１ｂ、４１ｆとなるべき層である。したがってクラッド層４１ｃ、４１ｄ、バリアメタル４１ｂ、４１ｆのそれぞれの材質や厚みとなるように形成することが好ましい。
ただしクラッド層４１ｃとクラッド層４１ｄとがクラッド層４１ｄ０として一括成膜されるため、たとえば実施の形態１のように配線本体部４３の側方のクラッド層４１ｃを、配線本体部４３の上方のクラッド層４１ｄよりも厚くなるように形成することが困難である。このため、クラッド層４１ｃをクラッド層４１ｄよりも厚くするために、たとえばクラッド層をいったん成膜した後に、スパッタエッチングやドライエッチングにより全面エッチングバックを行なうことが好ましい。そうすると、配線本体部４３の側壁のみサイドウォール状にクラッド層を残すことができる。その後クラッド層を再度成膜すると、先に成膜したサイドウォール状のクラッド層の厚みの分だけ側壁のクラッド層が厚く形成される。その結果、クラッド層４１ｃをクラッド層４１ｄよりも厚く形成することができる。
次に図５５（Ａ）〜（Ｃ）に示すように、隣接する配線本体部４３に挟まれた領域のクラッド層４１ｄやバリアメタル４１ｆ０、および周辺回路部におけるクラッド層４１ｄやバリアメタル４１ｆ０を除去するようにフォトリソグラフィやエッチング等を施す。最後に図５６（Ａ）〜（Ｃ）に示すように、図４３（Ａ）〜（Ｃ）と同様に最上面に絶縁層３６０が形成される。以上の手順により、本実施の形態２のビット線４０およびそれを含む半導体装置２００が完成する。
このように実施の形態２においては、配線本体部４３の側方のクラッド層４１ｃと上方のクラッド層４１ｄ、配線本体部４３の側方の保護層としてのバリアメタル４１ｂと上方の保護層としてのバリアメタル４１ｆとを同時に成膜する。このようにすれば、工程数が少ないため形成されるクラッド層４１ｃ、４１ｄの膜質安定性が向上する。
たとえば実施の形態１のようにクラッド層４１ｃとクラッド層４１ｄとを別の工程にて形成する場合には、工程数が増加するため、工程ごとに行なうウェットエッチング処理などにより、特に先の工程にて形成されたクラッド層がダメージを受ける可能性がある。特に当該クラッド層の薄膜の側壁や、側方のクラッド層と上方のクラッド層との接続される部分において、加工に起因するダメージを受けたり、酸化されたりする可能性がある。このようなダメージや酸化を生じると、当該クラッド層の性能の劣化を招く可能性がある。
しかし実施の形態２のようにクラッド層４１ｃとクラッド層４１ｄとが同時に成膜されるため、クラッド層４１ｃとクラッド層４１ｄとの接続部が存在しない。このことからも加工のダメージを受ける可能性のある領域を減少させることができ、結果として成膜されるクラッド層の品質を安定させることができる。
本発明の実施の形態２は、以上に述べた各点についてのみ、本発明の実施の形態１と異なる。すなわち、本発明の実施の形態２について、上述しなかった構成や条件、手順や効果などは、全て本発明の実施の形態１に順ずる。つまり本実施の形態２の効果は、実施の形態１の効果を兼ね備えており、本実施の形態２に記載した効果は、実施の形態１の効果に付随する効果である。
（実施の形態３）
本実施の形態３に係る半導体装置２００は、実施の形態１の半導体装置２００と大筋で同様の構成を備えている。ただしビット線４０の構成に関して若干の相違がある。具体的には図５７と図７とを対比して、図５７のビット線４０は、図７のビット線４０と同様の配置をしているが、配線本体部４３の側方のクラッド層４１ｃと、配線本体部４３の上方のクラッド層４１ｄとが交差して接続されるコーナー部（図５７において丸点線Ａで囲まれた領域）において、互いに接続されるクラッド層４１ｃの延在する方向とクラッド層４１ｄの延在する方向とがなす角度が９０°を超え１８０°未満の鈍角をなしている。これに対して図７のビット線は、上記コーナー部におけるクラッド層４１ｃとクラッド層４１ｄとの延在する方向のなす角度はほぼ９０°である。この点において、実施の形態３は実施の形態１と異なる。
本実施の形態３に係る半導体装置２００は、実施の形態１の半導体装置２００と大筋で同様の構成を備えている。ただしビット線４０の構成に関して若干の相違がある。具体的には図５７と図７とを対比して、図５７のビット線４０は、図７のビット線４０と同様の配置をしているが、配線本体部４３の側方のクラッド層４１ｃと、配線本体部４３の上方のクラッド層４１ｄとが交差して接続されるコーナー部（図５７において丸点線Ａで囲まれた領域）において、互いに接続されるクラッド層４１ｃの延在する方向とクラッド層４１ｄの延在する方向とがなす角度が９０°を超え１８０°未満の鈍角をなしている。これに対して図７のビット線は、上記コーナー部におけるクラッド層４１ｃとクラッド層４１ｄとの延在する方向のなす角度はほぼ９０°である。この点において、実施の形態３は実施の形態１と異なる。
図５８は、図４と同様に、図３に対して交差する方向から見たときの、メモリユニットが２つ並んだ状態を示す断面図である。なお、周辺回路部については実施の形態１における図５と同様であるため、図示を省略している。
図５７に示すように、実施の形態３のビット線４０についても、クラッド層４１ｃとクラッド層４１ｄとは、丸点線Ａで囲まれた領域において連続になっている。このため実施の形態１と同様に、クラッド層が寸断した領域の存在により、クラッド層の内部を通る磁場（磁力線）がクラッド層の外部へ漏洩することが抑制された構成となっている。
実施の形態３のビット線４０についても、配線本体部４３の側面および上面にバリアメタル４１ａやライナー膜４１０がバリア層として配置されており、両者は連続している。このため図５７中に矢印で示すような、配線本体部４３とクラッド層との間の相互拡散が抑制される。
実施の形態３のビット線４０についても、隣接する２つのメモリユニット間にてクラッド層が不連続となっている。このため隣接する選択されないメモリユニットの方へ磁力線７１（図１０参照）が漏洩し、当該隣接するメモリユニットの磁気抵抗素子３２を誤作動させる不具合を抑制することができる。
以上の実施の形態１と同様の効果に加え、実施の形態３の半導体装置２００は、以下の効果を奏する。たとえば図５７と図７とを比較検討する。図７の実施の形態１のビット線４０は、クラッド層４１ｃとクラッド層４１ｄとが延在する方向が、図７の断面図状において互いに約９０°をなしている。この場合、クラッド層４１ｃとクラッド層４１ｄとが交差するコーナー部において、当該クラッド層の内部を通る磁力線の向きが９０°変わる部分が生じる。
図７のようにクラッド層４１ｃとクラッド層４１ｄとのそれぞれの延在する方向がなす角度が９０°あるいはそれ以下の場合、配線本体部４３に電流を流してクラッド層の内部を通る磁力線が発生する際に、上記コーナー部が急峻な磁化変化の起こる領域となる。そしてコーナー部はエネルギの高い不安定な磁化状態となる。
このときクラッド層４１ｃ、４１ｄはよりエネルギの低い安定な状態へと移行しようとする。このためにコーナー部付近は磁化状態が乱れる可能性がある。ここで磁化状態が乱れるとは、本来クラッド層４１ｃ、４１ｄの延在する方向に進行しようとする磁力線が、それ以外の方向を向くことを意味する。このように磁化状態が乱れた場合、これを理想状態であるクラッド層４１ｃ、４１ｄの延在する方向に近づけるためには、配線本体部４３により大きな電流を流すことが必要となる。
しかし図５７のように、クラッド層４１ｃとクラッド層４１ｄとの交差するコーナー部における両者の延在する方向のなす角度が９０°を超える場合は、コーナー部において起こる磁化変化は、図７のコーナー部ほど急峻にはならない。このため図５７のコーナー部は図７のコーナー部ほどエネルギの高い不安定な磁化状態となる可能性は少ない。
したがって図５７の構成とすれば、コーナー部付近における磁化状態の乱れが起こる可能性を低くすることができる。そのため、配線本体部４３に流す電流を小さくすることができる。すなわち当該半導体装置２００の消費電力をさらに低減することができる。
続いて実施の形態３に係る半導体装置２００の製造方法について説明する。図１１〜図３８に示す工程については実施の形態１に係る半導体装置２００の製造方法に順ずるため、ここでは説明を省略する。また各図の（Ａ）〜（Ｃ）は、図２８〜図４３の（Ａ）〜（Ｃ）と同方向から見たものである。
図５９〜図６３においては、図３７〜図４３と同様に、配線本体部４３より上側のみの態様を順に追っており、下側については図示を省略している。
図３８（Ａ）〜（Ｃ）のように、ライナー膜４１０となるべき層であるライナー膜４１０Ａが成膜されたところで、図５９（Ａ）〜（Ｃ）に示すように、ライナー膜４１０Ａの上面を覆うように、シリコン酸化膜等からなる絶縁層３６０Ａが形成される。これは上述した絶縁層３６０となるべき層である。
続いて絶縁層３６０Ａの、特に配線本体部４３の上部に相当する領域を除去するようにフォトリソグラフィおよびエッチング等を行なう。このようにして図６０（Ａ）、（Ｂ）に示すように配線本体部４３の上部に溝７５が形成される。絶縁層３６０Ａがエッチングされなかった領域は絶縁層３６０Ｂとなる。溝７５は図６０（Ａ）（Ｂ）に示すように、隣接する配線本体部４３の上部同士を跨ぐように延在する。
なお絶縁層３６０Ａをエッチングする際に、図６０（Ｃ）に示さないが、絶縁層３６０Ａの、特に周辺配線本体部４３０の上部に相当する領域の一部を除去することが好ましい。このようにすれば、最終的に形成される絶縁層３６０上に配置される外部負荷との電気的な接続が可能となる単位コンタクト部を形成するための溝を形成することができる。
次に溝７５の底面をスパッタリング等によりエッチング、除去する。このようにすれば図６１（Ａ）、（Ｂ）に示すように、溝７５の内部においてはライナー膜４１０Ａが厚み方向（上下方向）に関して一部が除去され、薄くなる。このようにしてライナー膜４１０が形成される。なおこのとき、溝７５の側壁に近い端部におけるスパッタリング時のエッチングレートが高いことにより、図６１（Ｂ）に示すように、溝７５の内部のライナー膜４１０には斜め方向エッチング領域７５ｅが形成されることになる。このように斜め方向エッチング領域７５ｅが形成されることにより、バリアメタル４１ｂやクラッド層４１ｃも上端部の一部の領域を露出することができる。
次に露出している最上面、すなわち絶縁層３６０Ｂの側面および上面、溝７５の内部のライナー膜４１０、斜め方向エッチング領域７５ｅ上に、クラッド層４１ｄ０およびバリアメタル４１ｆ０が形成される。その態様を示すものが図６２（Ａ）〜（Ｃ）である。
最後にクラッド層４１ｄ０やバリアメタル４１ｆ０の、図６２（Ｂ）（Ｃ）における比較的上側の領域を、たとえばＣＭＰ加工により除去することにより、図６３（Ａ）〜（Ｃ）に示す、上面が平坦化された絶縁層３６０および、クラッド層４１ｄ、バリアメタル４１ｆが形成される。なおこの工程において、ＣＭＰ加工の代わりにフォトリソグラフィとエッチング等を行なうことにより、同様の処理を行なってもよい。
図６３（Ａ）〜（Ｃ）に示す、上面を平坦化する処理を行なうために、図６３（Ｂ）や図５７に示すように、クラッド層端部４１ｅにはクラッド層やバリアメタルが上方に突き出るように延在する突出し端部４２ｂが形成される。しかし突出し端部４２ｂは、図６２（Ｂ）に示すように溝７５の側面上にクラッド層４１ｄ０やバリアメタル４１ｆ０を形成するために発生する付随的な領域である。このため突出し端部４２ｂは、図６３に示す上面部の除去工程において除去する量を調整する（大きくする）ことにより、限りなく寸法を小さくすることができる。突出し端部４２ｂはビット線４０の動作に直接影響しない領域であるため、たとえば突出し領域４２ｂを構成するクラッド層がシリコン酸化膜などから形成された絶縁層３６０と直接接触していてもよい。
以上の手順により、本実施の形態３のビット線４０およびそれを含む半導体装置２００が完成する。このようにクラッド層４１ｄの延在する方向がクラッド層４１ｃとなす鈍角は、溝７５の端部におけるスパッタリング時のエッチングレートの差により発生する斜め方向エッチング領域７５ｅを利用したものである。
本発明の実施の形態３は、以上に述べた各点についてのみ、本発明の実施の形態１と異なる。すなわち、本発明の実施の形態３について、上述しなかった構成や条件、手順や効果などは、全て本発明の実施の形態１に順ずる。つまり本実施の形態３の効果は、実施の形態１の効果を兼ね備えており、本実施の形態３に記載した効果は、実施の形態１の効果に付随する効果である。
（実施の形態４）
本実施の形態４に係る半導体装置２００は、実施の形態３の半導体装置２００と大筋で同様の構成を備えている。ただしビット線４０の構成に関して若干の相違がある。具体的には、図６４と図５７とを対比して、図６４のビット線４０は、配線本体部４３とクラッド層４１ｄとに挟まれた領域が、ライナー膜４１０の代わりにバリアメタル４２となっている。そして突出し端部４２ｂにおいても、クラッド層を両側から挟むように、バリアメタル４２と同一の材料からなるバリアメタルが配置されている。以上の点において、実施の形態４は実施の形態３と異なる。
本実施の形態４に係る半導体装置２００は、実施の形態３の半導体装置２００と大筋で同様の構成を備えている。ただしビット線４０の構成に関して若干の相違がある。具体的には、図６４と図５７とを対比して、図６４のビット線４０は、配線本体部４３とクラッド層４１ｄとに挟まれた領域が、ライナー膜４１０の代わりにバリアメタル４２となっている。そして突出し端部４２ｂにおいても、クラッド層を両側から挟むように、バリアメタル４２と同一の材料からなるバリアメタルが配置されている。以上の点において、実施の形態４は実施の形態３と異なる。
ライナー膜４１０の代わりにバリアメタル４２が配置されていることが、図６５に示されている。図６５は図３に対して、ライナー膜４１０の代わりにバリアメタル４２が配置されている点のみが異なる。また図６６は、図４と同様に、図３に対して交差する方向から見たときの、メモリユニットが２つ並んだ状態を示す断面図である。図６７は図５と同様に、周辺回路部の断面図である。
バリアメタル４２は、他のバリアメタル（バリアメタル４１ａ、４１ｂ、４１ｆ）と同一の材料からなることが好ましい。このようにすれば、ビット線４０のバリア層（バリアメタル４１ａ、４２）と保護層（バリアメタル４１ｂ、４１ｆ）とが同一の材料からなることになる。
実施の形態４のビット線４０についても、実施の形態１〜３のビット線４０と同様に、たとえば図６５に示す矢印の領域における相互拡散の抑制、丸点線Ａで囲った領域における磁場の漏洩の抑制、そして図６６に示すように隣接するビット線４０間がクラッド層で接続されないことによる隣接メモリユニットへの磁場の漏洩の抑制といった効果を有する。これらの効果に加えて、実施の形態４の半導体装置２００は、以下の効果を奏する。
ここで図６４と図５７とを比較検討する。図５７に示す実施の形態３のビット線４０は、配線本体部４３の側方のバリア層は、Ｔａ系の金属材料からなるバリアメタル４１ａである。しかし配線本体部４３の上方のバリア層は、誘電体材料からなるライナー膜４１０である。つまり実施の形態３のビット線４０は、配線本体部４３の側方のバリア層と配線本体部４３の上方のバリア層とが異なる材料からなる。しかし図６４の実施の形態４のビット線４０は配線本体部４３の側方のバリア層と上方のバリア層とがともに同一の材料（Ｔａ系の金属材料）からなる。
クラッド層４１ｃを構成する結晶構造は、これに接触する配線本体部４３の側方のバリア層の影響を受ける。同様にクラッド層４１ｄを構成する結晶構造は、これに接触する配線本体部４３の上方のバリア層の影響を受ける。
仮に配線本体部４３の側方のバリア層と、配線本体部４３の上方のバリア層との材質が異なると、クラッド層４１ｃとクラッド層４１ｄとの内部の結晶構造が大きく異なるものとなる場合がある。このようにクラッド層４１ｃとクラッド層４１ｄとの結晶構造が大きく異なれば、クラッド層４１ｃとクラッド層４１ｄとの結晶の粒界等で磁化の向きが変化する領域（磁壁）が発生する。その結果、クラッド層４１ｃやクラッド層４１ｄの磁化の向きが複数の方向となる多磁区構造をとる可能性がある。多磁区構造をとるとクラッド層４１ｃやクラッド層４１ｄの磁気特性が劣化することがある。
クラッド層の内部に発生した磁壁を消滅させる（移動させる）ためには、当該クラッド層に高いエネルギを与えることが必要となる。このためには、配線本体部４３に大きな電流を流すことが必要となる。
しかし配線本体部４３の側方のバリア層と、配線本体部４３の上方のバリア層との材質が同一であれば、クラッド層４１ｃとクラッド層４１ｄとの内部の結晶構造の差を小さくすることができる。これはクラッド層４１ｃ、４１ｄはこれに接触するバリア層の結晶性に追随するように結晶成長する傾向があるためである。このためしかし配線本体部４３の側方のバリア層と、配線本体部４３の上方のバリア層との材質が同一であれば、クラッド層４１ｃとクラッド層４１ｄとが同様の結晶性を有する構造とすることができる。
クラッド層４１ｃとクラッド層４１ｄとの結晶構造の差が小さくなれば、クラッド層４１ｃとクラッド層４１ｄとの結晶の粒界等で磁壁が発生する可能性が低くなる。そのため配線本体部４３に流す電流を小さくすることができる。すなわち当該半導体装置２００の消費電力をさらに低減することができる。
続いて実施の形態４に係る半導体装置２００の製造方法について説明する。図１１〜図３７に示す工程については実施の形態１に係る半導体装置２００の製造方法に順ずるため、ここでは説明を省略する。また各図の（Ａ）〜（Ｃ）は、図２８〜図４３の（Ａ）〜（Ｃ）と同方向から見たものである。
図６８〜図７１においては、図３７〜図４３と同様に、配線本体部４３より上側のみの態様を順に追っており、下側については図示を省略している。
図３７（Ａ）〜（Ｃ）の状態に対して、次に露出されている最上面のたとえば全面を覆うように、シリコン酸化膜等からなる絶縁層が形成される。これは上述した絶縁層３６０となるべき層である。
続いて絶縁層の、特に配線本体部４３の上部に相当する領域を除去するようにフォトリソグラフィおよびエッチング等を行なう。このようにして図６８（Ａ）、（Ｂ）に示すように配線本体部４３の上部に溝７５が形成される。絶縁層がエッチングされなかった領域は絶縁層３６０となる。溝７５は図６８（Ａ）（Ｂ）に示すように、隣接する配線本体部４３の上部同士を跨ぐように延在する。
なお絶縁層をエッチングして絶縁層３６０とする際に、図６８（Ｃ）に示さないが、絶縁層の、特に周辺配線本体部４３０の上部に相当する領域の一部を除去することが好ましい。このようにすれば、最終的に形成される絶縁層３６０上に配置される外部負荷との電気的な接続が可能となる単位コンタクト部を形成するための溝を形成することができる。
次に、露出されている最上面のたとえば全面を覆うように、すなわち絶縁層３６０の最上面や溝７５の内表面などにスパッタリング等によりバリアメタルを形成する。これらのバリアメタルは同時に一体として形成されるが、ここでは絶縁層３６０の最上面や溝７５の底面に形成されるバリアメタルをバリアメタル４２Ａ、溝７５の内側面に形成されるバリアメタルをバリアメタル４２ｂ０と呼ぶこととする。その態様を図６９（Ａ）〜（Ｃ）に示す。
次に、特にバリアメタル４２Ａが薄くなるように、スパッタリング等によるエッチング、除去が行なわれる。その態様は図６１（Ａ）（Ｂ）における、ライナー膜４１０Ａを薄くする処理と同様であり、図７０（Ａ）〜（Ｃ）に示される。したがってこのとき、溝７５の側壁に近い端部におけるスパッタリング時のエッチングレートが高いことにより、図７０（Ｂ）に示すように斜め方向エッチング領域７５ｅが形成されることになる。このように斜め方向エッチング領域７５ｅが形成されることにより、バリアメタル４１ｂやクラッド層４１ｃも上端部の一部の領域を露出することができる。またバリアメタル４２ｂ０はバリアメタル４２ｂ１に、バリアメタル４２Ａはバリアメタル４２になる。
次に露出している最上面、すなわちバリアメタル４２、４２ｂ１、４２Ａ上に、クラッド層およびバリアメタルが形成される。そして最後にクラッド層やバリアメタルの比較的上側の領域を、図６３と同様に除去する。このようにすれば図７１（Ａ）〜（Ｃ）に示すクラッド層４１ｄ、バリアメタル４１ｆ、突出し端部４２ｂが形成される。
図６４のビット線４０には突出し端部４２ｂにクラッド線を両側から挟むようにバリアメタルが配置されている。これは一方のバリアメタルが、図６９の工程において、バリアメタル４２ｂ０として、バリアメタル４２（バリアメタル４２Ａ）と同時に形成されるためである。突出し端部４２ｂに技術的な効果はないため、当該バリアメタルが存在しなくても、機能上問題はない。
本発明の実施の形態４は、以上に述べた各点についてのみ、本発明の実施の形態１、３と異なる。すなわち、本発明の実施の形態４について、上述しなかった構成や条件、手順や効果などは、全て本発明の実施の形態１、３に順ずる。つまり本実施の形態４の効果は、実施の形態１、３の効果を兼ね備えており、本実施の形態４に記載した効果は、実施の形態１、３の効果に付随する効果である。
（実施の形態５）
本実施の形態５に係る半導体装置２００は、実施の形態４の半導体装置２００と大筋で同様の構成を備えている。図７２は、図４や図６６と同様に、図３に対して交差する方向から見たときの、メモリユニットが２つ並んだ状態を示す断面図である。図７２と図６６とを比較して、実施の形態４（図６６）においては隣接するメモリユニット間がライナー膜４１０で連結されていないのに対し、実施の形態５（図７２）においては隣接するメモリユニット間がライナー膜４１０で連結されている。また周辺回路部についても、実施の形態４（図６７）においては絶縁層３６０と絶縁層４７との間にライナー膜４１０が配置されていない。しかし実施の形態５の半導体装置２００の周辺回路部は図５（実施の形態１）の周辺回路部と同様の態様であり、絶縁層３６０と絶縁層４７との間にライナー膜４１０が配置されている。このライナー膜４１０は周辺回路部における異なる単位コンタクト部など同士を連結するように配置されている。以上の点において、実施の形態５は実施の形態４と異なる。
本実施の形態５に係る半導体装置２００は、実施の形態４の半導体装置２００と大筋で同様の構成を備えている。図７２は、図４や図６６と同様に、図３に対して交差する方向から見たときの、メモリユニットが２つ並んだ状態を示す断面図である。図７２と図６６とを比較して、実施の形態４（図６６）においては隣接するメモリユニット間がライナー膜４１０で連結されていないのに対し、実施の形態５（図７２）においては隣接するメモリユニット間がライナー膜４１０で連結されている。また周辺回路部についても、実施の形態４（図６７）においては絶縁層３６０と絶縁層４７との間にライナー膜４１０が配置されていない。しかし実施の形態５の半導体装置２００の周辺回路部は図５（実施の形態１）の周辺回路部と同様の態様であり、絶縁層３６０と絶縁層４７との間にライナー膜４１０が配置されている。このライナー膜４１０は周辺回路部における異なる単位コンタクト部など同士を連結するように配置されている。以上の点において、実施の形態５は実施の形態４と異なる。
このように実施の形態５は実施の形態４と対比すれば、複数のユニット間の領域についてのみ態様が異なっている。したがって、たとえば実施の形態４の図６４のように、１つのビット線４０の延在する方向に交差する断面のみを見ると、実施の形態５においては図６４と同様の態様を示す。
複数のメモリユニット間を連結するようにライナー膜４１０が配置されていても、基本的にライナー膜４１０が配置されない実施の形態４と同様の効果を奏する。
続いて実施の形態５に係る半導体装置２００の製造方法について説明する。図１１〜図３７に示す工程については実施の形態１に係る半導体装置２００の製造方法に順ずるため、ここでは説明を省略する。また各図の（Ａ）〜（Ｃ）は、図２８〜図４３の（Ａ）〜（Ｃ）と同方向から見たものである。
図７３〜図７６においては、図３７〜図４３と同様に、配線本体部４３より上側のみの態様を順に追っており、下側については図示を省略している。
図３７（Ａ）〜（Ｃ）の状態に対して、次に露出されている最上面のたとえば全面を覆うように、ライナー膜４１０となるべき層が形成される。その層の上に、図６８と同様のシリコン酸化膜等からなる絶縁層が形成される。これは上述した絶縁層３６０となるべき層である。
続いて絶縁層３６０となるべき層およびライナー膜４１０となるべき層の、特に配線本体部４３の上部に相当する領域を除去するようにフォトリソグラフィおよびエッチング等を行なう。このようにして図７３（Ａ）、（Ｂ）に示すように配線本体部４３の上部に溝７５が形成される。絶縁層がエッチングされなかった領域は絶縁層３６０となる。なおこのとき、図７３（Ｃ）に示さないが、周辺回路部の絶縁層３６０の一部をエッチングして、外部負荷との電気的な接続を可能とするための溝を形成することが好ましい。
この後の図７４〜図７６の各工程は、それぞれ図６９〜図７１の各工程と同様である。このようにして、図７６（Ａ）〜（Ｃ）に示すクラッド層４１ｄ、バリアメタル４１ｆ、突出し端部４２ｂが形成される。
本発明の実施の形態５は、以上に述べた各点についてのみ、本発明の実施の形態４と異なる。すなわち、本発明の実施の形態５について、上述しなかった構成や条件、手順や効果などは、全て本発明の実施の形態４に順ずる。つまり本実施の形態５の効果は、実施の形態４の効果を兼ね備えており、本実施の形態５に記載した効果は、実施の形態４の効果に付随する効果である。
（実施の形態６）
本実施の形態６に係る半導体装置２００は、実施の形態４の半導体装置２００と大筋で同様の構成を備えている。ただしビット線４０の構成に関して若干の相違がある。具体的には図７７と図６４とを対比して、実施の形態４および５においては、実施の形態３と同様に、クラッド層４１ｃとクラッド層４１ｄとのコーナー部において、クラッド層４１ｃとクラッド層４１ｄとのそれぞれがビット線４０の延在する方向に交差する断面中で延在する方向がなす角度が鈍角となっている。しかし実施の形態６のように、当該角度がほぼ９０°をなしていてもよい。
本実施の形態６に係る半導体装置２００は、実施の形態４の半導体装置２００と大筋で同様の構成を備えている。ただしビット線４０の構成に関して若干の相違がある。具体的には図７７と図６４とを対比して、実施の形態４および５においては、実施の形態３と同様に、クラッド層４１ｃとクラッド層４１ｄとのコーナー部において、クラッド層４１ｃとクラッド層４１ｄとのそれぞれがビット線４０の延在する方向に交差する断面中で延在する方向がなす角度が鈍角となっている。しかし実施の形態６のように、当該角度がほぼ９０°をなしていてもよい。
また図７７においては配線本体部４３の上面が凹形状に湾曲した曲面部４３ｚとなっている。このような態様であれば、配線本体部４３の曲面部４３ｚとクラッド層４１ｄとの（図７７の上下方向に関する）距離が、たとえば配線本体部４３の上面が平面でありその高さが配線本体部４３の側面の最上部の高さに等しい場合における、当該上面とクラッド層４１ｄとの距離に比べて長くなる。このことから、図７７中に矢印で示す、上下方向における配線本体部４３とクラッド層４１ｄとの相互拡散をさらに確実に抑制することができる。
その他の、たとえば図７７にて丸点線Ａで囲った領域における磁場の漏洩防止、隣接するメモリユニットへの磁場の漏洩防止、クラッド層４１ｃ、４１ｄの結晶構造をほぼ同一にすることによる低電流化などの効果はすべて実施の形態４や５に順ずる。
なお図７８は、図４と同様に、図３に対して交差する方向から見たときの、メモリユニットが２台並んだ状態を示す断面図である。図７９は図５と同様に、周辺回路部の断面図である。なお図７８や図７９においては、実施の形態４の図６６や図６７と同様に、絶縁層３６０と絶縁層４７の間にライナー膜４１０が配置されていない。しかし実施の形態６においても、たとえば実施の形態５の図７２と同様に、絶縁層３６０と絶縁層４７の間にライナー膜４１０が配置された構成であってもよい。
続いて実施の形態６に係る半導体装置２００の製造方法について説明する。図１１〜図３６に示す工程については実施の形態１に係る半導体装置２００の製造方法に順ずるため、ここでは説明を省略する。
図３６（Ａ）〜（Ｃ）に示す態様に続く工程として、図８０（Ａ）〜（Ｃ）に示すように、配線本体部４３の上面から一定の深さ分を、当該上面が図８０（Ｂ）の曲面部４３ｚ、図８０（Ｃ）の曲面部４３０ｚとなるようにＣＭＰ加工を施す。
なお、たとえば図３５の上面側の一定深さ分に対して、導電膜４３ＢをＣＭＰ加工により研磨する際に図８０（Ｂ）（Ｃ）に示す曲面部４３ｚ、４３０ｚが形成されるように（つまり図３６の状態を経ずに図３５から図８０の状態となるように）加工してもよい。
以後、図８１〜図８２については、図８０に続く工程について、図８０の配線本体部４３より上側のみの態様を順に追っており、下側については図示を省略している。また各（Ａ）〜（Ｃ）は、図２８〜図３６の（Ａ）〜（Ｃ）と同方向から見たものである。
図８０（Ａ）〜（Ｃ）において露出している最上面の上に、バリアメタルを成膜し、その上面が平坦となるようＣＭＰ加工を施す。このようにすれば、図８１（Ａ）〜（Ｃ）に示すように、曲面部４３ｚ、４３０ｚとバリアメタル４１ａ、４１ｂとで囲まれた領域を充填するように、バリアメタル４２が形成される。
そして、露出している最上面にスパッタリング等によりクラッド層、バリアメタルを形成し、特に配線本体部４３上においてこれらの薄膜が残るようにフォトリソグラフィおよびエッチング等を行なう。このようにすれば、図８２（Ａ）〜（Ｃ）に示すようにクラッド層４１ｄとバリアメタル４１ｆが形成される。以後、上述の各実施の形態と同様に絶縁層３６０を形成することにより、図７７〜７９に示す態様の構成が完成する。
本発明の実施の形態６は、以上に述べた各点についてのみ、本発明の実施の形態４、５と異なる。すなわち、本発明の実施の形態６について、上述しなかった構成や条件、手順や効果などは、全て本発明の実施の形態４、５に順ずる。つまり本実施の形態６の効果は、実施の形態４、５の効果を兼ね備えており、本実施の形態６に記載した効果は、実施の形態４、５の効果に付随する効果である。
（比較例）
以下、参考用の比較例として、本発明の半導体装置２００のビット線４０の構成について説明する。
以下、参考用の比較例として、本発明の半導体装置２００のビット線４０の構成について説明する。
図８３は、比較例の技術に基づくビット線を、図３と同方向から見た態様を示す図である。図８４は図８３のビット線を、図４と同方向すなわち図３に対して交差する方向から見たときの態様を示す図である。図８４に示すように、比較例においてはビット線の配線本体部４３の側面を覆うクラッド層４１ｃや、配線本体部４３の上面を覆うクラッド層４１ｄは、配線本体部４３の側面や上面に直接接触するように配置されている。このため、配線本体部４３を構成するたとえば銅の原子と、クラッド層４１ｃ、４１ｄを構成する金属材料の原子とが相互拡散する可能性がある。つまり配線本体部４３やクラッド層４１ｃ、４１ｄなどが変質や変形を起こし、ビット線の電気特性や半導体装置２００の性能が劣化する可能性がある。
このことは図８５のようにクラッド層４１ｃ、４１ｄの外側にバリアメタル４１ｂ、４１ｆを配置しても同様である。図８５は図８４と同方向から見た断面図である。この場合においても配線本体部４３とクラッド層４１ｃ、４１ｄとが直接接触する状況に変わりはない。このため図８５中に矢印で示すような相互拡散が起こる可能性がある。
また図８６は丸点線で囲んだ領域Ｄにおいて、クラッド層４１ｃとクラッド層４１ｄとが不連続となっている場合を示す。図８６も図８４と同方向から見た断面図である。この場合、当該領域Ｄにおいて、クラッド層４１ｃやクラッド層４１ｄの内部を当該クラッド層の延在する方向に沿って通る磁力線が、クラッド層の外部へ食み出て漏洩する可能性がある。
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した実施の形態ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
本発明の半導体装置は、磁気抵抗素子が誤作動することを抑制する技術として、特に優れている。
１ 活性領域、１ｃ チャネル領域、１ｗ ウエル領域、２ 分離絶縁膜、３，４，５，３４，３４Ａ，３４Ｂ，３８Ａ，２７０Ａ，２７１Ａ 絶縁膜、７ 接続部、８ 接続配線、９ 層間絶縁膜、１０，１０Ａ，１０Ｂ ＭＯＳトランジスタ、１１ ゲート絶縁膜、１２ ゲート電極、１３ サイドウォール、１４ 不純物領域、１５ 金属膜、１６，１８，２０，２１，２３，２４，３６，４７，４７Ａ，３６０，３６０Ａ，３６０Ｂ 絶縁層、１７，１９，２２，２６，２６Ｂ，２６Ｃ，８１ 単位コンタクト部、２６ａ コンタクトホール、２８ 貫通孔、２９，２９Ａ，４１ａ，４１ａ０，４１ａ１，４１ｂ，４１ｂ０，４１ｂ１，４１ｆ，４１ｆ０，４１ｇ，４２，４２Ａ，４２ｂ０，４２ｂ１，４８，４８Ａ，４８ａ，４８Ｂ，４８ｂ，５３，５４，６３，６４，７３Ａ，８３，８４ バリアメタル、３０，３０Ａ，３１Ａ，３５Ａ，３７Ａ，４３Ａ，４３Ｂ，４４Ａ 導電膜、３１ 下部電極、３２ 磁気抵抗素子、３５ 磁化固定層、３５ｐ シード層、３５ｑ 反強磁性層、３５ｒ 強磁性層、３５ｓ 非磁性層、３５ｔ 強磁性層、３７ 磁化自由層、３８ トンネル絶縁膜、３９ コンタクト部、３９ａ コンタクトホール、４０ ビット線、４１ｃ，４１ｃ０，４１ｃ１，４１ｄ，４１ｄ０，４１Ｚ，４８ｃ，５２，６２，８２ クラッド層、４１ｅ クラッド層端部、４２ｂ 突出し端部、４３，５１ 配線本体部、４３ｚ，４３０ｚ 曲面部、４４ 上部電極、４６ ソース配線、４９，４９Ａ，４９Ｂ，４１０，４１０Ａ ライナー膜、５０ ディジット線、５５ ディジット線用溝部、５９ レジストパターン、７１ 磁力線、７２ ビア、７４，７５，４１０Ｂ 溝、７５ｅ 斜め方向エッチング領域、１００ 半導体基板、１７０ スパッタリング装置、１７１ ターゲット、１７２ ステージ、１７３ 直流コイル、１７４ 高周波コイル、２００ 半導体装置、２７０，２７１ 平坦絶縁膜、４３０ 周辺配線本体部。
Claims (9)
- 主表面を有する半導体基板と、
前記半導体基板の前記主表面上に位置する磁気抵抗素子と、
前記磁気抵抗素子上に位置する配線と、
前記配線の側面および上面を連続して覆うように配置されたバリア層と、
前記バリア層の、前記配線に対向する表面と反対側の表面を連続して覆うように配置されたクラッド層とを備える半導体装置であり、
前記磁気抵抗素子と前記配線と前記バリア層と前記クラッド層とを含むメモリユニットが複数形成され、
複数の前記メモリユニットが前記配線の延在する方向に交差する方向に並列しており、
複数の前記メモリユニット間で前記クラッド層が分離されている、半導体装置。 - 前記バリア層は導電体材料からなり、複数の前記メモリユニット間で前記バリア層が分離されている、請求項１に記載の半導体装置。
- 前記バリア層は誘電体材料からなり、複数の前記メモリユニット間で前記バリア層が接続されている、請求項１に記載の半導体装置。
- 前記配線の側面の前記バリア層を覆うように配置された前記クラッド層の側方部の厚みが、前記配線の上面の前記バリア層を覆うように配置された前記クラッド層の上方部の厚みよりも大きい、請求項１〜３のいずれか１項に記載の半導体装置。
- 前記クラッド層の、前記バリア層に対向する表面と反対側の表面を覆うように配置された保護層をさらに有する、請求項１〜４のいずれか１項に記載の半導体装置。
- 前記配線と前記クラッド層とが電気的に絶縁されている、請求項１〜５のいずれか１項に記載の半導体装置。
- 前記配線の側面を覆う前記バリア層の前記反対側の表面を覆うように配置された前記クラッド層の部分が、前記配線の上面を覆う前記バリア層の前記反対側の表面を覆うように配置された前記クラッド層の部分と接続するコーナー部において、互いに接続される前記クラッド層の前記部分の延在する方向がなす角度が９０°を超え１８０°未満である、請求項１〜６のいずれか１項に記載の半導体装置。
- 前記配線の側面を覆う前記バリア層と、前記配線の上面を覆うバリア層とは、同一の材料からなる、請求項１〜７のいずれか１項に記載の半導体装置。
- 前記配線の上面が凹形状に湾曲している、請求項１〜８のいずれか１項に記載の半導体装置。
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