JP2002538614A5

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Publication date: 2006-03-02
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Description

記憶セル構造、およびこれを製造する方法

発明の詳細な説明

本発明は、磁気抵抗記憶素子を備えるメモリセル構造、ならびにこれを製造する方法に関する。

磁気抵抗素子（Magnetowiderstandselement）とも呼ばれる磁気抵抗素子（magnetoresistives Element）とは、当業者の間では、少なくとも２つの強磁性層とその間に配置された非磁性層とを有する構造であると解されている。この場合、層構造の構成に応じて、ＧＭＲ素子、ＴＭＲ素子、およびＣＭＲ素子が区別される（S.Mengel著「Technologieanalyse Magnetismus」第２巻、XMRテクノロジー、発行者VDI Technologiezentrum Physikalische Technologien、１９９７年８月参照）。

ＧＭＲ素子という用語は、少なくとも２つの強磁性層とその間に配置された非磁性的な伝導性層とを有していて、いわゆるＧＭＲ（giant magnetoresistance）効果を示す層構造について用いられる。ＧＭＲ効果とは、ＧＭＲ素子の電気抵抗が、両方の強磁性層の磁化が平行に向いているか反平行に向いているかに依存しているという事実を指している。ＧＭＲ効果は、いわゆるＡＭＲ（anisotropic magnetoresistande）効果に比べて大きい。ＡＭＲ効果とは、磁化された導体の抵抗が磁化方向に対して平行と垂直とで異なっているという事実を指している。ＡＭＲ効果は、強磁性の単層で生じる体積効果（Volumeneffekt）である。

ＴＭＲ素子という用語は、当業者の間では、少なくとも２つの強磁性層とその間に配置された絶縁性の非磁性層とを有するトンネル磁気抵抗層構造を指すのに用いられている。このとき絶縁性層は、両方の強磁性層の間にトンネル電流が生じる程度に薄くなっている。このような層構造も同様に、両方の強磁性層の間に配置された絶縁性の非磁性層を通る、スピン分極したトンネル電流によって引き起こされる磁気抵抗効果を示す。この場合にもＴＭＲ素子の電気抵抗は、両方の強磁性層における磁化が平行に向いているか反平行に向いているかによって左右される。このとき、相対的な抵抗変化は約６〜約４０パーセントである。

その規模（相対的な抵抗変化が室温で１００〜４００パーセント）から超巨大磁気抵抗効果（ＣＭＲ効果）と呼ばれるさらに別の磁気抵抗効果は、保磁力が高いために、磁化状態を切り換えるのに高い磁場を必要とする。

ＧＭＲ素子を記憶セル構造の記憶素子として利用することが提案されている（たとえばD.D.Tang他著「IEDM95」、997-999頁、J.M.Daughton著「Thin Solid Flims」第216巻（1992）、162-168頁、Z.Wang他著「Journal of Magnetism and Magnetic Materials」第155巻（1996）、161-163頁参照）。記憶素子は、読出し線を介してそれぞれ直列につながれる。これに対して横向きに延びるワード線は、読出し線に対しても記憶素子に対しても絶縁されている。ワード線に印加される信号は、ワード線を流れる電流によって磁場を生成し、この磁場が十分な強さになるとその下にある記憶素子に影響を及ぼす。情報を書き込むには、書き込まれるべき記憶セルのところで交差するｘ／ｙ線が利用される。このｘ／ｙ線には、磁気逆転をさせるのに十分な磁場を交差部位に生じさせる信号が与えられる。このときの磁化方向は、両方の強磁性層のうちの一方において切り換えられる。それに対して、両方の強磁性層のうちの他方の磁化方向は変わらないままである。後者の強磁性層における磁化方向の維持は、磁化方向を維持する隣接する反強磁性層によって行われ、もしくは、この強磁性層の切換閾値を、別の材料または異なる寸法によって、たとえば異なる層厚によって、前者の強磁性層に比べて高くすることによって行われる。

ＵＳ５５４１８６８およびＵＳ５４７７４８２には、ＧＭＲ効果を利用する環状の記憶素子が提案されている。１つの記憶素子は、積層体を含んでおり、この積層体は、少なくとも２つの環状の強磁性層部材と、その間に配置された非磁性的な伝導性層部材とを有するとともに、２本の配線の間につながれている。これらの強磁性層部材は、それぞれの材料組成が異なっている。強磁性層部材の一方は硬磁性であり、他方は軟磁性である。情報を書き込むため、軟磁性の層部材における磁化方向を切り換えるのに対し、硬磁性の層部材における磁化方向はそのままに保たれる。

磁気抵抗記憶素子を備える記憶セル構造がテクノロジーの面での意義を獲得するかどうかという問題については、特に、このような記憶セル構造が半導体プロセス工学の枠内で製造可能であるかどうかが重要となる。この問題と考えられるその解決法とは、これまでの文献には記載されていない。

本発明の課題は、半導体プロセス工学の枠内で製造可能である、磁気抵抗記憶素子を備える記憶セル構造、およびその製造方法を提供することである。

この課題は、請求項１に基づく記憶セル構造、ならびに請求項７に基づくその製造方法によって解決される。本発明のその他の実施形態は、その他の請求項から明らかである。

この記憶セル構造は、セルアレイに、網目状に配置されていてそれぞれ第１の配線と第２の配線との間に配置された第１の磁気抵抗記憶素子を含んでいる。第１の配線および第２の配線は多数設けられている。周辺部には、少なくとも１つの第１の金属被覆面および第２の金属被覆面が設けられており、これらは接触部を介して互いに電気的に接続されている。金属被覆の間のこのような接触部は、当業者の間では通常、ビア（Vias）またはビア接続と呼ばれる。これらの接触部は、第１の金属被覆面と第２の金属被覆面との間に配置される。第１の配線および第１の金属被覆面は、同一平面に配置されている。第２の配線および接触部は、同じく同一平面に配置されている。したがって、第１の配線および第１の金属被覆面と、第２の配線および接触部とは、いずれも、相応のパターン化によってそれぞれ伝導性層から製造される。

第１の配線が第１の金属被覆面と同一平面に配置され、第２の配線は接触部と同一平面に配置されるので、第１の金属被覆面と第２の金属被覆面との垂直方向の間隔に関わりなく、第１の配線と第２の配線との垂直方向の間隔を設定可能である。このことは、周辺部における所与の条件に影響を及ぼすことなく、第１の配線と第２の配線との前記間隔を、セルアレイの所与の条件に合わせて調節することができるという利点がある。

従来技術との関連で説明したように、磁気抵抗記憶素子の１つへの情報の書き込みは磁場の印加によって行われる。この磁場は、付属の第１および第２の配線を通って流れる電流によって誘導される。磁場の大きさは、流れる電流の強さと、電流が流れる配線からの距離とに依存して決まり、電流の強さが増すにつれて磁場は強くなり、距離が増すにつれて磁場が小さくなるので、第１の配線および第２の配線を磁気抵抗記憶素子の近くに配置するのが望ましい。さらに、磁気抵抗記憶素子をそれぞれ２つの配線の間につなぐと好都合である。なぜならこの場合、これらの配線を介して追加的に、記憶される情報に対応する磁気抵抗素子の抵抗を判定することができるからである。磁気抵抗記憶素子の厚さに起因して、セルアレイでは、相上下して配置された第１の配線と第２の配線との間隔を最大でも２０〜４０ｎｍに目指すことができる。

それに対し、周辺部における第１の金属被覆面と第２の金属被覆面との垂直間隔は、第１の金属被覆面と第２の金属被覆面との間の寄生的なキャパシタンスを減らすため、およびプロセス工学上の理由から、上記よりはるかに大きくなくてはならない。０，３５μｍテクノロジーの場合、この間隔は典型的には３５０〜４００ｎｍである。

つまり、第１の配線が第１の金属被覆面と同一平面に設けられ、第２の配線が接触部と同一平面に設けられることによって、セルアレイにおける第１の配線と第２の配線との間では、周辺部における第１の金属被覆面と第２の金属被覆面との間隔と異なる間隔を設定することができるので、セルアレイでは、磁気抵抗素子の磁化状態の変化による情報の書き込みのための電流強さが低いことを考慮したうえで短い所要間隔を設定可能であり、それに対して周辺部では、寄生的なキャパシタンス上およびテクノロジー上必要な、ほぼ１桁分だけ大きな各金属被覆面の垂直間隔を保つことができる。それと同時に、第１の配線および第２の配線を周辺部の構造部と一緒に製造することが可能である。したがって第１の配線および第２の配線を製造するのに、追加的な析出工程やリソグラフィーやパターン化工程が必要でない。それによって記憶セル構造の製造が簡素化される。

第１の配線と第１の金属被覆面とは実質的に同一の厚さを有していることが好ましい。第２の配線および接触部は、金属間誘電体（Intermetalldielektrikum ）によって包囲されており、金属間誘電体と実質的に同一の高さまで延びている。本発明のこのような実施形態は、以後のプロセスを考えたときに有利な、構造サイズが減るにつれて大きな意義を獲得する平坦な表面を有している。

本発明の別の実施形態によれば、セルアレイに、第２の配線の上に配置された第３の配線が設けられる。第２の配線と第３の配線との間には第２の磁気抵抗記憶素子が配置され、この場合にも同じく第２の配線の一本と第３の配線の一本とに、第２の磁気抵抗記憶素子の１つが割り当てられる。第３の配線は、第２の金属被覆面と同一平面で周辺部に配置される。本発明のこのような実施形態では、記憶素子が２つの平面で相上下して配置されるので、セルアレイにおける記憶素子のより高い実装密度が達成される。つまり記憶素子ごとの所要スペースが係数２だけ少なくなる。この場合、セルアレイの簡素化された制御ということを考えると、同じ材料でできていて同じ特性を有している、第１の磁気抵抗記憶素子および第２の磁気抵抗記憶素子を設けるのが好都合である。しかしながら用途によって必要とされる場合には、第１の磁気抵抗記憶素子と第２の磁気抵抗記憶素子との特性が異なっていてもよい。

さらに記憶セル構造が、磁気抵抗素子を備える別の平面と、その上に配置された配線とを有していることが可能であり、それにより、実装密度の高い磁気抵抗記憶セルの三次元的な構成が達成される。このとき奇数の平面には、第１の配線、第１の磁気抵抗素子、および第２の配線と同様のものが構成され、偶数の平面は、第２の配線、第２の磁気抵抗素子、および第３の配線と同様のものが構成される。

構造を平坦化することを考えると、第３の配線と第２の金属被覆面とを実質的に同一の厚さで設けるのが好都合である。

記憶セル構造を製造するためには、第３の配線および第２の金属被覆面を、共通の伝導性層の析出およびパターン化によって形成することが好ましい。

平坦度の高い記憶セル構造を実現するためには、平坦化をするパターン化法によって伝導性層を製造し、パターン化によって、第１の配線と第１の金属被覆面、第２の配線と接触部、もしくは第３の配線と第２の金属被覆面を伝導性層から形成されることが好ましい。それには特に、後に製造されるべき伝導性層の形状の溝が穿設されている絶縁性層を析出して、この溝を充填するのが適している。代替案として、リソグラフィーおよびエッチング法を用いた伝導性層のパターン化によって伝導性構造を形成し、次いで、析出および平坦化によって、たとえば化学的・機械的な研磨によってパターン化された絶縁性層でこれを包囲する。

磁気抵抗記憶素子は、それぞれ第１の強磁性層と、非磁性層と、第２の強磁性層とを有しており、非磁性層は第１の強磁性層と第２の強磁性層との間に配置される。この磁気抵抗記憶素子は、ＧＭＲ効果もＴＭＲ効果も利用することができる。ＴＭＲ効果を利用する磁気抵抗記憶素子の使用は、ＧＭＲ効果に比べて相対的な抵抗変化が大きいので有利である。さらにＴＭＲ素子の比較的高い抵抗は、少ない電力消費という観点から好ましい。さらに、本構造が、高い磁場の切換のために必要な電流を取り扱う場合には、磁気抵抗記憶素子がＣＭＲ効果を利用していてもよい。

第１の強磁性層および第２の強磁性層は、Ｆｅ，Ｎｉ，Ｃｏ，Ｃｒ，Ｍｎ，Ｇｄ，Ｄｙのうち少なくとも１つの元素を含んでおり、２ｎｍ〜２０ｎｍの間の厚さを有していることが好ましい。第１の強磁性層と第２の強磁性層とは、磁気的な硬度および／または幾何学的な寸法の点で異なっている。

非磁性層は、ＴＭＲ効果の場合には、Ａｌ_２Ｏ_３，ＮｉＯ，ＨｆＯ_２，ＴｉＯ_２，ＮｂＯ，ＳｉＯ_２のうち少なくとも１つの材料を含んでおり、１ｎｍ〜４ｎｍの間の厚さを有している。ＧＭＲ効果の場合、非磁性層はＣｕ，Ａｕ，Ａｇ，Ａｌのうち少なくとも１つの物質を含んでおり、２ｎｍ〜５ｎｍの間の厚さを有している。

磁気抵抗記憶素子における配線平面と平行な断面は、任意の形状であってよい。この断面は、特に長方形、円形、長円形、多角形、またはリング状であってよい。

記憶セル構造の製造時および／または作動時において、磁気抵抗記憶素子とこれに隣接する配線との間の拡散を防止するため、磁気抵抗記憶素子とこれに隣接する配線との間にそれぞれ拡散バリヤを設けるのが有利である。このような効果は、セルアレイの配線がＣｕ，ＡｇまたはＡｕを含んでいる場合に特に重要である。

配線は、代替的または追加的に、タングステンまたは金属ケイ化物を含んでいてもよい。

次に、各図面に描かれている本発明の実施例について詳しく説明する。

図１は、記憶セルアレイと周辺部との境界領域で記憶セル構造を示す平面図である。
図２は、図１にＩＩ−ＩＩで図示する記憶セル構造の断面図である。
図３は、相上下して配置された２つの平面に磁気抵抗記憶素子を有している記憶セル構造の、記憶セルアレイと周辺部との境界領域における断面図である。
図４から図１０は、記憶セル構造を製造するための各ステップを示している。
図１１は、記憶セル構造を示す外観図である。

記憶セル構造は、セルアレイＺ１および周辺部Ｐ１を有している（図１と図２を参照）。セルアレイＺ１の領域と周辺部Ｐ１の領域とは、図２では垂直方向の実線で互いに分離されている。セルアレイＺ１には、第１の配線１１および第２の配線１２が配置されている。第１の配線１１は、半導体基板１０の表面に配置されている。半導体基板１０は、単結晶シリコンを有しており、周辺部Ｐ１の領域に、かつ／またはセルアレイの下側に、セルアレイＺ１を制御するのに必要なモジュールを含んでいる。

第１の配線１１と第２の配線１２とは互いに交差している。第１の配線１１の１つ（図１および図２には、図面を見やすくするために、１つの第１の配線１１しか描かれていない）と、第２の配線１２の１つとの交差領域には、それぞれ磁気抵抗素子１３が配置されている。

周辺部Ｐ１には、第１の金属被覆面１４および第２の金属被覆面１５が配置されている。第２の金属被覆面１５は、第１の金属被覆面１４の上に配置されており、接触部１６を介して第１の金属被覆面１４と電気的に接続されている（図面を見やすくする理由から、図２では１つの接触部１６しか描かれていない）。さらに周辺部Ｐ１には、セルアレイＺ１にある第２の配線１２と接続された接続配線１７が配置されている。

第１の金属被覆面１４は、第１の配線１１と同一の平面に配置されている。つまり第１の金属被覆面１４も、半導体基板１０の表面に配置されている。第１の配線１１および第１の金属被覆面１４は、第１の絶縁構造部１８に埋め込まれて、この絶縁構造部とともに平坦な表面を形成している。第２の配線１２、接触部１６、および接続配線１７は、第１の配線１１、第１の金属被覆面１４、および第１の絶縁構造部１８の上側の１つの平面に配置されている。磁気抵抗記憶素子１３、第２の配線１２、接触部１６、および接続配線１７は、第２の絶縁構造部１９によって包囲され、この絶縁構造部とともに、第２の配線１２、接触部１６、および接続配線１７が平坦な表面を形成している。

その上側には、第３の絶縁構造部１１０に包囲された第２の金属被覆面１５が配置されており、この絶縁構造部とともに平坦な表面を形成している。

第１の配線１１と第２の配線１２とは、いずれも第２の金属被覆面１５を介して接触可能である。一方では、第１の配線１１が第１の金属被覆面１４と接続され、この金属被覆面が接触部１６を介して第２の金属被覆面１５と接続されており、また他方では、第２の配線が接続配線１７を介して第２の金属被覆面と接続されている。第２の金属被覆面１５の接触は、ＳｉＯ_２またはＳｉＯ_２およびＳｉ_３Ｎ_４からなる不活性化層１１２にある接触穴１１１を介して行われる。第１の絶縁構造部１８、第２の絶縁構造部１９、および第３の絶縁構造部１１０は、金属管誘電体に適した材料、特にＳｉＯ_２，Ｓｉ_３Ｎ_４、有機誘電体、または多孔性の無機誘電体でできている。第１の配線と第２の配線１２との垂直方向の間隔は、磁気抵抗記憶素子１３の厚さに相当しており、２０〜３０ｎｍである。第１の金属被覆面１４と第２の金属被覆面１５との間隔は、接触部１６の高さに相当しており、３５０〜４００μｍである。

単結晶シリコンを含んでいる半導体基板２０の表面には、セルアレイＺ２に第１の配線２１が配置され、周辺部Ｐ２に第１の金属被覆面２２が配置されている（図３参照。同図では、セルアレイＺ２と周辺部Ｐ２とは垂直方向の実線によって互いに分離されている）。第１の配線２１は、第１の金属被覆面２２と接続されている。第１の配線２１および第１の金属被覆面２２は、第１の絶縁構造部２３で包囲され、この絶縁構造部とともに平坦な表面を構成している。

第１の配線２１の表面には、第１の磁気抵抗記憶素子２４が配置されており、その上には第２の配線２５が配置されている。第２の配線２５は第１の配線２１と交差している。周辺部Ｐ２には、セルアレイＺ２にある第２の配線２５と同一の平面に、第１の接触部２６および接続配線２７が配置されている。接続配線２７は、セルアレイＺ２にある第２の配線２５と（図３に示す図面平面の範囲外で）接続されている。第２の配線２５、第１の接触部２６、および接続配線２７は、Ａｌ，Ｃｕ，Ｗ、ケイ化物からなる伝導性層をパターン化することで形成されており、第２の絶縁構造部２８によって包囲され、この絶縁構造部と同じ高さまで延びている。

セルアレイＺ２には、第２の配線２５の表面に、幾何学形状や材料組成に関して第１の磁気抵抗記憶素子２４と一致する第２の磁気抵抗記憶素子２９が配置されている。第２の磁気抵抗記憶素子２９の上には、第２の磁気抵抗記憶素子２９と接続された第３の配線２１０がセルアレイＺ２に配置されている。周辺部Ｐ２には、第３の配線２１０の平面に、第２の金属被覆面２１１が配置されている。第２の金属被覆面２１１は、第１の接触部２６とも接続配線２７とも接続されている。第３の配線２１０と第２の金属被覆面２１１とは、Ａｌ，ＣｕＷまたはケイ化物からなる伝導性層をパターン化することによって、共通の製造ステップで形成される。

第３の配線２１０，第２の磁気抵抗記憶素子２９、および第２の金属被覆面２１１は、第３の絶縁構造部２１２によって包囲され、この絶縁構造部とともに、
第３の配線２１０および第２の金属被覆面２１１が平坦な表面を形成している。

第２の金属被覆面２１１の上には、第２の金属被覆面２１１と接続された第２の接触部２１３が配置されている。第２の接触部２１３は第４の絶縁構造部２１４で包囲され、この絶縁構造部とともに平坦な表面を形成している。その上には第３の金属被覆面２１５が配置されており、第５の絶縁構造部２１６で包囲されて、この絶縁構造部とともに平坦な表面を形成している。第５の絶縁構造部２１６および第３の金属被覆面２１５の上に配置された不活性化層２１７には接触穴２１８が設けられており、この接触穴を介して第３の金属被覆面２１５が接触可能である。

次に、図４〜図１０を参照しながら３層プロセスによる記憶セル構造の製造を説明する。これらの図面中では、セルアレイＺと周辺部Ｐとが垂直方向の破線によって示されている。

シリコンからなる半導体基板４０の表面に、第１のＳｉＯ_２層４１を５０〜１００ｎｍの厚さで塗布し、第１のＳｉ_３Ｎ_４層４２を３０〜５０ｎｍの厚さで塗布し、第３のＳｉＯ_２層４３を４００〜８００ｎｍの厚さで塗布する（図４参照）。レジストマスク（図示せず）と異方性エッチングによって、第２のＳｉＯ_２層４３をパターン化して、第１のＳｉ_３Ｎ_４層４２の表面が部分的に露出するようにする。

このとき第２のＳｉＯ_２層４３の側方に、第１の溝４４が生じる。第１の溝４４は、基板４０の表面に対して平行に、後で製造されるべき第１の配線および第１の金属被覆面の形状を規定する断面を有している。

第１のＴａＮ／Ｔａ層４５を約５０ｎｍの厚さで析出し、第１の溝４４が充填される厚さで第１の銅層４６を析出し、次いで第２のＳｉＯ_２層４３の表面まで化学的・機械的な研磨をすることによって、溝４４に埋設された第１の配線および第１の金属被覆面が形成される（図５参照）。

次いで、Ｔａ，Ｔｉ，Ｗ，ＭｏまたはＮｂからなる第１のバリヤ層４７を１０〜３０ｎｍの厚さで全面的に塗布し、連続層４８と、Ｔａ，Ｔｉ，Ｗ，ＭｏまたはＮｂからなる第２のバリヤ層４９とを１０〜３０ｎｍの厚さで塗布する。連続層４８は、ＣｏまたはＦｅ，Ｎｉ，Ｃｒ，Ｍｎ，Ｇｄ，Ｄｙを含む第１の強磁性層と、Ａｌ_２Ｏ_３，ＮｉＯ，ＨｆＯ_２，ＴｉＯ_２，ＮｂＯ，ＳｉＯ_２，Ｃｕ，Ａｕ，ＡｇまたはＡｌからなる非磁性層と、ＮｉＦｅ，ＣｏまたはＦｅ等を含む第２の強磁性層とを含んでいる。連続層４８は約１０〜２０ｎｍの厚さを有しており、磁気抵抗記憶素子を製造するのに好適である。

フォトリソグラフィーでパターン化されたレジストマスク（図示せず）をエッチングマスクとして利用して、第１のバリヤ層４７と、連続層４８と、第２のバリヤ層４９とを、銅およびＳｉＯ_２に対する選択的な異方性エッチングにより、Ｃｌ含有および／またはＦ含有エッチングガスでパターン化する。このとき連続層４８から、網目状に配置された磁気抵抗記憶素子が生成される（図６参照）。

次いで、第３のＳｉＯ_２層４１１をＣＶＤによって析出し、化学的・機械的な平坦化によって、第２のバリヤ層４９に対して選択的に平坦化する。第３のＳｉＯ_２層４１１は、磁気抵抗記憶素子を側方で完全に包囲する。

第２のＳｉ_３Ｎ_４層４１２を３０〜５０ｎｍの層厚で塗布し、フォトレジストマスク（図示せず）と異方性エッチングによってＦ含有エッチング混合ガス（たとえばＣＦ_４／Ｏ_２，ＳＦ_６／Ｈｅ）でパターン化して、第３のＳｉＯ_２層４１１の表面が周辺部Ｐの領域で露出するようにする。つまり第２のＳｉ_３Ｎ_４層４１２はセルアレイＺの領域でしか残されず、第２のバリヤ層４９および第３のＳｉＯ_２層４１１を被覆する（図７参照）。

次いで、第４のＳｉＯ_２層４１３を４００〜８００ｎｍの厚さで析出する。第４のＳｉＯ_２層４１３の表面に、フォトリソグラフィーのプロセス段階によって、セルアレイＺの領域では第２の配線を規定するとともに周辺部Ｐの領域では接触部の配置を規定するレジストマスク４１４を生成させる。このとき第４のＳｉＯ_２層４１３の表面は、後で第２の配線ないし接触部が形成される領域で露出させられる。レジストマスク４１４をエッチングマスクとして利用しながら、ＣおよびＦ含有エッチングガス（たとえばＣＨＦ_３／ＣＦ_４またはＣ_４Ｆ_８／Ｃｏ）でＳｉ_３Ｎ_４に対して選択的に異方性エッチングすることにより、周辺部Ｐで第４のＳｉＯ_２層４１３および第３のＳｉＯ_２層がパターン化される。このとき第２の溝４１５が形成される。第２の溝４１５は、後で第２のＴａＮ／Ｔａ層４１６が約５０ｎｍの厚さで析出されることにより、および、第２の銅層４１７が３００〜１０００ｎｍの厚さで析出されることにより、充填される（図８参照）。析出される第２の銅層の最低厚さは、Ｃｕ析出プロセスの適合度と、充填されるべき溝の線幅とに依存して決まる。

化学的・機械的な研磨により、第２の銅層４１７および第２のＴａＮ／Ｔａ層４１６をパターン化する。このときセルアレイに第２の配線４１８が形成され、周辺部Ｐでは、第２の配線４１８と接続された接続配線４２０および接触部４１９が形成される（図９参照）。

第３のＳｉ_３Ｎ_４層４２１を３０〜５０ｎｍの厚さで全面的に塗布する。その上に、第５のＳｉＯ_２層４２２を４００〜８００ｎｍの厚さで塗布する。フォトリソグラフィーで生成されたレジストマスクをエッチングマスク（図示せず）として利用しながら、Ｃ含有およびＦ含有ガスでの異方性エッチングによって第３の溝４２３を生成し、第３のＴａＮ／Ｔａ層４２４と第３の銅層４２５でこの溝を充填する。第３のＴａＮ／Ｔａ層４２４は約５０ｎｍの厚さで析出され、第３の銅層４２５は３００〜１０００ｎｍの厚さで析出される。

化学的・機械的な研磨により、第３の銅層４２５および第３のＴａＮ／Ｔａ層４２４をパターン化する。このとき第５のＳｉＯ_２層４２２の表面は、第３の溝４２３の範囲外で露出させられる。第３の溝４２３には、第３の金属被覆面４２６が形成される（図１０参照）。第５のＳｉＯ_２層４２２および第３の金属被覆面４２６の表面には、Ｓｉ_３Ｎ_４層４２７が５０ｎｍの厚さで析出されるとともに、プラズマＣＶＤプロセスで３００ｎｍの厚さに生成されたＳｉＯ_２層４２８と、プラズマＣＶＤプロセスで５００〜６００ｎｍの厚さに生成されたＳｉ_３Ｎ_４層４２９とで構成された不活性化二重層が析出される。フォトリソグラフィーで生成されたマスクを用いて、Ｓｉ_３Ｎ_４層４２９と、ＳｉＯ_２層４２８と、Ｓｉ_３Ｎ_４層４２７とに、第３の金属被覆面４２６まで達する接触穴４３０が開けられる。

３層金属被覆プロセスに統合されるこのような記憶セル構造の製造は、次のように改良できることが好ましい。
すなわち、第２のバリヤ層４９、連続層４８、および第１のバリヤ層４７をパターン化した後、第３のＳｉＯ_２層４１１を異方性ＲＩＥプロセスによって（たとえばＣ含有およびＦ含有エッチングガスを用いて）エッチバックして、記憶素子がＳｉＯ_２スペーサによって横向きに絶縁されるようにする。次いで、第２のＳｉ_３Ｎ_４層４１２をできるだけ同形に析出する。この第２のＳｉ_３Ｎ_４層４１２をパターン化することなく、第４のＳｉＯ_２層４１３を析出させ、短いＣＭＰステップによって平坦化する。そして、すでに略述したプロセス進行と同じようにして、第４のＳｉＯ_２層４１３を第２のＳｉ_３Ｎ_４層４１２に対して選択的にパターン化し、第２のＳｉ_３Ｎ_４層４１２を層４１１のＳｉＯ_２スペーサに対して、および第２のＳｉＯ_２層４３に対して、選択的にパターン化する。以後のすべてのプロセス段階は、すでに略述したプロセス進行と同じである。

このような改良型プロセスには次のような利点がある。すなわち１番目に、フォトリソグラフィーによるパターン化が省略される。２番目に、第１の配線２１がセルアレイＺで、および周辺部Ｐの第１の金属被覆面２２で、Ｓｉ_３Ｎ_４層４１３によって完全に覆われるので、第１のＴａＮ／Ｔａ層４５との関連で、Ｃｕおよびその他の可動な元素（たとえばＡｇ）が第１の配線２１から隣接するＳｉＯ_２層（４３，４１２）へ拡散して、そのためにこれらの層が品質低下するのが防止される。３番目に、第２の溝４１５をパターン化している途中での記憶素子側面の露出と、これに伴う記憶素子の電気的な分流とが確実に防止される。

記憶セル構造のセルアレイには、互いに平行に延びるストリップ状の第１の配線５１と、第２の配線５２とが配置される。第２の配線５２は同じくストリップ状であり、相互に平行に延びている。第２の配線５２は第１の配線５１と交差している。第１の配線５１と第２の配線５２との交差部位には、第１の強磁性層５３１と、非磁性層５３２と、第２の強磁性層５３３とを有する磁気抵抗記憶素子５３がそれぞれ配置される。磁気抵抗記憶素子５３の断面は、それぞれ長方形、長く伸びた六角形、もしくは楕円形である。側面の寸法は、第１の配線５１および第２の配線５２の幅に同程度である。第１の強磁性層５３１および第２の強磁性層５３３は、それぞれ３〜１０ｎｍの厚さを有している。非磁性層５３２は１〜３ｎｍの厚さを有している。第１の強磁性層５３１は、Ｃｏを含んでいる。非磁性層５３２はＡｌ_２Ｏ_３を含んでいる。第２の強磁性層５３３はＮｉＦｅを含んでいる。第１の配線５１および第２の配線５２はそれぞれＣｕを含んでいる（図１１参照）。

磁気抵抗記憶素子５３の抵抗は、第１の強磁性層５３１および第２の強磁性層５３３の磁化方向に依存して決まる。両方の層の磁化が互いに平行なときは、反平行に磁化される場合よりも抵抗が小さい。

記憶セルアレイと周辺部との境界領域で記憶セル構造を示す平面図である。図１にＩＩ−ＩＩで図示する記憶セル構造の断面図である。相上下して配置された２つの平面に磁気抵抗記憶素子を有している記憶セル構造の、記憶セルアレイと周辺部との境界領域における断面図である。記憶セル構造を製造するためのステップを示している。記憶セル構造を製造するためのステップを示している。記憶セル構造を製造するためのステップを示している。記憶セル構造を製造するためのステップを示している。記憶セル構造を製造するためのステップを示している。記憶セル構造を製造するためのステップを示している。記憶セル構造を製造するためのステップを示している。記憶セル構造を示す外観図である。

Claims

記憶セル構造であって、
セルアレイ（Ｚ，Ｚ１，Ｚ２）に第１の磁気抵抗記憶素子（１３，２４）が設けられており、この磁気抵抗記憶素子は第１の平面で網目状に、かつそれぞれ記憶素子（１３，２４）に印加する磁場を誘導するための電流が流れる第１の配線（１１，２１）と第２の配線（１２，２５）との間に配置されており、
セルアレイと垂直接触する、セルアレイ（Ｚ，Ｚ１，Ｚ２）の周辺部（Ｐ，Ｐ１，Ｐ２）に、少なくとも１つの第１の金属被覆面（１４，２２）と、第２の金属被覆面（１５，２１１）と、接触部（１６，２６）とが設けられており、これらの接触部（１６，２６）によって、第１の金属被覆面（１４，２２）と第２の金属被覆面（１５，２１１）との間に局所的な電気接続が実現される構造であって、
第１の配線（１１，２１）および第１の金属被覆面（１４，２２）は同一平面で相互に接触するように配置されており、
第２の配線（１２，２５）および接触部（１６，２６）は同一平面に配置されている、記憶セル構造。
第１の配線（１１，２１）と第１の金属被覆面（１４，２２）とが等しい厚さを有しており、
第２の配線（１２，２５）および接触部（１６，２６）は、第２の絶縁構造部（１９，２８）で包囲されており、
上記第２の配線（１２，２５）と接触部（１６，２６）と第２の絶縁構造部（１９，２８）とは、平坦な表面を形成していることを特徴とする、請求項１記載の記憶セル構造。
セルアレイ（Ｚ，Ｚ１，Ｚ２）に第３の配線（２１０）が設けられており、
上記第２の回線の表面に、第２の磁気抵抗記憶素子（２９）が配置されており、これらの磁気抵抗記憶素子（２５）はそれぞれ第２の配線（２１０）の１本と第３の配線の１本との間に配置されており、
第３の配線および第２の金属被覆面は同一平面に配置されていることを特徴とする、前記請求項のうちいずれか１項記載の記憶セル構造。
第３の配線（２１０）と第２の金属被覆面（２１１）とは等しい厚さを有していることを特徴とする、請求項３記載の記憶セル構造。
上記磁気抵抗記憶素子（１３，２４，２９）がそれぞれ第１の強磁性層と、非磁性層と、第２の強磁性層とを有しており、
第１の強磁性層および第２の強磁性層は、Ｆｅ，Ｎｉ，Ｃｏ，Ｃｒ，Ｍｎ，Ｇｄ，Ｄｙのうち少なくとも１つの元素を含み、それぞれ２ｎｍ〜２０ｎｍの範囲内の厚さを有しており、
非磁性層はＡｌ_２Ｏ_３，ＮｉＯ，ＨｆＯ_２，ＴｉＯ_２，ＮｂＯ，ＳｉＯ_２，Ｃｕ，Ａｕ，Ａｇ，Ａｌのうち少なくとも１つの材料を含み、１ｎｍ〜５ｎｍの間の厚さを有していることを特徴とする、前記請求項のうちいずれか１項記載の記憶セル構造。
セルアレイの配線（１１，１２，２１，２５，２１０）がＡｌ，Ｃｕ，Ｗまたはケイ化物を含んでおり、
上記磁気抵抗記憶素子とこれに隣接する配線との間にそれぞれ拡散バリヤが設けられていることを特徴とする、前記請求項のうちいずれか１項記載の記憶セル構造。
記憶セル構造を製造する方法であって、
半導体基板（１０，２０）の主面の上に、第１の伝導性層の析出およびパターン化によって、セルアレイ（Ｚ，Ｚ１，Ｚ２）に第１の配線（１１，２１）を生成するとともに周辺部（Ｐ，Ｐ１，Ｐ２）に第１の金属被覆面（１４，２２）を生成し、
セルアレイ（Ｚ，Ｚ１，Ｚ２）に、それぞれ第１の配線（１１，２１）の１本と接続された第１の磁気抵抗記憶素子（１３，２４）を生成し、
第２の伝導性層の析出およびパターン化によって、セルアレイに、第１の磁気抵抗記憶素子（１３，２４）と接続された第２の配線（１２，２５）を形成するとともに、周辺部に、第１の金属被覆面（１４，２２）と接続された接触部（１６，２６）を形成し、
第３の伝導性層の析出およびパターン化によって、周辺部に、接触部（１６，２６）と接続された第２の金属被覆面（１５，２１１）を形成することを特徴とする方法。
半導体基板（１０，２０）の主面の上に第１の絶縁性層（１８，２３）を生成し、
第１の絶縁性層（１８，２３）に第１の溝を生成し、この溝の幾何学形状は、第１の配線（１１，２１）および第１の金属被覆面（１４，２２）の幾何学形状に対応しており、
第１の配線（１１，２１）および第１の金属被覆面（１４，２２）を形成するために、第１の伝導性層で第１の溝を充填し、この伝導性層を平坦化して第１の絶縁性層（１８，２３）の表面が露出するようにし、
第１の磁気抵抗記憶素子（１３，２４）を生成した後、第２の絶縁性層（１９，２８）を生成してこれに第２の溝を形成し、この溝の幾何学形状は、第２の配線（１２，２５）および接触部（１６，２６）の幾何学形状に対応しており、
第２の配線（１２，２５）および接触部（１６，２６）を形成するために、第２の伝導性層で第２の溝を充填し、この伝導性層を平坦化して第２の絶縁性層（１９，２８）の表面が露出するようにし、
第３の絶縁性層（１１０，２１１）を生成してこれに第３の溝を形成し、この溝の幾何学形状は、第２の金属被覆面（１５，２１１）の幾何学形状に対応しており、
第２の金属被覆面（１５，２１１）を形成するために、第３の伝導性層で第３の溝を充填し、この伝導性層を平坦化して第３の絶縁性層（１１０，２１２）の表面が露出するようにすることを特徴とする、請求項７記載の方法。
第２の配線（１２，２５）の１本と接続された第２の磁気抵抗記憶素子（２９）を形成する工程と、
上記第３の伝導性層をパターン化するとき、セルアレイ（Ｚ，Ｚ１，Ｚ２）に、第２の磁気抵抗素子（２９）と接続された第３の配線（２１０）を形成する工程とを含むことを特徴とする、請求項７記載の方法。
半導体基板（１０，２０）の主面の上で第１の絶縁性層（１８，２３）を生成し、この絶縁性層に第１の溝を形成し、この溝の幾何学形状は、第１の配線（１１，２１）および第１の金属被覆面（１４，２２）の幾何学形状に対応しており、
第１の配線（１１，２１）および第１の金属被覆面（１４，２２）を形成するために、第１の伝導性層で第１の溝を充填し、この伝導性層を平坦化して第１の絶縁性層（１８，２３）の表面が露出するようにし、
第１の磁気抵抗記憶素子（１３，２４）を生成した後、第２の絶縁性層（１９，２８）を生成してこれに第２の溝を生成し、この溝の幾何学形状は、第２の配線（１２，２５）および接触部（１６，２６）の幾何学形状に対応しており、
第２の配線（１２，２５）および接触部（１６，２６）を形成するために、第２の伝導性層で第２の溝を充填し、この伝導性層を平坦化して第２の絶縁性層（１９，２８）の表面が露出するようにし、
第２の磁気抵抗記憶素子（２９）を形成した後、第３の絶縁性層（１１０，２１２）を生成してこれに第３の溝を形成し、この溝の幾何学形状は、第３の配線（２１０）および第２の金属被覆面（１５，２１１）の幾何学形状に対応しており、
第３の配線（２１０）および第２の金属被覆面（１５，２１１）を形成するために、第３の伝導性層で第３の溝を充填し、この伝導性層を平坦化して第３の絶縁性層（１１０，２１２）の表面が露出するようにすることを特徴とする、請求項９記載の方法。