JP2002538614A - 記憶セル構造、およびこれを製造する方法 - Google Patents
記憶セル構造、およびこれを製造する方法Info
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Abstract
(57)【要約】
本発明は、記憶セル構造に関するものであり、ここで、磁気抵抗記憶素子（１３）は、セルフィールド（Ｚ１）内の第１の回線（１１）と第２の回線（１２）との間に配置される。第１の金属被覆面（１４）と、第２の金属被覆面（１５）と、前記第１の金属被覆面（１４）を前記第２の金属被覆面（１５）に接続する接触部（１６）とは、周辺部（Ｐ１）において形成される。第１の回線（１１）および第１の金属被覆面（１４）と、第２の回線（１２）および接触部とは、それぞれ同一平面上に配置されており、それぞれの平面において、１本の導電層を構造化することにより生成されることができる。
Description
本発明は、磁気抵抗記憶素子を備えるメモリセル構造、ならびにこれを製造す
る方法に関する。
る方法に関する。
【０００１】 磁気抵抗素子（Magnetowiderstandselement ）とも呼ばれる磁気抵抗素子（ma
gnetoresistives Element ）とは、当業者の間では、少なくとも２つの強磁性層
とその間に配置された非磁性層とを有する構造であると解されている。この場合
、層構造の構成に応じて、ＧＭＲ素子、ＴＭＲ素子、およびＣＭＲ素子が区別さ
れる（S.Mengel著「Technologieanalyse Magnetismus」第２巻、XMR テクノロジ
ー、発行者 VDI Technologiezentrum Physikalische Technologien 、１９９７
年８月参照）。
gnetoresistives Element ）とは、当業者の間では、少なくとも２つの強磁性層
とその間に配置された非磁性層とを有する構造であると解されている。この場合
、層構造の構成に応じて、ＧＭＲ素子、ＴＭＲ素子、およびＣＭＲ素子が区別さ
れる（S.Mengel著「Technologieanalyse Magnetismus」第２巻、XMR テクノロジ
ー、発行者 VDI Technologiezentrum Physikalische Technologien 、１９９７
年８月参照）。
【０００２】 ＧＭＲ素子という用語は、少なくとも２つの強磁性層とその間に配置された非
磁性的な伝導性層とを有していて、いわゆるＧＭＲ（giant magnetoresistance
）効果を示す層構造について用いられる。ＧＭＲ効果とは、ＧＭＲ素子の電気抵
抗が、両方の強磁性層の磁化が平行に向いているか反平行に向いているかに依存
しているという事実を指している。ＧＭＲ効果は、いわゆるＡＭＲ（anisotropi
c magnetoresistande ）効果に比べて大きい。ＡＭＲ効果とは、磁化された導体
の抵抗が磁化方向に対して平行と垂直とで異なっているという事実を指している
。ＡＭＲ効果は、強磁性の単層で生じる体積効果（Volumeneffekt ）である。
磁性的な伝導性層とを有していて、いわゆるＧＭＲ（giant magnetoresistance
）効果を示す層構造について用いられる。ＧＭＲ効果とは、ＧＭＲ素子の電気抵
抗が、両方の強磁性層の磁化が平行に向いているか反平行に向いているかに依存
しているという事実を指している。ＧＭＲ効果は、いわゆるＡＭＲ（anisotropi
c magnetoresistande ）効果に比べて大きい。ＡＭＲ効果とは、磁化された導体
の抵抗が磁化方向に対して平行と垂直とで異なっているという事実を指している
。ＡＭＲ効果は、強磁性の単層で生じる体積効果（Volumeneffekt ）である。
【０００３】 ＴＭＲ素子という用語は、当業者の間では、少なくとも２つの強磁性層とその
間に配置された絶縁性の非磁性層とを有するトンネル磁気抵抗層構造を指すのに
用いられている。このとき絶縁性層は、両方の強磁性層の間にトンネル電流が生
じる程度に薄くなっている。このような層構造も同様に、両方の強磁性層の間に
配置された絶縁性の非磁性層を通る、スピン分極したトンネル電流によって引き
起こされる磁気抵抗効果を示す。この場合にもＴＭＲ素子の電気抵抗は、両方の
強磁性層における磁化が平行に向いているか反平行に向いているかによって左右
される。このとき、相対的な抵抗変化は約６〜約４０パーセントである。
間に配置された絶縁性の非磁性層とを有するトンネル磁気抵抗層構造を指すのに
用いられている。このとき絶縁性層は、両方の強磁性層の間にトンネル電流が生
じる程度に薄くなっている。このような層構造も同様に、両方の強磁性層の間に
配置された絶縁性の非磁性層を通る、スピン分極したトンネル電流によって引き
起こされる磁気抵抗効果を示す。この場合にもＴＭＲ素子の電気抵抗は、両方の
強磁性層における磁化が平行に向いているか反平行に向いているかによって左右
される。このとき、相対的な抵抗変化は約６〜約４０パーセントである。
【０００４】 その規模（相対的な抵抗変化が室温で１００〜４００パーセント）から超巨大
磁気抵抗効果（ＣＭＲ効果）と呼ばれるさらに別の磁気抵抗効果は、保磁力が高
いために、磁化状態を切り換えるのに高い磁場を必要とする。
磁気抵抗効果（ＣＭＲ効果）と呼ばれるさらに別の磁気抵抗効果は、保磁力が高
いために、磁化状態を切り換えるのに高い磁場を必要とする。
【０００５】 ＧＭＲ素子を記憶セル構造の記憶素子として利用することが提案されている（
たとえばD. D. Tang他著「IEDM95」、997 - 999 頁、J. M. Daughton著「Thin S
olid Flims」第216 巻（1992）、162 - 168 頁、Z. Wang 他著「Journal of Mag
netism and Magnetic Materials 」第155 巻 （1996）、161 - 163 頁参照）。
記憶素子は、読出し線を介してそれぞれ直列につながれる。これに対して横向き
に延びるワード線は、読出し線に対しても記憶素子に対しても絶縁されている。
ワード線に印加される信号は、ワード線を流れる電流によって磁場を生成し、こ
の磁場が十分な強さになるとその下にある記憶素子に影響を及ぼす。情報を書き
込むには、書き込まれるべき記憶セルのところで交差するｘ／ｙ線が利用される
。このｘ／ｙ線には、磁気逆転をさせるのに十分な磁場を交差部位に生じさせる
信号が与えられる。このときの磁化方向は、両方の強磁性層のうちの一方におい
て切り換えられる。それに対して、両方の強磁性層のうちの他方の磁化方向は変
わらないままである。後者の強磁性層における磁化方向の維持は、磁化方向を維
持する隣接する反強磁性層によって行われ、もしくは、この強磁性層の切換閾値
を、別の材料または異なる寸法によって、たとえば異なる層厚によって、前者の
強磁性層に比べて高くすることによって行われる。
たとえばD. D. Tang他著「IEDM95」、997 - 999 頁、J. M. Daughton著「Thin S
olid Flims」第216 巻（1992）、162 - 168 頁、Z. Wang 他著「Journal of Mag
netism and Magnetic Materials 」第155 巻 （1996）、161 - 163 頁参照）。
記憶素子は、読出し線を介してそれぞれ直列につながれる。これに対して横向き
に延びるワード線は、読出し線に対しても記憶素子に対しても絶縁されている。
ワード線に印加される信号は、ワード線を流れる電流によって磁場を生成し、こ
の磁場が十分な強さになるとその下にある記憶素子に影響を及ぼす。情報を書き
込むには、書き込まれるべき記憶セルのところで交差するｘ／ｙ線が利用される
。このｘ／ｙ線には、磁気逆転をさせるのに十分な磁場を交差部位に生じさせる
信号が与えられる。このときの磁化方向は、両方の強磁性層のうちの一方におい
て切り換えられる。それに対して、両方の強磁性層のうちの他方の磁化方向は変
わらないままである。後者の強磁性層における磁化方向の維持は、磁化方向を維
持する隣接する反強磁性層によって行われ、もしくは、この強磁性層の切換閾値
を、別の材料または異なる寸法によって、たとえば異なる層厚によって、前者の
強磁性層に比べて高くすることによって行われる。
【０００６】 ＵＳ５５４１８６８およびＵＳ５４７７４８２には、ＧＭＲ効果を利用する環
状の記憶素子が提案されている。１つの記憶素子は、積層体を含んでおり、この
積層体は、少なくとも２つの環状の強磁性層部材と、その間に配置された非磁性
的な伝導性層部材とを有するとともに、２本の回線の間につながれている。これ
らの強磁性層部材は、それぞれの材料組成が異なっている。強磁性層部材の一方
は硬磁性であり、他方は軟磁性である。情報を書き込むため、軟磁性の層部材に
おける磁化方向を切り換えるのに対し、硬磁性の層部材における磁化方向はその
ままに保たれる。
状の記憶素子が提案されている。１つの記憶素子は、積層体を含んでおり、この
積層体は、少なくとも２つの環状の強磁性層部材と、その間に配置された非磁性
的な伝導性層部材とを有するとともに、２本の回線の間につながれている。これ
らの強磁性層部材は、それぞれの材料組成が異なっている。強磁性層部材の一方
は硬磁性であり、他方は軟磁性である。情報を書き込むため、軟磁性の層部材に
おける磁化方向を切り換えるのに対し、硬磁性の層部材における磁化方向はその
ままに保たれる。
【０００７】 磁気抵抗記憶素子を備える記憶セル構造がテクノロジーの面での意義を獲得す
るかどうかという問題については、特に、このような記憶セル構造が半導体プロ
セス工学の枠内で製造可能であるかどうかが重要となる。この問題と考えられる
その解決法とは、これまでの文献には記載されていない。
るかどうかという問題については、特に、このような記憶セル構造が半導体プロ
セス工学の枠内で製造可能であるかどうかが重要となる。この問題と考えられる
その解決法とは、これまでの文献には記載されていない。
【０００８】 本発明の課題は、半導体プロセス工学の枠内で製造可能である、磁気抵抗記憶
素子を備える記憶セル構造、およびその製造方法を提供することである。
素子を備える記憶セル構造、およびその製造方法を提供することである。
【０００９】 この課題は、請求項１に基づく記憶セル構造、ならびに請求項７に基づくその
製造方法によって解決される。本発明のその他の実施形態は、その他の請求項か
ら明らかである。
製造方法によって解決される。本発明のその他の実施形態は、その他の請求項か
ら明らかである。
【００１０】 この記憶セル構造は、セルフィールドに、網目状に配置されていてそれぞれ第
１の回線と第２の回線との間に配置された第１の磁気抵抗記憶素子を含んでいる
。第１の回線および第２の回線は多数設けられている。周辺部には、少なくとも
１つの第１の金属被覆面および第２の金属被覆面が設けられており、これらは接
触部を介して互いに電気的に接続されている。金属被覆の間のこのような接触部
は、当業者の間では通常、ビア（Vias）またはビア接続と呼ばれる。これらの接
触部は、第１の金属被覆面と第２の金属被覆面との間に配置される。第１の回線
および第１の金属被覆面は、同一平面に配置されている。第２の回線および接触
部は、同じく同一平面に配置されている。したがって、第１の回線および第１の
金属被覆面と、第２の回線および接触部とは、いずれも、相応の構造化によって
それぞれ伝導性層から製造される。
１の回線と第２の回線との間に配置された第１の磁気抵抗記憶素子を含んでいる
。第１の回線および第２の回線は多数設けられている。周辺部には、少なくとも
１つの第１の金属被覆面および第２の金属被覆面が設けられており、これらは接
触部を介して互いに電気的に接続されている。金属被覆の間のこのような接触部
は、当業者の間では通常、ビア（Vias）またはビア接続と呼ばれる。これらの接
触部は、第１の金属被覆面と第２の金属被覆面との間に配置される。第１の回線
および第１の金属被覆面は、同一平面に配置されている。第２の回線および接触
部は、同じく同一平面に配置されている。したがって、第１の回線および第１の
金属被覆面と、第２の回線および接触部とは、いずれも、相応の構造化によって
それぞれ伝導性層から製造される。
【００１１】 第１の回線が第１の金属被覆面と同一平面に配置され、第２の回線は接触部と
同一平面に配置されるので、第１の金属被覆面と第２の金属被覆面との垂直方向
の間隔に関わりなく、第１の回線と第２の回線との垂直方向の間隔を設定可能で
ある。このことは、周辺部における所与の条件に影響を及ぼすことなく、第１の
回線と第２の回線との前記間隔を、セルフィールドの所与の条件に合わせて調節
することができるという利点がある。
同一平面に配置されるので、第１の金属被覆面と第２の金属被覆面との垂直方向
の間隔に関わりなく、第１の回線と第２の回線との垂直方向の間隔を設定可能で
ある。このことは、周辺部における所与の条件に影響を及ぼすことなく、第１の
回線と第２の回線との前記間隔を、セルフィールドの所与の条件に合わせて調節
することができるという利点がある。
【００１２】 従来技術との関連で説明したように、磁気抵抗記憶素子の１つへの情報の書き
込みは磁場の印加によって行われる。この磁場は、付属の第１および第２の回線
を通って流れる電流によって誘導される。磁場の大きさは、流れる電流の強さと
、電流が流れる回線からの距離とに依存して決まり、電流の強さが増すにつれて
磁場は強くなり、距離が増すにつれて磁場が小さくなるので、第１の回線および
第２の回線を磁気抵抗記憶素子の近くに配置するのが望ましい。さらに、磁気抵
抗記憶素子をそれぞれ２つの回線の間につなぐと好都合である。なぜならこの場
合、これらの回線を介して追加的に、記憶される情報に対応する磁気抵抗素子の
抵抗を判定することができるからである。磁気抵抗記憶素子の厚さに起因して、
セルフィールドでは、相上下して配置された第１の回線と第２の回線との間隔を
最大でも２０〜４０ｎｍに目指すことができる。
込みは磁場の印加によって行われる。この磁場は、付属の第１および第２の回線
を通って流れる電流によって誘導される。磁場の大きさは、流れる電流の強さと
、電流が流れる回線からの距離とに依存して決まり、電流の強さが増すにつれて
磁場は強くなり、距離が増すにつれて磁場が小さくなるので、第１の回線および
第２の回線を磁気抵抗記憶素子の近くに配置するのが望ましい。さらに、磁気抵
抗記憶素子をそれぞれ２つの回線の間につなぐと好都合である。なぜならこの場
合、これらの回線を介して追加的に、記憶される情報に対応する磁気抵抗素子の
抵抗を判定することができるからである。磁気抵抗記憶素子の厚さに起因して、
セルフィールドでは、相上下して配置された第１の回線と第２の回線との間隔を
最大でも２０〜４０ｎｍに目指すことができる。
【００１３】 それに対し、周辺部における第１の金属被覆面と第２の金属被覆面との垂直間
隔は、第１の金属被覆面と第２の金属被覆面との間の寄生的なキャパシタンスを
減らすため、およびプロセス工学上の理由から、上記よりはるかに大きくなくて
はならない。０，３５μｍテクノロジーの場合、この間隔は典型的には３５０〜
４００ｎｍである。
隔は、第１の金属被覆面と第２の金属被覆面との間の寄生的なキャパシタンスを
減らすため、およびプロセス工学上の理由から、上記よりはるかに大きくなくて
はならない。０，３５μｍテクノロジーの場合、この間隔は典型的には３５０〜
４００ｎｍである。
【００１４】 つまり、第１の回線が第１の金属被覆面と同一平面に設けられ、第２の回線が
接触部と同一平面に設けられることによって、セルフィールドにおける第１の回
線と第２の回線との間では、周辺部における第１の金属被覆面と第２の金属被覆
面との間隔と異なる間隔を設定することができるので、セルフィールドでは、磁
気抵抗素子の磁化状態の変化による情報の書き込みのための電流強さが低いこと
を考慮したうえで短い所要間隔を設定可能であり、それに対して周辺部では、寄
生的なキャパシタンス上およびテクノロジー上必要な、ほぼ１桁分だけ大きな各
金属被覆面の垂直間隔を保つことができる。それと同時に、第１の回線および第
２の回線を周辺部の構造部と一緒に製造することが可能である。したがって第１
の回線および第２の回線を製造するのに、追加的な析出工程やリソグラフィーや
構造化工程が必要でない。それによって記憶セル構造の製造が簡素化される。
接触部と同一平面に設けられることによって、セルフィールドにおける第１の回
線と第２の回線との間では、周辺部における第１の金属被覆面と第２の金属被覆
面との間隔と異なる間隔を設定することができるので、セルフィールドでは、磁
気抵抗素子の磁化状態の変化による情報の書き込みのための電流強さが低いこと
を考慮したうえで短い所要間隔を設定可能であり、それに対して周辺部では、寄
生的なキャパシタンス上およびテクノロジー上必要な、ほぼ１桁分だけ大きな各
金属被覆面の垂直間隔を保つことができる。それと同時に、第１の回線および第
２の回線を周辺部の構造部と一緒に製造することが可能である。したがって第１
の回線および第２の回線を製造するのに、追加的な析出工程やリソグラフィーや
構造化工程が必要でない。それによって記憶セル構造の製造が簡素化される。
【００１５】 第１の回線と第１の金属被覆面とは実質的に同一の厚さを有していることが好
ましい。第２の回線および接触部は、金属間誘電体（Intermetalldielektrikum
）によって包囲されており、金属間誘電体と実質的に同一の高さまで延びている
。本発明のこのような実施形態は、以後のプロセスを考えたときに有利な、構造
サイズが減るにつれて大きな意義を獲得する平坦な表面を有している。
ましい。第２の回線および接触部は、金属間誘電体（Intermetalldielektrikum
）によって包囲されており、金属間誘電体と実質的に同一の高さまで延びている
。本発明のこのような実施形態は、以後のプロセスを考えたときに有利な、構造
サイズが減るにつれて大きな意義を獲得する平坦な表面を有している。
【００１６】 本発明の別の実施形態によれば、セルフィールドに、第２の回線の上に配置さ
れた第３の回線が設けられる。第２の回線と第３の回線との間には第２の磁気抵
抗記憶素子が配置され、この場合にも同じく第２の回線の一本と第３の回線の一
本とに、第２の磁気抵抗記憶素子の１つが割り当てられる。第３の回線は、第２
の金属被覆面と同一平面で周辺部に配置される。本発明のこのような実施形態で
は、記憶素子が２つの平面で相上下して配置されるので、セルフィールドにおけ
る記憶素子のより高い実装密度が達成される。つまり記憶素子ごとの所要スペー
スが係数２だけ少なくなる。この場合、セルフィールドの簡素化された制御とい
うことを考えると、同じ材料でできていて同じ特性を有している、第１の磁気抵
抗記憶素子および第２の磁気抵抗記憶素子を設けるのが好都合である。しかしな
がら用途によって必要とされる場合には、第１の磁気抵抗記憶素子と第２の磁気
抵抗記憶素子との特性が異なっていてもよい。
れた第３の回線が設けられる。第２の回線と第３の回線との間には第２の磁気抵
抗記憶素子が配置され、この場合にも同じく第２の回線の一本と第３の回線の一
本とに、第２の磁気抵抗記憶素子の１つが割り当てられる。第３の回線は、第２
の金属被覆面と同一平面で周辺部に配置される。本発明のこのような実施形態で
は、記憶素子が２つの平面で相上下して配置されるので、セルフィールドにおけ
る記憶素子のより高い実装密度が達成される。つまり記憶素子ごとの所要スペー
スが係数２だけ少なくなる。この場合、セルフィールドの簡素化された制御とい
うことを考えると、同じ材料でできていて同じ特性を有している、第１の磁気抵
抗記憶素子および第２の磁気抵抗記憶素子を設けるのが好都合である。しかしな
がら用途によって必要とされる場合には、第１の磁気抵抗記憶素子と第２の磁気
抵抗記憶素子との特性が異なっていてもよい。
【００１７】 さらに記憶セル構造が、磁気抵抗素子を備える別の平面と、その上に配置され
た回線とを有していることが可能であり、それにより、実装密度の高い磁気抵抗
記憶セルの三次元的な構成が達成される。このとき奇数の平面には、第１の回線
、第１の磁気抵抗素子、および第２の回線と同様のものが構成され、偶数の平面
は、第２の回線、第２の磁気抵抗素子、および第３の回線と同様のものが構成さ
れる。
た回線とを有していることが可能であり、それにより、実装密度の高い磁気抵抗
記憶セルの三次元的な構成が達成される。このとき奇数の平面には、第１の回線
、第１の磁気抵抗素子、および第２の回線と同様のものが構成され、偶数の平面
は、第２の回線、第２の磁気抵抗素子、および第３の回線と同様のものが構成さ
れる。
【００１８】 構造を平坦化することを考えると、第３の回線と第２の金属被覆面とを実質的
に同一の厚さで設けるのが好都合である。
に同一の厚さで設けるのが好都合である。
【００１９】 記憶セル構造を製造するためには、第３の回線および第２の金属被覆面を、共
通の伝導性層の析出および構造化によって形成することが好ましい。
通の伝導性層の析出および構造化によって形成することが好ましい。
【００２０】 平坦度の高い記憶セル構造を実現するためには、平坦化をする構造化法によっ
て伝導性層を製造し、構造化によって、第１の回線と第１の金属被覆面、第２の
回線と接触部、もしくは第３の回線と第２の金属被覆面を伝導性層から形成され
ることが好ましい。それには特に、後に製造されるべき伝導性層の形状の溝が穿
設されている絶縁性層を析出して、この溝を充填するのが適している。代替案と
して、リソグラフィーおよびエッチング法を用いた伝導性層の構造化によって伝
導性構造を形成し、次いで、析出および平坦化によって、たとえば化学的・機械
的な研磨によって構造化された絶縁性層でこれを包囲する。
て伝導性層を製造し、構造化によって、第１の回線と第１の金属被覆面、第２の
回線と接触部、もしくは第３の回線と第２の金属被覆面を伝導性層から形成され
ることが好ましい。それには特に、後に製造されるべき伝導性層の形状の溝が穿
設されている絶縁性層を析出して、この溝を充填するのが適している。代替案と
して、リソグラフィーおよびエッチング法を用いた伝導性層の構造化によって伝
導性構造を形成し、次いで、析出および平坦化によって、たとえば化学的・機械
的な研磨によって構造化された絶縁性層でこれを包囲する。
【００２１】 磁気抵抗記憶素子は、それぞれ第１の強磁性層と、非磁性層と、第２の強磁性
層とを有しており、非磁性層は第１の強磁性層と第２の強磁性層との間に配置さ
れる。この磁気抵抗記憶素子は、ＧＭＲ効果もＴＭＲ効果も利用することができ
る。ＴＭＲ効果を利用する磁気抵抗記憶素子の使用は、ＧＭＲ効果に比べて相対
的な抵抗変化が大きいので有利である。さらにＴＭＲ素子の比較的高い抵抗は、
少ない電力消費という観点から好ましい。さらに、本構造が、高い磁場の切換の
ために必要な電流を取り扱う場合には、磁気抵抗記憶素子がＣＭＲ効果を利用し
ていてもよい。
層とを有しており、非磁性層は第１の強磁性層と第２の強磁性層との間に配置さ
れる。この磁気抵抗記憶素子は、ＧＭＲ効果もＴＭＲ効果も利用することができ
る。ＴＭＲ効果を利用する磁気抵抗記憶素子の使用は、ＧＭＲ効果に比べて相対
的な抵抗変化が大きいので有利である。さらにＴＭＲ素子の比較的高い抵抗は、
少ない電力消費という観点から好ましい。さらに、本構造が、高い磁場の切換の
ために必要な電流を取り扱う場合には、磁気抵抗記憶素子がＣＭＲ効果を利用し
ていてもよい。
【００２２】 第１の強磁性層および第２の強磁性層は、Ｆｅ，Ｎｉ，Ｃｏ，Ｃｒ，Ｍｎ，Ｇ
ｄ，Ｄｙのうち少なくとも１つの元素を含んでおり、２ｎｍ〜２０ｎｍの間の厚
さを有していることが好ましい。第１の強磁性層と第２の強磁性層とは、磁気的
な硬度および／または幾何学的な寸法の点で異なっている。
ｄ，Ｄｙのうち少なくとも１つの元素を含んでおり、２ｎｍ〜２０ｎｍの間の厚
さを有していることが好ましい。第１の強磁性層と第２の強磁性層とは、磁気的
な硬度および／または幾何学的な寸法の点で異なっている。
【００２３】 非磁性層は、ＴＭＲ効果の場合には、Ａｌ2 Ｏ3 ，ＮｉＯ，ＨｆＯ2 ，ＴｉＯ 2 ，ＮｂＯ，ＳｉＯ2 のうち少なくとも１つの材料を含んでおり、１ｎｍ〜４ｎ
ｍの間の厚さを有している。ＧＭＲ効果の場合、非磁性層はＣｕ，Ａｕ，Ａｇお
よび／またはＡｌのうち少なくとも１つの物質を含んでおり、２ｎｍ〜５ｎｍの
間の厚さを有している。
ｍの間の厚さを有している。ＧＭＲ効果の場合、非磁性層はＣｕ，Ａｕ，Ａｇお
よび／またはＡｌのうち少なくとも１つの物質を含んでおり、２ｎｍ〜５ｎｍの
間の厚さを有している。
【００２４】 磁気抵抗記憶素子における回線平面と平行な断面は、任意の形状であってよい
。この断面は、特に長方形、円形、長円形、多角形、またはリング状であってよ
い。
。この断面は、特に長方形、円形、長円形、多角形、またはリング状であってよ
い。
【００２５】 記憶セル構造の製造時および／または作動時において、磁気抵抗記憶素子とこ
れに隣接する回線との間の拡散を防止するため、磁気抵抗記憶素子とこれに隣接
する回線との間にそれぞれ拡散バリヤを設けるのが有利である。このような効果
は、セルフィールドの回線がＣｕ，ＡｇまたはＡｕを含んでいる場合に特に重要
である。
れに隣接する回線との間の拡散を防止するため、磁気抵抗記憶素子とこれに隣接
する回線との間にそれぞれ拡散バリヤを設けるのが有利である。このような効果
は、セルフィールドの回線がＣｕ，ＡｇまたはＡｕを含んでいる場合に特に重要
である。
【００２６】 回線は、代替的または追加的に、タングステンまたは金属ケイ化物を含んでい
てもよい。
てもよい。
【００２７】 次に、各図面に描かれている本発明の実施例について詳しく説明する。
【００２８】 図１は、記憶セルフィールドと周辺部との境界領域で記憶セル構造を示す平面
図である。 図２は、図１にＩＩ−ＩＩで図示する記憶セル構造の断面図である。 図３は、相上下して配置された２つの平面に磁気抵抗記憶素子を有している記憶
セル構造の、記憶セルフィールドと周辺部との境界領域における断面図である。
図４から図１０は、記憶セル構造を製造するための各ステップを示している。 図１１は、記憶セル構造を示す外観図である。
図である。 図２は、図１にＩＩ−ＩＩで図示する記憶セル構造の断面図である。 図３は、相上下して配置された２つの平面に磁気抵抗記憶素子を有している記憶
セル構造の、記憶セルフィールドと周辺部との境界領域における断面図である。
図４から図１０は、記憶セル構造を製造するための各ステップを示している。 図１１は、記憶セル構造を示す外観図である。
【００２９】 記憶セル構造は、セルフィールドＺ１および周辺部Ｐ１を有している（図１と
図２を参照）。セルフィールドＺ１の領域と周辺部Ｐ１の領域とは、図２では垂
直方向の実線で互いに分離されている。セルフィールドＺ１には、第１の回線１
１および第２の回線１２が配置されている。第１の回線１１は、半導体基板１０
の表面に配置されている。半導体基板１０は、単結晶シリコンを有しており、周
辺部Ｐ１の領域に、かつ／またはセルフィールドの下側に、セルフィールドＺ１
を制御するのに必要なモジュールを含んでいる。
図２を参照）。セルフィールドＺ１の領域と周辺部Ｐ１の領域とは、図２では垂
直方向の実線で互いに分離されている。セルフィールドＺ１には、第１の回線１
１および第２の回線１２が配置されている。第１の回線１１は、半導体基板１０
の表面に配置されている。半導体基板１０は、単結晶シリコンを有しており、周
辺部Ｐ１の領域に、かつ／またはセルフィールドの下側に、セルフィールドＺ１
を制御するのに必要なモジュールを含んでいる。
【００３０】 第１の回線１１と第２の回線１２とは互いに交差している。第１の回線１１の
１つ（図１および図２には、図面を見やすくするために、１つの第１の回線１１
しか描かれていない）と、第２の回線１２の１つとの交差領域には、それぞれ磁
気抵抗素子１３が配置されている。
１つ（図１および図２には、図面を見やすくするために、１つの第１の回線１１
しか描かれていない）と、第２の回線１２の１つとの交差領域には、それぞれ磁
気抵抗素子１３が配置されている。
【００３１】 周辺部Ｐ１には、第１の金属被覆面１４および第２の金属被覆面１５が配置さ
れている。第２の金属被覆面１５は、第１の金属被覆面１４の上に配置されてお
り、接触部１６を介して第１の金属被覆面１４と電気的に接続されている（図面
を見やすくする理由から、図２では１つの接触部１６しか描かれていない）。さ
らに周辺部Ｐ１には、セルフィールドＺ１にある第２の回線１２と接続された接
続回線１７が配置されている。
れている。第２の金属被覆面１５は、第１の金属被覆面１４の上に配置されてお
り、接触部１６を介して第１の金属被覆面１４と電気的に接続されている（図面
を見やすくする理由から、図２では１つの接触部１６しか描かれていない）。さ
らに周辺部Ｐ１には、セルフィールドＺ１にある第２の回線１２と接続された接
続回線１７が配置されている。
【００３２】 第１の金属被覆面１４は、第１の回線１１と同一の平面に配置されている。つ
まり第１の金属被覆面１４も、半導体基板１０の表面に配置されている。第１の
回線１１および第１の金属被覆面１４は、第１の絶縁構造部１８に埋め込まれて
、この絶縁構造部とともに平坦な表面を形成している。第２の回線１２、接触部
１６、および接続回線１７は、第１の回線１１、第１の金属被覆面１４、および
第１の絶縁構造部１８の上側の１つの平面に配置されている。磁気抵抗記憶素子
１３、第２の回線１２、接触部１６、および接続回線１７は、第２の絶縁構造部
１９によって包囲され、この絶縁構造部とともに、第２の回線１２、接触部１６
、および接続回線１７が平坦な表面を形成している。
まり第１の金属被覆面１４も、半導体基板１０の表面に配置されている。第１の
回線１１および第１の金属被覆面１４は、第１の絶縁構造部１８に埋め込まれて
、この絶縁構造部とともに平坦な表面を形成している。第２の回線１２、接触部
１６、および接続回線１７は、第１の回線１１、第１の金属被覆面１４、および
第１の絶縁構造部１８の上側の１つの平面に配置されている。磁気抵抗記憶素子
１３、第２の回線１２、接触部１６、および接続回線１７は、第２の絶縁構造部
１９によって包囲され、この絶縁構造部とともに、第２の回線１２、接触部１６
、および接続回線１７が平坦な表面を形成している。
【００３３】 その上側には、第３の絶縁構造部１１０に包囲された第２の金属被覆面１５が
配置されており、この絶縁構造部とともに平坦な表面を形成している。
配置されており、この絶縁構造部とともに平坦な表面を形成している。
【００３４】 第１の回線１１と第２の回線１２とは、いずれも第２の金属被覆面１５を介し
て接触可能である。一方では、第１の回線１１が第１の金属被覆面１４と接続さ
れ、この金属被覆面が接触部１６を介して第２の金属被覆面１５と接続されてお
り、また他方では、第２の回線が接続回線１７を介して第２の金属被覆面と接続
されている。第２の金属被覆面１５の接触は、ＳｉＯ2 またはＳｉＯ2 およびＳ
ｉ3 Ｎ4 からなる不活性化層１１２にある接触穴１１１を介して行われる。第１
の絶縁構造部１８、第２の絶縁構造部１９、および第３の絶縁構造部１１０は、
金属間誘電体に適した材料、特にＳｉＯ2 ，Ｓｉ3 Ｎ4 、有機誘電体、または多
孔性の無機誘電体でできている。第１の回線と第２の回線１２との垂直方向の間
隔は、磁気抵抗記憶素子１３の厚さに相当しており、２０〜３０ｎｍである。第
１の金属被覆面１４と第２の金属被覆面１５との間隔は、接触部１６の高さに相
当しており、３５０〜４００μｍである。
て接触可能である。一方では、第１の回線１１が第１の金属被覆面１４と接続さ
れ、この金属被覆面が接触部１６を介して第２の金属被覆面１５と接続されてお
り、また他方では、第２の回線が接続回線１７を介して第２の金属被覆面と接続
されている。第２の金属被覆面１５の接触は、ＳｉＯ2 またはＳｉＯ2 およびＳ
ｉ3 Ｎ4 からなる不活性化層１１２にある接触穴１１１を介して行われる。第１
の絶縁構造部１８、第２の絶縁構造部１９、および第３の絶縁構造部１１０は、
金属間誘電体に適した材料、特にＳｉＯ2 ，Ｓｉ3 Ｎ4 、有機誘電体、または多
孔性の無機誘電体でできている。第１の回線と第２の回線１２との垂直方向の間
隔は、磁気抵抗記憶素子１３の厚さに相当しており、２０〜３０ｎｍである。第
１の金属被覆面１４と第２の金属被覆面１５との間隔は、接触部１６の高さに相
当しており、３５０〜４００μｍである。
【００３５】 単結晶シリコンを含んでいる半導体基板２０の表面には、セルフィールドＺ２
に第１の回線２１が配置され、周辺部Ｐ２に第１の金属被覆面２２が配置されて
いる（図３参照。同図では、セルフィールドＺ２と周辺部Ｐ２とは垂直方向の実
線によって互いに分離されている）。第１の回線２１は、第１の金属被覆面２２
と接続されている。第１の回線２１および第１の金属被覆面２２は、第１の絶縁
構造部２３で包囲され、この絶縁構造部とともに平坦な表面を構成している。
に第１の回線２１が配置され、周辺部Ｐ２に第１の金属被覆面２２が配置されて
いる（図３参照。同図では、セルフィールドＺ２と周辺部Ｐ２とは垂直方向の実
線によって互いに分離されている）。第１の回線２１は、第１の金属被覆面２２
と接続されている。第１の回線２１および第１の金属被覆面２２は、第１の絶縁
構造部２３で包囲され、この絶縁構造部とともに平坦な表面を構成している。
【００３６】 第１の回線２１の表面には、第１の磁気抵抗記憶素子２４が配置されており、
その上には第２の回線２５が配置されている。第２の回線２５は第１の回線２１
と交差している。周辺部Ｐ２には、セルフィールドＺ２にある第２の回線２５と
同一の平面に、第１の接触部２６および接続回線２７が配置されている。接続回
線２７は、セルフィールドＺ２にある第２の回線２５と（図３に示す図面平面の
範囲外で）接続されている。第２の回線２５、第１の接触部２６、および接続回
線２７は、Ａｌ，Ｃｕ，Ｗ、ケイ化物からなる伝導性層を構造化することで形成
されており、第２の絶縁構造部２８によって包囲され、この絶縁構造部と同じ高
さまで延びている。
その上には第２の回線２５が配置されている。第２の回線２５は第１の回線２１
と交差している。周辺部Ｐ２には、セルフィールドＺ２にある第２の回線２５と
同一の平面に、第１の接触部２６および接続回線２７が配置されている。接続回
線２７は、セルフィールドＺ２にある第２の回線２５と（図３に示す図面平面の
範囲外で）接続されている。第２の回線２５、第１の接触部２６、および接続回
線２７は、Ａｌ，Ｃｕ，Ｗ、ケイ化物からなる伝導性層を構造化することで形成
されており、第２の絶縁構造部２８によって包囲され、この絶縁構造部と同じ高
さまで延びている。
【００３７】 セルフィールドＺ２には、第２の回線２５の表面に、幾何学形状や材料組成に
関して第１の磁気抵抗記憶素子２４と一致する第２の磁気抵抗記憶素子２９が配
置されている。第２の磁気抵抗記憶素子２９の上には、第２の磁気抵抗記憶素子
２９と接続された第３の回線２１０がセルフィールドＺ２に配置されている。周
辺部Ｐ２には、第３の回線２１０の平面に、第２の金属被覆面２１１が配置され
ている。第２の金属被覆面２１１は、第１の接触部２６とも接続回線２７とも接
続されている。第３の回線２１０と第２の金属被覆面２１１とは、Ａｌ，ＣｕＷ
またはケイ化物からなる伝導性層を構造化することによって、共通の製造ステッ
プで形成される。
関して第１の磁気抵抗記憶素子２４と一致する第２の磁気抵抗記憶素子２９が配
置されている。第２の磁気抵抗記憶素子２９の上には、第２の磁気抵抗記憶素子
２９と接続された第３の回線２１０がセルフィールドＺ２に配置されている。周
辺部Ｐ２には、第３の回線２１０の平面に、第２の金属被覆面２１１が配置され
ている。第２の金属被覆面２１１は、第１の接触部２６とも接続回線２７とも接
続されている。第３の回線２１０と第２の金属被覆面２１１とは、Ａｌ，ＣｕＷ
またはケイ化物からなる伝導性層を構造化することによって、共通の製造ステッ
プで形成される。
【００３８】 第３の回線２１０，第２の磁気抵抗記憶素子２９、および第２の金属被覆面２
１１は、第３の絶縁構造部２１２によって包囲され、この絶縁構造部とともに、
第３の回線２１０および第２の金属被覆面２１１が平坦な表面を形成している。
１１は、第３の絶縁構造部２１２によって包囲され、この絶縁構造部とともに、
第３の回線２１０および第２の金属被覆面２１１が平坦な表面を形成している。
【００３９】 第２の金属被覆面２１１の上には、第２の金属被覆面２１１と接続された第２
の接触部２１３が配置されている。第２の接触部２１３は第４の絶縁構造部２１
４で包囲され、この絶縁構造部とともに平坦な表面を形成している。その上には
第３の金属被覆面２１５が配置されており、第５の絶縁構造部２１６で包囲され
て、この絶縁構造部とともに平坦な表面を形成している。第５の絶縁構造部２１
６および第３の金属被覆面２１５の上に配置された不活性化層２１７には接触穴
２１８が設けられており、この接触穴を介して第３の金属被覆面２１５が接触可
能である。
の接触部２１３が配置されている。第２の接触部２１３は第４の絶縁構造部２１
４で包囲され、この絶縁構造部とともに平坦な表面を形成している。その上には
第３の金属被覆面２１５が配置されており、第５の絶縁構造部２１６で包囲され
て、この絶縁構造部とともに平坦な表面を形成している。第５の絶縁構造部２１
６および第３の金属被覆面２１５の上に配置された不活性化層２１７には接触穴
２１８が設けられており、この接触穴を介して第３の金属被覆面２１５が接触可
能である。
【００４０】 次に、図４〜図１０を参照しながら３層プロセスによる記憶セル構造の製造を
説明する。これらの図面中では、セルフィールドＺと周辺部Ｐとが垂直方向の破
線によって示されている。
説明する。これらの図面中では、セルフィールドＺと周辺部Ｐとが垂直方向の破
線によって示されている。
【００４１】 シリコンからなる半導体基板４０の表面に、第１のＳｉＯ2 層４１を５０〜１
００ｎｍの厚さで塗布し、第１のＳｉ3 Ｎ4 層４２を３０〜５０ｎｍの厚さで塗
布し、第３のＳｉＯ2 層４３を４００〜８００ｎｍの厚さで塗布する（図４参照
）。レジストマスク（図示せず）と異方性エッチングによって、第２のＳｉＯ2 層４３を構造化して、第１のＳｉ3 Ｎ4 層４２の表面が部分的に露出するように
する。
００ｎｍの厚さで塗布し、第１のＳｉ3 Ｎ4 層４２を３０〜５０ｎｍの厚さで塗
布し、第３のＳｉＯ2 層４３を４００〜８００ｎｍの厚さで塗布する（図４参照
）。レジストマスク（図示せず）と異方性エッチングによって、第２のＳｉＯ2 層４３を構造化して、第１のＳｉ3 Ｎ4 層４２の表面が部分的に露出するように
する。
【００４２】 このとき第２のＳｉＯ2 層４３の側方に、第１の溝４４が生じる。第１の溝４
４は、基板４０の表面に対して平行に、後で製造されるべき第１の回線および第
１の金属被覆面の形状を規定する断面を有している。
４は、基板４０の表面に対して平行に、後で製造されるべき第１の回線および第
１の金属被覆面の形状を規定する断面を有している。
【００４３】 第１のＴａＮ／Ｔａ層４５を約５０ｎｍの厚さで析出し、第１の溝４４が充填
される厚さで第１の銅層４６を析出し、次いで第２のＳｉＯ2 層４３の表面まで
化学的・機械的な研磨をすることによって、溝４４に埋設された第１の回線およ
び第１の金属被覆面が形成される（図５参照）。
される厚さで第１の銅層４６を析出し、次いで第２のＳｉＯ2 層４３の表面まで
化学的・機械的な研磨をすることによって、溝４４に埋設された第１の回線およ
び第１の金属被覆面が形成される（図５参照）。
【００４４】 次いで、Ｔａ，Ｔｉ，Ｗ，ＭｏまたはＮｂからなる第１のバリヤ層４７を１０
〜３０ｎｍの厚さで全面的に塗布し、連続層４８と、Ｔａ，Ｔｉ，Ｗ，Ｍｏまた
はＮｂからなる第２のバリヤ層４９とを１０〜３０ｎｍの厚さで塗布する。連続
層４８は、ＣｏまたはＦｅ，Ｎｉ，Ｃｒ，Ｍｎ，Ｇｄ，Ｄｙを含む第１の強磁性
層と、Ａｌ2 Ｏ3 ，ＮｉＯ，ＨｆＯ2 ，ＴｉＯ2 ，ＮｂＯ，ＳｉＯ2 ，Ｃｕ，Ａ
ｕ，ＡｇまたはＡｌからなる非磁性層と、ＮｉＦｅ，ＣｏまたはＦｅ等を含む第
２の強磁性層とを含んでいる。連続層４８は約１０〜２０ｎｍの厚さを有してお
り、磁気抵抗記憶素子を製造するのに好適である。
〜３０ｎｍの厚さで全面的に塗布し、連続層４８と、Ｔａ，Ｔｉ，Ｗ，Ｍｏまた
はＮｂからなる第２のバリヤ層４９とを１０〜３０ｎｍの厚さで塗布する。連続
層４８は、ＣｏまたはＦｅ，Ｎｉ，Ｃｒ，Ｍｎ，Ｇｄ，Ｄｙを含む第１の強磁性
層と、Ａｌ2 Ｏ3 ，ＮｉＯ，ＨｆＯ2 ，ＴｉＯ2 ，ＮｂＯ，ＳｉＯ2 ，Ｃｕ，Ａ
ｕ，ＡｇまたはＡｌからなる非磁性層と、ＮｉＦｅ，ＣｏまたはＦｅ等を含む第
２の強磁性層とを含んでいる。連続層４８は約１０〜２０ｎｍの厚さを有してお
り、磁気抵抗記憶素子を製造するのに好適である。
【００４５】 フォトリソグラフィーで構造化されたレジストマスク（図示せず）をエッチン
グマスクとして利用して、第１のバリヤ層４７と、連続層４８と、第２のバリヤ
層４９とを、銅およびＳｉＯ2 に対する選択的な異方性エッチングにより、Ｃｌ
含有および／またはＦ含有エッチングガスで構造化する。このとき連続層４８か
ら、網目状に配置された磁気抵抗記憶素子が生成される（図６参照）。
グマスクとして利用して、第１のバリヤ層４７と、連続層４８と、第２のバリヤ
層４９とを、銅およびＳｉＯ2 に対する選択的な異方性エッチングにより、Ｃｌ
含有および／またはＦ含有エッチングガスで構造化する。このとき連続層４８か
ら、網目状に配置された磁気抵抗記憶素子が生成される（図６参照）。
【００４６】 次いで、第３のＳｉＯ2 層４１１をＣＶＤによって析出し、化学的・機械的な
平坦化によって、第２のバリヤ層４９に対して選択的に平坦化する。第３のＳｉ
Ｏ2 層４１１は、磁気抵抗記憶素子を側方で完全に包囲する。
平坦化によって、第２のバリヤ層４９に対して選択的に平坦化する。第３のＳｉ
Ｏ2 層４１１は、磁気抵抗記憶素子を側方で完全に包囲する。
【００４７】 第２のＳｉ3 Ｎ4 層４１２を３０〜５０ｎｍの層厚で塗布し、フォトレジスト
マスク（図示せず）と異方性エッチングによってＦ含有エッチング混合ガス（た
とえばＣＦ4 ／Ｏ2 ，ＳＦ6 ／Ｈｅ）で構造化して、第３のＳｉＯ2 層４１１の
表面が周辺部Ｐの領域で露出するようにする。つまり第２のＳｉ3 Ｎ4 層４１２
はセルフィールドＺの領域でしか残されず、第２のバリヤ層４９および第３のＳ
ｉＯ2 層４１１を被覆する（図７参照）。
マスク（図示せず）と異方性エッチングによってＦ含有エッチング混合ガス（た
とえばＣＦ4 ／Ｏ2 ，ＳＦ6 ／Ｈｅ）で構造化して、第３のＳｉＯ2 層４１１の
表面が周辺部Ｐの領域で露出するようにする。つまり第２のＳｉ3 Ｎ4 層４１２
はセルフィールドＺの領域でしか残されず、第２のバリヤ層４９および第３のＳ
ｉＯ2 層４１１を被覆する（図７参照）。
【００４８】 次いで、第４のＳｉＯ2 層４１３を４００〜８００ｎｍの厚さで析出する。第
４のＳｉＯ2 層４１３の表面に、フォトリソグラフィーのプロセス段階によって
、セルフィールドＺの領域では第２の回線を規定するとともに周辺部Ｐの領域で
は接触部の配置を規定するレジストマスク４１４を生成させる。このとき第４の
ＳｉＯ2 層４１３の表面は、後で第２の回線ないし接触部が形成される領域で露
出させられる。レジストマスク４１４をエッチングマスクとして利用しながら、
ＣおよびＦ含有エッチングガス（たとえばＣＨＦ3 ／ＣＦ4 またはＣ4 Ｆ8 ／Ｃ
ｏ）でＳｉ3 Ｎ4 に対して選択的に異方性エッチングすることにより、周辺部Ｐ
で第４のＳｉＯ2 層４１３および第３のＳｉＯ2 層が構造化される。このとき第
２の溝４１５が形成される。第２の溝４１５は、後で第２のＴａＮ／Ｔａ層４１
６が約５０ｎｍの厚さで析出されることにより、および、第２の銅層４１７が３
００〜１０００ｎｍの厚さで析出されることにより、充填される（図８参照）。
析出される第２の銅層の最低厚さは、Ｃｕ析出プロセスの適合度と、充填される
べき溝の線幅とに依存して決まる。
４のＳｉＯ2 層４１３の表面に、フォトリソグラフィーのプロセス段階によって
、セルフィールドＺの領域では第２の回線を規定するとともに周辺部Ｐの領域で
は接触部の配置を規定するレジストマスク４１４を生成させる。このとき第４の
ＳｉＯ2 層４１３の表面は、後で第２の回線ないし接触部が形成される領域で露
出させられる。レジストマスク４１４をエッチングマスクとして利用しながら、
ＣおよびＦ含有エッチングガス（たとえばＣＨＦ3 ／ＣＦ4 またはＣ4 Ｆ8 ／Ｃ
ｏ）でＳｉ3 Ｎ4 に対して選択的に異方性エッチングすることにより、周辺部Ｐ
で第４のＳｉＯ2 層４１３および第３のＳｉＯ2 層が構造化される。このとき第
２の溝４１５が形成される。第２の溝４１５は、後で第２のＴａＮ／Ｔａ層４１
６が約５０ｎｍの厚さで析出されることにより、および、第２の銅層４１７が３
００〜１０００ｎｍの厚さで析出されることにより、充填される（図８参照）。
析出される第２の銅層の最低厚さは、Ｃｕ析出プロセスの適合度と、充填される
べき溝の線幅とに依存して決まる。
【００４９】 化学的・機械的な研磨により、第２の銅層４１７および第２のＴａＮ／Ｔａ層
４１６を構造化する。このときセルフィールドに第２の回線４１８が形成され、
周辺部Ｐでは、第２の回線４１８と接続された接続回線４２０および接触部４１
９が形成される（図９参照）。
４１６を構造化する。このときセルフィールドに第２の回線４１８が形成され、
周辺部Ｐでは、第２の回線４１８と接続された接続回線４２０および接触部４１
９が形成される（図９参照）。
【００５０】 第３のＳｉ3 Ｎ4 層４２１を３０〜５０ｎｍの厚さで全面的に塗布する。その
上に、第５のＳｉＯ2 層４２２を４００〜８００ｎｍの厚さで塗布する。フォト
リソグラフィーで生成されたレジストマスクをエッチングマスク（図示せず）と
して利用しながら、Ｃ含有およびＦ含有ガスでの異方性エッチングによって第３
の溝４２３を生成し、第３のＴａＮ／Ｔａ層４２４と第３の銅層４２５でこの溝
を充填する。第３のＴａＮ／Ｔａ層４２４は約５０ｎｍの厚さで析出され、第３
の銅層４２５は３００〜１０００ｎｍの厚さで析出される。
上に、第５のＳｉＯ2 層４２２を４００〜８００ｎｍの厚さで塗布する。フォト
リソグラフィーで生成されたレジストマスクをエッチングマスク（図示せず）と
して利用しながら、Ｃ含有およびＦ含有ガスでの異方性エッチングによって第３
の溝４２３を生成し、第３のＴａＮ／Ｔａ層４２４と第３の銅層４２５でこの溝
を充填する。第３のＴａＮ／Ｔａ層４２４は約５０ｎｍの厚さで析出され、第３
の銅層４２５は３００〜１０００ｎｍの厚さで析出される。
【００５１】 化学的・機械的な研磨により、第３の銅層４２５および第３のＴａＮ／Ｔａ層
４２４を構造化する。このとき第５のＳｉＯ2 層４２２の表面は、第３の溝４２
３の範囲外で露出させられる。第３の溝４２３には、第３の金属被覆面４２６が
形成される（図１０参照）。第５のＳｉＯ2 層４２２および第３の金属被覆面４
２６の表面には、Ｓｉ3 Ｎ4 層４２７が５０ｎｍの厚さで析出されるとともに、
プラズマＣＶＤプロセスで３００ｎｍの厚さに生成されたＳｉＯ2 層４２８と、
プラズマＣＶＤプロセスで５００〜６００ｎｍの厚さに生成されたＳｉ3 Ｎ4 層
４２９とで構成された不活性化二重層が析出される。フォトリソグラフィーで生
成されたマスクを用いて、Ｓｉ3 Ｎ4 層４２９と、ＳｉＯ2 層４２８と、Ｓｉ3 Ｎ4 層４２７とに、第３の金属被覆面４２６まで達する接触穴４３０が開けられ
る。
４２４を構造化する。このとき第５のＳｉＯ2 層４２２の表面は、第３の溝４２
３の範囲外で露出させられる。第３の溝４２３には、第３の金属被覆面４２６が
形成される（図１０参照）。第５のＳｉＯ2 層４２２および第３の金属被覆面４
２６の表面には、Ｓｉ3 Ｎ4 層４２７が５０ｎｍの厚さで析出されるとともに、
プラズマＣＶＤプロセスで３００ｎｍの厚さに生成されたＳｉＯ2 層４２８と、
プラズマＣＶＤプロセスで５００〜６００ｎｍの厚さに生成されたＳｉ3 Ｎ4 層
４２９とで構成された不活性化二重層が析出される。フォトリソグラフィーで生
成されたマスクを用いて、Ｓｉ3 Ｎ4 層４２９と、ＳｉＯ2 層４２８と、Ｓｉ3 Ｎ4 層４２７とに、第３の金属被覆面４２６まで達する接触穴４３０が開けられ
る。
【００５２】 ３層金属被覆プロセスに統合されるこのような記憶セル構造の製造は、次のよ
うに改良できることが好ましい。 すなわち、第２のバリヤ層４９、連続層４８、および第１のバリヤ層４７を構造
化した後、第３のＳｉＯ2 層４１１を異方性ＲＩＥプロセスによって（たとえば
Ｃ含有およびＦ含有エッチングガスを用いて）エッチバックして、記憶素子がＳ
ｉＯ2 スペーサによって横向きに絶縁されるようにする。次いで、第２のＳｉ3 Ｎ4 層４１２をできるだけ同形に析出する。この第２のＳｉ3 Ｎ4 層４１２を構
造化することなく、第４のＳｉＯ2 層４１３を析出させ、短いＣＭＰステップに
よって平坦化する。そして、すでに略述したプロセス進行と同じようにして、第
４のＳｉＯ2 層４１３を第２のＳｉ3 Ｎ4 層４１２に対して選択的に構造化し、
第２のＳｉ3 Ｎ4 層４１２を層４１１のＳｉＯ2 スペーサに対して、および第２
のＳｉＯ2 層４３に対して、選択的に構造化する。以後のすべてのプロセス段階
は、すでに略述したプロセス進行と同じである。
うに改良できることが好ましい。 すなわち、第２のバリヤ層４９、連続層４８、および第１のバリヤ層４７を構造
化した後、第３のＳｉＯ2 層４１１を異方性ＲＩＥプロセスによって（たとえば
Ｃ含有およびＦ含有エッチングガスを用いて）エッチバックして、記憶素子がＳ
ｉＯ2 スペーサによって横向きに絶縁されるようにする。次いで、第２のＳｉ3 Ｎ4 層４１２をできるだけ同形に析出する。この第２のＳｉ3 Ｎ4 層４１２を構
造化することなく、第４のＳｉＯ2 層４１３を析出させ、短いＣＭＰステップに
よって平坦化する。そして、すでに略述したプロセス進行と同じようにして、第
４のＳｉＯ2 層４１３を第２のＳｉ3 Ｎ4 層４１２に対して選択的に構造化し、
第２のＳｉ3 Ｎ4 層４１２を層４１１のＳｉＯ2 スペーサに対して、および第２
のＳｉＯ2 層４３に対して、選択的に構造化する。以後のすべてのプロセス段階
は、すでに略述したプロセス進行と同じである。
【００５３】 このような改良型プロセスには次のような利点がある。すなわち１番目に、フ
ォトリソグラフィーによる構造化面が省略される。２番目に、第１の回線２１が
セルフィールドＺで、および周辺部Ｐの第１の金属被覆面２２で、Ｓｉ3 Ｎ4 層
４１３によって完全に覆われるので、第１のＴａＮ／Ｔａ層４５との関連で、Ｃ
ｕおよびその他の可動な元素（たとえばＡｇ）が第１の回線２１から隣接するＳ
ｉＯ2 層（４３，４１２）へ拡散して、そのためにこれらの層が品質低下するの
が防止される。３番目に、第２の溝４１５を構造化している途中での記憶素子側
面の露出と、これに伴う記憶素子の電気的な分流とが確実に防止される。
ォトリソグラフィーによる構造化面が省略される。２番目に、第１の回線２１が
セルフィールドＺで、および周辺部Ｐの第１の金属被覆面２２で、Ｓｉ3 Ｎ4 層
４１３によって完全に覆われるので、第１のＴａＮ／Ｔａ層４５との関連で、Ｃ
ｕおよびその他の可動な元素（たとえばＡｇ）が第１の回線２１から隣接するＳ
ｉＯ2 層（４３，４１２）へ拡散して、そのためにこれらの層が品質低下するの
が防止される。３番目に、第２の溝４１５を構造化している途中での記憶素子側
面の露出と、これに伴う記憶素子の電気的な分流とが確実に防止される。
【００５４】 記憶セル構造のセルフィールドには、互いに平行に延びるストリップ状の第１
の回線５１と、第２の回線５２とが配置される。第２の回線５２は同じくストリ
ップ状であり、相互に平行に延びている。第２の回線５２は第１の回線５１と交
差している。第１の回線５１と第２の回線５２との交差部位には、第１の強磁性
層５３１と、非磁性層５３２と、第２の強磁性層５３３とを有する磁気抵抗記憶
素子５３がそれぞれ配置される。磁気抵抗記憶素子５３の断面は、それぞれ長方
形、長く伸びた六角形、もしくは楕円形である。側面の寸法は、第１の回線５１
および第２の回線５２の幅に同程度である。第１の強磁性層５３１および第２の
強磁性層５３３は、それぞれ３〜１０ｎｍの厚さを有している。非磁性層５３２
は１〜３ｎｍの厚さを有している。第１の強磁性層５３１は、Ｃｏを含んでいる
。非磁性層５３２はＡｌ2 Ｏ3 を含んでいる。第２の強磁性層５３３はＮｉＦｅ
を含んでいる。第１の回線５１および第２の回線５２はそれぞれＣｕを含んでい
る（図１１参照）。
の回線５１と、第２の回線５２とが配置される。第２の回線５２は同じくストリ
ップ状であり、相互に平行に延びている。第２の回線５２は第１の回線５１と交
差している。第１の回線５１と第２の回線５２との交差部位には、第１の強磁性
層５３１と、非磁性層５３２と、第２の強磁性層５３３とを有する磁気抵抗記憶
素子５３がそれぞれ配置される。磁気抵抗記憶素子５３の断面は、それぞれ長方
形、長く伸びた六角形、もしくは楕円形である。側面の寸法は、第１の回線５１
および第２の回線５２の幅に同程度である。第１の強磁性層５３１および第２の
強磁性層５３３は、それぞれ３〜１０ｎｍの厚さを有している。非磁性層５３２
は１〜３ｎｍの厚さを有している。第１の強磁性層５３１は、Ｃｏを含んでいる
。非磁性層５３２はＡｌ2 Ｏ3 を含んでいる。第２の強磁性層５３３はＮｉＦｅ
を含んでいる。第１の回線５１および第２の回線５２はそれぞれＣｕを含んでい
る（図１１参照）。
【００５５】 磁気抵抗記憶素子５３の抵抗は、第１の強磁性層５３１および第２の強磁性層
５３３の磁化方向に依存して決まる。両方の層の磁化が互いに平行なときは、反
平行に磁化される場合よりも抵抗が小さい。
５３３の磁化方向に依存して決まる。両方の層の磁化が互いに平行なときは、反
平行に磁化される場合よりも抵抗が小さい。
【図１】 記憶セルフィールドと周辺部との境界領域で記憶セル構造を示す平面図である
。
。
【図２】 図１にＩＩ−ＩＩで図示する記憶セル構造の断面図である。
【図３】 相上下して配置された２つの平面に磁気抵抗記憶素子を有している記憶セル構
造の、記憶セルフィールドと周辺部との境界領域における断面図である。
造の、記憶セルフィールドと周辺部との境界領域における断面図である。
【図４】 記憶セル構造を製造するためのステップを示している。
【図５】 記憶セル構造を製造するためのステップを示している。
【図６】 記憶セル構造を製造するためのステップを示している。
【図７】 記憶セル構造を製造するためのステップを示している。
【図８】 記憶セル構造を製造するためのステップを示している。
【図９】 記憶セル構造を製造するためのステップを示している。
【図１０】 記憶セル構造を製造するためのステップを示している。
【図１１】 記憶セル構造を示す外観図である。
【手続補正書】特許協力条約第３４条補正の翻訳文提出書
【提出日】平成１３年２月２３日（２００１．２．２３）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 43/08 Ｈ０１Ｌ 27/10 ４４７
Claims (10)
- 【請求項１】 記憶セル構造であって、 セルフィールドに第１の磁気抵抗記憶素子が設けられており、この磁気抵抗記
憶素子は第１の平面で網目状に配置され、それぞれ第１の回線と第２の回線との
間に配置されており、 周辺部に少なくとも１つの第１の金属被覆面と、第２の金属被覆面と、接触部
とが設けられており、これらの接触部によって、第１の金属被覆面と第２の金属
被覆面との間に局所的な電気接続が実現され、 第１の回線および第１の金属被覆面は同一平面に配置されており、 第２の回線および接触部は同一平面に配置されている、記憶セル構造。 - 【請求項２】 第１の回線と第１の金属被覆面とが実質的に等しい厚さを有しており、 第２の回線および接触部は金属間誘電体で包囲されており、この金属間誘電体
と実質的に等しい高さまで延びている、請求項１記載の記憶セル構造。 - 【請求項３】 セルフィールドに第３の回線が設けられており、 第２の平面に第２の磁気抵抗記憶素子が配置されており、これらの磁気抵抗記
憶素子はそれぞれ第２の回線の１本と第３の回線の１本との間に配置されており
、 第３の回線および第２の金属被覆面は同一平面に配置されている、請求項１記
載の記憶セル構造。 - 【請求項４】 第１の回線と第１の金属被覆面とが実質的に等しい厚さを有しており、 第２の回線および接触部は金属間誘電体で包囲されており、この金属間誘電体
と実質的に等しい高さまで延びており、 第３の回線と第２の金属被覆面とは実質的に等しい厚さを有している、請求項
３記載の記憶セル構造。 - 【請求項５】 磁気抵抗記憶素子がそれぞれ第１の強磁性層と、非磁性層と、第２の強磁性層
とを有しており、 第１の強磁性層および第２の強磁性層はＦｅ，Ｎｉ，Ｃｏ，Ｍｎ，Ｇｄおよび
／またはＤｙを含んでおり、それぞれ２ｎｍ〜２０ｎｍの範囲内の厚さを有して
おり、 非磁性層はＡｌ2 Ｏ3 ，ＮｉＯ，ＨｆＯ2 ，ＴｉＯ2 ，ＮｂＯ，ＳｉＯ2 ，Ｃ
ｕ，Ａｕ，Ａｇおよび／またはＡｌを含んでおり、１ｎｍ〜５ｎｍの間の厚さを
有している、請求項１から４までのいずれか１項記載の記憶セル構造。 - 【請求項６】 セルフィールドの回線がＡｌ，Ｃｕ，Ｗまたはケイ化物を含んでおり、 第１の回線と第１の磁気抵抗記憶素子との間、第１の磁気抵抗記憶素子と第２
の回線との間、第２の回線と第２の磁気抵抗記憶素子との間、かつ／または第２
の磁気抵抗記憶素子と第３の回線との間に、それぞれ拡散バリヤが設けられてい
る、請求項１から５までのいずれか１項記載の記憶セル構造。 - 【請求項７】 記憶セル構造を製造する方法であって、 半導体基板の主面の上に、第１の伝導性層の析出および構造化によって、セル
フィールドに第１の回線を生成するとともに周辺部に第１の金属被覆面を生成し
、 セルフィールドに、それぞれ第１の回線の１本と接続された第１の磁気抵抗記
憶素子を生成し、 第２の伝導性層の析出および構造化によって、セルフィールドに、第１の磁気
抵抗記憶素子と接続された第２の回線を形成するとともに、周辺部に、第１の金
属被覆面と接続された接触部を形成し、 第３の伝導性層の析出および構造化によって、周辺部に、接触部と接続された
第２の金属被覆面を形成する方法。 - 【請求項８】 半導体基板の主面の上に第１の絶縁性層を生成し、 第１の絶縁性層に第１の溝を生成し、この溝の幾何学形状は、第１の回線およ
び第１の金属被覆面の幾何学形状に対応しており、 第１の回線および第１の金属被覆面を形成するために、第１の伝導性層で第１
の溝を充填し、この伝導性層を平坦化して第１の絶縁性層の表面が露出するよう
にし、 第１の磁気抵抗記憶素子を生成した後、第２の絶縁性層を生成してこれに第２
の溝を形成し、この溝の幾何学形状は、第２の回線および接触部の幾何学形状に
対応しており、 第２の回線および接触部を形成するために、第２の伝導性層で第２の溝を充填
し、この伝導性層を平坦化して第２の絶縁性層の表面が露出するようにし、 第３の絶縁性層を生成してこれに第３の溝を形成し、この溝の幾何学形状は、
第２の金属被覆面の幾何学形状に対応しており、 第２の金属被覆面を形成するために、第３の伝導性層で第３の溝を充填し、こ
の伝導性層を平坦化して第３の絶縁性層の表面が露出するようにする、請求項７
記載の方法。 - 【請求項９】 第２の回線および接触部を形成した後、それぞれ第２の回線の１本と接続され
た第２の磁気抵抗記憶素子を形成し、 第３の伝導性層を構造化するとき、セルフィールドに、第２の磁気抵抗素子と
接続された第２の回線を形成する、請求項７記載の方法。 - 【請求項１０】 半導体基板の主面の上で第１の絶縁性層を生成し、この絶縁性層に第１の溝を
形成し、この溝の幾何学形状は、第１の回線および第１の金属被覆面の幾何学形
状に対応しており、 第１の回線および第１の金属被覆面を形成するために、第１の伝導性層で第１
の溝を充填し、この伝導性層を平坦化して第１の絶縁性層の表面が露出するよう
にし、 第１の磁気抵抗記憶素子を生成した後、第２の絶縁性層を生成してこれに第２
の溝を生成し、この溝の幾何学形状は、第２の回線および接触部の幾何学形状に
対応しており、 第２の回線および接触部を形成するために、第２の伝導性層で第２の溝を充填
し、この伝導性層を平坦化して第２の絶縁性層の表面が露出するようにし、 第２の磁気抵抗記憶素子を形成した後、第３の絶縁性層を生成してこれに第３
の溝を形成し、この溝の幾何学形状は、第３の回線および第２の金属被覆面の幾
何学形状に対応しており、 第３の回線および第２の金属被覆面を形成するために、第３の伝導性層で第３
の溝を充填し、この伝導性層を平坦化して第３の絶縁性層の表面が露出するよう
にする、請求項９記載の方法。
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|---|---|---|---|
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| DE19908518.8 | 1999-02-26 | ||
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|---|---|
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|---|---|---|---|
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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|---|---|---|---|---|
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| DE10043159A1 (de) * | 2000-09-01 | 2002-03-21 | Infineon Technologies Ag | Speicherzellenanordnung und Verfahren zu deren Herstellung |
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