JP2002538630A - メモリセル装置およびその製造方法 - Google Patents
メモリセル装置およびその製造方法Info
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
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- H10N50/00—Galvanomagnetic devices
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- Mram Or Spin Memory Techniques (AREA)
- Thin Magnetic Films (AREA)
Abstract
(57)【要約】
層平面においてリング形状の横断面を有している磁気抵抗素子（１１）を備えたメモリセル装置において、相互に交差している第１の線路および第２の線路が設けられている。磁気抵抗素子（１１）は第１の線路と第２の線路との間の交差領域に配置されている。第１の線路および／または第２の線路は、層平面に対して平行に配向されている電流成分が優勢である少なくとも１つの第１の線路部分と、層平面に対して垂直に配向されている電流成分が優勢である少なくとも１つの第２の線路部分とを有している。
Description
【０００１】 本発明は、少なくとも１つの磁気抵抗素子を備えたメモリセル装置並びにその
製造方法に関する。
製造方法に関する。
【０００２】 磁気抵抗効果素子とも称される磁気抵抗素子として、専門分野では、少なくと
も２つの強磁性層とその間に配置されている非磁性層とを有している構造体が考
えられる。その際層構造の構成に応じて、ＧＭＲ素子と、ＴＭＲ素子と、ＣＭＲ
素子が区別される（Mengel, Technologieanalyse Magnetismus, Band 2, XMR-Te
chnologien, Herausgeber VDI Technologiezentrum Physikalische Technologie
n, August 1997 参照）。
も２つの強磁性層とその間に配置されている非磁性層とを有している構造体が考
えられる。その際層構造の構成に応じて、ＧＭＲ素子と、ＴＭＲ素子と、ＣＭＲ
素子が区別される（Mengel, Technologieanalyse Magnetismus, Band 2, XMR-Te
chnologien, Herausgeber VDI Technologiezentrum Physikalische Technologie
n, August 1997 参照）。
【０００３】 ＧＭＲ素子という概念は、少なくとも２つの強磁性層とその間に配置されてい
る非磁性の、導電層とを有しておりかついわゆるＧＭＲ（giant magnetoresista
nce）効果を呈する層構造体に対して使用される。ＧＭＲ効果とは、ＧＭＲ素子
の電気的な抵抗が、２つの強磁性層における磁化が平行に配向されているかまた
は逆平行に配向されているかに依存している事実のことである。ＧＭＲ効果は所
謂ＡＭＲ（anisotropic magnetoresistance）効果に比べると大きい。ＡＭＲ効
果とは、磁化されている導体における抵抗が磁化方向に対して平行と磁化方向に
対して垂直とでは相異しているという事実と考えられる。ＡＭＲ効果は、強磁性
の単層に生じるボリューム効果である。
る非磁性の、導電層とを有しておりかついわゆるＧＭＲ（giant magnetoresista
nce）効果を呈する層構造体に対して使用される。ＧＭＲ効果とは、ＧＭＲ素子
の電気的な抵抗が、２つの強磁性層における磁化が平行に配向されているかまた
は逆平行に配向されているかに依存している事実のことである。ＧＭＲ効果は所
謂ＡＭＲ（anisotropic magnetoresistance）効果に比べると大きい。ＡＭＲ効
果とは、磁化されている導体における抵抗が磁化方向に対して平行と磁化方向に
対して垂直とでは相異しているという事実と考えられる。ＡＭＲ効果は、強磁性
の単層に生じるボリューム効果である。
【０００４】 概念ＴＭＲ素子は専門分野では、少なくとも２つの強磁性層とその間に配置さ
れている絶縁性の、非磁性の１つの層とを有している、トンネリング磁気抵抗層
構造体（Tunneling Magnetoresistance-Schichtstrukturen）に対して使用され
る。その際絶縁層は、２つの強磁性層の間にトンネル電流が生じる程度に薄い。
これら層構造も、２つの強磁性層の間に配置されている絶縁性の、非磁性層によ
るスピン分極によって引き起こされる磁気抵抗効果を示すものである。この場合
もＴＭＲ素子の電気的な抵抗は、２つの強磁性層における磁化が平行であるかま
たは逆平行であるかに依存している。その際抵抗変化率は室温において約６ない
し４０％である。
れている絶縁性の、非磁性の１つの層とを有している、トンネリング磁気抵抗層
構造体（Tunneling Magnetoresistance-Schichtstrukturen）に対して使用され
る。その際絶縁層は、２つの強磁性層の間にトンネル電流が生じる程度に薄い。
これら層構造も、２つの強磁性層の間に配置されている絶縁性の、非磁性層によ
るスピン分極によって引き起こされる磁気抵抗効果を示すものである。この場合
もＴＭＲ素子の電気的な抵抗は、２つの強磁性層における磁化が平行であるかま
たは逆平行であるかに依存している。その際抵抗変化率は室温において約６ない
し４０％である。
【０００５】 大きさのために（室温で１００ないし４００％の抵抗変化率）ＣＭＲ（coloss
al magnetoresistance）効果と称される別の磁気抵抗効果では、高い保持力のた
めに磁化状態を切り換えるために高い磁界が必要である。
al magnetoresistance）効果と称される別の磁気抵抗効果では、高い保持力のた
めに磁化状態を切り換えるために高い磁界が必要である。
【０００６】 ＧＭＲ素子をメモリ素子としてメモリセル装置に使用することは提案されてい
る（例えば D. D. Tang et al, IEDM 95, Seiten 997 bis 999（第９９７ないし
９９９頁）, J. M. Daughton, Thin Solid Films, Bd. 216 （1992）, Seiten 1
62 bis 168, Z. Wang et al, Journal of Magnetism and Magnetic Materials,
Bd. 155 （1996）, Seiten 161 bis 163）。メモリ素子は読み出し線路を介して
直列に相互接続される。読み出し線路を横断する方向に、ワード線路が延在して
いる。ワード線路は読み出し線路に対してもメモリ素子に対してもアイソレーシ
ョンされている。ワード線路に印加される信号はそれぞれのワード線路を流れる
電流によって磁界を引き起こす。この磁界は、強度が十分であれば、その下方に
存在しているメモリ素子に影響を及ぼす。情報を書き込むために、ｘ／ｙ線路が
使用される。これらは書き込むべきメモリセルにおいて交差している。書き込む
べきメモリセルには信号が加えられる。これら信号は交差点において、反転磁化
のために十分な磁界を引き起こす。その際２つの強磁性層の一方における磁化方
向が切り換えられる。これに対して、２つの強磁性層の他方での磁化方向は変わ
らない。後者の強磁性層における磁化方向の保持は、磁化方向を保持する隣接の
反強磁性層によって行われるか、またはこの強磁性層に対する切換しきい値が別
の材料または別の設計事項、例えば層厚によって前者の強磁性層と比べて高めら
れていることによって生じるものである。
る（例えば D. D. Tang et al, IEDM 95, Seiten 997 bis 999（第９９７ないし
９９９頁）, J. M. Daughton, Thin Solid Films, Bd. 216 （1992）, Seiten 1
62 bis 168, Z. Wang et al, Journal of Magnetism and Magnetic Materials,
Bd. 155 （1996）, Seiten 161 bis 163）。メモリ素子は読み出し線路を介して
直列に相互接続される。読み出し線路を横断する方向に、ワード線路が延在して
いる。ワード線路は読み出し線路に対してもメモリ素子に対してもアイソレーシ
ョンされている。ワード線路に印加される信号はそれぞれのワード線路を流れる
電流によって磁界を引き起こす。この磁界は、強度が十分であれば、その下方に
存在しているメモリ素子に影響を及ぼす。情報を書き込むために、ｘ／ｙ線路が
使用される。これらは書き込むべきメモリセルにおいて交差している。書き込む
べきメモリセルには信号が加えられる。これら信号は交差点において、反転磁化
のために十分な磁界を引き起こす。その際２つの強磁性層の一方における磁化方
向が切り換えられる。これに対して、２つの強磁性層の他方での磁化方向は変わ
らない。後者の強磁性層における磁化方向の保持は、磁化方向を保持する隣接の
反強磁性層によって行われるか、またはこの強磁性層に対する切換しきい値が別
の材料または別の設計事項、例えば層厚によって前者の強磁性層と比べて高めら
れていることによって生じるものである。
【０００７】 ＵＳ５５４１８６８号およびＵＳ５４７７４８２号において、ＧＭＲ効果に基
づいているリング形状のメモリ素子が提案されている。メモリ素子は、少なくと
も２つのリング形状の強磁性層エレメントと、その間に配置されている非磁性の
導電性の層エレメントとを有しておりかつ２本の線路の間に介挿されているスタ
ック体を有している。強磁性の層エレメントは材料組成が相異している。強磁性
の層エレメントの一方は硬磁性で、他方は軟磁性である。情報を書き込むために
、比較的軟磁性の層エレメントにおける磁化方向は切り換えられ、一方比較的硬
磁性の層エレメントにおける磁化方向は維持される。
づいているリング形状のメモリ素子が提案されている。メモリ素子は、少なくと
も２つのリング形状の強磁性層エレメントと、その間に配置されている非磁性の
導電性の層エレメントとを有しておりかつ２本の線路の間に介挿されているスタ
ック体を有している。強磁性の層エレメントは材料組成が相異している。強磁性
の層エレメントの一方は硬磁性で、他方は軟磁性である。情報を書き込むために
、比較的軟磁性の層エレメントにおける磁化方向は切り換えられ、一方比較的硬
磁性の層エレメントにおける磁化方向は維持される。
【０００８】 ＧＭＲ効果に基づいているリング形状のメモリ素子を有する別のメモリセル装
置はＷＯ９６／２５７４０号に提案された。それは２つの磁性材料から成る層エ
レメントを有している。これら材料のうち一方は高い保持力を有しておりかつ他
方は低い保持力を有している。磁気抵抗素子の制御のために、２つのドライバ線
路が設けられている。これらの線路はリング形状のＧＭＲ素子の中央を通って延
在している。磁化方向の切り換えは、２本のドライバ線路における電流によって
引き起こされる磁界を用いて行われる。
置はＷＯ９６／２５７４０号に提案された。それは２つの磁性材料から成る層エ
レメントを有している。これら材料のうち一方は高い保持力を有しておりかつ他
方は低い保持力を有している。磁気抵抗素子の制御のために、２つのドライバ線
路が設けられている。これらの線路はリング形状のＧＭＲ素子の中央を通って延
在している。磁化方向の切り換えは、２本のドライバ線路における電流によって
引き起こされる磁界を用いて行われる。
【０００９】 磁化方向の切り換えのために、ＧＭＲ素子が介挿されている２本の線路の間に
電流が流れ、それがメモリ素子を介しても流れる。この電流によって引き起こさ
れる磁界は磁化方向の変化のために使用される。
電流が流れ、それがメモリ素子を介しても流れる。この電流によって引き起こさ
れる磁界は磁化方向の変化のために使用される。
【００１０】 ２本のドライバ線路はリング形状のＧＭＲ素子の中央を通って延在しておりか
つ相互にアイソレーションされていなければならないので、この配置構成におい
て実現可能な実装密度は制限されている。
つ相互にアイソレーションされていなければならないので、この配置構成におい
て実現可能な実装密度は制限されている。
【００１１】 本発明の課題は、外部の妨害磁界の影響を受けにくく、ＴＭＲ効果を有する磁
気抵抗素子に対してもＧＭＲ効果を有する磁気抵抗素子にも機能可能でありかつ
従来技術に比べて実装密度を高めておいて製造可能である、少なくとも１つの磁
気抵抗素子を備えたメモリセル装置を提供することである。更に、この形式のメ
モリセル装置を製造するための方法を提供したい。
気抵抗素子に対してもＧＭＲ効果を有する磁気抵抗素子にも機能可能でありかつ
従来技術に比べて実装密度を高めておいて製造可能である、少なくとも１つの磁
気抵抗素子を備えたメモリセル装置を提供することである。更に、この形式のメ
モリセル装置を製造するための方法を提供したい。
【００１２】 この課題は、請求項１に記載のメモリセル装置並びに請求項１１に記載のその
製造方法によって解決される。本発明の別の実施形態はその他の請求項から明ら
かである。
製造方法によって解決される。本発明の別の実施形態はその他の請求項から明ら
かである。
【００１３】 メモリセル装置は少なくとも１つの磁気抵抗素子を有している。この素子は層
平面においてリング形状の横断面を有している。磁気抵抗素子は、層平面に対し
て垂直方向に上下にスタックされている層エレメントを有している。リング形状
の横断面を有する磁気抵抗素子の使用によって、外部の妨害磁界に対する感度を
一層高めることができるようになる。というのは、リング形状の素子の拡がりに
及ぶ外部の妨害磁界は非常に均一で、ひいては殆ど作用しないからである。例え
ばμメタルを使用した付加的な遮蔽手段は省略することができる。
平面においてリング形状の横断面を有している。磁気抵抗素子は、層平面に対し
て垂直方向に上下にスタックされている層エレメントを有している。リング形状
の横断面を有する磁気抵抗素子の使用によって、外部の妨害磁界に対する感度を
一層高めることができるようになる。というのは、リング形状の素子の拡がりに
及ぶ外部の妨害磁界は非常に均一で、ひいては殆ど作用しないからである。例え
ばμメタルを使用した付加的な遮蔽手段は省略することができる。
【００１４】 リング形状の強磁性層エレメントに閉じられた磁束が存在しているので、高々
、磁化反転プロセスの期間に外方向に漂遊磁界が発生する程度である。従って１
つまたは隣接する磁気抵抗素子の層エレメントはほぼ完全に減結合されている。
それ故に多数の同じ形式の磁気抵抗素子を高い実装密度でメモリセル装置におい
て設けることができる。
、磁化反転プロセスの期間に外方向に漂遊磁界が発生する程度である。従って１
つまたは隣接する磁気抵抗素子の層エレメントはほぼ完全に減結合されている。
それ故に多数の同じ形式の磁気抵抗素子を高い実装密度でメモリセル装置におい
て設けることができる。
【００１５】 リング形状の強磁性層エレメントに閉じられた磁束が存在しているので、高々
、磁化反転プロセスの期間に外方向に漂遊磁界が発生する程度である。従って１
つまたは隣接する磁気抵抗素子の層エレメントはほぼ完全に減結合されている。
それ故に多数の同じ形式の磁気抵抗素子を高い実装密度でメモリセル装置におい
て設けることができる。
、磁化反転プロセスの期間に外方向に漂遊磁界が発生する程度である。従って１
つまたは隣接する磁気抵抗素子の層エレメントはほぼ完全に減結合されている。
それ故に多数の同じ形式の磁気抵抗素子を高い実装密度でメモリセル装置におい
て設けることができる。
【００１６】 リング形状の層エレメントには２つの安定した磁化状態が存在している、すな
わち磁束は時計回りまたは反時計回りに閉じられている。両方の状態は非常に安
定しておりかつ一方の状態から他方の状態への移行は欠陥や幾何学的な不規則性
の影響を受けにくい。それ故に不可逆性の磁化プロセスによる情報損失の確率は
、従来の、単純に繋がっている素子構造の場合よりも僅かである。
わち磁束は時計回りまたは反時計回りに閉じられている。両方の状態は非常に安
定しておりかつ一方の状態から他方の状態への移行は欠陥や幾何学的な不規則性
の影響を受けにくい。それ故に不可逆性の磁化プロセスによる情報損失の確率は
、従来の、単純に繋がっている素子構造の場合よりも僅かである。
【００１７】 更にメモリセル装置は、交差している第１の線路と第２の線路とを有している
。第１の線路と第２の線路との間の交差領域に磁気抵抗素子が配置されている。
その際第１の線路および第２の線路は交差領域において、層平面に関して磁気抵
抗素子の異なった側に配置されている。第１の線路および／または第２の線路は
少なくとも１つの第１の線路部分と少なくとも１つの第２の線路部分とを有して
いる。第１の線路部分は、層平面に平行に配向されている電流成分が優勢である
ように配向されており、一方第２の線路部分では第１の線路および第２の線路の
間の交差領域において層平面に対して垂直に配向されている電流成分が優勢であ
る。殊に第１の線路部分は層平面に対して平行に延在しており、第２の線路部分
は第１の線路および第２の線路の間の交差領域において層平面に対して平行であ
る平面に交差している。殊に、第１の線路および／または第２の線路は層平面に
対して垂直方向にクランク状に曲げ出されている。
。第１の線路と第２の線路との間の交差領域に磁気抵抗素子が配置されている。
その際第１の線路および第２の線路は交差領域において、層平面に関して磁気抵
抗素子の異なった側に配置されている。第１の線路および／または第２の線路は
少なくとも１つの第１の線路部分と少なくとも１つの第２の線路部分とを有して
いる。第１の線路部分は、層平面に平行に配向されている電流成分が優勢である
ように配向されており、一方第２の線路部分では第１の線路および第２の線路の
間の交差領域において層平面に対して垂直に配向されている電流成分が優勢であ
る。殊に第１の線路部分は層平面に対して平行に延在しており、第２の線路部分
は第１の線路および第２の線路の間の交差領域において層平面に対して平行であ
る平面に交差している。殊に、第１の線路および／または第２の線路は層平面に
対して垂直方向にクランク状に曲げ出されている。
【００１８】 このように構成されている線路を流れる電流は、リング形状の磁気抵抗素子が
あるところに磁界を生成する。この磁界は書き込み過程の際の磁気抵抗素子の反
転磁化のために適している。その際層平面においてアジマスな（円の）、垂直電
流成分の磁界も、ラテラルな、すなわち層平面において線路の長手方向に対して
垂直に配向されている、平行な電流成分の磁界成分も、反転磁界が形成されるよ
うに作用する。層平面に対して平行な電流成分は反転磁化が行われるようにする
。その理由は、第１の線路の第１の線路部分も第２の線路の第１の線路部分もリ
ング形状の磁気抵抗素子に対して異なった距離を有しており、それ故にそこでは
補償が行われないからである。
あるところに磁界を生成する。この磁界は書き込み過程の際の磁気抵抗素子の反
転磁化のために適している。その際層平面においてアジマスな（円の）、垂直電
流成分の磁界も、ラテラルな、すなわち層平面において線路の長手方向に対して
垂直に配向されている、平行な電流成分の磁界成分も、反転磁界が形成されるよ
うに作用する。層平面に対して平行な電流成分は反転磁化が行われるようにする
。その理由は、第１の線路の第１の線路部分も第２の線路の第１の線路部分もリ
ング形状の磁気抵抗素子に対して異なった距離を有しており、それ故にそこでは
補償が行われないからである。
【００１９】 このような形式に構成されている線路によって、従来の解決法に比べて一層簡
単かつ一層大きな実装密度によって製造することがでいるメモリセル装置が可能
である。メモリ素子のあるところで交差している第１の線路および第２の線路は
書き込みおよび読み出しのために十分である。別の線路、例えばリング形状のメ
モリ素子を通る線路は、ＷＯ９６／２５７４０号から公知の解決法とは異なって
必要でない。これにより、メモリセル当たりの所要面積は一層僅かになる。
単かつ一層大きな実装密度によって製造することがでいるメモリセル装置が可能
である。メモリ素子のあるところで交差している第１の線路および第２の線路は
書き込みおよび読み出しのために十分である。別の線路、例えばリング形状のメ
モリ素子を通る線路は、ＷＯ９６／２５７４０号から公知の解決法とは異なって
必要でない。これにより、メモリセル当たりの所要面積は一層僅かになる。
【００２０】 更に、メモリセル装置は、ＧＭＲ効果に基づいている磁気抵抗素子によっても
ＴＭＲ効果に基づいている磁気抵抗素子によっても実現することができる。とい
うのは、ＵＳ５４７７４９８２号および５５４１８６８号から公知の、磁気的な
切換磁界を生成するための解決法とは異なって、磁気抵抗素子を介して電流を流
す必要がないからである。
ＴＭＲ効果に基づいている磁気抵抗素子によっても実現することができる。とい
うのは、ＵＳ５４７７４９８２号および５５４１８６８号から公知の、磁気的な
切換磁界を生成するための解決法とは異なって、磁気抵抗素子を介して電流を流
す必要がないからである。
【００２１】 有利には、第１の線路も第２の線路も、層平面に対して平行に配向されている
電流成分が優勢である少なくとも１つの第１の線路部分と、層平面に対して垂直
に配向されている電流成分が優勢である少なくとも１つの第２の線路部分とを有
している。第１の線路および第２の線路が、第１の線路の第２の線路部分を流れ
る電流および第２の線路の第２の線路部分を流れる電流が同じ方向に流れるよう
に接続されると、これら電流のアジマス磁界は構造的に重畳されかつ磁気抵抗素
子のあるところで増強される。このようにしてメモリセルフィールドへの選択的
な書き込みが可能である。
電流成分が優勢である少なくとも１つの第１の線路部分と、層平面に対して垂直
に配向されている電流成分が優勢である少なくとも１つの第２の線路部分とを有
している。第１の線路および第２の線路が、第１の線路の第２の線路部分を流れ
る電流および第２の線路の第２の線路部分を流れる電流が同じ方向に流れるよう
に接続されると、これら電流のアジマス磁界は構造的に重畳されかつ磁気抵抗素
子のあるところで増強される。このようにしてメモリセルフィールドへの選択的
な書き込みが可能である。
【００２２】 磁気抵抗素子が第１の線路と第２の線路との間に介挿されると、記憶された情
報は第１の線路および第２の線路を介して読み出すことができる。このために磁
気抵抗素子の抵抗が評価される。このことは、磁気抵抗素子の絶対抵抗の測定に
よって、磁気抵抗素子の切り換えの際の抵抗変化の測定によってまたは磁化状態
が分かっている隣接する磁気抵抗素子との抵抗比較によって行うことができる。
記憶された情報を読み出すために、磁気抵抗素子の抵抗値評価のためのすべての
方法が適している。
報は第１の線路および第２の線路を介して読み出すことができる。このために磁
気抵抗素子の抵抗が評価される。このことは、磁気抵抗素子の絶対抵抗の測定に
よって、磁気抵抗素子の切り換えの際の抵抗変化の測定によってまたは磁化状態
が分かっている隣接する磁気抵抗素子との抵抗比較によって行うことができる。
記憶された情報を読み出すために、磁気抵抗素子の抵抗値評価のためのすべての
方法が適している。
【００２３】 磁気抵抗素子は有利にはそれぞれ、少なくとも１つの、第１の強磁性層エレメ
ントと、非磁性層エレメントと、第２の強磁性層エレメントとを有しており、こ
こで非磁性の層エレメントは第１の強磁性層エレメントと第２の強磁性層エレメ
ントとの間に配置されている。磁気抵抗素子はＧＭＲ効果に基づくものであって
もＴＭＲ効果に基づくものであってもよい。ＧＭＲ素子に比べて比較的大きい抵
抗、これにより一層僅かになる電力消費および大抵の場合は一層大きい磁気抵抗
効果のためにＴＭＲ効果に基づく磁気抵抗素子を使用した方が有利である。更に
、装置が必要な磁気的な切換磁界を生成することができる場合には、磁気抵抗素
子はＣＭＲ効果に基づくものであってもよい。
ントと、非磁性層エレメントと、第２の強磁性層エレメントとを有しており、こ
こで非磁性の層エレメントは第１の強磁性層エレメントと第２の強磁性層エレメ
ントとの間に配置されている。磁気抵抗素子はＧＭＲ効果に基づくものであって
もＴＭＲ効果に基づくものであってもよい。ＧＭＲ素子に比べて比較的大きい抵
抗、これにより一層僅かになる電力消費および大抵の場合は一層大きい磁気抵抗
効果のためにＴＭＲ効果に基づく磁気抵抗素子を使用した方が有利である。更に
、装置が必要な磁気的な切換磁界を生成することができる場合には、磁気抵抗素
子はＣＭＲ効果に基づくものであってもよい。
【００２４】 第１の強磁性層エレメントおよび第２の強磁性層エレメントは有利には次の元
素Ｆｅ，Ｎｉ，Ｃｏ，Ｃｒ，Ｍｎ，Ｂｉ，Ｇｄ，Ｄｙの少なくとも１つを含んで
いる。第１の強磁性層エレメントおよび第２の強磁性層エレメントは有利には、
磁気硬度および／または層厚に関して異なっている。
素Ｆｅ，Ｎｉ，Ｃｏ，Ｃｒ，Ｍｎ，Ｂｉ，Ｇｄ，Ｄｙの少なくとも１つを含んで
いる。第１の強磁性層エレメントおよび第２の強磁性層エレメントは有利には、
磁気硬度および／または層厚に関して異なっている。
【００２５】 層平面に対して垂直方向に第１の強磁性層エレメントおよび第２の強磁性層エ
レメントは２ｎｍおよび２０ｎｍの間の厚さを有している。非磁性層エレメント
は、ＴＭＲ効果の場合、有利には材料Ａｌ２Ｏ３，ＮｉＯ，ＨｆＯ２，ＴｉＯ２ ，ＮｂＯ，ＳｉＯ２の少なくとも１つを含んでおり、層平面に対して垂直方向に
１ｎｍと４ｎｍの間の厚さを有している。ＧＭＲ素子の場合、非磁性層エレメン
トは有利には物質Ｃｕ，Ａｕ，Ａｇおよび／またはＡｌの少なくとも１つを含ん
でおりかつ層平面に対して垂直方向に２ｎｍと５ｎｍの間の厚さを有している。
第１の強磁性層エレメント、第２の強磁性層エレメントおよび非磁性の層エレメ
ントは層平面に対して平行に５０ｎｍと４００ｎｍの間の寸法を有している。
レメントは２ｎｍおよび２０ｎｍの間の厚さを有している。非磁性層エレメント
は、ＴＭＲ効果の場合、有利には材料Ａｌ２Ｏ３，ＮｉＯ，ＨｆＯ２，ＴｉＯ２ ，ＮｂＯ，ＳｉＯ２の少なくとも１つを含んでおり、層平面に対して垂直方向に
１ｎｍと４ｎｍの間の厚さを有している。ＧＭＲ素子の場合、非磁性層エレメン
トは有利には物質Ｃｕ，Ａｕ，Ａｇおよび／またはＡｌの少なくとも１つを含ん
でおりかつ層平面に対して垂直方向に２ｎｍと５ｎｍの間の厚さを有している。
第１の強磁性層エレメント、第２の強磁性層エレメントおよび非磁性の層エレメ
ントは層平面に対して平行に５０ｎｍと４００ｎｍの間の寸法を有している。
【００２６】 大きなデータ量を記憶するためにメモリセル装置は多数個の同形式の磁気抵抗
素子を有しており、これらの素子はマトリクス形状に配置されている。更に、多
数個の同形式の第１の線路および同形式の第２の線路が設けられている。第１の
線路および第２の線路は交差している。第１の線路の１つと第２の線路の１つと
の間の交差領域にそれぞれ、磁気抵抗素子の１つが配置されている。第１の線路
および／または第２の線路はそれぞれ交番的に、層平面に対して平行に配向付け
られている電流成分が優勢である第１の線路部分と、層平面に対して垂直方向に
配向付けられている電流成分が優勢である第２の線路部分とを有している。その
際リング形状の磁気抵抗素子は磁気的に近似的に減結合されているので、高い実
装密度を実現することができる。
素子を有しており、これらの素子はマトリクス形状に配置されている。更に、多
数個の同形式の第１の線路および同形式の第２の線路が設けられている。第１の
線路および第２の線路は交差している。第１の線路の１つと第２の線路の１つと
の間の交差領域にそれぞれ、磁気抵抗素子の１つが配置されている。第１の線路
および／または第２の線路はそれぞれ交番的に、層平面に対して平行に配向付け
られている電流成分が優勢である第１の線路部分と、層平面に対して垂直方向に
配向付けられている電流成分が優勢である第２の線路部分とを有している。その
際リング形状の磁気抵抗素子は磁気的に近似的に減結合されているので、高い実
装密度を実現することができる。
【００２７】 有利には、第１の線路も第２の線路もそれぞれ第１の線路部分および第２の線
路部分を有しているので、個々のメモリセルへの選択的な書き込みが可能である
。
路部分を有しているので、個々のメモリセルへの選択的な書き込みが可能である
。
【００２８】 本発明の実施の形態によれば、第１の線路の１つおよび／または第２の線路の
１つの第１の線路部分および第２の線路部分は、当該の線路が層平面に対して平
行にストライプ形状の横断面を有しているように配置されている。この形態にお
いて、セル当たり４Ｆ２の所要面積のメモリを実現することができ、ここでＦは
、層平面に対して平行である線路の幅も隣接する線路間の距離もＦである場合に
、それぞれの技術において最小に製造可能な構造サイズである。この配置構成に
おいて、それぞれリング形状のメモリ素子のあるところの層平面において垂直方
向の電流成分の構造的な重畳によって第１および／または第２の線路にアジマス
磁界が生じる。主にこの磁界のために、リング形状の磁気抵抗素子の反転磁化が
行われるのである。層平面に対して平行である電流成分に基づいて生じる磁界分
のために、切換合成磁界は非対称になり、これにより、切換磁界しきい値を低下
させるという観点で肯定的に作用する。
１つの第１の線路部分および第２の線路部分は、当該の線路が層平面に対して平
行にストライプ形状の横断面を有しているように配置されている。この形態にお
いて、セル当たり４Ｆ２の所要面積のメモリを実現することができ、ここでＦは
、層平面に対して平行である線路の幅も隣接する線路間の距離もＦである場合に
、それぞれの技術において最小に製造可能な構造サイズである。この配置構成に
おいて、それぞれリング形状のメモリ素子のあるところの層平面において垂直方
向の電流成分の構造的な重畳によって第１および／または第２の線路にアジマス
磁界が生じる。主にこの磁界のために、リング形状の磁気抵抗素子の反転磁化が
行われるのである。層平面に対して平行である電流成分に基づいて生じる磁界分
のために、切換合成磁界は非対称になり、これにより、切換磁界しきい値を低下
させるという観点で肯定的に作用する。
【００２９】 メモリセル装置の別の形態において、磁気抵抗素子は第１の線路および第２の
線路の間に行および列において配置されており、ここで層平面は磁気抵抗素子の
中心平面によって形成される。その際行の方向および列の方向は、層平面に平行
に延在しており、ここで行の方向は列の方向に交差している。第１の線路の１つ
の第１の線路部分の、層平面に対する投影はそれぞれ、この行の隣接する磁気抵
抗素子間に、該投影がこのセルの磁気抵抗素子間の接続ラインに関して側方に交
番的にずれて配置されているように配置されている。第２の線路の１つの第１の
線路部分の、層平面に対する投影はそれぞれ、列の１つの隣接する磁気抵抗素子
間に配置されており、ここで投影は隣接する磁気抵抗素子間の接続ラインに関し
て側方にずれて配置されている。線路の１つに沿って隣接している第１の線路部
分の、層平面に対する投影はそれぞれの接続ラインに関して反対の側に向かって
ずれて配置されている。従って、第１の線路および第２の線路の、層平面への投
影は、長く延びた矩形ではなく、波形状である。この形態において、磁気抵抗素
子の場所に、２個づつ対称的な局所的なアジマス磁界が引き起こされる。メモリ
セル当たりの所要スペースは、９Ｆ２である。
線路の間に行および列において配置されており、ここで層平面は磁気抵抗素子の
中心平面によって形成される。その際行の方向および列の方向は、層平面に平行
に延在しており、ここで行の方向は列の方向に交差している。第１の線路の１つ
の第１の線路部分の、層平面に対する投影はそれぞれ、この行の隣接する磁気抵
抗素子間に、該投影がこのセルの磁気抵抗素子間の接続ラインに関して側方に交
番的にずれて配置されているように配置されている。第２の線路の１つの第１の
線路部分の、層平面に対する投影はそれぞれ、列の１つの隣接する磁気抵抗素子
間に配置されており、ここで投影は隣接する磁気抵抗素子間の接続ラインに関し
て側方にずれて配置されている。線路の１つに沿って隣接している第１の線路部
分の、層平面に対する投影はそれぞれの接続ラインに関して反対の側に向かって
ずれて配置されている。従って、第１の線路および第２の線路の、層平面への投
影は、長く延びた矩形ではなく、波形状である。この形態において、磁気抵抗素
子の場所に、２個づつ対称的な局所的なアジマス磁界が引き起こされる。メモリ
セル当たりの所要スペースは、９Ｆ２である。
【００３０】 メモリセル装置のこの形態において、層平面において比較的高い、すなわち２
つの対称的な切換磁界がリング形状の素子の場所に生成される。この形態は有利
には次の特徴を有している： ○ 第１および第２の線路の、層平面に対する投影は帯状体であり、その中心線
および縁部が、波形状の、相互に平行な多角形である。
つの対称的な切換磁界がリング形状の素子の場所に生成される。この形態は有利
には次の特徴を有している： ○ 第１および第２の線路の、層平面に対する投影は帯状体であり、その中心線
および縁部が、波形状の、相互に平行な多角形である。
【００３１】 ○ 波形状の帯状体における構造は周期的に繰り返され、ここで波形状の帯状体
は真ん中の長手方向を中心に振動している。
は真ん中の長手方向を中心に振動している。
【００３２】 ○ 第１および第２の線路の隣接する投影帯状体は長手方向において１／２周期
づつ相互にずらされている。
づつ相互にずらされている。
【００３３】 ○ 第１の線路の投影帯状体は第２の線路の投影帯状体と波形帯状体の「零点」
において交差しており、その際真ん中の長手方向は直角を成しているが、しかし
帯状体は部分的に相互に平行に延在している。その際零点とは、投影帯状体の、
それぞれの真ん中の長手方向との交差点のことである。
において交差しており、その際真ん中の長手方向は直角を成しているが、しかし
帯状体は部分的に相互に平行に延在している。その際零点とは、投影帯状体の、
それぞれの真ん中の長手方向との交差点のことである。
【００３４】 ○ リング形状の磁気抵抗素子は層平面において第１の線路および第２の線路の
間の交差個所に行および列において配置されている。
間の交差個所に行および列において配置されている。
【００３５】 ○ 第１および第２の線路は交差個所で層平面に対して垂直にクランク状に曲げ
出されているので、これらの個所に、垂直方向の電流成分を有する第２の線路部
分が存在している。
出されているので、これらの個所に、垂直方向の電流成分を有する第２の線路部
分が存在している。
【００３６】 第１および第２の線路の垂直方向の電流成分によって生成される磁界が構造的
に重畳されかつ電流強度が十分な場合には、この装置によって２つの対称形の切
換磁界がリング形状の磁気抵抗素子の場所に生成される。
に重畳されかつ電流強度が十分な場合には、この装置によって２つの対称形の切
換磁界がリング形状の磁気抵抗素子の場所に生成される。
【００３７】 この形態では、セル当たり９Ｆ２の所要スペースを有するメモリが実現される
。このために、メモリセル装置は付加的に次の特徴を有している： ○ 波形式の帯状体の周期は６Ｆ、その振幅はＦ／２である。
。このために、メモリセル装置は付加的に次の特徴を有している： ○ 波形式の帯状体の周期は６Ｆ、その振幅はＦ／２である。
【００３８】 ○ 帯状体はその長手方向に垂直に、最小幅および最小距離Ｆを有している。
【００３９】 第１の線路および第２の線路の投影帯状体は長さＦのセグメントにおいて相互に
平行に延在している。
平行に延在している。
【００４０】 ○ リング形状のメモリ素子は層平面において第１および第２の線路間の交差個
所で３Ｆの距離をおいて行および列において配置されている。
所で３Ｆの距離をおいて行および列において配置されている。
【００４１】 メモリセル装置を製造するために、基板の主表面に第１の線路が生成される。
第１の強磁性層、非磁性層および第２の強磁性層のデポジットおよび構造化によ
って、層平面においてリング形状の横断面を有している磁気抵抗素子が形成され
る。磁気抵抗素子が交差領域に配置されているように第１の線路と交差する第２
の線路が生成される。第１の線路および／または第２の線路が、層平面に対して
平行に配向されている電流成分が優勢である少なくとも１つの第１の線路部分お
よび層平面に対して垂直に配向されている電流成分が優勢である少なくとも１つ
の第２の線路部分を有しているように第１の線路および／または第２の線路が生
成される。
第１の強磁性層、非磁性層および第２の強磁性層のデポジットおよび構造化によ
って、層平面においてリング形状の横断面を有している磁気抵抗素子が形成され
る。磁気抵抗素子が交差領域に配置されているように第１の線路と交差する第２
の線路が生成される。第１の線路および／または第２の線路が、層平面に対して
平行に配向されている電流成分が優勢である少なくとも１つの第１の線路部分お
よび層平面に対して垂直に配向されている電流成分が優勢である少なくとも１つ
の第２の線路部分を有しているように第１の線路および／または第２の線路が生
成される。
【００４２】 第１の強磁性層、非磁性層および第２の強磁性層の構造化は有利には同一のマ
スクによって行われる。
スクによって行われる。
【００４３】 リング形状の磁気抵抗素子を構造化するために、セルフアライメントプロセス
を使用すると有利である。この目的のために、基板の主表面に配置されている層
に開口が生成され、この開口の側面を介して同一の層がデポジットされる。この
同一の層の異方性エッチバックによって、側面に、リング形状のスペーサが生じ
る。このスペーサは異方性の構造化に対するマスクとして使用される。Ｆの寸法
を有する開口が生成されると、このようにして外径ＦおよびＦより小さな内径を
有する磁気抵抗素子が製造される。
を使用すると有利である。この目的のために、基板の主表面に配置されている層
に開口が生成され、この開口の側面を介して同一の層がデポジットされる。この
同一の層の異方性エッチバックによって、側面に、リング形状のスペーサが生じ
る。このスペーサは異方性の構造化に対するマスクとして使用される。Ｆの寸法
を有する開口が生成されると、このようにして外径ＦおよびＦより小さな内径を
有する磁気抵抗素子が製造される。
【００４４】 有利には、第１の線路および第２の線路はそれぞれ２つのステップにおいて製
造される。その際まず、第１の線路ないし第２の線路の下側のセグメントが形成
されかつそれから第１の線路ないし第２の線路の上側のセグメントが形成される
。基板の主表面に対するそれぞれの線路の下側のセグメントの投影および上側の
セグメントの投影は部分的に重畳されているので、繋がっておりかつクランク状
に曲げ出されている第１の線路および第２の線路が生じる。層平面に対して垂直
方向である電流成分が発生する第２の線路部分は、それぞれの線路の下側のセグ
メントおよび上側のセグメントのオーバラップ領域において生じる。その間に配
置されている、下側のセグメントおよび上側のセグメントの部分は、層平面に対
して平行に延在している第１の線路部分である。
造される。その際まず、第１の線路ないし第２の線路の下側のセグメントが形成
されかつそれから第１の線路ないし第２の線路の上側のセグメントが形成される
。基板の主表面に対するそれぞれの線路の下側のセグメントの投影および上側の
セグメントの投影は部分的に重畳されているので、繋がっておりかつクランク状
に曲げ出されている第１の線路および第２の線路が生じる。層平面に対して垂直
方向である電流成分が発生する第２の線路部分は、それぞれの線路の下側のセグ
メントおよび上側のセグメントのオーバラップ領域において生じる。その間に配
置されている、下側のセグメントおよび上側のセグメントの部分は、層平面に対
して平行に延在している第１の線路部分である。
【００４５】 第１の線路ないし第２の線路の下側のセグメントを製造する際に、同時にメモ
リセル装置の周囲において、業界ではメタル１と称される第１の金属化面、ない
し業界ではメタル２と称される第２の金属化面が形成される。第１の線路ないし
第２の線路の上側のセグメントを製造する際に、同時に、周囲に、業界ではビア
１と称される第１のコンタクト、ないし業界では大抵ビア２と称される第２のコ
ンタクトが形成される。
リセル装置の周囲において、業界ではメタル１と称される第１の金属化面、ない
し業界ではメタル２と称される第２の金属化面が形成される。第１の線路ないし
第２の線路の上側のセグメントを製造する際に、同時に、周囲に、業界ではビア
１と称される第１のコンタクト、ないし業界では大抵ビア２と称される第２のコ
ンタクトが形成される。
【００４６】 有利にはセルフィールドの第１の線路は周囲の第１の金属化面を介してコンタ
クト形成されかつセルフィールドの第２の線路は第２の金属化面を介してコンタ
クト形成される。
クト形成されかつセルフィールドの第２の線路は第２の金属化面を介してコンタ
クト形成される。
【００４７】 第１の線路および第２の線路の製造は有利には、ダマシン技術を用いて行われ
る。このために第１の絶縁層がデポジットされかつホトリソグラフィープロセス
ステップおよび異方性プラズマステップ（ＲＩＥ）を用いて、それが引き続いて
製造されるべき、周囲の第１の金属化層およびセルフィールドの第１の線路の下
側のセグメントの領域においては除去されるように構造化される。第１の導電層
または第１の導電層系がデポジットされかつ平坦化エッチング方法、例えばＣＭ
Ｐによって構造化される。これにより、第１の線路の下側のセグメントおよび周
囲の第１の金属化面が形成される。次いで、第２の導電層がデポジットされかつ
構造化され、そこから、ホトリソグラフィープロセスステップおよび異方性エッ
チングステップを用いて、それが周囲の、次に製造すべき第１のコンタクトの領
域および第１の線路の上側のセグメントの領域においては除去されるように構造
化される。第１のコンタクトおよび第１の線路の上側のセグメントは第２の導電
層または第２の導電層系のデポジットおよび、平坦化するエッチング方法、例え
ばＣＭＰによるその構造化によって形成される。
る。このために第１の絶縁層がデポジットされかつホトリソグラフィープロセス
ステップおよび異方性プラズマステップ（ＲＩＥ）を用いて、それが引き続いて
製造されるべき、周囲の第１の金属化層およびセルフィールドの第１の線路の下
側のセグメントの領域においては除去されるように構造化される。第１の導電層
または第１の導電層系がデポジットされかつ平坦化エッチング方法、例えばＣＭ
Ｐによって構造化される。これにより、第１の線路の下側のセグメントおよび周
囲の第１の金属化面が形成される。次いで、第２の導電層がデポジットされかつ
構造化され、そこから、ホトリソグラフィープロセスステップおよび異方性エッ
チングステップを用いて、それが周囲の、次に製造すべき第１のコンタクトの領
域および第１の線路の上側のセグメントの領域においては除去されるように構造
化される。第１のコンタクトおよび第１の線路の上側のセグメントは第２の導電
層または第２の導電層系のデポジットおよび、平坦化するエッチング方法、例え
ばＣＭＰによるその構造化によって形成される。
【００４８】 相応に、第２の線路の下側のセグメントおよび周囲の第２の金属化面が第３の
絶縁層および第３の導電層または第３の導電性の層系のデポジットおよび構造化
によって形成されかつ第２の線路の上側のセグメントおよび周囲の第２のコンタ
クトが第４の絶縁層および第４の導電層のデポジットおよび構造化によって形成
される。
絶縁層および第３の導電層または第３の導電性の層系のデポジットおよび構造化
によって形成されかつ第２の線路の上側のセグメントおよび周囲の第２のコンタ
クトが第４の絶縁層および第４の導電層のデポジットおよび構造化によって形成
される。
【００４９】 第１の線路および第２の線路をそれぞれ２つのステップにおいて製造すること
によって、メモリセル装置の製造を簡単にマルチレイヤ固定配線プロセスに統合
することができる。第１ないし第２の線路の下側および上側のセグメントを形成
するために、デポジットステップおよび構造化ステップが使用される。これらス
テップは周囲の金属化面並びにその間に必要な、ビアとも称されるコンタクトを
形成するために必要である。セルフィールドの第１の線路の下側ないし上側のセ
グメントの形成は、周囲の第１の金属化面（Ｍｅｔａｌｌ１）ないし第１のコン
タクト面（Ｖｉａ１）の形成と同一の工程において行われる。同じように、第２
の線路の下側ないし上側のセグメントは、第２の金属化面（Ｍｅｔａｌｌ２）な
いし第２のコンタクト面（Ｖｉａ２）と同時に形成される。
によって、メモリセル装置の製造を簡単にマルチレイヤ固定配線プロセスに統合
することができる。第１ないし第２の線路の下側および上側のセグメントを形成
するために、デポジットステップおよび構造化ステップが使用される。これらス
テップは周囲の金属化面並びにその間に必要な、ビアとも称されるコンタクトを
形成するために必要である。セルフィールドの第１の線路の下側ないし上側のセ
グメントの形成は、周囲の第１の金属化面（Ｍｅｔａｌｌ１）ないし第１のコン
タクト面（Ｖｉａ１）の形成と同一の工程において行われる。同じように、第２
の線路の下側ないし上側のセグメントは、第２の金属化面（Ｍｅｔａｌｌ２）な
いし第２のコンタクト面（Ｖｉａ２）と同時に形成される。
【００５０】 この手法によって更に、周囲の上下に配置されている金属化面の間に、セルフ
ィールドの第１の線路および第２の線路の間に存在しているよりも著しく大きな
垂直方向の距離が存在しているという技術的な問題が解決される。セルフィール
ドにおける第１の線路および第２の線路の間の垂直方向の距離は磁気抵抗素子の
寸法によって規定される。これは典型的には２０ないし４０ｎｍである。周囲の
隣接する金属化面間の距離は寄生容量を低減するために著しく大きくなければな
らない。０．３５μｍテクノロジーではそれは典型的には３５０ないし４００ｎ
ｍである。既述の過程によって、付加的な金属化面、大きなアスペクト比を有す
る付加的なトポグラフィーまたはビアが生じることなくこの問題は解決される。
ィールドの第１の線路および第２の線路の間に存在しているよりも著しく大きな
垂直方向の距離が存在しているという技術的な問題が解決される。セルフィール
ドにおける第１の線路および第２の線路の間の垂直方向の距離は磁気抵抗素子の
寸法によって規定される。これは典型的には２０ないし４０ｎｍである。周囲の
隣接する金属化面間の距離は寄生容量を低減するために著しく大きくなければな
らない。０．３５μｍテクノロジーではそれは典型的には３５０ないし４００ｎ
ｍである。既述の過程によって、付加的な金属化面、大きなアスペクト比を有す
る付加的なトポグラフィーまたはビアが生じることなくこの問題は解決される。
【００５１】 次に本発明を、図示の実施例に基づいて詳細に説明する。
【００５２】 図１は、リング形状の磁気抵抗素子と第１の線路および第２の線路とを備えて
いるメモリセル装置の断面図であり、これら線路はそれぞれ、層平面に対して平
行に延在している第１の線路路成分および層平面に対して垂直に延在している第
２の線路路成分を有している。
いるメモリセル装置の断面図であり、これら線路はそれぞれ、層平面に対して平
行に延在している第１の線路路成分および層平面に対して垂直に延在している第
２の線路路成分を有している。
【００５３】 図２は、図１のII−IIで切断してみた断面図である。
【００５４】 図３は、磁気抵抗性のリング形状の素子と第１の線路および第２の線路を備え
たメモリセル装置の平面図であり、これら線路の、層平面へ投影されるものはス
トライプ形状の帯状体である。
たメモリセル装置の平面図であり、これら線路の、層平面へ投影されるものはス
トライプ形状の帯状体である。
【００５５】 図４は、磁気抵抗性のリング形状の素子と第１の線路および第２の線路を備え
たメモリセル装置の平面図であり、これら線路の、層平面へ投影されるものは波
形状の、多角形状の帯状体である。
たメモリセル装置の平面図であり、これら線路の、層平面へ投影されるものは波
形状の、多角形状の帯状体である。
【００５６】 図５は、１つの磁気抵抗素子と所属の第１の線路および所属の第２の線路の隣
接する領域を図４のＶ−Ｖで切断した見た断面図である。
接する領域を図４のＶ−Ｖで切断した見た断面図である。
【００５７】 図６は、第１のＳｉＯ２層と、第１のＳｉ３Ｎ４層と、第２のＳｉＯ２層と備
えた基板の断面図である。
えた基板の断面図である。
【００５８】 図７は、セルフィールドの第１の線路の下側のセグメントおよび周辺の第１の
金属化面が形成された後の基板の断面図である。
金属化面が形成された後の基板の断面図である。
【００５９】 図８は、第２のＳｉ３Ｎ４層および第３のＳｉＯ２層がデポジットされかつ構
造化された後の基板を示す。
造化された後の基板を示す。
【００６０】 図９は、周囲の第１のコンタクトとセルフィールドにおける第１の線路の上側
のセグメントとが形成された後の基板を示す。
のセグメントとが形成された後の基板を示す。
【００６１】 図１０は、第１の導電バリヤ層、第１の強磁性層、非磁性層、第２の強磁性層
および第２の導電バリヤ層がデポジットされた後の基板を示す。
および第２の導電バリヤ層がデポジットされた後の基板を示す。
【００６２】 図１１は、スペーサ形成に基づいている、セルフアライメント形の方法を使用
して、その前にデポジットされた層の構造化によって磁気抵抗素子が形成された
後の基板を示し、セルフアライメント形の方法については図２０ないし２２に基
づいて説明する。
して、その前にデポジットされた層の構造化によって磁気抵抗素子が形成された
後の基板を示し、セルフアライメント形の方法については図２０ないし２２に基
づいて説明する。
【００６３】 図１２は、平坦化する絶縁層が形成された後の基板を示す。
【００６４】 図１３は、第３のＳｉ３Ｎ４層および第４のＳｉＯ２層がデポジットされかつ
構造化された後の基板を示す。
構造化された後の基板を示す。
【００６５】 図１４は、第４のＳｉＯ２層および平坦化する絶縁層が構造化された後の基板
を示す。
を示す。
【００６６】 図１５は、セルフィールドにおける第２の線路の下側のセグメントと周囲にお
ける第２の金属化面とが形成された後の基板を示す。
ける第２の金属化面とが形成された後の基板を示す。
【００６７】 図１６は、第４のＳｉ３Ｎ４層および第５のＳｉＯ２層がデポジットされかつ
構造化された後の基板を示す。
構造化された後の基板を示す。
【００６８】 図１７は、セルフィールドにおける第２の線路の上側のセグメントと周囲の第
２のコンタクトとが形成された後の基板を示す。
２のコンタクトとが形成された後の基板を示す。
【００６９】 図１８は、第５のＳｉ３Ｎ４層および第６のＳｉＯ２層がデポジットされかつ
構造化された後の基板を示す。
構造化された後の基板を示す。
【００７０】 図１９は、第３の金属化面の形成後の基板を示す。
【００７１】 図２０は、第１の強磁性層、非磁性層および第２の強磁性層のデポジット後、
補助層のデポジットおよび構造化後および同一の層のデポジット後の第１の線路
の上側のセグメントを有する基板の断面図を示す。
補助層のデポジットおよび構造化後および同一の層のデポジット後の第１の線路
の上側のセグメントを有する基板の断面図を示す。
【００７２】 図２１は、同一の層の異方性エッチング後の基板の断面を示し、これによりス
ペーサ形状のマスクが形成される。
ペーサ形状のマスクが形成される。
【００７３】 図２２は、構造化された補助層が除去されかつ第１の強磁性層、非磁性層およ
び第２の強磁性層の構造化により磁気抵抗素子が形成された後の基板を示す。
び第２の強磁性層の構造化により磁気抵抗素子が形成された後の基板を示す。
【００７４】 図２３は、リング形状の層エレメントを有する磁気抵抗素子を示す。
【００７５】 メモリセル装置において、リング形状の磁気抵抗素子１１がそれぞれ第１の線
路１２と第２の線路１３との間に配置されている（図１および図２参照）。磁気
抵抗素子は層平面に対して垂直に延在している層平面１４においてリング形状の
横断面を有している。第１の線路１２は第１の線路部分１２１および第２の線路
部分１２２を有している。第１の線路部分１２１は層平面１４に対して平行に延
在しており、これに対して第２の線路部分１２２は層平面１４に対して垂直に延
在している。相応に、第２の線路１３は第１の線路部分１３１および第２の線路
部分１３２を有している。第１の線路部分１３１は層平面１４に対して平行に延
在しており、これに対して第２の線路部分１３２は層平面１４に対して垂直に延
在している。第１の線路ないし第２の線路１３を電流が流れると、第１の線路部
分１２１ないし１３１においては層平面１４に平行に配向されている電流成分の
方が優勢になる。これに対して第２の線路部分１２２ないし１３２においては層
平面１４に対して垂直に配向されている電流成分の方が優勢になる。
路１２と第２の線路１３との間に配置されている（図１および図２参照）。磁気
抵抗素子は層平面に対して垂直に延在している層平面１４においてリング形状の
横断面を有している。第１の線路１２は第１の線路部分１２１および第２の線路
部分１２２を有している。第１の線路部分１２１は層平面１４に対して平行に延
在しており、これに対して第２の線路部分１２２は層平面１４に対して垂直に延
在している。相応に、第２の線路１３は第１の線路部分１３１および第２の線路
部分１３２を有している。第１の線路部分１３１は層平面１４に対して平行に延
在しており、これに対して第２の線路部分１３２は層平面１４に対して垂直に延
在している。第１の線路ないし第２の線路１３を電流が流れると、第１の線路部
分１２１ないし１３１においては層平面１４に平行に配向されている電流成分の
方が優勢になる。これに対して第２の線路部分１２２ないし１３２においては層
平面１４に対して垂直に配向されている電流成分の方が優勢になる。
【００７６】 第１の線路１２に電流が流れると、第２の線路部分１２２を流れる、垂直方句
の電流成分により磁気抵抗素子１１のところにアジマス磁界が生じる。相応に、
第２の線路１３においては第２の線路部分１３２を流れる垂直方向の電流成分に
よって磁気抵抗素子１１のところにアジマス磁界が生じる。第１の線路および第
２の線路１３が、第１の線路１２の１つと第２の線路１３の１つとの間の交差領
域に配置されている磁気抵抗素子１１のところにおいてそれぞれの第２の線路部
分１２２，１３２における垂直方向の電流成分が同じ方向において流れるように
極性付けられると、これらアジマス磁界は構造上重畳されることになりかつこの
交差領域に配置されている磁気抵抗素子１１の磁化を切り換えることができる。
の電流成分により磁気抵抗素子１１のところにアジマス磁界が生じる。相応に、
第２の線路１３においては第２の線路部分１３２を流れる垂直方向の電流成分に
よって磁気抵抗素子１１のところにアジマス磁界が生じる。第１の線路および第
２の線路１３が、第１の線路１２の１つと第２の線路１３の１つとの間の交差領
域に配置されている磁気抵抗素子１１のところにおいてそれぞれの第２の線路部
分１２２，１３２における垂直方向の電流成分が同じ方向において流れるように
極性付けられると、これらアジマス磁界は構造上重畳されることになりかつこの
交差領域に配置されている磁気抵抗素子１１の磁化を切り換えることができる。
【００７７】 第１の線路部分１２１，１３１および第２の線路部分１２２，１３２が設けら
れていることで、第１の線路１２ないし第２の線路１３が層平面１４に対して垂
直である平面において階段形状の横断面を有していることになる。
れていることで、第１の線路１２ないし第２の線路１３が層平面１４に対して垂
直である平面において階段形状の横断面を有していることになる。
【００７８】 メモリセル装置は、相互に平行に延在している第１の線路３１と、同じく相互
に平行に延在しておりかつ第１の線路３１に交差している第２の線路３２とを有
している（図３参照）。平面図において第１の線路３１および第２の線路３２は
それぞれストライプ形状の横断面を有している。これらは０．３５μｍの幅、０
．３５μｍの相互距離およびセルフィールドサイズに依存している、約７０ない
し７００μｍの長さを有している。
に平行に延在しておりかつ第１の線路３１に交差している第２の線路３２とを有
している（図３参照）。平面図において第１の線路３１および第２の線路３２は
それぞれストライプ形状の横断面を有している。これらは０．３５μｍの幅、０
．３５μｍの相互距離およびセルフィールドサイズに依存している、約７０ない
し７００μｍの長さを有している。
【００７９】 第１の線路３１の１つと第２の線路３２の１つとの間の交差領域にそれぞれ、
リング形状の横断面を有している磁気抵抗素子３３が配置されている。図３の平
面図において素子は第２の線路３２によってそれぞれ覆い隠されているので、図
３において磁気抵抗素子３３の輪郭はそれぞれ鎖線で示されている。
リング形状の横断面を有している磁気抵抗素子３３が配置されている。図３の平
面図において素子は第２の線路３２によってそれぞれ覆い隠されているので、図
３において磁気抵抗素子３３の輪郭はそれぞれ鎖線で示されている。
【００８０】 第１の線路３１並びに第２の線路３２は層平面に対して垂直でありかつストラ
イプ形状の経過に対して平行である断面において次のような階段形状の横断面を
有している。すなわち、層平面に対して平行に延在している第１の線路部分と、
層平面に対して垂直方向に延在している第２の線路部分とを有している。これは
図１および図２に基づいて説明したとおりである。第１の線路３１ないし第２の
線路３２を電流が流れると、第１の線路部分ではそれぞれ、リング形状の横断面
に対して平行に配向されている電流成分が優勢である。これに対して第２の線路
部分ではそれぞれ、リング形状の横断面に対して垂直方向に配向されている電流
成分が優勢である。磁気抵抗素子３３のそれぞれの上方および下方には、所属の
第１の線路３１および所属の第２の線路３２の第２の線路部分が配置されている
。この第２の線路部分では磁気抵抗素子３３のリング形状の横断面に対して垂直
方向に電流が流れることができる。
イプ形状の経過に対して平行である断面において次のような階段形状の横断面を
有している。すなわち、層平面に対して平行に延在している第１の線路部分と、
層平面に対して垂直方向に延在している第２の線路部分とを有している。これは
図１および図２に基づいて説明したとおりである。第１の線路３１ないし第２の
線路３２を電流が流れると、第１の線路部分ではそれぞれ、リング形状の横断面
に対して平行に配向されている電流成分が優勢である。これに対して第２の線路
部分ではそれぞれ、リング形状の横断面に対して垂直方向に配向されている電流
成分が優勢である。磁気抵抗素子３３のそれぞれの上方および下方には、所属の
第１の線路３１および所属の第２の線路３２の第２の線路部分が配置されている
。この第２の線路部分では磁気抵抗素子３３のリング形状の横断面に対して垂直
方向に電流が流れることができる。
【００８１】 メモリセル装置においてリング形状の磁気抵抗素子４１が、層平面と称される
平面においてラスタ形状に行および列において配置されている（図４参照）。
平面においてラスタ形状に行および列において配置されている（図４参照）。
【００８２】 磁気抵抗素子４１のそれぞれは第１の線路４２と第２の線路４３との間に配置
されている。第１の線路４２および第２の線路４３を、層平面に投影するとそれ
ぞれ波形状で、多角形形状の帯状体になる。これら帯状体がそれぞれの行ないし
列に対して平行である成分を含んでいる。これらの平行な成分は、隣接する磁気
抵抗素子４１の中心を通る直線に関して交番的に平行にずらされて配置されてい
る。
されている。第１の線路４２および第２の線路４３を、層平面に投影するとそれ
ぞれ波形状で、多角形形状の帯状体になる。これら帯状体がそれぞれの行ないし
列に対して平行である成分を含んでいる。これらの平行な成分は、隣接する磁気
抵抗素子４１の中心を通る直線に関して交番的に平行にずらされて配置されてい
る。
【００８３】 層平面に対して垂直方向に、第１の線路４２および第２の線路４３は階段形状
の横断面を有している（図４の線Ｖ−Ｖに沿って切断されて図示されている図５
参照）。第１の線路４２は第１の線路部分４２１および第２の線路部分４２２を
有している。第１の線路部分４２１は層平面に対して平行に延在しており、第２
の線路部分４２２は層平面に対して垂直に延在している。
の横断面を有している（図４の線Ｖ−Ｖに沿って切断されて図示されている図５
参照）。第１の線路４２は第１の線路部分４２１および第２の線路部分４２２を
有している。第１の線路部分４２１は層平面に対して平行に延在しており、第２
の線路部分４２２は層平面に対して垂直に延在している。
【００８４】 第２の線路４３は、層平面に対して平行に延在している第１の線路部分４３１
を有している。第２の線路４３は更に、層平面に対して垂直に延在している第２
の線路部分４３２を有している。
を有している。第２の線路４３は更に、層平面に対して垂直に延在している第２
の線路部分４３２を有している。
【００８５】 第１の線路４２および第２の線路４３のそれぞれに沿って、交番的に第１の線
路部分４２１，４３１および第２の線路部分４２２，４３２が配置されている。
路部分４２１，４３１および第２の線路部分４２２，４３２が配置されている。
【００８６】 ＭＯＳトランジスタおよび類似のもののような素子を含んでいる単結晶シリコ
ンから成る基板６１に、第１のＳｉＯ２層６２が５０ないし１００ｎｍの厚さに
、第１のＳｉ３Ｎ４層６３が３０ないし５０ｎｍの厚さにそれから第２のＳｉＯ ２ 層６４が４００ないし８００ｎｍの厚さに被着される（図６参照）。ホトリソ
グラフィーにより生成されたラッカマスクおよび異方性エッチングを使用して、
第２のＳｉＯ２層６４は、第２のＳｉＯ２層６４にトレンチ６４′が開口される
ように構造化される。
ンから成る基板６１に、第１のＳｉＯ２層６２が５０ないし１００ｎｍの厚さに
、第１のＳｉ３Ｎ４層６３が３０ないし５０ｎｍの厚さにそれから第２のＳｉＯ ２ 層６４が４００ないし８００ｎｍの厚さに被着される（図６参照）。ホトリソ
グラフィーにより生成されたラッカマスクおよび異方性エッチングを使用して、
第２のＳｉＯ２層６４は、第２のＳｉＯ２層６４にトレンチ６４′が開口される
ように構造化される。
【００８７】 続いて、ＴａＮ／Ｔａから成る第１の導電拡散バリヤ層６５が５０ｎｍの厚さ
にそれから銅から成る第１の導電層がデポジットされる。銅から成る第１の導電
層は、それがトレンチ６４′を完全に充填するような厚さにおいてデポジットさ
れる。第１の導電拡散バリヤ層６５および第１の導電層が化学機械式研磨によっ
て構造化される。その際第２のＳｉＯ２層６４の表面は露出されかつトレンチ６
４′に埋め込まれる、第１の線路の下側のセグメント６７がセルフィールドＺの
領域に生成されかつ第１の金属化面６８の線路が周辺Ｐの領域に生成される（図
７参照）。
にそれから銅から成る第１の導電層がデポジットされる。銅から成る第１の導電
層は、それがトレンチ６４′を完全に充填するような厚さにおいてデポジットさ
れる。第１の導電拡散バリヤ層６５および第１の導電層が化学機械式研磨によっ
て構造化される。その際第２のＳｉＯ２層６４の表面は露出されかつトレンチ６
４′に埋め込まれる、第１の線路の下側のセグメント６７がセルフィールドＺの
領域に生成されかつ第１の金属化面６８の線路が周辺Ｐの領域に生成される（図
７参照）。
【００８８】 次いで、第２のＳｉ３Ｎ４層６９が３０ないし５０ｎｍの厚さでかつ第３のＳ
ｉＯ２層６１０が４００ないし８００ｎｍの厚さでデポジットされかつホトリソ
グラフィーにより生成されたラッカマスクおよび異方性エッチングを用いて構造
化される（図８参照）。その際トレンチ６１０′が形成される。
ｉＯ２層６１０が４００ないし８００ｎｍの厚さでデポジットされかつホトリソ
グラフィーにより生成されたラッカマスクおよび異方性エッチングを用いて構造
化される（図８参照）。その際トレンチ６１０′が形成される。
【００８９】 引き続いて、全面に、第２の導電バリヤ層６１１および第２の導電層６１２が
デポジットされる。第２の導電バリヤ層６１１は５０ｎｍの層厚においてＴａＮ
／Ｔａから形成される。第２の導電層は銅から成っており、それがトレンチ６１
０′を充填するような層厚にデポジットされる。ＣＭＰによって第２の導電層お
よび第２の導電バリヤ層６１１が平坦化されるので、第３のＳｉＯ２層６１０の
表面が露出されかつトレンチ６１０′に埋め込まれた、第１の線路の上側のセグ
メント４１３および第１のコンタクト６１４が生成される（図９参照）。第１の
線路の上側のセグメント６１３および第１の線路の下側のセグメント６７は部分
的にオーバラップしている。
デポジットされる。第２の導電バリヤ層６１１は５０ｎｍの層厚においてＴａＮ
／Ｔａから形成される。第２の導電層は銅から成っており、それがトレンチ６１
０′を充填するような層厚にデポジットされる。ＣＭＰによって第２の導電層お
よび第２の導電バリヤ層６１１が平坦化されるので、第３のＳｉＯ２層６１０の
表面が露出されかつトレンチ６１０′に埋め込まれた、第１の線路の上側のセグ
メント４１３および第１のコンタクト６１４が生成される（図９参照）。第１の
線路の上側のセグメント６１３および第１の線路の下側のセグメント６７は部分
的にオーバラップしている。
【００９０】 引き続いて、全面に、第１のバリヤ層６１５，第１の強磁性層６１６，非磁性
層６１７，第２の強磁性層６１８および第２の拡散バリヤ層６１９がデポジット
される（図１０参照）。第１の拡散バリヤ層６１５および第２の拡散バリヤ層６
１９は１０ないし３０ｎｍの層厚においてＴａから形成される。第１の強磁性層
６１６は３ないし１０ｎｍの層厚においてＣｏから形成される。非磁性層６１７
は１ないし３ｎｍの厚さにおいてＡｌ２Ｏ３から形成される。第２の強磁性層６
１８は３ないし１０ｎｍの厚さにおいてＮｉＦｅから形成される。図１０におい
て、分かり易くするために、第１の強磁性層６１６，非磁性層６１７および第２
の強磁性層６１８は三重層６１６，６１７，６１８として図示されている。
層６１７，第２の強磁性層６１８および第２の拡散バリヤ層６１９がデポジット
される（図１０参照）。第１の拡散バリヤ層６１５および第２の拡散バリヤ層６
１９は１０ないし３０ｎｍの層厚においてＴａから形成される。第１の強磁性層
６１６は３ないし１０ｎｍの層厚においてＣｏから形成される。非磁性層６１７
は１ないし３ｎｍの厚さにおいてＡｌ２Ｏ３から形成される。第２の強磁性層６
１８は３ないし１０ｎｍの厚さにおいてＮｉＦｅから形成される。図１０におい
て、分かり易くするために、第１の強磁性層６１６，非磁性層６１７および第２
の強磁性層６１８は三重層６１６，６１７，６１８として図示されている。
【００９１】 マスク６２０を使用して、第１の拡散バリヤ層６１５，第１の強磁性層６１６
，非磁性層６１７，第２の強磁性層６１８および第２の拡散バリヤ層６１９を異
方性エッチングすることによって、磁気抵抗素子６２１が形成される。この素子
は基板６１の表面に対して平行にリング形状の横断面を有している（図１１参照
）。マスク６２０はセルフアライメントプロセスによって生成される。これにつ
いては後で図２０ないし２２に基づいて説明する。
，非磁性層６１７，第２の強磁性層６１８および第２の拡散バリヤ層６１９を異
方性エッチングすることによって、磁気抵抗素子６２１が形成される。この素子
は基板６１の表面に対して平行にリング形状の横断面を有している（図１１参照
）。マスク６２０はセルフアライメントプロセスによって生成される。これにつ
いては後で図２０ないし２２に基づいて説明する。
【００９２】 第４のＳｉＯ２層６２２のデポジットおよびＣＭＰによる平坦化よって磁気抵
抗素子６２１は絶縁材料によって取り囲まれる（図１２参照）。
抗素子６２１は絶縁材料によって取り囲まれる（図１２参照）。
【００９３】 次いで、第３のＳｉ３Ｎ４層６２３がデポジットされかつホトラッカマスク６
２４を用いて、磁気抵抗素子６２１が第３のＳｉ３Ｎ４層６２３によって被覆さ
れた状態にとどまり、一方この層が周囲の領域においては除去されるように構造
化される（図１３参照）。
２４を用いて、磁気抵抗素子６２１が第３のＳｉ３Ｎ４層６２３によって被覆さ
れた状態にとどまり、一方この層が周囲の領域においては除去されるように構造
化される（図１３参照）。
【００９４】 ホトラッカマスク６２４の除去後、全面に、第５のＳｉＯ２層６２５が４００
ないし８００ｎｍの厚さにおいてデポジットされ、その表面にホトリソグラフィ
ーステップによってホトラッカマスク６２６が形成される。
ないし８００ｎｍの厚さにおいてデポジットされ、その表面にホトリソグラフィ
ーステップによってホトラッカマスク６２６が形成される。
【００９５】 エッチングマスクとしてホトラッカマスク６２６が使用されて、第５のＳｉＯ ２ 層６２５および第４のＳｉＯ２層６２２が構造化される。その際トレンチ６２
５′が生成される（図１４参照）。磁気抵抗素子６２１の上方には第３のＳｉ３ Ｎ４層６２３が依然として残っている。
５′が生成される（図１４参照）。磁気抵抗素子６２１の上方には第３のＳｉ３ Ｎ４層６２３が依然として残っている。
【００９６】 マスク６２６の除去後、第３の導電バリヤ層６２７および第３の導電層がデポ
ジットされる。これらはトレンチ６２５′を充填する（図１５参照）。第３の導
電バリヤ層６２７は３０ないし５０ｎｍの層厚においてＴａ／ＴａＮから形成さ
れる。第３の導電層は銅から形成される。化学機械式研磨によって第３の導電バ
リヤ層６２７および第３の導電層が平坦化される。その際第５のＳｉＯ２層６２
５の表面が露出される。その際セルフィールドＺにおいて第２の線路の下側のセ
グメント６２９が生成されかつ周囲Ｐにおいて第２の金属化面６３０が形成され
る（図１５参照）。全面的に、第４のＳｉ３Ｎ４層６３１が３０ないし５０ｎｍ
の層厚において、それから第６のＳｉＯ２層６３２が４００ないし８００ｎｍの
層厚においてデポジットされる。その上にホトラッカマスク６３３がホトリソグ
ラフィープロセスステップを用いて製造される。異方性エッチングによって、第
６のＳｉＯ２層６３２および第４のＳｉ３Ｎ４層６３１が構造化され、ここでト
レンチ６３２′が形成される（図１６参照）。
ジットされる。これらはトレンチ６２５′を充填する（図１５参照）。第３の導
電バリヤ層６２７は３０ないし５０ｎｍの層厚においてＴａ／ＴａＮから形成さ
れる。第３の導電層は銅から形成される。化学機械式研磨によって第３の導電バ
リヤ層６２７および第３の導電層が平坦化される。その際第５のＳｉＯ２層６２
５の表面が露出される。その際セルフィールドＺにおいて第２の線路の下側のセ
グメント６２９が生成されかつ周囲Ｐにおいて第２の金属化面６３０が形成され
る（図１５参照）。全面的に、第４のＳｉ３Ｎ４層６３１が３０ないし５０ｎｍ
の層厚において、それから第６のＳｉＯ２層６３２が４００ないし８００ｎｍの
層厚においてデポジットされる。その上にホトラッカマスク６３３がホトリソグ
ラフィープロセスステップを用いて製造される。異方性エッチングによって、第
６のＳｉＯ２層６３２および第４のＳｉ３Ｎ４層６３１が構造化され、ここでト
レンチ６３２′が形成される（図１６参照）。
【００９７】 マスク６３３を除去した後、トレンチ６３２′の側面に第４の導電バリヤ層６
３４および第４の導電層がデポジットされる。これらがトレンチ６３２′を充填
する。第４の導電バリヤ層６３４はＴａＮ／Ｔａから成り５０ｎｍの層厚におい
て形成される。トレンチの底部はスパッタおよび／またはＲＩＥプロセスによっ
て露出される。第４の導電層が銅から、トレンチ６３２が充填される程度の層厚
において形成される。第４の導電バリヤ層６３４および第４の導電層はＣＭＰに
よって平坦化され、その際第６のＳｉＯ２層６３２の表面が露出される。同時に
、第４の導電層から、第２のコンタクト６３６が周囲Ｐにおいてかつ第２の線路
の上側のセグメント６３７がセルフィールドＺにおいて形成される（図１７参照
）。
３４および第４の導電層がデポジットされる。これらがトレンチ６３２′を充填
する。第４の導電バリヤ層６３４はＴａＮ／Ｔａから成り５０ｎｍの層厚におい
て形成される。トレンチの底部はスパッタおよび／またはＲＩＥプロセスによっ
て露出される。第４の導電層が銅から、トレンチ６３２が充填される程度の層厚
において形成される。第４の導電バリヤ層６３４および第４の導電層はＣＭＰに
よって平坦化され、その際第６のＳｉＯ２層６３２の表面が露出される。同時に
、第４の導電層から、第２のコンタクト６３６が周囲Ｐにおいてかつ第２の線路
の上側のセグメント６３７がセルフィールドＺにおいて形成される（図１７参照
）。
【００９８】 厚さ３０ないし５０ｎｍにおける第５のＳｉ３Ｎ４層６３８および４００ない
し８００ｎｍの厚さにおける第７のＳｉＯ２層６３９のデポジットおよび構造化
が続く。図示されていないホトラッカマスクおよび異方性エッチングを用いた構
造化の際、トレンチ６３９が開口される。これは第２のコンタクト６３６に達す
る（図１８参照）。
し８００ｎｍの厚さにおける第７のＳｉＯ２層６３９のデポジットおよび構造化
が続く。図示されていないホトラッカマスクおよび異方性エッチングを用いた構
造化の際、トレンチ６３９が開口される。これは第２のコンタクト６３６に達す
る（図１８参照）。
【００９９】 ３０ないし５０ｎｍの層厚における、ＴａＮ／Ｔａから成る第５の導電バリヤ
層６４０および銅から成る第５の導電層のデポジットおよび平坦化によって、ト
レンチ６３９′が第３の金属化面６４２によって充填される（図１９参照）。
層６４０および銅から成る第５の導電層のデポジットおよび平坦化によって、ト
レンチ６３９′が第３の金属化面６４２によって充填される（図１９参照）。
【０１００】 表面の領域において拡散バリヤ層を有している基板７１に、Ｃｏから第１の強
磁性層７２が３ないし１０ｎｍの層厚で、Ａｌ２Ｏ３から非磁性層７３が１ない
し３ｎｍの層厚でそれからＮｉＦｅから第２の強磁性層７４が３ないし１０ｎｍ
の層厚で被着される（図２０参照）。
磁性層７２が３ないし１０ｎｍの層厚で、Ａｌ２Ｏ３から非磁性層７３が１ない
し３ｎｍの層厚でそれからＮｉＦｅから第２の強磁性層７４が３ないし１０ｎｍ
の層厚で被着される（図２０参照）。
【０１０１】 第２の強磁性層７４上に、Ｓｉ３Ｎ４から補助層７５が５０ないし１００ｎｍ
の厚さで被着されかつホトラックマスクを用いて（図示されていない）構造化さ
れる。その際補助層７５に開口が生成され、ここで第２の強磁性層７４の表面が
露出されるようになっている。
の厚さで被着されかつホトラックマスクを用いて（図示されていない）構造化さ
れる。その際補助層７５に開口が生成され、ここで第２の強磁性層７４の表面が
露出されるようになっている。
【０１０２】 次いで、ＳｉＯ２またはＴａから同形の層７６が８０ないし１２０ｎｍの層厚
において形成される。
において形成される。
【０１０３】 ＦまたはＣｌを含有している反応ガスを用いた異方性エッチング（ＲＩＥ）に
よって、同形の層７６からスペーサ７７が形成される。これは製造に規定されて
リング形状である（図２１参照）。スペーサ７７は構造化された補助層７５の除
去後エッチングマスクとして使用されて、第２の強磁性層７４，非磁性層７３お
よび第１の強磁性層７２（場合によっては図示されていない拡散バリヤ層を含む
）が構造化される。その際リング形状の、磁気抵抗素子７８が形成される。スペ
ーサ７７が、拡散バリヤ作用を有しているＴａから形成されたとき、それをメモ
リセル装置における拡散バリヤとして使用することができる。
よって、同形の層７６からスペーサ７７が形成される。これは製造に規定されて
リング形状である（図２１参照）。スペーサ７７は構造化された補助層７５の除
去後エッチングマスクとして使用されて、第２の強磁性層７４，非磁性層７３お
よび第１の強磁性層７２（場合によっては図示されていない拡散バリヤ層を含む
）が構造化される。その際リング形状の、磁気抵抗素子７８が形成される。スペ
ーサ７７が、拡散バリヤ作用を有しているＴａから形成されたとき、それをメモ
リセル装置における拡散バリヤとして使用することができる。
【０１０４】 リング形状の横断面を有している磁気抵抗素子８１は、少なくとも１つの、第
１の強磁性層エレメント８２と、非磁性の層エレメント８３と、第２の強磁性層
エレメント８４とを含んでおり、これらはスタックされて上下に配置されている
。第１の強磁性層エレメント８２は３ないし１０ｎｍの層厚、３５０ｎｍの外径
および１００ないし１９０ｎｍの内径を有しておりかつＣｏを含んでいる。非磁
性層８３は１ないし３ｎｍの厚さを有しておりかつＡｌ２Ｏ３を含んでいる。第
２の強磁性層エレメント８４は３および１０ｎｍの間の厚さを有しておりかつＮ
ｉＦｅを含んでいる。非磁性の層エレメント８３および第２の強磁性層エレメン
ト８４は、第１の強磁性層エレメントと同じ横断面を有している。
１の強磁性層エレメント８２と、非磁性の層エレメント８３と、第２の強磁性層
エレメント８４とを含んでおり、これらはスタックされて上下に配置されている
。第１の強磁性層エレメント８２は３ないし１０ｎｍの層厚、３５０ｎｍの外径
および１００ないし１９０ｎｍの内径を有しておりかつＣｏを含んでいる。非磁
性層８３は１ないし３ｎｍの厚さを有しておりかつＡｌ２Ｏ３を含んでいる。第
２の強磁性層エレメント８４は３および１０ｎｍの間の厚さを有しておりかつＮ
ｉＦｅを含んでいる。非磁性の層エレメント８３および第２の強磁性層エレメン
ト８４は、第１の強磁性層エレメントと同じ横断面を有している。
【０１０５】 第１の強磁性層エレメント８２および第２の強磁性層エレメント８４はそれぞ
れ、時計回りまたは反時計回りの磁化を有していることができる。第１の強磁性
層エレメント８２の磁化が第２の強磁性層エレメント８４の磁化と方向が一致す
れば、第１の強磁性層エレメント８２および第２の強磁性層エレメント８４の磁
化が反対方向に配向されるときよりも、僅かな抵抗を有している。
れ、時計回りまたは反時計回りの磁化を有していることができる。第１の強磁性
層エレメント８２の磁化が第２の強磁性層エレメント８４の磁化と方向が一致す
れば、第１の強磁性層エレメント８２および第２の強磁性層エレメント８４の磁
化が反対方向に配向されるときよりも、僅かな抵抗を有している。
【０１０６】 第１および第２の線路における書き込み電流の垂直方向成分およびこれにより
生成される、メモリ素子の場所でのアジマス磁界を強化するために、ホトリソグ
ラフィーによる構造化平面を縮小するためにかつ磁気抵抗素子の一層確実なラテ
ラル方向でのアイソレーションのために、図６ないし図１９に基づいて説明した
プロセスシーケンスのプロセス変形を次のように実施することができる： 第２のＳｉＯ２層６４を一層大きな厚さで（例えば２倍の厚さで）デポジットす
る。これにより、一層深いトレンチ６２′およびＣＭＰステップの後に第１の線
路の相応に厚くなっている下側のセグメント６７が生じる。銅の湿式化学式エッ
チバックによって（例えばペルオキソ二硫酸アンモニウム（ＮＨ４）２Ｓ２Ｏ６ によって）、このセグメントの表面が第２のＳｉＯ２層６４の表面の下方に沈む
ので、トレンチ６４′は部分的にしか（例えば半分まで）充填されていない。引
き続いて第２のＳｉ３Ｎ４層６９および第３のＳｉＯ２層６１０をデポジットす
る。引き続くプロセスステップは、第１の線路の上側のセグメント６１３が完成
するまで実質的に変わることなく行われる。
生成される、メモリ素子の場所でのアジマス磁界を強化するために、ホトリソグ
ラフィーによる構造化平面を縮小するためにかつ磁気抵抗素子の一層確実なラテ
ラル方向でのアイソレーションのために、図６ないし図１９に基づいて説明した
プロセスシーケンスのプロセス変形を次のように実施することができる： 第２のＳｉＯ２層６４を一層大きな厚さで（例えば２倍の厚さで）デポジットす
る。これにより、一層深いトレンチ６２′およびＣＭＰステップの後に第１の線
路の相応に厚くなっている下側のセグメント６７が生じる。銅の湿式化学式エッ
チバックによって（例えばペルオキソ二硫酸アンモニウム（ＮＨ４）２Ｓ２Ｏ６ によって）、このセグメントの表面が第２のＳｉＯ２層６４の表面の下方に沈む
ので、トレンチ６４′は部分的にしか（例えば半分まで）充填されていない。引
き続いて第２のＳｉ３Ｎ４層６９および第３のＳｉＯ２層６１０をデポジットす
る。引き続くプロセスステップは、第１の線路の上側のセグメント６１３が完成
するまで実質的に変わることなく行われる。
【０１０７】 これら素子のリング構造がセルフアライメントスペーサを用いて生成された、
磁気抵抗素子６２１の構造化の後、第４のＳｉＯ２層６２２が異方性ＲＩＥプロ
セスによって（例えばＣおよびＦを含有しているエッチングガスを使用して）、
磁気抵抗素子６２１がＳｉＯ２スペーサによってラテラル方向にアイソレーショ
ンされるようにエッチバックされる。引き続き、第３のＳｉ３Ｎ４層６２３がで
きるだけ同形にデポジットされる。この層を構造化することなく、第２の線路の
下側のセグメントのための第５のＳｉＯ２層６２５がデポジットされかつ短いＣ
ＭＰステップによって平坦化される。それから第５のＳｉＯ２層６２５が第３の
Ｓｉ３Ｎ４層６２３に対して選択的にかつこの層が第４のＳｉＯ２層６２２のＳ
ｉＯ２スペーサに対して選択的に構造化される。
磁気抵抗素子６２１の構造化の後、第４のＳｉＯ２層６２２が異方性ＲＩＥプロ
セスによって（例えばＣおよびＦを含有しているエッチングガスを使用して）、
磁気抵抗素子６２１がＳｉＯ２スペーサによってラテラル方向にアイソレーショ
ンされるようにエッチバックされる。引き続き、第３のＳｉ３Ｎ４層６２３がで
きるだけ同形にデポジットされる。この層を構造化することなく、第２の線路の
下側のセグメントのための第５のＳｉＯ２層６２５がデポジットされかつ短いＣ
ＭＰステップによって平坦化される。それから第５のＳｉＯ２層６２５が第３の
Ｓｉ３Ｎ４層６２３に対して選択的にかつこの層が第４のＳｉＯ２層６２２のＳ
ｉＯ２スペーサに対して選択的に構造化される。
【０１０８】 その他のプロセスステップはすべて既に説明したように実施され、その際第２
の線路における書き込み電流の垂直方向成分は第１の線路の場合と類似して増強
される。
の線路における書き込み電流の垂直方向成分は第１の線路の場合と類似して増強
される。
【図１】 リング形状の磁気抵抗素子と第１の線路および第２の線路とを備えているメモ
リセル装置の断面図である。
リセル装置の断面図である。
【図２】 図１のII−IIで切断してみた断面図である。
【図３】 磁気抵抗性のリング形状の素子と第１の線路および第２の線路を備えたメモリ
セル装置の平面図である。
セル装置の平面図である。
【図４】 リング形状の磁気抵抗性の素子と第１の線路および第２の線路を備えたメモリ
セル装置の平面図である。
セル装置の平面図である。
【図５】 １つの磁気抵抗素子と所属の第１の線路および所属の第２の線路の隣接する領
域を図４のＶ−Ｖで切断した見た断面図である。
域を図４のＶ−Ｖで切断した見た断面図である。
【図６】 第１のＳｉＯ２層と、第１のＳｉ３Ｎ４層と、第２のＳｉＯ２層と備えた基板
の断面図である。
の断面図である。
【図７】 セルフィールドの第１の線路の下側のセグメントおよび周辺の第１の金属化面
が形成された後の基板の断面図である。
が形成された後の基板の断面図である。
【図８】 第２のＳｉ３Ｎ４層および第３のＳｉＯ２層がデポジットされかつ構造化され
た後の基板の断面図である。
た後の基板の断面図である。
【図９】 周囲の第１のコンタクトとセルフィールドにおける第１の線路の上側のセグメ
ントとの形成後の基板の断面図である。
ントとの形成後の基板の断面図である。
【図１０】 第１の導電バリヤ層、第１の強磁性層、非磁性層、第２の強磁性層および第２
の導電バリヤ層のデポジット後の基板の断面図である。
の導電バリヤ層のデポジット後の基板の断面図である。
【図１１】 スペーサ形成に基づいている、セルフアライメントプロセスを使用したその前
にデポジットされた層の構造化によって磁気抵抗素子を形成した後の基板の断面
図である。を示す。
にデポジットされた層の構造化によって磁気抵抗素子を形成した後の基板の断面
図である。を示す。
【図１２】 平坦化する絶縁層の形成後の基板の断面図である。
【図１３】 第３のＳｉ３Ｎ４層および第４のＳｉＯ２層がデポジットされかつ構造化され
た後の基板の断面図である。
た後の基板の断面図である。
【図１４】 第４のＳｉ３Ｎ４層および平坦化する絶縁層の構造化後の基板の断面図である
。
。
【図１５】 セルフィールドにおける第２の線路の下側のセグメントと周囲における第２の
金属化面との形成後の基板。
金属化面との形成後の基板。
【図１６】 第４のＳｉ３Ｎ４層および第５のＳｉＯ２層がデポジットされかつ構造化され
た後の基板の断面図である。
た後の基板の断面図である。
【図１７】 セルフィールドにおける第２の線路の上側のセグメントと周囲の第２のコン
タクトとの形成後の基板の断面図である。
タクトとの形成後の基板の断面図である。
【図１８】 第５のＳｉ３Ｎ４層および第６のＳｉＯ２層がデポジットされかつ構造化され
た後の基板の断面図である。
た後の基板の断面図である。
【図１９】 第３の金属化面の形成後の基板の断面図である。
【図２０】 第１の強磁性層、非磁性層および第２の強磁性層のデポジット後、補助層のデ
ポジットおよび構造化後および同一の層のデポジット後の第１の線路の上側のセ
グメントを有する基板の断面図である。
ポジットおよび構造化後および同一の層のデポジット後の第１の線路の上側のセ
グメントを有する基板の断面図である。
【図２１】 同一の層の異方性エッチング後の基板の断面図である。
【図２２】 構造化された補助層が除去されかつ第１の強磁性層、非磁性層および第２の強
磁性層の構造化により磁気抵抗素子が形成された後の基板の断面図である。
磁性層の構造化により磁気抵抗素子が形成された後の基板の断面図である。
【図２３】 リング形状の層エレメントを有する磁気抵抗素子の概略図である。
【手続補正書】特許協力条約第３４条補正の翻訳文提出書
【提出日】平成１３年１月２９日（２００１．１．２９）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
Claims (15)
- 【請求項１】 層平面においてリング形状の横断面と、層平面に対して垂直
方向に上下にスタックされている少なくとも１つの磁気抵抗素子を備え、 少なくとも１つの第１の線路と少なくとも１つの第２の線路とを備え、 第１の線路は第２の線路と交差しかつ磁気抵抗素子は該交差領域において該第１
の線路と第２の線路との間に配置されており、 交差領域において、第１の線路および第２の線路は層平面に関して磁気抵抗素子
の異なった側に配置されており、 第１の線路および／または第２の線路は、層平面に対して平行に配向されている
電流成分が優勢である少なくとも１つの第１の線路部分と、層平面に対して垂直
に配向されている電流成分が優勢である少なくとも１つの第２の線路部分とを有
している ことを特徴とするメモリセル装置。 - 【請求項２】 第１の線路および／または第２の線路の第１の線路部分はそ
れぞれ、層平面に対して平行に延在しており、 第１の線路および／または第２の線路の第２の線路部分はそれぞれ、第１の線路
と第２の線路との間の交差領域において、層平面に対して平行な平面と交差して
いる 請求項１記載のメモリセル装置。 - 【請求項３】 第２の線路部分はそれぞれ実質的に層平面に対して垂直に延
在している 請求項１または２記載のメモリセル装置。 - 【請求項４】 第１の線路および第２の線路はそれぞれ少なくとも１つの第
１の線路部分および第２の線路部分を有しており、該線路部分において、層平面
に平行に配向されている電流成分が優勢であるかもしくは層平面に垂直に配向付
けられている電流成分が優勢である 請求項１から３までのいずれか１項記載のメモリセル装置。 - 【請求項５】 磁気抵抗素子は第１の線路と第２の線路との間に介挿されて
いる 請求項１から４までのいずれか１項記載のメモリセル装置。 - 【請求項６】 磁気抵抗素子はそれぞれ少なくとも１つの、第１の強磁性層
エレメントと、非磁性層エレメントと、第２の強磁性層エレメントとを有してお
り、ここで非磁性の層エレメントは第１の強磁性層エレメントと第２の強磁性層
エレメントとの間に配置されている 請求項１から５までのいずれか１項記載のメモリセル装置。 - 【請求項７】 第１の強磁性層エレメントおよび第２の強磁性層エレメント
はＦｅ，Ｎｉ，Ｃｏ，Ｃｒ，Ｍｎ，Ｂｉ，Ｇｄおよび／またはＤｙを含んでおり
、 第１の強磁性層エレメントおよび第２の強磁性層エレメントは層平面に対して垂
直方向に２ｎｍおよび２０ｎｍの間の厚さを有しており、 非磁性層エレメントは、Ａｌ２Ｏ３，ＮｉＯ，ＨｆＯ２，ＴｉＯ２，ＮｂＯ，Ｓ
ｉＯ２，Ｃｕ，Ａｕ，Ａｇおよび／またはＡｌを含んでおりかつ層平面に対して
垂直方向に１ｎｍと５ｎｍの間の厚さを有しており、 第１の強磁性層エレメント、第２の強磁性層エレメントおよび非磁性の層エレメ
ントは層平面に対して平行に５０ｎｍと１０００ｎｍの間の寸法を有している 請求項６記載のメモリセル装置。 - 【請求項８】 多数個の同形式の磁気抵抗素子が設けられており、該素子は
マトリクス形状に配置されており、 多数個の同形式の第１の線路および同形式の第２の線路が設けられており、 第１の線路および第２の線路は交差しており、 第１の線路の１つと第２の線路の１つとの間の交差領域にそれぞれ、磁気抵抗素
子の１つが配置されており、 第１の線路および／または第２の線路はそれぞれ交番的に、層平面に対して平行
に配向されている電流成分が優勢である第１の線路部分と、層平面に対して垂直
方向に配向されている電流成分が優勢である第２の線路部分とを有している 請求項１から７までのいずれか１項記載のメモリセル装置。 - 【請求項９】 第１の線路の１つおよび／または第２の線路の１つの第１の
線路部分および第２の線路部分は、当該の線路が層平面に対して平行である平面
においてストライプ形状の横断面を有しているように配置されている 請求項８記載のメモリセル装置。 - 【請求項１０】 磁気抵抗素子は行および列に配置されており、ここで行の
方向および列の方向が層平面を形成しており、 第１の線路の１つの第１の線路部分の、層平面に対する投影はそれぞれ、行の１
つの隣接する磁気抵抗素子間に配置されており、ここで投影は隣接する磁気抵抗
素子間の接続ラインに関して側方にずれて配置されており、 第２の線路の１つの第１の線路部分の、層平面に対する投影はそれぞれ、列の１
つの隣接する磁気抵抗素子間に配置されており、ここで投影は隣接する磁気抵抗
素子間の接続ラインに関して側方にずれて配置されており、 線路の１つに沿って隣接している第１の線路部分の、層平面に対する投影はそれ
ぞれの接続ラインに関して反対の側に向かってずれて配置されている 請求項８記載のメモリセル装置。 - 【請求項１１】 基板の主表面に第１の線路を線路を生成し、 第１の強磁性層、非磁性層および第２の強磁性層のデポジットおよび構造化によ
って、層平面においてリング形状の横断面を有している磁気抵抗素子を形成し、
磁気抵抗素子が交差領域に配置されているように第１の線路と交差する第２の線
路を生成し、 第１および／または第２の線路が、層平面に対して平行に配向されている電流成
分が優勢である少なくとも１つの第１の線路部分および層平面に対して垂直に配
向されている電流成分が優勢である少なくとも１つの第２の線路部分を有してい
るように第１および／または第２の線路を生成する ことを特徴とするメモリセル装置の製造方法。 - 【請求項１２】 第１の強磁性層、非磁性層および第２の強磁性層の構造化
のために、スペース形状のマスクを使用する 請求項１１記載の方法。 - 【請求項１３】 第１の線路を形成するために第１の導電層をデポジットし
かつ構造化し、そこから、第１の線路の下側の領域と、メモリセル装置の周囲に
おいて第１の金属化面を形成し、 第２の導電層をデポジットしかつ構造化し、そこから、第１の線路の上側の領域
と、周囲において第１のコンタクトを形成し、 第２の線路を形成するために第３の導電層をデポジットしかつ構造化し、そこか
ら、第２の線路の下側の領域と、周囲において第２の金属化面を形成し、 第４の導電層をデポジットしかつ構造化し、そこから、第２の線路の上側の領域
と、周囲において第２のコンタクトを形成する 請求項１１または１２記載の方法。 - 【請求項１４】 第１の導電層のデポジットの前に、第１の絶縁層をデポジ
ットしかつホトリソグラフィープロセスステップを用いて、該第１の絶縁層が続
いて製造すべき第１の金属化面および第１の線路の下側の領域において除去され
るように構造化し、 第１の導電層を平坦化するエッチング方法によって構造化し、 第２の導電層のデポジットの前に、第２の絶縁層をデポジットしかつホトリソグ
ラフィープロセスステップを用いて、該第２の絶縁層が続いて製造すべき第１の
コンタクトおよび第１の線路の上側の領域において除去されるように構造化し、 第２の導電層を平坦化するエッチング方法によって構造化し、 第３の導電層のデポジットの前に、第３の絶縁層をデポジットしかつホトリソグ
ラフィープロセスステップを用いて、該第３の絶縁層が続いて製造すべき第２の
金属化面および第２の線路の下側の領域において除去されるように構造化し、 第３の導電層を平坦化するエッチング方法によって構造化し、 第４の導電層のデポジットの前に、第４の絶縁層をデポジットしかつホトリソグ
ラフィープロセスステップを用いて、該第４の絶縁層が続いて製造すべき第２の
コンタクトおよび第２の線路の上側の領域において除去されるように構造化し、 第２の導電層を平坦化するエッチング方法によって構造化する 請求項１３記載の方法。 - 【請求項１５】 第２の線路の完成後および第５の導電層のデポジットおよ
び構造化の後、周囲に第３の金属化面を形成する 請求項１３または１４記載の方法。
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