KR100443120B1 - 기억 셀 장치 및 제조 방법 - Google Patents

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Abstract

본 발명은 기억 셀 장치 및 상기 장치의 제조 방법에 관한 것이다. 하나의 층평면에서 링형 횡단면을 갖는 자기 저항성 소자(11)를 포함하는 하나의 기억 셀 장치에는 서로 교차되는 제 1 라인(12) 및 제 2 라인(13)이 제공된다. 상기 자기 저항성 소자(11)는 제 1 라인(12)과 제 2 라인(13) 사이의 교차 영역에 배치된다. 상기 제 1 라인(12) 및/또는 제 2 라인(13)은, 층평면과 평행한 전류성분이 우세한 적어도 하나의 제 1 라인섹션(131) 및 층평면에 수직인 전류성분이 우세한 적어도 하나의 제 2 라인섹션(132)을 포함한다.

Description

기억 셀 장치 및 제조 방법 {STORAGE CELL ARRANGEMENT AND METHOD FOR PRODUCING THE SAME}
자기 저항 소자로도 불리는 자기 저항성 소자는, 전문 분야에서 적어도 2개의 강자성층 및 그 사이에 배치된 하나의 비자성층을 포함하는 구조물을 일컫는다. 자기 저항성 소자에서는 층 구조물의 구성에 따라 GMR-소자, TMR-소자 및 CMR-소자(S. Mengel, Technologieanalyse Magnetismus, Band 2, XMR-Technologien, 발행인 VDI Technologiezentrum Physikalische Technologien, 1997년 8월 참조)간에 차이가 있다.
GMR-소자라는 개념은, 적어도 2개의 강자성층 및 그 사이에 배치된 하나의 비자성 도전층을 포함하고 소위 GMR(giant magnetoresistance)-효과를 나타내는 층 구조물을 위해 사용된다. 상기 GMR-효과에서는, GMR-소자의 전기 저항이 상기 2개 강자성층내에서의 자화가 평행한지 혹은 역평행한지에 의존한다는 사실이 이해된다. GMR-효과는 소위 AMR(anisotropic magnetoresistance)에 비해 크다. 상기 AMR-효과에서는, 자화 도체내에서의 저항이 자화 방향에 대해 평행하게 및 수직으로 상이하다는 사실이 이해된다. AMR-효과란, 강자성 단일층내에서 발생되는 부피 효과를 일컫는다.
TMR-소자라는 개념은, 전문 분야에서 적어도 2개의 강자성층 및 그 사이에 배치된 하나의 절연 비자성층을 포함하는 터널링 자기 저항-층 구조물을 위해 사용된다. 상기 절연층은, 2개의 강자성층 사이에서 터널링 전류가 야기될 정도로 얇다. 상기 층 구조물도 마찬가지로 자기 저항성 효과를 나타내는데, 이 자기 저항성 효과는 2개의 강자성층 사이에 배치된 절연 비자성층을 통과하는 스핀 극화된 터널링 전류에 의해 야기된다. 이와 같은 경우에도 TMR-소자의 전기 저항은, 2개 강자성층내에서의 자화가 평행한지 혹은 역평행한지에 의존한다. 이 경우 상대적인 저항 변동은 실온에서 대략 6 내지 40 퍼센트에 달한다.
(실온에서 100 내지 400 퍼센트의 상대적인 저항 변동) 크기로 인해 CMR(colossal magnetoresistance)-효과로 불리는 추가의 자기 저항 효과는, 상기 효과의 높은 보자력 때문에 자화 상태간의 전환을 위해 높은 자기장을 필요로 한다.
GMR-소자를 기억 소자로서 기억 셀 장치내에 사용하는 것이 제안된다(예를 들어 D. D. Tang 등, IEDM 95, Pages 997 to 999, J. M. Daughton, Thin Solid Films, Bd. 216 (1992), Pages 162 to 168, Z. wang 등, Journal of Magnetism and Magnetic Materials, Bd. 155 (1996), Pages 161 to 163 참조). 상기 기억 소자는 판독 라인을 통해 직렬 접속된다. 상기 소자에 대해 횡으로 워드라인이 뻗으며, 상기 워드라인은 판독 라인에 대해서뿐만 아니라 기억 소자에 대해서도 절연된다.워드라인에 인가되는 신호는 각각의 워드라인내에서 흐르는 전류에 의해, 충분한 강도에서 그 아래에 있는 기억 소자에 영향을 미치는 자기장을 야기한다. 정보를 기록 입력하기 위해서, 기술될 기억 셀에서 교차되는 x/y-라인이 사용된다. 상기 라인에는, 교차점에서 자기 반전을 위해 충분한 자기장을 야기하는 신호가 제공된다. 이 경우 자화 방향은 2개의 강자성층 중 하나의 강자성층내에서 전환된다. 그와 달리 2개의 강자성층 중 다른 하나의 강자성층내에서의 자화 방향은 변동없이 유지된다. 나중에 언급한 강자성층내에서의 자화 방향의 고정은, 자화 방향을 고정시키는 이웃하는 반강자성층에 의해서 이루어지거나, 또는 상기 강자성층에 대한 스위칭 임계값이 다른 재료에 의해 혹은 다른 치수, 예컨대 다른 층두께에 의해 전술한 강자성층에 비해서 확대됨으로써 이루어진다.
US 5 541 868호 및 US 5 477 482호에는, GMR-효과를 기초로 하는 링형 기억 소자가 제안되어 있다. 하나의 기억 소자는, 적어도 2개의 링형 강자성층 소자 및 그 사이에 배치된 하나의 비자성 도전 층 소자를 갖고 2개의 라인 사이에 접속된 스택을 포함한다. 상기 강자성층 소자들은 재료 조성면에서 구별된다. 상기 강자성층 소자들 중 하나의 층 소자는 자기적으로 강하고, 다른 층 소자는 자기적으로 더 약하다. 정보를 기록 입력하기 위해서, 자기적으로 더 약한 상기 층 소자내에서는 자화 방향이 전환되는 반면, 자기적으로 더 강한 상기 층 소자내에서는 자화 방향이 유지된다.
GMR-효과를 기초로 하는 링형 기억 소자를 갖는 추가의 기억 셀 장치는 WO 96/25740호에 제안되어 있다. 상기 기억 소자들은 2개의 자성 재료로 이루어진 층 소자를 포함하며, 상기 자성 재료 중에서 하나는 높은 보자력을 갖고, 다른 자성 재료는 낮은 보자력을 갖는다. 자기 저항성 소자를 트리거하기 위해 2개의 구동 라인이 제공되며, 상기 2개의 라인은 모두 링형 GMR-소자의 중심을 통과하여 진행한다. 자화 방향의 전환은, 상기 2개의 구동 라인내에서 전류에 의해 유도되는 자기장에 의해서 이루어진다.
자화 방향을 전환시키기 위해, 기억 소자를 통해서도 흐르는 전류는 GMR-소자가 그 사이에 접속된 2개 라인 사이에서 흐른다. 상기 전류에 의해 유도되는 자기장은 자화 방향을 변동시키기 위해 사용된다.
상기 2개의 구동 라인이 링형 GMR-소자의 중심을 통과하여 진행하고, 서로에 대해 절연되어야 하기 때문에, 상기 장치에서 달성될 수 있는 기억 밀도는 제한된다.
본 발명은 적어도 하나의 자기 저항성 소자를 갖춘 기억 셀 장치 및 그 제조 방법에 관한 것이다.
도 1은 층평면과 평행하게 진행하는 제 1 라인섹션 및 층평면에 수직으로 진행하는 제 2 라인섹션을 각각 포함하는 제 1 라인 및 제 2 라인, 및 링형 자기 저항성 소자를 갖춘 기억 셀 장치의 단면도이고,
도 2는 도 1의 선 II-II를 따라 절단한 단면도이며,
도 3은 스트립 형태의 밴드로 형성되어 층평면 위로 돌출하는 돌출부를 갖는 제 1 라인 및 제 2 라인, 및 링형 자기 저항성 소자를 갖춘 기억 셀 장치의 평면도이고,
도 4는 웨이브 형태의 다각형 열로 이루어진 밴드로 형성되어 층평면 위로 돌출하는 돌출부를 갖는 제 1 라인 및 제 2 라인, 및 링형 자기 저항성 소자를 갖춘 기억 셀 장치의 평면도이며,
도 5는 관련 제 1 라인 및 제 2 라인의 이웃하는 영역, 및 자기 저항성 조사를 도 4의 선 V-V를 따라 절단한 단면도이고,
도 6은 제 1 SiO2-층, 제 1 Si3N4-층 및 제 2 SiO2-층을 갖는 기판의 단면도이며,
도 7은 셀 필드의 제 1 라인의 하부 세그먼트 및 주변 영역의 제 1 금속화 평면을 제조한 후의 기판의 단면도이고,
도 8은 제 2 Si3N4-층 및 제 3 SiO2-층을 증착 및 패턴 형성한 후의 기판을 도시한 개략도이며,
도 9는 주변 영역의 제 1 콘택 및 셀 필드내에 있는 제 1 라인의 상부 세그먼트를 형성한 후의 기판을 도시한 개략도이고,
도 10은 제 1 도전 배리어층, 제 1 강자성층, 비자성층, 제 2 강자성층 및 제 2 도전 배리어층을 증착한 후의 기판을 도시한 개략도이며,
도 11은 도 20 내지 도 22를 참조하여 설명되는, 스페이서 형성을 기초로 하는 셀프 얼라인 방법을 적용하여 이전에 증착된 층들을 패턴 형성함으로써 자기 저항성 소자를 형성한 후의 기판을 도시한 개략도이고,
도 12는 평탄화 절연층을 형성한 후의 기판을 도시한 개략도이며,
도 13은 제 3 Si3N4-층 및 제 4 SiO2-층을 증착 및 패턴 형성한 후의 기판을 도시한 개략도이고,
도 14는 제 4 SiO2-층 및 평탄화 절연층을 패턴 형성한 후의 기판을 도시한 개략도이며,
도 15는 셀 필드내에 있는 제 2 라인의 하부 세그먼트 및 주변 영역에 있는 제 2 금속화 평면을 형성한 후의 기판을 도시한 개략도이고,
도 16은 제 4 Si3N4-층 및 제 5 SiO2-층을 증착 및 패턴 형성한 후의 기판을 도시한 개략도이며,
도 17은 셀 필드내에 있는 제 2 라인의 상부 세그먼트 및 주변 영역의 제 2 콘택을 형성한 후의 기판을 도시한 개략도이고,
도 18은 제 5 Si3N4-층 및 제 6 SiO2-층을 증착 및 패턴 형성한 후의 기판을 도시한 개략도이며,
도 19는 제 3 금속화 평면을 형성한 후의 기판을 도시한 개략도이고,
도 20은 제 1 강자성층, 비자성층 및 제 2 강자성층을 증착한 후에, 보조층을 증착 및 패턴 형성한 후에 및 동형의 층을 증착한 후에 제 1 라인의 상부 세그먼트를 갖는 기판을 절단한 단면도이며,
도 21은 스페이서 형태의 마스크를 형성하기 위해, 동일한 모양의 층을 이방성으로 에칭한 후에 기판을 절단한 단면도이고,
도 22는 제 1 강자성층, 비자성층 및 제 2 강자성층을 패턴 형성하여, 패턴 형성된 보조층을 제거한 후에 및 자기 저항성 소자를 형성한 후에 기판을 도시한 개략도이며,
도 23은 링형 층 소자를 갖는 자기 저항성 소자를 도시한 개략도이다.
본 발명의 목적은, 외부로부터의 장애 자기장에 대해 둔감하고, TMR-효과를 갖는 자기 저항성 소자에 대해서 뿐만 아니라 GMR-효과를 갖는 저기 저항성 소자에 대해서도 작용하며, 선행 기술에 비해 상승된 기억 밀도로 제조될 수 있는, 적어도 하나의 자기 저항성 소자를 갖춘 기억 셀 장치를 제공하는 것이다.
상기 목적은, 청구항 1에 따른 기억 셀 장치 및 청구항 11에 따른 상기 장치의 제조 방법에 의해서 달성된다. 본 발명의 추가 실시예는 종속항에서 기술된다.
본 발명에 따른 기억 셀 장치는, 층평면에서 링형 횡단면을 갖는 적어도 하나의 자기 저항성 소자를 포함한다. 상기 자기 저항성 소자는 층평면에 수직으로 위·아래로 스택된 층 소자를 포함한다. 링형 횡단면을 갖는 자기 저항성 소자를 사용함으로써 외부 장애 자기장에 대한 둔감도가 증가될 수 있는데, 그 이유는 외부로부터의 장애 자기장이 링형 소자의 확장을 통해 매우 균일하고도 광범위하게 효과가 없어지기 때문이다. 예를 들어 μ-금속을 사용하면 추가의 차폐 조치가 포기될 수 있다.
링형 강자성층 소자내에는 폐쇄된 자력 선속이 존재하기 때문에, 기껏해야 자기 반전 동안에만 외부로 누설 자기장이 발생된다. 따라서, 하나의 자기 저항성 소자의 층 소자 또는 이웃하는 자기 저항성 소자의 층 소자는 거의 완전히 자기적으로 분리된다. 그렇기 때문에, 기억 밀도가 높은 동일한 형태의 다수의 자기 저항성 소자가 기억 셀 장치내에 제공될 수 있다.
링형 층 소자내에는 2가지 안정된 자화 상태가 존재한다. 즉, 자화 흐름이 시계 바늘 방향으로 혹은 시계 바늘 반대 방향으로 연결된다. 상기 2가지 상태는 매우 안정적이고, 한가지 상태로부터 다른 상태로의 전이는 결함 및 구조적인 불규칙성에 대해 둔감하다. 따라서, 비가역적인 자화 프로세스에 의한 정보 손실의 가능성은 간단히 결합되는 종래의 소자 구조물의 경우보다 더 적다.
기억 셀 장치는 또한 서로 교차되는 제 1 라인 및 제 2 라인을 포함한다. 상기 제 1 라인과 제 2 라인 사이의 교차 영역에 자기 저항성 소자가 배치된다. 이 때 제 1 라인 및 제 2 라인은 상기 교차 영역에서 층평면과 관련하여 자기 저항성 소자의 상이한 측면에 배치된다. 제 1 라인 및/또는 제 2 라인은 적어도 하나의 제 1 라인섹션 및 제 2 라인섹션을 포함한다. 상기 제 1 라인섹션내에서는 층평면과 평행한 전류성분이 우세한 반면, 제 1 라인과 제 2 라인 사이의 교차 영역에 있는 제 2 라인섹션내에서 층평면에 수직인 전류성분이 우세하다. 특히 상기 제 1 라인섹션은 층평면과 평행하게 진행하고, 제 2 라인섹션은 제 1 라인과 제 2 라인 사이의 교차 영역에서 층평면과 평행한 평면과 교차된다. 특히 제 1 라인 및/또는 제 2 라인은 층평면에 수직으로 연결되어 있다.
상기 방식으로 형성된 라인을 통해 흐르는 전류는 링형 자기 저항성 소자의 소정 장소에서, 기록 과정시 자기 저항성 소자의 자기 반전에 적합한 자기장을 형성한다. 이 경우에는, 층평면에 있는 수직 전류성분의 방위 (순환) 자기장뿐만 아니라, 층평면에서 라인의 종방향에 수직인 수평 전류성분의 가로 자기장 성분도 또한 자기 반전 필드에 기여한다. 층평면에 평행한 전류성분은 자기 반전에 기여하는데, 그 이유는 제 1 라인 및 제 2 라인의 제 1 라인섹션이 링형 자기 저항성 소자까지 상이한 거리를 가짐으로써 상기 라인섹션에서 보상이 이루어지지 않기 때문이다.
라인을 상기와 같이 형성함으로써, 기억 셀 장치를 지금까지의 해결책에 비해 더 간단하면서도 더 큰 기억 밀도로 제조하는 것이 가능하다. 기억 소자의 소정 장소에서 교차되는 제 1 라인 및 제 2 라인은 기록 및 판독을 위해 충분하다. 예를 들어 링형 기억 소자에 의해서, WO 96/25740호에 공지된 해결책과 달리 추가의 라인이 필요없다. 그럼으로써, 기억 셀 당 더 적은 표면을 요구하게 된다.
또한, GMR-효과를 기초로 하는 자기 저항성 소자를 갖춘 기억 셀 장치뿐만 아니라 TMR-효과를 기초로 하는 자기 저항성 소자를 갖춘 기억 셀 장치도 실현될수 있는데, 그 이유는 US 5 477 482호 및 5 541 868호에 공지된 해결책과 달리 자성 스위칭 필드를 형성하기 위해서 자기 저항성 소자를 통과하는 전류가 필요없기 때문이다.
바람직하게는, 제 1 라인뿐만 아니라 제 2 라인도 각각 적어도 하나의 제 1 라인섹션 및 제 2 라인섹션을 포함하는데, 상기 제 1 라인섹션에서는 층평면과 평행한 전류성분이 우세하고, 제 2 라인섹션에서는 층평면에 수직인 전류성분이 우세하기 때문이다. 제 1 라인의 제 2 라인섹션을 통과하는 전류 및 제 2 라인의 제 2 라인섹션을 통과하는 전류가 동일한 방향으로 흐르도록 제 1 라인 및 제 2 라인이 접속되면, 상기 전류들의 방위 자기장은 구조상 서로 중첩되고, 자기 저항성 소자의 소정 장소에서 강화된다. 이와 같은 방식으로 기억 셀 필드내에서의 선택적인 기록이 가능해진다.
자기 저항성 소자가 제 1 라인과 제 2 라인 사이에 접속되면, 저장된 정보는 제 1 라인 및 제 2 라인을 통해 판독 출력될 수 있다. 이 목적을 위해 자기 저항성 소자의 저항이 평가된다. 상기 저항의 평가는 자기 저항성 소자의 절대 저항을 측정함으로써, 자기 저항성 소자의 스위칭시에 저항 변동을 측정함으로써 또는 공지된 자화 상태를 갖는 이웃하는 자기 저항성 소자의 저항과 비교함으로써 이루어질 수 있다. 저장된 정보를 판독 출력하기 위해서는, 자기 저항성 소자의 저항을 평가하기 위한 모든 방법이 적합하다.
자기 저항성 소자는 바람직하게 각각 제 1 강자성층 소자, 비자성층 소자 및 제 2 강자성층 소자를 포함하며, 상기 비자성층 소자는 제 1 강자성층 소자와 제 2 강자성층 소자 사이에 배치된다. 자기 저항성 소자는 GMR-효과뿐만 아니라 또한 TMR-효과를 기초로 한다. TMR-효과를 기초로 하는 자기 저항성 소자의 사용은, GMR-소자에 비해 더 큰 저항 때문에, 상기 더 큰 저항에 의해 야기되는 더 적은 전력 소비 때문에 및 대부분 더 큰 자기 저항 효과 때문에 선호된다. 장치가 필요로 하는 자기 스위칭 필드를 형성할 수 있는 경우에는, 자기 저항성 소자가 또한 CMR-효과를 기초로 할 수도 있다.
상기 제 1 강자성층 소자 및 제 2 강자성층 소자는 바람직하게 원소 Fe, Ni, Co, Cr, Mn, Gd, Dy, Bi 중에서 적어도 하나의 원소를 함유한다. 제 1 강자성층 소자 및 제 2 강자성층 소자는 바람직하게 자기 강도 및/또는 층두께면에서 서로 상이하다.
상기 제 1 강자성층 소자 및 제 2 강자성층 소자는 바람직하게 층평면에 수직으로 2nm 내지 20nm의 두께를 갖는다. 비자성층 소자는 TMR-효과의 경우에 바람직하게 재료 Al2O3, NiO, HfO2, TiO2, NbO, SiO2중에서 적어도 하나의 재료를 포함하고, 층평면에 수직으로 1nm 내지 4nm의 두께를 갖는다. GMR-소자의 경우, 비자성층 소자는 바람직하게 물질 Cu, Au, Ag 및/또는 Al 중에서 적어도 하나의 물질을 함유하고, 층평면에 수직으로 2nm 내지 5nm의 두께를 갖는다. 제 1 강자성층 소자, 제 2 강자성층 소자 및 비자성층 소자는 바람직하게 층평면에 평행하게 50nm 내지 400nm의 치수를 갖는다.
대량의 데이터를 저장하기 위해서, 기억 셀 장치는 매트릭스 형태로 배치된 동일한 형태의 다수의 자기 저항성 소자를 포함한다. 또한, 동일한 형태의 다수의 제 1 라인 및 제 2 라인이 제공된다. 제 1 라인 및 제 2 라인은 서로 교차된다. 제 1 라인 중 하나의 라인과 제 2 라인 중 하나의 라인 사이의 교차 영역에는 자기 저항성 소자가 각각 하나씩 배치된다. 제 1 라인 및/또는 제 2 라인은 각각 제 1 라인섹션 및 제 2 라인섹션을 교대로 포함하는데, 상기 제 1 라인섹션에서는 층평면과 평행한 전류성분이 우세하고, 제 2 라인섹션에서는 층평면에 수직인 전류성분이 우세하다. 링형 자기 저항성 소자들이 자기적으로 거의 분리되기 때문에, 높은 기억 밀도에 도달할 수 있다.
바람직하게는 제 1 라인 뿐만 아니라 제 2 라인도 각각 제 1 라인섹션 및 제 2 라인섹션을 포함하기 때문에, 결과적으로는 개별 기억 셀 내부로의 선택적인 기록 입력이 가능해진다.
본 발명의 일 실시예에 따라 제 1 라인 중 하나의 라인의 및/또는 제 2 라인 중 하나의 라인의 제 1 라인섹션 및 제 2 라인섹션은, 관련 라인이 층평면과 평행하게 스트립 형태의 횡단면을 갖도록 배치된다. 상기 실시예에서는 기억 셀 당 4 F2의 표면 수요에 도달할 수 있으며, 이 경우 F는 층평면과 평행한 라인의 폭이 이웃하는 라인 사이의 간격(F)으로서도 간주되는 경우에는 개별 기술에서 최소로 제조될 수 있는 구조물의 크기이다. 상기와 같은 배치예에서는, 제 1 및/또는 제 2 라인내의 수직 전류성분이 구조적으로 중첩됨으로써 층평면에 있는 각 링형 기억 소자의 소정 장소에서 방위 자기장이 형성되고, 이 자기장은 링형 자기 저항성 소자의 자기 반전에 1차적으로 책임이 있다. 층평면과 평행한 전류성분으로부터 기인되는 자기장의 량은 결과적으로 형성되는 자기 스위칭 필드의 비대칭을 야기하고, 상기 비대칭은 스위칭 필드 임계값의 감소면에서 긍정적으로 작용한다.
기억 셀 장치의 추가 실시예에서는 자기 저항성 소자가 제 1 라인과 제 2 라인 사이에 행 및 열 방식으로 배치되며, 이 경우 층평면은 자기 저항성 소자의 중심 평면을 관통하여 확장된다. 이 때 행의 방향 및 열의 방향은 층평면과 평행하며, 행의 방향은 열의 방향과 교차된다. 층평면 위로 돌출되는 제 1 라인 중 한 라인의 제 1 라인섹션의 돌출부는 각각, 이 돌출부가 연결선과 관련하여 상기 셀의 자기 저항성 소자에 의해 측면으로 교대로 변위 배치되도록, 상기 행의 이웃하는 자기 저항성 소자 사이에 배치된다. 층평면 위로 돌출되는 제 2 라인 중 한 라인의 제 1 라인섹션의 돌출부는 각각 상기 열 중 한 열의 이웃하는 자기 저항성 소자 사이에 배치되며, 이 경우 상기 돌출부는 연결선과 관련하여 이웃하는 자기 저항성 소자 사이에 측면으로 변위 배치된다. 층평면 위로 돌출되는, 상기 라인 중 하나의 라인을 따라 이웃하는 제 1 라인섹션의 돌출부는 개별 연결 라인과 관련하여 반대 측면에 변위 배치된다. 따라서, 층평면 위로 돌출되는 제 1 라인 및 제 2 라인의 돌출부는 길이 방향으로 연장된 직사각형이 아니라, 오히려 웨이브 형태이다. 상기 실시예에서는 자기 저항성 소자의 소정 장소에서 쌍수로 대칭인 국부적인 방위 자기장이 야기된다. 기억 셀 당 공간 수요는 9 F2이다.
기억 셀 장치의 상기 실시예에서는, 층평면에 있는 링형 소자의 소정 장소에서 더 높은, 말하자면 쌍수 대칭의 자기 스위칭 필드가 형성된다. 이와 같은 실시예는 바람직하게 하기와 같은 장점을 갖는다:
- 층평면 위로 돌출되는 제 1 라인 및 제 2 라인의 돌출부는 스트립이고, 상기 스트립의 중심 라인 및 에지는 서로 평행한 웨이브 형태의 다각형 열을 형성한다.
- 상기 웨이브 형태의 스트립 구조는 주기적으로 반복되며, 상기 웨이브 형태의 스트립은 중앙의 종방향을 중심으로 움직인다.
- 제 1 라인 및 제 2 라인의 이웃하는 돌출 스트립은 절반 주기만큼 서로 종방향으로 이동된다.
- 제 1 라인의 돌출 스트립은 웨이브 스트립의 "제로 장소에서" 제 2 라인의 돌출 스트립과 교차되며, 이 경우 중앙의 종방향은 직각을 형성하지만, 스트립은 섹션 방식으로 서로 평행하게 진행한다. 이 때, 개별 중앙 종방향과 돌출 스트립의 교차점이 각각 제로 장소로서 표기된다.
- 링형 자기 저항성 소자는 층평면에서 행 및 열 방식으로 형성된 제 1 라인과 제 2 라인 사이의 교차 장소에 배치된다.
- 제 1 라인 및 제 2 라인이 교차 장소에서 층평면에 수직으로 꺾어짐으로써, 상기 교차 장소에서는 수직 전류성분을 갖는 제 2 라인섹션이 존재하게 된다.
제 1 라인 및 제 2 라인의 수직 전류성분에 의해 형성되는 자기장이 구조적으로 중첩되고 전류 세기가 충분한 경우에는, 상기와 같은 배열에 의해 쌍수로 대칭인 스위칭 필드가 링형 자기 저항성 소자의 소정 장소에서 형성될 수 있다.
이와 같은 실시예는 기억 셀 당 공간 수요가 9 F2에 달함으로써 실현될 수 있다. 이 목적을 위해 기억 셀 장치는 추가로 하기와 같은 장점을 갖는다:
- 웨이브 형태 스트립의 주기는 6F이고, 상기 스트립의 진폭은 F/2이다.
- 상기 스트립은 종방향에 대해 수직으로 최소의 폭 및 최소의 간격(F)을 갖는다.
- 제 1 라인 및 제 2 라인의 돌출 스트립은 길이(F)의 세그먼트로 서로 평행하게 진행한다.
- 링형 기억 소자는 층평면에 있는 제 1 라인과 제 2 라인 사이의 교차 장소에서 3F의 간격으로 행 및 열 방식으로 배치된다.
기억 셀 장치를 제조하기 위해 기판의 주표면에는 제 1 라인이 형성된다. 제 1 강자성층, 비자성층 및 제 2 강자성층의 증착 및 패턴 형성에 의해, 층평면에서 링형 횡단면을 갖는 자기 저항성 소자가 형성된다. 자기 저항성 소자가 교차 영역에 배치되도록 제 1 라인과 교차되는 제 2 라인이 형성된다. 상기 제 1 라인 및/또는 제 2 라인은 이 라인들이 적어도 하나의 제 1 라인섹션 및 제 2 라인섹션을 갖도록 형성되는데, 상기 제 1 라인섹션에서는 층평면과 평행한 전류성분이 우세하고, 제 2 라인섹션에서는 층평면에 수직인 전류성분이 우세하다.
제 1 강자성층, 비자성층 및 제 2 강자성층의 패턴 형성은 바람직하게 동일한 마스크로 이루어진다.
링형 자기 저항성 소자를 패턴 형성하기 위해서는 자기 정렬 프로세스를 사용하는 것이 바람직하다. 이 목적을 위해 기판의 주표면에 배치된 하나의 층에는 개구가 형성되고, 상기 개구의 에지 위에 동형의 층이 증착된다. 상기 동형의 층을 이방성으로 에칭 백 함으로써, 이방성 패턴 형성을 위한 마스크로서 사용되는 링형 스페이서가 에지에 형성된다. 치수가 F인 개구가 형성되면, 상기와 같은 방식으로 외부 직경이 F이고 내부 직경이 F보다 작은 자기 저항성 소자가 제조될 수 있다.
제 1 라인 및 제 2 라인은 각각 바람직하게 2개의 단계로 제조된다. 먼저 제 1 라인 또는 제 2 라인의 하부 세그먼트가 형성되고, 그 다음에 제 1 라인 또는 제 2 라인의 상부 세그먼트가 형성된다. 기판의 주표면 위로 돌출되는 개별 라인의 하부 세그먼트의 돌출부 및 상부 세그먼트의 돌출부가 부분적으로 중첩됨으로써, 서로 연결되고 구부러진 제 1 라인 및 제 2 라인이 형성된다. 층평면에 수직인 전류성분이 발생되는 제 2 라인섹션은 개별 라인의 하부 세그먼트 또는 상부 세그먼트의 중첩 영역에서 형성된다. 그 사이에 배치된 하부 세그먼트 또는 상부 세그먼트의 부분들은 층평면과 평행하게 진행하는 제 1 라인섹션이다.
제 1 라인 또는 제 2 라인의 하부 세그먼트를 제조할 때에는, 전문 분야에서 대부분 금속 1로서 표기되는 제 1 금속화 평면 및 전문 분야에서 대부분 금속 2로서 표기되는 제 2 금속화 평면이 동시에 기억 셀 장치의 주변 영역에 형성된다. 제 1 라인 또는 제 2 라인의 상부 세그먼트를 제조할 때에는, 전문 분야에서 Via 1로서 표기되는 제 1 콘택 및 전문 분야에서 대부분 Via 2로서 표기되는 제 2 콘택이 동시에 주변 영역에 형성된다.
바람직하게, 셀 필드의 제 1 라인은 주변 영역의 제 1 금속화 평면 위에 콘택되고, 셀 필드의 제 2 라인은 주변 영역의 제 2 금속화 평면 위에 콘택된다.
제 1 라인 및 제 2 라인의 제조는 바람직하게 Damaschene-기술에 의해서 이루어진다. 이 목적을 위해 제 1 절연층이 증착되고 포토리소그래픽 프로세스 단계 및 이방성 플라즈마 에칭 단계(RIE)에 의해 패턴 형성됨으로써, 상기 절연층은 주변 영역의 나중에 제조될 제 1 금속화 평면 영역에서 및 셀 필드의 제 1 라인의 하부 세그먼트 영역에서 제거된다. 제 1 도전층 또는 제 1 도전층으로 이루어진 층 구조물이 증착되고, 예를 들어 CMP와 같은 평탄화 에칭 방법에 의해 패턴 형성된다. 그럼으로써, 제 1 라인의 하부 세그먼트 및 주변 영역의 제 1 금속화 평면이 형성된다. 그 다음에 제 2 절연층이 증착되고 포토리소그래픽 프로세스 단계 및 이방성 에칭 단계에 의해 패턴 형성됨으로써, 상기 절연층은 주변 영역의 나중에 제조될 제 1 콘택 영역에서 및 제 1 라인의 상부 세그먼트 영역에서 제거된다. 제 1 콘택 및 제 1 라인의 상부 세그먼트는, 제 2 도전층 또는 제 2 도전층으로 이루어진 구조물을 증착하고 예를 들어 CMP와 같은 평탄화 에칭 방법에 의해 패턴 형성함으로써 형성된다.
그에 상응하게, 제 2 라인의 하부 세그먼트 및 주변 영역의 제 2 금속화 평면은 제 3 절연층 및 제 3 도전층 또는 제 3 도전층으로 이루어진 층 구조물을 증착 및 패턴 형성함으로써 형성되고, 제 2 라인의 상부 세그먼트 및 주변 영역의 제 2 콘택은 제 4 절연층 및 제 4 도전층을 증착 및 패턴 형성함으로써 형성된다.
제 1 라인 및 제 2 라인을 각각 2개의 단계로 제조함으로써, 기억 셀 장치의 제조는 간단한 방식으로 다중 와이어링 프로세스에 통합될 수 있다. 제 1 라인 또는 제 2 라인의 하부 세그먼트 및 상부 세그먼트를 형성하기 위해서, 주변 금속화 평면을 제조하기 위해 및 그 사이에 필요한 콘택(Via로도 언급됨)을 제조하기 위해 필요한 증착 단계 및 패턴 형성 단계가 사용된다. 셀 필드의 제 1 라인의 하부 세그먼트 또는 상부 세그먼트의 형성은 주변 영역의 제 1 금속화 평면(금속 1) 또는 제 1 콘택-평면(Via 1)을 형성하는 것과 동일한 작업 프로세스로 이루어진다. 그와 마찬가지로, 제 2 라인의 하부 세그먼트 및 상부 세그먼트도 제 2 금속화 평면(금속 2) 및 제 2 콘택-평면(Via 2)과 동시에 형성된다.
상기와 같은 조치에 의해서는 또한, 셀 필드의 제 1 라인 및 제 2 라인 사이에 존재하는 수직 간격보다 훨씬 더 큰 수직 간격이 주변 영역의 서로 위·아래로 배치된 금속화 평면 사이에 존재하게 되는 기술적인 문제가 해결된다. 셀 필드내에 있는 제 1 라인과 제 2 라인 사이의 수직 간격은 통상적으로 20 내지 40nm에 달하는 자기 저항성 소자의 치수에 의해서 결정된다. 주변 영역의 이웃하는 금속화 평면 사이의 간격은 기생 정전 용량을 줄이기 위해 훨씬 더 커야만 한다. 0.35㎛ 기술에서는 상기 간격이 통상적으로 350 내지 400nm에 달한다. 추가의 금속화 평면, 애스팩트비가 큰 추가의 토포그래피 또는 Via가 형성되지 않으면서도, 기술된 조치에 의해 상기 문제점은 해결된다.
본 발명은 도면에 도시된 실시예를 참조하여 하기에서 자세히 설명된다.
기억 셀 장치에서 링형 자기 저항성 소자(11)는 제 1 라인(12)과 제 2 라인(13) 사이에 배치된다(도 1 및 조 2 참조). 자기 저항성 소자는 투영면에 수직으로 진행하는 층평면(14)에서 링형 횡단면을 갖는다. 제 1 라인(12)은 제 1 라인섹션(121) 및 제 2 라인섹션(122)을 포함한다. 제 1 라인섹션(121)은 층평면(14)과 평행하게 진행하지만, 그와 달리 제 2 라인섹션(122)은 층평면(14)에 수직으로 진행한다. 그에 상응하게 제 2 라인(13)도 제 1 라인섹션(131) 및 제 2 라인섹션(132)을 포함한다. 제 1 라인섹션(131)은 층평면(14)과 평행하게 진행하고, 제 2 라인섹션(132)은 층평면(14)에 수직으로 진행한다. 전류가 제 1 라인(12) 및 제 2 라인(13)을 통해 흐르면, 제 1 라인섹션(121 및 131)내에서는 층평면(14)과 평행한 전류성분이 우세하게 된다. 그와 달리 제 2 라인섹션(122 및 132)내에서는 층평면(14)에 수직인 전류성분이 우세하다.
전류가 제 1 라인(12)을 통해 흐르면, 제 2 라인섹션(122)을 통해 흐르는 수직 전류성분이 자기 저항성 소자(11)의 소정 장소에서 방위 자기장을 야기한다. 그에 상응하게 제 2 라인(13)내에서는 제 2 라인섹션(132)을 통해 흐르는 수직 전류성분이 자기 저항성 소자(11)의 소정 장소에서 방위 자기장을 야기한다. 제 1 라인(12) 및 제 2 라인(13)이 극성을 가지면, 제 1 라인(12) 중 하나의 라인과 제 2 라인(13) 중 하나의 라인 사이의 교차 영역에 배치된 자기 저항성 소자(11)의 소정 장소에서는, 수직 전류성분이 개별 제 2 라인섹션(122, 132)내에서 동일한 방향으로 흐르게 되고, 따라서 상기 방위 자기장의 구조적인 중첩 및 상기 교차 영역에 배치된 자기 저항성 소자(11)의 자화가 전환될 수 있게 된다.
제 1 라인섹션(121, 131) 및 제 2 라인섹션(122, 132)이 제공됨으로써, 제 1 라인(12) 및 제 2 라인(13)은 층평면(14)에 수직인 하나의 평면에 계단 형태의 횡단면을 갖게 된다.
하나의 기억 셀 장치는 서로 평행하게 진행하는 제 1 라인(31), 및 마찬가지로 서로 평행하게 진행하고 제 1 라인(31)과 교차하는 제 2 라인(32)을 포함한다(도 3 참조). 평면도로 볼 때 제 1 라인(31) 및 제 2 라인(32)은 각각 스트립 형태의 횡단면을 갖는다. 상기 제 1 라인 및 제 2 라인은 0.35㎛의 폭, 0.35㎛의 상호 간격 및 셀 필드 크기에 의존하는 대략 70 내지 700㎛의 거리를 갖는다.
제 1 라인(31) 중 하나의 라인과 제 2 라인(32) 중 하나의 라인이 교차하는영역에는, 링형 횡단면을 갖는 자기 저항성 소자(33)가 각각 하나씩 배치된다. 도 3의 평면도로 볼 때 상기 영역은 제 2 라인(32)에 의해서 각각 커버되기 때문에, 도 3에서 자기 저항성 소자(33)의 윤곽은 각각 파선으로 표시되어 있다.
제 1 라인(31) 및 제 2 라인(32)은, 도 1 및 도 2를 참조하여 기술되는 바와 같이, 투영면에 수직이고 스트립 형태의 진행과 평행한 하나의 단부 섹션에서, 투영면과 평행하게 진행하는 제 1 라인섹션 및 투영면에 수직으로 진행하는 제 2 라인섹션을 갖는 계단 형태의 횡단면을 갖는다. 전류가 제 1 라인(31) 및 제 2 라인(32)을 통해 흐르면, 제 1 라인섹션에서는 각각 링형 횡단면과 평행한 전류성분이 우세하게 된다. 그와 달리 제 2 라인섹션내에서는 링형 횡단면에 수직인 전류성분이 우세하다. 자기 저항성 소자(33) 각각의 상부 및 하부에는 제 1 라인(31) 및 제 2 라인(32)에 속하는 제 2 라인섹션이 배치되고, 상기 제 2 라인섹션에서는 전류가 자기 저항성 소자(33)의 링형 횡단면에 수직으로 흐를 수 있다.
하나의 기억 셀 장치에서 링형 자기 저항성 소자(41)는 층평면으로 기술된 하나의 평면에 행 및 열로 이루어진 그리드 형태로 배치된다(도 4 참조).
각각의 자기 저항성 소자(41)는 제 1 라인(42) 중 하나의 라인과 제 2 라인(43) 중 하나의 라인 사이에 배치된다. 제 1 라인(42) 및 제 2 라인(43)의 층평면을 투시해보면, 개별 행 및 열에 평행한 섹션을 포함하는 웨이브 형태의 다각형 열이 형성된다. 상기 평행한 섹션들은 이웃하는 자기 저항성 소자(41)의 중심점을 통과하는 직선에 대해 교대로 평행하게 변위 배치된다.
제 1 라인(42) 및 제 2 라인(43)은 투영면에 수직으로 스트립 형태의 횡단면을 갖는다(도 4에서 V-V로 도시된 단부 섹션이 도시되어 있는 도 5 참조). 상기 제 1 라인(42)은 제 1 라인섹션(421) 및 제 2 라인섹션(422)을 포함한다. 제 1 라인섹션(421)은 투영면과 평행하게 진행하지만, 그와 달리 제 2 라인섹션(422)은 투영면에 수직으로 진행한다.
제 2 라인(43)은 투영면과 평행하게 진행하는 제 1 라인섹션(431)을 포함한다. 제 2 라인섹션(43)은 또한 투영면에 수직으로 진행하는 제 2 라인섹션(432)을 포함한다.
각각의 제 1 라인(42) 및 제 2 라인(43)을 따라 제 1 라인섹션(421, 431) 및 제 2 라인섹션(422, 432)이 교대로 배치된다.
MOS-트랜지스터 등과 같은 소자를 포함하고 단결정 실리콘으로 이루어진 기판(61)상에는, 두께가 50 내지 100nm인 제 1 SiO2-층(62), 두께가 30 내지 50nm인 제 1 Si3N4-층(63) 및 두께가 400 내지 800nm인 제 2 SiO2-층(64)이 제공된다(도 6 참조). 포토리소그래픽 방식으로 형성되는 래커 마스크 및 이방성 에칭을 사용하여, 제 2 SiO2-층(64)내에서 트렌치(64')가 개방되도록 제 2 SiO2-층(64)이 패턴 형성된다.
그 다음에 TaN/Ta로 이루어진 50nm 두께의 도전 확산 배리어층(65) 및 구리로 이루어진 제 1 도전층이 전표면적으로 증착된다. 구리로 이루어진 제 1 도전층은, 상기 층이 트렌치(64')를 완전히 충진시킬 정도의 두께로 증착된다. 제 1 도전 확산 배리어층(65) 및 제 1 도전층은 화학 기계식 폴리싱에 의해 패턴 형성된다. 이 때 제 2 SiO2-층(64)의 표면은 노출되며, 트렌치(64') 내부에 매립된 제 1 라인의 하부 세그먼트(67)는 셀 필드 영역(Z)에 형성되고, 제 1 금속화 평면(68)의 라인은 주변 영역(P)에 형성된다(도 7 참조).
그 다음에 30 내지 50nm 두께의 Si3N4-층(69) 및 400 내지 800nm 두께의 제 3 SiO2-층(610)이 증착되어, 포토리소그래픽 방식으로 형성되는 래커 마스크 및 이방성 에칭의 도움으로 패턴 형성된다(도 8 참조). 이 때 트렌치(60')가 형성된다.
이어서 제 2 도전 배리어층(611) 및 제 2 도전층(612)이 전표면적으로 증착된다. 제 2 도전 배리어층(611)은 50nm의 두께로, TaN/Ta로 형성된다. 제 2 도전층은, 상기 층이 트렌치(610')를 충진시킬 정도의 두께로 구리로 증착된다. 제 2 도전층(612) 및 도전 배리어층(611)이 CMP에 의해서 평탄화됨으로써, 제 2 SiO2-층(610)의 표면은 노출되고, 트렌치(610') 내부에 매립된 제 1 라인(613)의 상부 세그먼트 및 제 1 콘택(614)이 형성된다(도 9 참조). 제 1 라인의 상부 세그먼트(613) 및 상기 제 1 라인의 하부 세그먼트(67)는 부분적으로 중첩된다.
그 다음에 제 1 배리어층(615), 제 1 강자성층(616), 비자성층(617), 제 2 강자성층(618) 및 제 2 확산 배리어층(619)이 증착된다(도 10 참조). 제 1 확산 배리어층(615) 및 제 2 확산 배리어층(619)은 10 내지 30nm의 두께로 Ta로 형성된다. 제 1 강자성층(616)은 3 내지 10nm의 두께로 Co로 형성된다. 비자성층(617)은 1 내지 3nm의 두께로 NiFe로 형성된다. 도 10에는 개관을 명확하게 할 목적으로 제 1 강자성층(616), 비자성층(617) 및 제 2 강자성층(618)이 3겹층(616, 617,618)으로 도시되어 있다.
마스크(620)를 사용하여 제 1 확산 배리어층(615), 제 1 강자성층(616), 비자성층(617), 제 2 강자성층(618) 및 제 2 확산 배리어층(619)을 이방성 에칭함으로써, 기판(61) 표면과 평행한 링형 횡단면을 갖는 자기 저항성 소자(621)가 형성된다(도 11 참조). 마스크(620)는 도 20 및 도 22를 참조하여 하기에서 계속 설명되는 자기 정렬 프로세스에 의해 형성된다.
CMP를 이용하여 제 4 SiO2-층(622)을 증착 및 평탄화함으로써, 자기 저항성 소자(621)가 절연 재료로 감싸진다(도 12 참조).
그 다음에 제 3 Si3N4-층(623)이 증착 및 포토 래커 마스크(624)에 의해 패턴 형성됨으로써, 자기 저항성 소자(621)는 제 3 Si3N4-층(623)에 의해 커버된 채로 유지되는 한편, 상기 층이 주변 영역에서는 제거된다(도 13 참조).
포토 래커 마스크(624)를 제거한 후에는, 두께가 400 내지 800nm인 제 5 SiO2-층(625)이 전표면적으로 증착되고, 상기 층의 표면에서는 포토리소그래픽 프로세스 단계에 의해 포토 래커 마스크(626)가 형성된다.
포토 래커 마스크(626)를 에칭 마스크로 사용함으로써, 제 5 SiO2-층(625) 및 제 4 SiO2-층(622)이 패턴 형성된다. 이 때 트렌치(625')가 형성된다(도 14 참조). 자기 저항성 소자(621) 상부에는 제 3 Si3N4-층(623)이 남아 있다.
마스크(626)를 제거한 후에는, 트렌치(625')를 충진시키는 제 3 도전 배리어층(627) 및 제 3 도전층이 증착된다(도 15 참조). 상기 제 3 도전 배리어층(627)은 30 내지 50nm의 두께로 Ta/TaN으로 형성된다. 상기 제 3 도전층은 구리로 형성된다. 화학 기계식 폴리싱에 의해 상기 제 3 도전 배리어층(627) 및 제 3 도전층이 평탄화된다. 이 때 제 5 SiO2-층(625)의 표면이 노출된다. 셀 필드(Z)내에서는 제 2 라인의 하부 세그먼트(629)가 형성되고, 주변 영역(P)에서는 제 2 금속화 평면(630)이 형성된다(도 15 참조). 30 내지 50nm 두께의 제 4 Si3N4-층(631) 및 400 내지 800nm 두께의 제 6 SiO2-층(632)이 전표면적으로 증착된다. 상기 층위에 포토 래커로 이루어진 마스크(633)가 포토리소그래픽 프로세스 단계에 의해 제조된다. 이방성 에칭에 의해 제 6 SiO2-층(632) 및 제 4 Si3N4-층(631)이 패턴 형성되고, 이 때 트렌치(632')가 형성된다(도 16 참조).
마스크(633)를 제거한 후에 트렌치(632')의 에지에 제 4 도전 배리어층(634) 및 트렌치(632')를 충진시키는 제 4 도전층이 증착된다. 제 4 도전 배리어층(634)은 50nm의 두께로 TaN/Ta로 형성된다. 트렌치의 바닥은 스퍼터링-프로세스 및/또는 RIE-프로세스에 의해 노출된다. 제 4 도전층은, 트렌치(632)가 충진될 정도의 두께로 구리로 형성된다. 제 4 도전 배리어층(634) 및 제 4 도전층은 CMP에 의해 평탄화되며, 이 때 제 6 SiO2-층(632)의 표면이 노출된다. 그와 동시에 제 4 도전층으로부터 주변 영역(P)에서는 제 2 콘택(636)이 형성되고, 셀 필드 영역(Z)에서는 제 2 라인의 상부 세그먼트(637)가 형성된다(도 17 참조).
이어서 30 내지 50nm 두께의 제 5 Si3N4-층(638) 및 400 내지 800nm 두께의 제 7 SiO2-층(639)이 증착 및 패턴 형성된다. 도시되지 않은 포토 래커 마스크 및 이방성 에칭을 이용하여 패턴 형성하는 경우에는, 제 2 콘택(636)까지 미치는 트렌치(639)가 개방된다(도 18 참조).
Ta/TaN으로 이루어진 30 내지 50nm 두께의 제 5 도전 배리어층(640) 및 구리로 이루어진 제 5 도전층을 CMP를 이용하여 증착 및 평탄화함으로써, 트렌치(639')가 제 3 금속화 평면(642)으로 충진된다(도 19 참조).
표면 영역에 확산 배리어층을 포함하는 기판(71)상에, Co로 이루어진 3 내지 10nm 두께의 제 1 강자성층(72), Al2O3로 이루어진 1 내지 3nm 두께의 비자성층(73) 및 NiFe로 이루어진 3 내지 10nm 두께의 제 2 강자성층(74)이 제공된다(도 20 참조).
상기 제 2 강자성층(74)상에 Si3N4로 이루어진 50 내지 100nm 두께의 보조층(75)이 제공되어, 포토 래커 마스크(도시되지 않음)를 이용하여 패턴 형성된다. 이 경우 보조층(75)내에는, 제 2 강자성층(74)의 표면이 노출된 개구가 형성된다.
그 다음에 SiO2또는 Ta로 이루어진 80 내지 120nm 두께의 동일한 형태의 층(76)이 형성된다.
F- 또는 Cl-함유 반응 가스로 이방성 에칭(RIE)함으로써, 상기 동형의층(76)으로부터 제조 방법에 따라 링형으로 형성된 스페이서(77)가 형성된다(도 21 참조). 제 2 강자성층(74), 비자성층(73) 및 제 1 강자성층(72)(궁극적으로는 도시되지 않은 확산 배리어층을 포함)을 패턴 형성하기 위해, 패턴 형성된 보조층(75)을 제거한 후에는 스페이서(77)가 에칭 마스크로서 사용된다. 이 때 링형의 자기 저항성 소자(78)가 형성된다. 스페이서(77)가 확산 배리어 작용하는 Ta로 형성되면, 상기 스페이서는 기억 셀 장치에서 확산 배리어로서 사용될 수 있다.
링형 횡단면을 갖는 자기 저항성 소자(81)는 적어도 하나의 제 1 강자성층 소자(82), 비자성층 소자(83) 및 제 2 강자성층 소자(84)를 포함하며, 상기 층들은 스택으로서 위·아래로 배치되어 있다. 상기 제 1 강자성층 소자(82)는 3 내지 10nm의 두께, 350nm의 외부 직경 및 100 내지 190nm의 내부 직경을 가지며, Co를 함유한다. 상기 비자성층 소자(83)는 1 내지 3nm의 두께를 가지며, Al2O3를 함유한다. 상기 제 2 강자성층 소자(84)는 3 내지 10nm의 두께를 가지며, NiFe를 함유한다. 상기 비자성층 소자(83) 및 제 2 강자성층 소자(84)는 제 1 강자성층 소자와 동일한 횡단면을 갖는다.
상기 제 1 강자성층 소자(82) 및 제 2 강자성층 소자(84)는 각각 시계 바늘 방향으로 혹은 시계 바늘 반대 방향으로 자화 방향을 가질 수 있다. 제 1 강자성층 소자(82)의 자화 방향이 제 2 강자성층 소자(84)의 자화 방향과 일치하면, 자기 저항성 소자(81)는 제 1 강자성층 소자(82) 및 제 2 강자성층 소자(84)의 자화 방향이 반대로 설정되는 경우보다 더 적은 저항을 갖게 된다.
제 1 및 제 2 라인내에 있는 기록 전류의 수직 성분 및 그에 의해 기억 소자의 소정 장소에서 형성되는 방위 자기장을 강화하기 위해서, 포토리소그래픽 구조화 평면을 절약하기 위해서 및 자기 저항성 소자를 안전하게 가로 방향으로 절연하기 위해서, 도 6 내지 도 19를 참조하여 기술된 프로세스 시퀀스의 하기 프로세스 변형예가 실행될 수 있다:
제 2 SiO2-층(64)은 더 큰 두께로 (예를 들어 팩터 2만큼 더 두꺼운 두께로) 증착된다. 그럼으로써 더 깊은 트렌치(62')가 형성되고, CMP-단계 후에는 제 1 라인의 상응하게 더 두꺼운 하부 세그먼트(67)가 형성된다. 구리(예컨대 암모늄-페록소다이술페이트(NH4)2S2O6)를 습식 화학 방식으로 에칭 백 함으로써, 상기 세그먼트의 표면이 제 2 SiO2-층(64)의 표면 아래로 하강되고, 그 결과 트렌치(64')는 다만 부분적으로만 (예를 들어 절반까지만) 충진된다. 그 다음에 제 2 Si3N4-층(69) 및 제 3 SiO2-층(610)이 증착된다. 추가의 프로세스 단계들은 제 1 라인의 상부 세그먼트가 완성될 때까지 실제로 변동없이 이루어진다.
자기 저항성 소자(621)의 링형 구조물이 셀프 얼라인 스페이서에 의해 형성되는 단계인 자기 저항성 소자(621)의 패턴 형성 단계 후에는, 상기 자기 저항성 소자(621)가 SiO2-스페이서에 의해 가로 방향으로 절연되도록, 제 4 SiO2-층(622)이 이방성 RIE-프로세스에 의해서 (예컨대 C- 및 F-함유 에칭 가스를 사용하여) 에칭 백 된다. 그 다음에 제 3 Si3N4-층(623)이 가급적 동일한 형태로 증착된다. 상기층에 패턴을 형성하지 않고, 제 2 라인의 하부 세그먼트를 위해 제 5 SiO2-층(625)이 증착 및 짧은 CMP-단계에 의해 평탄화된다. 그 다음에 제 5 SiO2-층(625)이 제 3 Si3N4-층(623)에 대해 선택적으로 패턴 형성되고, 상기 제 3 Si3N4-층(623)이 제 4 SiO2-층(622)의 SiO2-스페이서에 대해 선택적으로 패턴 형성된다.
모든 추가의 프로세스 단계들은 이미 기술된 바와 같이 실행되며, 이 경우 제 2 라인내에 있는 기록 전류의 수직 성분은 제 1 라인에 대해서와 유사하게 강화된다.

Claims (15)

  1. - 층평면에 링형의 횡단면 및 상기 층평면에 대해 수직으로 위·아래로 스택된 층 소자를 포함하는 적어도 하나의 자기 저항성 소자(11),
    - 적어도 하나의 제 1 라인(12) 및 적어도 하나의 제 2 라인(13)을 포함하며,
    - 상기 제 1 라인(12)은 상기 제 2 라인(13)과 교차되고, 상기 자기 저항성 소자(11)는 상기 제 1 라인과 상기 제 2 라인 사이의 교차 영역에 배치되며,
    - 상기 교차 영역에서 상기 제 1 라인(12) 및 상기 제 2 라인(13)은 층평면과 관련하여 상기 자기 저항성 소자(11)의 상이한 측면에 배치되며,
    - 상기 제 1 라인(12) 또는 상기 제 2 라인(13)은 각각, 상기 층평면과 평행한 전류성분이 우세한 적어도 하나의 제 1 라인섹션(131, 121) 및 상기 층평면에 수직인 전류성분이 우세한 제 2 라인섹션(122, 132)을 포함하도록 구성된 기억 셀 장치.
  2. 제 1 항에 있어서,
    - 상기 제 1 라인 또는 상기 제 2 라인의 제 1 라인섹션(131, 121)은 각각 상기 층평면과 평행하게 진행하며,
    - 상기 제 1 라인 또는 상기 제 2 라인의 제 2 라인섹션(122, 132)은 각각 상기 제 1 라인과 상기 제 2 라인 사이의 교차 영역에서 상기 층평면에 평행한 평면과 교차되는 것을 특징으로 하는 기억 셀 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제 2 라인섹션(122, 132)이 각각 실제로 상기 층평면에 대해 수직으로 진행하는 것을 특징으로 하는 기억 셀 장치.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 라인(12) 및 상기 제 2 라인(13)이 각각 적어도 하나의 제 1 라인섹션(121, 131) 및 제 2 라인섹션(122, 132)을 포함하고, 상기 제 1 라인섹션(121,131)은 상기 층평면과 평행한 전류성분이 우세하고 상기 제 2 라인섹션(122,132)은 상기 층평면과 수직인 전류성분이 우세한 것을 특징으로 하는 기억 셀 장치.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 자기 저항성 소자(11)가 상기 제 1 라인(12)과 상기 제 2 라인(13) 사이에 접속되는 것을 특징으로 하는 기억 셀 장치.
  6. 제 1 항 또는 제 2 항에 있어서,
    상기 자기 저항성 소자(11)가 각각 적어도 하나의 제 1 강자성층 소자(616), 비자성층 소자(617) 및 제 2 강자성층 소자(618)를 포함하며, 상기 비자성층 소자(617)는 상기 제 1 강자성층 소자(616)와 상기 제 2 강자성층 소자(618) 사이에 배치되는 것을 특징으로 하는 기억 셀 장치.
  7. 제 6 항에 있어서,
    - 상기 제 1 강자성층 소자(616) 및 상기 제 2 강자성층 소자(618)가 Fe, Ni, Co, Cr, Mn, Bi, Gd 및/또는 Dy를 함유하며,
    - 상기 제 1 강자성층 소자(616) 및 상기 제 2 강자성층 소자(618)는 층평면에 수직으로 2nm 내지 20nm의 두께를 가지며,
    - 상기 비자성층 소자(617)는 Al2O3, NiO, HfO2, TiO2, NbO, SiO2, Cu, Au, Ag 및/또는 Al을 함유하고, 층평면에 수직으로 1nm 내지 5nm의 두께를 가지며,
    - 상기 제 1 강자성층 소자(616), 상기 제 2 강자성층 소자(618) 및 상기 비자성층 소자(617)는 층평면과 평행하게 50 내지 1000nm의 치수를 갖는 것을 특징으로 하는 기억 셀 장치.
  8. 제 1 항 또는 제 2 항에 있어서,
    - 동일한 형태의 다수의 자기 저항성 소자(33, 41)가 제공되고, 상기 소자들이 매트릭스 형태로 배치되고,
    - 동일한 형태의 다수의 제 1 라인(31, 42) 및 제 2 라인(32, 43)이 제공되며,
    - 상기 제 1 라인(31, 42) 및 상기 제 2 라인(32, 43)이 서로 교차되고,
    - 상기 제 1 라인(31, 42) 중 하나의 라인과 상기 제 2 라인(32, 43) 중 하나의 라인 사이의 교차 영역에 자기 저항성 소자(33, 41)가 각각 하나씩 배치되며,
    - 상기 제 1 라인 또는 상기 제 2 라인은 각각, 상기 층평면과 평행한 전류성분이 우세한 제 1 라인섹션 및 층평면에 수직인 전류성분이 우세한 제 2 라인섹션을 교대로 포함하는 것을 특징으로 하는 기억 셀 장치.
  9. 제 8 항에 있어서,
    관련된 라인이 층평면과 평행한 하나의 평면에서 스트립 형태의 횡단면을 갖도록, 상기 제 1 라인 중 하나의 라인 또는 상기 제 2 라인 중 하나의 라인은 각각, 제 1 라인섹션 및 제 2 라인섹션이 배치되는 것을 특징으로 하는 기억 셀 장치.
  10. 제 8 항에 있어서,
    - 상기 자기 저항성 소자(41)가 행 및 열로 배치되고, 상기 행 및 열의 방향은 층평면을 결정하며,
    - 상기 층평면 위로 돌출하는 제 1 라인 중 하나의 라인의 제 1 라인섹션의 돌출부는 각각 하나의 행의 이웃하는 상기 자기 저항성 소자들 사이에 배치되고, 상기 돌출부는 연결 라인과 관련하여 이웃하는 상기 자기 저항성 소자(41) 사이에서 측면으로 변위 배치되며,
    - 상기 층평면 위로 돌출하는 제 2 라인 중 하나의 라인의 제 1 라인섹션의 돌출부는 각각 하나의 열의 이웃하는 상기 자기 저항성 소자들(41) 사이에 배치되고, 상기 돌출부는 연결 라인과 관련하여 이웃하는 자기 저항성 소자 사이에서 측면으로 변위 배치되며,
    - 상기 라인 중 하나의 라인을 따라 이웃하는 제 1 라인섹션의 층평면 위로 돌출하는 돌출부는 개별 연결 라인과 관련하여 반대 측면으로 변위 배치되는 것을 특징으로 하는 기억 셀 장치.
  11. - 기판(61)의 주표면상에 제 1 라인을 형성하는 단계,
    - 제 1 강자성층(616), 비자성층(617) 및 제 2 강자성(618)을 증착 및 패턴 형성함으로써, 층평면에서 링형 횡단면을 갖는 자기 저항성 소자를 형성하는 단계,
    - 상기 자기 저항성 소자가 교차 영역내에 배치되도록, 제 1 라인과 교차되는 제 2 라인을 형성하는 단계,
    - 상기 제 1 라인 또는 상기 제 2 라인이 각각 상기 층평면과 평행한 전류성분이 우세한 적어도 하나의 제 1 라인섹션 및 층평면에 수직인 전류성분이 우세한 제 2 라인섹션을 포함하도록, 상기 제 1 라인 또는 상기 제 2 라인을 형성하는 단계로 이루어진, 기억 셀 장치의 제조 방법.
  12. 제 11 항에 있어서,
    제 1 강자성층(616), 비자성층(617) 및 제 2 강자성층(618)을 패턴 형성하기 위해 스페이서 형태의 마스크를 사용하는 것을 특징으로 하는 방법.
  13. 제 11 항 또는 제 12 항에 있어서,
    - 상기 제 1 라인을 형성하기 위해 제 1 도전층(67)을 증착 및 패턴 형성하며, 상기 층으로부터 제 1 라인의 하부 영역을 형성하고, 기억 셀 장치의 주변에 제 1 금속화 평면(68)을 형성하는 단계,
    - 제 2 도전층(613)을 증착 및 패턴 형성하며, 상기 층으로부터 제 1 라인의 상부 영역을 형성하고, 주변에 제 1 콘택(614)을 형성하는 단계,
    - 상기 제 2 라인을 형성하기 위해 제 3 도전층을 증착 및 패턴 형성하며, 상기 층으로부터 제 2 라인의 하부 영역(629)을 형성하고, 주변에 제 2 금속화 평면(630)을 형성하는 단계,
    - 제 4 도전층을 증착 및 패턴 형성하며, 상기 층으로부터 제 2 라인의 상부 영역(637)을 형성하고, 주변에 제 2 콘택을 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  14. 제 13 항에 있어서,
    - 상기 제 1 도전층을 증착하기 전에 제 1 절연층(64)을 증착하고 포토리소그래픽 프로세스 단계를 이용하여 패턴 형성함으로써, 후속 제조될 제 1 금속화 평면의 영역 및 제 1 라인의 하부 영역에서 상기 제 1 절연층을 제거하는 단계,
    - 상기 제 1 도전층을 평탄화 에칭 방법으로 패턴 형성하는 단계,
    - 상기 제 2 도전층을 증착하기 전에 제 2 절연층(610)을 증착하고 포토리소그래픽 프로세스 단계를 이용하여 패턴 형성함으로써, 후속 제조될 제 1 콘택(614)의 영역 및 제 1 라인의 상부 영역에서 상기 제 2 절연층을 제거하는 단계,
    - 상기 제 2 도전층을 평탄화 에칭 방법으로 패턴 형성하는 단계,
    - 상기 제 3 도전층을 증착하기 전에 제 3 절연층(625)을 증착하고 포토리소그래픽 프로세스 단계를 이용하여 패턴 형성함으로써, 후속 제조될 제 2 금속화 평면의 영역 및 제 2 라인의 하부 영역에서 상기 제 3 절연층을 제거하는 단계,
    - 상기 제 3 도전층을 평탄화 에칭 방법으로 패턴 형성하는 단계,
    - 상기 제 4 도전층을 증착하기 전에 제 4 절연층(632)을 증착하고 포토리소그래픽 프로세스 단계를 이용하여 패턴 형성함으로써, 후속 제조될 제 2 콘택(636)의 영역 및 제 2 라인의 상부 영역에서 상기 제 4 절연층을 제거하는 단계,
    - 상기 제 4 도전층을 평탄화 에칭 방법으로 패턴 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  15. 제 13 항에 있어서,
    상기 제 2 라인을 완성하고, 제 5 도전층을 증착 및 패턴 형성한 후에 주변에 제 3 금속화 평면을 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
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