KR100934314B1 - 자기 메모리 장치 및 그 제조 방법 - Google Patents

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Abstract

TMR 소자의 터널 절연층이 산화 혹은 환원되는 것을 방지한 소자 특성 및 신뢰성이 높은 자기 메모리 장치이다. 터널 절연층(303)을 강자성체의 자화 고정층(302)과 기억층(304)에서 협지하여 이루어지는 TMR 소자(13)를 갖는 것이며, 강자성체의 스핀 방향이 평행 혹은 반평행함에 따라 저항값이 변화하는 것을 이용하여 정보를 기억하는 것으로, TMR 소자(13)를 사이로 하여 입체적으로 교차하도록 배치되는 제1 배선의 기입 워드선(11) 및 제2 배선의 비트선(12)을 포함하며, 기입 워드선(11)과 TMR 소자(13)와는 전기적으로 절연되고, 비트선(12)과 TMR 소자(l3)와는 전기적으로 접속되어 있는 불휘발성 자기 메모리 장치(1)에서, TMR 소자(13)의 측면은 불순물을 통과시키지 않는 측벽 배리어층(61)으로 피복되어 있다.
불휘발성 자기 메모리 장치, TMR 소자, 비트선, 터널 절연층, 측벽 배리어층

Description

자기 메모리 장치 및 그 제조 방법{MAGNETIC MEMORY DEVICE AND ITS PRODUCTION METHOD}
본 발명은 자기 메모리 장치 및 그 제조 방법에 관한 것으로, 상세하게는 터널 자기 저항 소자를 구성하는 강자성체의 스핀 방향이 평행 혹은 반평행함에 따라 저항값이 변화하는 것을 이용하여 정보를 기록하는 불휘발성 자기 메모리 장치 및 그 제조 방법에 관한 것이다.
정보 통신 기기, 특히 휴대 단말기 등의 개인용 소형 기기의 비약적인 보급과 함께, 이것을 구성하는 메모리 소자나 로직 소자 등의 소자에는 고집적화, 고속화, 저소비 전력화 등, 한층 고성능화가 요구되고 있다. 특히, 불휘발성 메모리는 유비키터스(ubiquitous) 시대에 필요 불가결한 소자로 생각되고 있다.
예를 들면, 전원의 소모나 트러블, 서버와 네트워크가 어떠한 장해에 의해 절단된 경우이어도, 불휘발성 메모리는 개인의 중요한 정보를 보호할 수 있다. 그리고, 불휘발성 메모리의 고밀도화, 대용량화는 가동 부분의 존재에 의해 본질적으로 소형화가 불가능한 하드디스크나 광 디스크를 치환하는 기술로서 점점 더 중요하게 되어 왔다.
또한, 최근의 휴대 기기는 불필요한 회로 블록을 스탠바이 상태로 하여 가능 한 한 소비 전력을 억제하도록 설계되고 있지만, 고속 네트워크 메모리와 대용량 스토리지 메모리를 겸할 수 있는 불휘발성 메모리를 실현할 수 있으면, 소비 전력과 메모리의 낭비를 없앨 수 있다. 또한, 전원을 넣으면 순간에 기동할 수 있는, 소위 인스턴트·온 기능도 고속이며 대용량의 불휘발성 메모리를 실현할 수 있으면 가능해져 왔다.
불휘발성 메모리로서는 반도체를 이용한 플래시 메모리나, 강유전체를 이용한 FRAM(Ferroelectric Random Access Memory) 등이 제공된다. 그러나, 플래시 메모리는 기입 속도가 ㎲의 자릿수이기 때문에 느리다는 결점이 있다. 한편, FRAM에서는 재기입 가능 횟수가 1012∼1014으로 완전하게 스태틱 랜덤 액세스 메모리나 다이내믹 랜덤 액세스 메모리로 치환하기 위해서는 내구성이 낮다는 문제가 지적되고 있다. 또한, 강유전체 캐패시터의 미세 가공이 어렵다는 과제도 지적되고 있다.
이들 결점을 갖지 않는 불휘발성 메모리로서 주목받고 있는 것이 MRAM(Magnetic Random Access Memory)이라 부르는 자기 메모리이다. 초기의 MRAM은 J. M. Daughton, "Thin Solid Films" Vol. 216(1992), p.162-168에서 보고되고 있는 AMR(Anisotropic Magneto Resistive) 효과나 D. D. Tang et al., "IEDM Technical Digest"(1997), p.995-997에서 보고되고 있는 GMR(Giant Magneto Resistance) 효과를 사용한 스핀 밸브를 기초로 한 것이었다. 그러나, 부하의 메모리 셀 저항이 10Ω∼100Ω으로 낮기 때문에, 판독 시의 비트 당 소비 전력이 커서 대용량화가 어렵다는 결점이 있었다.
한편, TMR(Tunnel Magneto Resistance) 효과는 R. Meservey et al., "Physics Reports" Vol. 238(1994), p.214-217에서 보고되고 있는 바와 같이, 저항 변화율이 실온에서 1%∼2% 밖에 없었지만, 최근 T. Miyazaki et al., "J. Magnetism & Magnetic Material" Vol.139(1995), L231에서 보고되고 있는 바와 같이, 저항 변화율이 20% 가까이 얻어지도록 되어서, TMR 효과를 사용한 MRAM에 주목하게 되어 왔다.
MRAM은 구조가 단순하기 때문에 고집적화가 용이하며, 또한 자기 모멘트의 회전에 의해 기록을 행하기 때문에, 재기입 횟수가 크다고 예측되고 있다. 또한, 액세스 시간에 대해서도, 매우 고속이라는 것이 예상되며, 이미 100MHz로 동작 가능하다는 것이 R. Scheuerlein et al., "ISSCC Digest of Technical Papers"(Feb. 2000), p.128-129에서 보고되고 있다.
TMR 효과를 이용한 MRAM은 강자성체에 협지된 두께가 0.5㎚∼5㎚의 산화막(터널 산화막)의 터널 저항이 상기 강자성체의 자화 방향에 의해 변하는 것을 이용하여 기억을 행하고 있다. 그러나, 터널 산화막의 두께에 대하여 터널 저항은 크게 변화하기 때문에, 터널 산화막의 두께를 정밀하며 균일하게 만들 필요가 있다. 집적도나 디바이스의 성능에도 따르지만 이 변동은 3%∼5% 정도로 억제할 필요가 있다.
이것은 터널 산화막의 형성 시에서의 막 두께의 균일성뿐만 아니라, 후의 레지스트 애싱 공정(K. Tsuji et al., "IEDM"(2001), p 799), 층간 절연막 속에 포함되는 수소나 포밍 가스에 의한 소결 공정에서의 수소나 산소의 확산 등에 의해 터 널 산화막이 환원되는, 강자성체가 산화되는 등에 의해 강자성체 사이의 터널 산화막의 막 두께가 변동하거나, 정도가 심한 경우에는 단락으로까지 이른다는 문제가 있었다.
<발명의 개시>
본 발명은 상기 과제를 해결하기 위해 이루어진 자기 메모리 장치 및 그 제조 방법이다.
본 발명의 자기 메모리 장치는 터널 절연층을 강자성체로 협지하여 이루어지는 터널 자기 저항 소자를 포함하며, 상기 강자성체의 스핀 방향이 평행 혹은 반평행함에 따라 저항값이 변화하는 것을 이용하여 정보를 기억하는 것으로, 상기 터널 자기 저항 소자를 사이로 하여 입체적으로 교차하도록 배치되는 제1 배선 및 제2 배선을 포함하며, 상기 제1 배선과 상기 터널 자기 저항 소자와는 전기적으로 절연되며, 상기 제2 배선과 상기 터널 자기 저항 소자와는 전기적으로 접속되어 있는 불휘발성 자기 메모리 장치에서, 상기 터널 자기 저항 소자의 측면은 불순물을 통과시키지 않는 측벽 배리어층으로 피복되어 있는 것이다.
상기 자기 메모리 장치에서는, 터널 자기 저항 소자의 측면은 불순물을 통과시키지 않는 측벽 배리어층으로 피복되어 있는 것이기 때문에, 예를 들면, 환원성 물질의 수소 이온이나 산화성 물질의 수산기 이온이 터널 자기 저항 소자의 측면으로부터 침입하는 것이 방지된다. 이 결과, 예를 들면, 층간 절연막 속에 포함되는 수소나 포밍 가스에 의한 소결 공정에서의 수소의 확산에 의한 환원 작용에 의해 터널 자기 저항 소자의 터널 절연층의 막 두께가 변화하여 막 두께가 얇아지며, 환 원 반응이 지나치게 진행한 경우에 터널 절연층을 협지하여 강자성체층끼리 단락한다는 문제를 피할 수 있다. 또한, 터널 절연층을 협지하여 형성되는 강자성체층이 산화되어, 그것에 의해 터널 절연층의 막 두께가 두껍게 된다는 문제도 피할 수 있다.
본 발명의 자기 메모리 장치의 제조 방법은 터널 절연층을 강자성체로 협지하여 이루어지는 터널 자기 저항 소자가 형성되는 것으로, 상기 강자성체의 스핀 방향이 평행 혹은 반평행함에 따라 저항값이 변화하는 것을 이용하여 정보를 기억하는 불휘발성 자기 메모리 장치의 제조 방법에서, 상기 터널 자기 저항 소자를 형성한 후에 상기 터널 자기 저항 소자를 피복하는 절연막을 형성하기 전에, 상기 터널 자기 저항 소자의 측면에 불순물을 통과시키지 않는 측벽 배리어층을 형성하는 공정을 포함하고 있다.
상기 자기 메모리 장치의 제조 방법에서는, 터널 자기 저항 소자의 측면에 불순물 이온을 통과시키지 않는 측벽 배리어층을 형성하는 것이기 때문에, 예를 들면, 환원성 물질의 수소 이온이나 산화성 물질의 수산기 이온이 터널 자기 저항 소자의 측면으로부터 침입하는 것이 방지된다. 이 결과, 예를 들면, 층간 절연막의 형성 공정에서 층간 절연막 속으로부터 발생하는 수소의 확산이나, 포밍 가스에 의한 소결 공정에서의 수소의 확산에 의한 환원 작용에 의해 터널 자기 저항 소자의 터널 절연층의 막 두께가 변화하여 막 두께가 얇아지며, 환원 반응이 지나치게 진행한 경우에 터널 절연층을 협지하여 강자성체층끼리 단락한다는 문제를 피할 수 있다. 또한, 터널 절연층을 협지하여 형성되는 강자성체층이 산화되어, 그것에 의 해 터널 절연층의 막 두께가 두껍게 된다는 문제도 피할 수 있다.
도 1은 본 발명의 자기 메모리 장치에 따른 실시 형태를 나타내는 개략적 구성 단면도.
도 2는 TMR 소자의 일례를 나타내는 개략적 구성 사시도.
도 3A 내지 도 3C는 본 발명의 자기 메모리 장치의 제조 방법에 따른 실시 형태를 나타내는 제조 공정 단면도.
<발명을 실시하기 위한 최량의 형태>
본 발명의 자기 메모리 장치에 따른 실시 형태를 도 1의 개략적 구성 단면도 및 도 2의 개략적 구성 사시도에 의해 설명한다.
도 1에 도시한 바와 같이, 반도체 기판(예를 들면, p형 반도체 기판)(21)의 표면측에는 p형 웰 영역(22)이 형성되어 있다. 이 p형 웰 영역(22)에는 트랜지스터 형성 영역을 분리하는 소자 분리 영역(23)이 소위, STI(Shallow Trench Isolation)로 형성되어 있다. 상기 p형 웰 영역(22) 상에는 게이트 절연막(25)을 개재하여 게이트 전극(워드선)(26)이 형성되며, 게이트 전극(26) 양측에서의 p형 웰 영역(22)에는 확산층 영역(예를 들면, N+ 확산층 영역)(27, 28)이 형성되어, 선택용 전계 효과형 트랜지스터(24)가 구성되어 있다.
상기 전계 효과형 트랜지스터(24)는 판독을 위한 스위칭 소자로서 기능한다. 이것은 n형 또는 p형 전계 효과형 트랜지스터 이외에, 다이오드, 바이폴라 트랜지 스터 등의 각종 스위칭 소자를 이용하는 것도 가능하다.
상기 전계 효과형 트랜지스터(24)를 덮은 상태로 제1 절연막(41)이 형성되어 있다. 이 제1 절연막(41)에는 상기 확산층 영역(27, 28)에 접속하는 컨택트(예를 들면, 텅스텐 플러그)(29, 30)가 형성되어 있다. 또한, 제1 절연막(41) 상에는 컨택트(29)에 접속하는 감지선(15), 컨택트(30)에 접속하는 제1 랜딩 패드(31) 등이 형성되어 있다.
상기 제1 절연막(41) 상에는 상기 감지선(15), 제1 랜딩 패드(31) 등을 덮는 제2 절연막(42)이 형성되어 있다. 이 제2 절연막(42)에는 상기 제1 랜딩 패드(31)에 접속하는 컨택트(예를 들면, 텅스텐 플러그)(33)가 형성되어 있다. 또한, 상기 제2 절연막(42) 상에는 컨택트(33)에 접속하는 제2 랜딩 패드(35), 기입 워드선(11) 등이 형성되어 있다.
상기 제2 절연막(42) 상에는 상기 기입 워드선(11), 제2 랜딩 패드(35) 등을 덮는 제3 절연막(43)이 형성되어 있다. 이 제3 절연막(43)에는 상기 제2 랜딩 패드(35)에 접속하는 컨택트(예를 들면, 텅스텐 플러그)(37)가 형성되어 있다. 또한, 상기 제3 절연막(43) 상에는 상기 기입 워드선(11) 상측보다 상기 컨택트(37)의 상단부에 접속하는 기초 도전층(312)이 도전성 재료에 의해 형성되어 있다. 이 기초 도전층(312)은 반강자성체층과 마찬가지의 재료로 형성되는 것이어도 된다.
또한, 상기 기초 도전층(312) 상에는 상기 반강자성체층(305)이 형성되며, 이 반강자성체층(305) 상에서 또한, 상기 기입 워드선(11)의 상측에는 터널 절연층(303)을 강자성체층으로 이루어지는 자화 고정층(302)과 기억층(304)에서 협 지하는 구성을 갖는 정보 기억 소자(이하, TMR 소자라 함)(13)가 형성되어 있다. 이 TMR 소자(13)에 대해서는 후술한다.
상기 TMR 소자(13)의 측벽에는 수소(수소 이온도 포함함)나 수산기 이온, 산소 등에 대한 배리어성이 높은 질화 실리콘(예를 들면, 플라즈마 질화 실리콘) 혹은 산화 알루미늄으로 이루어지는 것으로, 측벽형의 측벽 배리어층(61)이 형성되어 있다. 또, 이 측벽 배리어층(61)은 TMR 소자(13)의 터널 절연층(303)의 측벽, 및 터널 절연층(303)과 기억층(304)과의 계면 근방의 측벽을 피복하도록 형성되어 있으면, 반드시 TMR 소자(13)의 측벽 전면을 피복할 필요는 없다.
상기 제3 절연막(43) 상에는 상기 반강자성체층(305), TMR 소자(13) 등을 덮는 제4 절연막(44)이 형성되어 있다. 이 제4 절연막(44)은 표면이 평탄화되어, 상기 TMR 소자(13)의 최상층이 노출되어 있다. 상기 제4 절연막(44) 상에는 상기 TMR 소자(13)의 상면에 접속하는 것으로 또한, 상기 기입 워드선(11)과 상기 TMR 소자(13)를 사이로 하여 입체적으로 교차(예를 들면, 직교)하는 제2 배선의 비트선(12)이 형성되어 있다.
다음으로, 상기 TMR 소자(13)의 일례를 도 2의 개략적 구성의 사시도에 의해 설명한다. 도 2에 도시한 바와 같이, 상기 반강자성체층(305) 상에, 제1 자화 고정층(306)과 자성층이 반강자성적으로 결합하는 도전체층(307)과 제2 자화 고정층(308)을 순서대로 적층하여 이루어지는 자화 고정층(302), 터널 절연층(303), 기억층(304), 또한 캡층(313)을 순서대로 적층하여 구성되어 있다. 여기서는 자화 고정층(302)을 적층 구조로 하였지만, 강자성체층의 단층 구조이어 도 되며, 혹은 3층 이상의 강자성체층을 도전체층을 협지하여 적층시킨 구조이어도 된다.
상기 기억층(304), 상기 제1 자화 고정층(306, 308)은 예를 들면, 니켈, 철 혹은 코발트, 또는 니켈, 철 및 코발트 중의 적어도 2종으로 이루어지는 합금과 같은 강자성체로 이루어진다.
상기 도전체층(307)은 예를 들면, 루테늄, 구리, 크롬, 금, 은 등으로 형성되어 있다.
상기 제1 자화 고정층(306)은 반강자성체층(305)과 접하는 상태로 형성되어 있으며, 이들 층간에 기능하는 교환 상호 작용에 의해 제1 자화 고정층(306)은 강한 한방향의 자기 이방성을 갖고 있다.
상기 반강자성체층(305)은 예를 들면, 철·망간 합금, 니켈·망간 합금, 백금 망간 합금, 이리듐·망간 합금, 로듐·망간 합금, 코발트 산화물 및 니켈 산화물 중 1종을 이용할 수 있다.
상기 터널 절연층(303)은 예를 들면, 산화 알루미늄, 산화마그네슘, 산화 실리콘, 질화 알루미늄, 질화 마그네슘, 질화 실리콘, 산화 질화 알루미늄, 산화 질화 마그네슘 혹은 산화 질화 실리콘으로 이루어진다.
상기 터널 절연층(303)은 상기 기억층(304)과 상기 자화 고정층(302)과의 자기적 결합을 절단함과 함께, 터널 전류를 흘리기 위한 기능을 갖는다. 이들 자성막 및 도전체막은 주로, 스퍼터링법에 의해 형성된다. 터널 절연층은 스퍼터링법에 의해 형성된 금속막을 산화, 질화 혹은 산화 질화시킴으로써 얻을 수 있다.
또한, 최상층에는 캡층(313)이 형성되어 있다. 이 캡층(313)은 TMR 소자(13)와 다른 TMR 소자(13)를 접속하는 배선과의 상호 확산 방지, 접촉 저항 저감 및 기억층(304)의 산화 방지라는 기능을 갖는다. 통상, 구리, 질화 탄탈, 탄탈, 질화 티탄 등의 재료에 의해 형성되어 있다. 상기 반강자성체층(305)은 TMR 소자와 직렬로 접속되는 스위칭 소자와의 접속에 이용되는 기초 도전층(312)(도 1 참조)을 겸하는 것도 가능하다.
다음으로, 상기 자기 메모리 장치(1)의 동작을 설명한다. 상기 TMR 소자(13)에서는 자기 저항 효과에 의한 터널 전류 변화를 검출하여 정보를 판독하지만, 그 효과는 기억층(304)과 제1, 제2 자화 고정층(306, 308)과의 상대 자화 방향에 의존한다.
또한, 상기 TMR 소자(13)에서는 비트선(12) 및 기입 워드선(11)에 전류를 흘리고, 그 합성 자계에서 기억층(304)의 자화 방향을 바꿔서 「1」 또는 「0」을 기록한다. 판독은 자기 저항 효과에 의한 터널 전류 변화를 검출하여 행한다. 기억층(304)과 자화 고정층(306, 308)의 자화 방향이 동일한 경우를 저저항(이것을 예를 들면, 「0」으로 함)으로 하며, 기억층(304)과 자화 고정층(306, 308)의 자화 방향이 반평행한 경우를 고저항(이것을 예를 들면, 「1」로 함)으로 한다.
본 발명의 자기 메모리 장치(1)에서는 TMR 소자(13)의 측면, 특히 터널 절연층(303)의 측면과 이 터널 절연층(303)을 협지하는 자화 고정층(302) 및 기억층(304)과의 계면 부근의 측면은 수소(수소 이온도 포함함), 수산기, 산소 등에 대하여 배리어성이 높은 질화 실리콘 또는 산화 알루미늄으로 이루어지는 측벽 배리어층(61)으로 덮어져 있는 구성이 채용되어 있는 것이기 때문에, 제4 절연막(44)의 형성 개시시에서의 산화성 분위기나 층간 절연막 속에 포함되는 수소(수소 이온도 포함함)나 수산기 이온의 침입을 방어할 수 있다. 이 때문에, TMR 소자(13)의 특성의 열화나 터널 절연층(303)의 막 두께 변동이 발생하는 것을 억제된다.
한편, 본 발명의 자기 메모리 장치(1)의 비교예로서, TMR 소자(13)의 측면에 측벽 배리어층(61)이 형성되어 있지 않은 자기 메모리 장치에서는, TMR 소자(13)를 피복하는 P-TEOS(Plasma Tetra-Ethoxy Silane)나 HDP(High Density Plasma CVD) 등의 통상 사용되는 산화 실리콘계 절연막이 형성되었을 때에, TMR 소자의 터널 절연층은 산화 실리콘계 절연막 속에 포함되는 수소(수소 이온(H+)도 포함함)나 수산기 이온(OH-)에 의해 환원되어, 최악의 경우에는 터널 절연층으로서의 기능이 소멸한다. 또한, 상기 산화 실리콘계 절연막의 성막 공정을 개시한 직후의 산화성 분위기에서 TMR 소자의 특히 금속(혹은 금속 화합물)막이 산화되어, 터널 절연층의 막 두께에 변동이 생기게 한다.
다음으로, 본 발명의 자기 메모리 장치의 제조 방법에 따른 실시 형태를 도 3A 내지 도 3C의 제조 공정 단면도에 의해 설명한다.
먼저, 도시하지 않지만 반도체 기판에, 판독 트랜지스터를 포함한 판독 회로, 그것을 덮는 제1 절연막 등을 형성한다. 또한, 도 3A에 도시한 바와 같이, 제1 절연막(41)에 도시하지 않지만 판독 트랜지스터의 확산층에 접속되는 컨택트(29, 30) 등을 형성한다. 또한, 상기 제1 절연막(41) 상에 컨택트(29)에 접속하는 감지선(15), 컨택트(30)에 접속하는 제1 랜딩 패드(31) 등을 형성한다. 계속해서, 상기 제1 절연막(41) 상에 예를 들면, 테트라 에톡시 실란을 원료로 이용한 플라즈마 CVD법에 의해 상기 제1 랜딩 랜딩 패드(31), 감지선(15) 등을 덮는 산화 실리콘(P-TEOS)막(도시 생략)을 예를 들면, 100㎚의 두께로 성막하고, 계속해서 고밀도 플라즈마 CVD법에 의해 산화 실리콘(HDP)막(421)을 예를 들면, 800㎚의 두께로 성막하며, 또한, 산화 실리콘(P-TEOS)막(422)을 예를 들면, 1200㎚의 두께로 성막하여, 제2 절연막(42)을 형성한다. 그 후, 예를 들면, 화학적 기계 연마에 의해 상기 제1 랜딩 패드(31) 상에 예를 들면, 700㎚ 두께의 막 두께를 남기도록 상기 제2 절연막(42)을 연마한다.
다음으로, 상기 평탄화된 상기 제2 절연막(42) 상에, 예를 들면, 플라즈마 CVD법에 의해 에칭 스토퍼층(도시 생략)을 예를 들면, 질화 실리콘(P-SiN)막을 예를 들면, 20㎚의 두께로 성막하여 형성한다. 그 후, 레지스트 도포 공정, 리소그래피 공정, 에칭 공정을 거쳐, 상기 에칭 스토퍼층(47)에 비아 홀 패턴을 개구한다.
계속해서, 상기 비아 홀 패턴을 매립하도록 상기 에칭 스토퍼층 상에 P-TEOS막을 예를 들면, 300㎚의 두께로 성막하여, 제3 절연막(43)(431)을 형성한다. 그 후, 레지스트 도포 공정, 리소그래피 공정, 에칭 공정을 거쳐, 제3 절연막(431)에 배선 홈(49)을 형성함과 함께, 상기 제1 랜딩 패드(31)에 도달하는 비아 홀(48)을 다시 개구한다. 이 에칭 공정은 질화 실리콘에 대하여 산화 실리콘이 선택적으로 에칭되는 조건으로 행한다.
계속해서, PVD(Physical Vapor Deposition)법에 의해 상기 비아 홀(48) 및 상기 배선 홈(49)의 각 내면에 배리어 메탈층(도시 생략)을 예를 들면, 질화 탄탈막 또는 탄탈막을 20㎚의 두께로 퇴적한 후 티탄막을 5㎚의 두께로 퇴적하여 형성한다.
계속해서, 스퍼터링에 의해 구리를 80㎚의 두께로 퇴적한 후, 전해 도금법에 의해 상기 비아 홀(48) 및 상기 배선 홈(49)을 매립하도록 구리를 퇴적한다. 그 후, 화학적 기계 연마에 의해 제3 절연막(431) 상에 퇴적된 잉여 텅스텐과 배리어 메탈층을 제거하고, 상기 배선 홈(49) 내에 배리어 메탈층을 개재하여 구리로 이루어지는 기입 워드선(11), 제2 랜딩 패드(35)를 형성함과 함께, 상기 비아 홀(48) 내에 배리어 메탈층을 개재하여 구리로 이루어지는 플러그(50)를 형성한다.
그 후, 상기 제3 절연막(431) 상에 상기 기입 워드선(11), 제2 랜딩 패드(35) 등을 덮는 상층 부분의 제3 절연막(43)(432)을 예를 들면, P-TEOS막을 예를 들면, 100㎚의 두께로 퇴적하여 형성한다. 이와 같이, 기입 워드선(11), 제2 랜딩 패드(35) 등을 덮는 제3 절연막(43)이 P-TEOS막으로 형성된다.
상기 프로세스는 일례로서, 예를 들면, 감지선(15), 제1 랜딩 패드(31) 등은 홈 배선 기술에 의해 형성하는 것도 가능하며, 기입 워드선(11), 제2 랜딩 패드(35) 등은 통상의 배선 기술에 의해 형성하는 것도 가능하다.
계속해서, 레지스트 도포 공정, 리소그래피 공정에 의해 상기 제3 절연막(43) 상에 마스크(도시 생략)를 형성한 후, 그 마스크를 이용하여 에칭에 의 해 제2 랜딩 패드(35)에 접속하는 비아 홀(51)을 형성한다.
계속해서, PVD(Physical Vapor Deposition)법에 의해 배리어층(도시 생략), 반강자성체층(305), 강자성체로 이루어지는 자화 고정층(302), 터널 절연층(303), 강자성체로 이루어지는 기억층(304), 캡층(313)을 순차 성막한다.
상기 배리어층에는 예를 들면, 질화 티탄, 탄탈 혹은 질화 탄탈을 이용할 수 있다. 상기 반강자성체층(305)에는 예를 들면, 철·망간, 니켈·망간, 백금·망간, 이리듐·망간 등의 망간 합금을 이용할 수 있다.
강자성체로 이루어지는 상기 자화 고정층(302)에는 예를 들면, 니켈·철, 코발트·철, 코발트 합금 등의 강자성을 갖는 합금 재료를 이용할 수 있다. 이 자화 고정층(302)은 반강자성체층(305)과의 교환 결합에 의해 자화 방향이 피닝(pinning)된다. 또, 상기 자화 고정층(302)은 상기 도 2에 의해 설명한 바와 같이, 도전체층을 협지하는 강자성체층의 적층 구조로 하여도 된다.
상기 터널 절연층(303)에는 예를 들면, 산화 알루미늄이 이용된다. 이 터널 절연층(303)은 통상, 0.5㎚∼5㎚ 정도의 매우 얇은 막으로 형성될 필요가 있기 때문에, 예를 들면, ALD(Atomic Layer Deposition)법, 혹은 스퍼터링에 의한 성막 후에 플라즈마 산화하여 형성한다.
강자성체로 이루어지는 상기 기억층(304)에는 예를 들면, 니켈·철, 코발트·철 등의 강자성을 갖는 합금 재료를 이용할 수 있다. 이 기억층(304)은 TMR 소자(13)의 외부 인가 자장에 의해 자화 방향이 자화 고정층(302)에 대하여 평행하거나 혹은 반평행하게 바꿀 수 있다.
상기 캡층(313)은 예를 들면, 텅스텐, 탄탈, 질화 티탄 등으로 형성할 수 있다.
계속해서, 도 3B에 도시한 바와 같이, 레지스트 도포 공정, 리소그래피 공정에 의해 상기 캡층(313) 상에 마스크를 형성한 후, 그 마스크를 이용하여 에칭(예를 들면, 반응성 이온 에칭)에 의해 상기 캡층(313)을 에칭한다. 그 후, 레지스트의 마스크를 예를 들면, 애싱에 의해 제거한 후, 상기 캡층(313)을 마스크로 하여 TMR 소자를 형성하기 위한 상기 적층막(예를 들면, 기억층(304)∼반강자성체층(305))을 가공하여 TMR 소자(13)를 형성한다. 도면에서는 기억층(304)에서부터 자화 고정층(302) 상까지를 가공하고 있다. 에칭의 종점은 터널 절연층(303)에서부터 최하층의 반강자성체층(305)의 도중에서 끝나도록 설정한다. 도면에서는 자화 고정층(302) 상에서 에칭이 종료하고 있다. 이 에칭에는 에칭 가스로서 예를 들면, 염소(Cl)를 포함한 할로겐 가스 혹은 일산화탄소(CO)에 암모니아(NH3)를 첨가한 가스계를 이용한다.
다음으로, 측벽 배리어층을 형성하기 위해, 상기 TMR 소자(13)를 피복하도록 예를 들면, 질화 실리콘(예를 들면, 플라즈마 질화 실리콘 실리콘)막을 예를 들면, 화학적 기상 성장법에 의해 퇴적한다. 계속해서, 질화 실리콘막을 전면 에치백하여, TMR 소자(13)의 측면에 P-질화 실리콘막을 측벽 형상으로 남김으로써 측벽 배리어층(61)을 형성한다. 이 측벽 배리어층(61)은 적어도 TMR 소자(13)의 터널 절연층(303)의 측면 및 터널 절연층(303)과 기억층(304)과의 계면을 덮도록 형성될 필요가 있다. 또한, 측벽 배리어층(61)은 수소(수소 이온도 포함함)나 수산기 이온, 산소 등에 대한 배리어성이 높은 절연막이면 되고, 질화 실리콘막 이외에 예를 들면, 산화 알루미늄막으로 형성할 수 있다. 또, 성막 방법은 TMR 소자(13)의 측면에 막 부착이 가능한 성막 방법이면 어떠한 성막 방법이어도 되며, 예를 들면, 스퍼터링에 의한 성막도 가능하다.
계속해서, 레지스트 도포 기술과 리소그래피 기술에 의해 레지스트 마스크를 형성하며, 그것을 이용한 반응성 이온 에칭에 의해 남은 TMR 재료를 가공하여, TMR 소자(13)와 제2 랜딩 패드(35)를 접속하는 바이패스선(317)을 TMR 적층막의 일부를 이용하여 형성한다. 여기서는 주로, 자화 고정층(302)과 반강자성체층(305)과 배리어층으로 형성한다.
다음으로, 도 3C에 도시한 바와 같이, CVD법 혹은 PVD법에 의해 TMR 소자(13)를 덮도록 전면에 산화 실리콘 혹은 산화 알루미늄 등으로 이루어지는 제4 절연막(44)을 퇴적한다. 이 때, TMR 소자(13)의 측면은 질화 실리콘 또는 산화 알루미늄으로 이루어지는 측벽 배리어층(61)에 의해 덮어져 있기 때문에, 제4 절연막(44)의 퇴적 개시시에 산화성 분위기에 노출되지 않는다. 그 후, 화학적 기계 연마에 의해 그 퇴적된 제4 절연막(44) 표면을 평탄화함과 함께, TMR 소자(13)의 최상층의 캡층(313)을 노출시킨다.
계속해서, 표준적인 배선 형성 기술에 의해 기입 워드선(11)에 TMR 소자(13)를 사이로 하여 입체적으로 교차하며 또한, TMR 소자(13)에 접속하는 비트선(12), 주변 회로의 배선(도시 생략), 본딩 패드 영역(도시 생략) 등을 형성한다. 또한, 전면에 플라즈마 질화 실리콘막으로 이루어지는 제5 절연막(도시 생략)을 형성한 후, 상기 본딩 패드 부분(도시 생략)을 개구하여, LSI의 웨이퍼 프로세스 공정을 완료시킨다.
상기 자기 메모리 장치의 제조 방법에서는 TMR 소자(13)의 측면에 불순물 이온을 통과시키지 않는 측벽 배리어층(61)을 형성하는 것이기 때문에, 예를 들면, 환원성 물질의 수소 이온이나 산화성 물질의 수산기 이온이 TMR 소자(13)의 측면으로부터 침입하는 것이 방지된다. 이 결과, 예를 들면, 제4 절연막(44)의 형성 공정에서 제4 절연막(44) 속으로부터 발생하는 수소의 확산이나, 포밍 가스에 의한 소결 공정에서의 수소의 확산에 의한 환원 작용에 의해 TMR 소자(13)의 터널 절연층(303)의 막 두께가 변화하여 막 두께가 얇아지며, 환원 반응이 과도하게 진행한 경우에 터널 절연층(303)을 협지하여 자화 고정층(302)과 기억층(304)이 단락한다는 문제를 피할 수 있다. 또한, 터널 절연층(303)을 협지하여 형성되는 자화 고정층(302)이나 기억층(304)이 산화되어, 그것에 의하여 터널 절연층(303)의 막 두께가 두껍게 된다는 문제도 피할 수 있다.
또, 상기 실시 형태에서 설명한 절연막의 구성은 일례이며, 소자 간, 배선 간 등의 전기적 절연이 달성되는 구성이면, 어떠한 절연막 구성이어도 된다. 또한, 상기 실시 형태에서 나타낸 각종 막의 막 두께 등의 수치는 일례이며, 각 수치는 적절히 설정된다.
이상, 설명한 바와 같이 본 발명의 자기 메모리 장치에 따르면, TMR 소자 측면에 수소(수소 이온도 포함함)나 수산기 이온, 산소 등에 대하여 배리어성이 높은 측벽 배리어층이 포함되고 있기 때문에, TMR 소자를 덮는 절연막을 형성할 때의 성막 개시 직후의 산화성 분위기에서 TMR 소자가 산화되지 않으며, 또한, 절연막 속에 포함되는 수소(수소 이온도 포함함)나 수산기 이온에 의해 산화나 환원되지 않고, TMR 특성의 열화나 터널 저항 변동의 증가를 억제할 수 있다. 따라서, 특성 열화가 없이 신뢰성이 높은 TMR 소자를 탑재한 자기 메모리 장치를 제공할 수 있다.
본 발명의 자기 메모리 장치의 제조 방법에 따르면, TMR 소자 측면에 수소(수소 이온도 포함함)나 수산기 이온, 산소 등에 대하여 배리어성이 높은 측벽 배리어층을 형성하기 때문에, TMR 소자를 덮는 절연막을 형성할 때의 성막 개시 직후의 산화성 분위기에서 TMR 소자가 산화되는 것이나, 절연막 속에 포함되는 수소(수소 이온도 포함함)나 수산기 이온에 의해 산화나 환원되지 않는다. 이 때문에, TMR 특성의 열화나 터널 저항 변동의 증가를 억제할 수 있다. 따라서, 특성 열화가 없이 신뢰성이 높은 TMR 소자를 탑재한 자기 메모리 장치를 제조할 수 있다.

Claims (4)

  1. 터널 절연층을 강자성체로 협지하여 이루어지는 터널 자기 저항 소자를 포함하며, 상기 강자성체의 스핀 방향이 평행 혹은 반평행함에 따라 저항값이 변화하는 것을 이용하여 정보를 기억하는 것으로,
    상기 터널 자기 저항 소자를 사이로 하여 입체적으로 교차하도록 배치되는 제1 배선 및 제2 배선을 포함하며,
    상기 제1 배선과 상기 터널 자기 저항 소자와는 전기적으로 절연되고,
    상기 제2 배선과 상기 터널 자기 저항 소자와는 전기적으로 접속되어 있는 불휘발성 자기 메모리 장치에 있어서,
    상기 터널 자기 저항 소자의 측면은 불순물을 통과시키지 않는 측벽 배리어층으로 피복되어 있는 것을 특징으로 하는 자기 메모리 장치.
  2. 제1항에 있어서,
    상기 측벽 배리어층은 산화 알루미늄 혹은 질화 실리콘으로 이루어지는 것을 특징으로 하는 자기 메모리 장치.
  3. 터널 절연층을 강자성체로 협지하여 이루어지는 터널 자기 저항 소자가 형성되는 것으로, 상기 강자성체의 스핀 방향이 평행 혹은 반평행함에 따라 저항값이 변화하는 것을 이용하여 정보를 기억하는 불휘발성 자기 메모리 장치의 제조 방법 에 있어서,
    상기 터널 자기 저항 소자를 형성한 후에 상기 터널 자기 저항 소자를 피복하는 절연막을 형성하기 전에, 상기 터널 자기 저항 소자의 측면에 불순물을 통과시키지 않는 측벽 배리어층을 형성하는 공정을 포함하는 것을 특징으로 하는 자기 메모리 장치의 제조 방법.
  4. 제3항에 있어서,
    상기 측벽 배리어층을 산화 알루미늄 혹은 질화 실리콘으로 형성하는 것을 특징으로 하는 자기 메모리 장치의 제조 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101232851B1 (ko) 2011-12-28 2013-02-13 고려대학교 산학협력단 자계 효과 트랜지스터

Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8504054B2 (en) * 2002-09-10 2013-08-06 Qualcomm Incorporated System and method for multilevel scheduling
JP2004128229A (ja) * 2002-10-02 2004-04-22 Nec Corp 磁性メモリ及びその製造方法
GB2404274B (en) 2003-07-24 2007-07-04 Pelikon Ltd Control of electroluminescent displays
JP4590862B2 (ja) * 2003-12-15 2010-12-01 ソニー株式会社 磁気メモリ装置及びその製造方法
US7072209B2 (en) * 2003-12-29 2006-07-04 Micron Technology, Inc. Magnetic memory having synthetic antiferromagnetic pinned layer
JP4074281B2 (ja) 2004-09-14 2008-04-09 株式会社東芝 磁気ランダムアクセスメモリ
JP2006086322A (ja) * 2004-09-16 2006-03-30 Renesas Technology Corp 磁気抵抗記憶素子およびその製造方法
JP4812310B2 (ja) * 2005-03-09 2011-11-09 富士通株式会社 磁気メモリ装置及びその製造方法
US20070054450A1 (en) * 2005-09-07 2007-03-08 Magic Technologies, Inc. Structure and fabrication of an MRAM cell
US20070080381A1 (en) * 2005-10-12 2007-04-12 Magic Technologies, Inc. Robust protective layer for MTJ devices
JP5072012B2 (ja) * 2005-11-14 2012-11-14 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP5223167B2 (ja) * 2006-03-06 2013-06-26 富士通株式会社 磁気抵抗効果素子を含む半導体装置及びその製造方法
JP2008251763A (ja) * 2007-03-30 2008-10-16 Elpida Memory Inc 半導体装置及びその製造方法
JP5292726B2 (ja) 2007-06-13 2013-09-18 ヤマハ株式会社 磁気センサ及びその製造方法
JP4719208B2 (ja) * 2007-12-20 2011-07-06 株式会社東芝 磁気ランダムアクセスメモリの製造方法
JP2009224477A (ja) * 2008-03-14 2009-10-01 Fujitsu Ltd 半導体記憶装置及びその製造方法
JP5107128B2 (ja) * 2008-04-23 2012-12-26 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP5203844B2 (ja) 2008-08-07 2013-06-05 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US8482966B2 (en) * 2008-09-24 2013-07-09 Qualcomm Incorporated Magnetic element utilizing protective sidewall passivation
JP2010103303A (ja) 2008-10-23 2010-05-06 Toshiba Corp 磁気抵抗素子及びその製造方法
US9368716B2 (en) 2009-02-02 2016-06-14 Qualcomm Incorporated Magnetic tunnel junction (MTJ) storage element and spin transfer torque magnetoresistive random access memory (STT-MRAM) cells having an MTJ
JP2011054873A (ja) * 2009-09-04 2011-03-17 Sony Corp 不揮発性メモリ素子の製造方法
US8390283B2 (en) 2009-09-25 2013-03-05 Everspin Technologies, Inc. Three axis magnetic field sensor
US8912012B2 (en) * 2009-11-25 2014-12-16 Qualcomm Incorporated Magnetic tunnel junction device and fabrication
US8227896B2 (en) * 2009-12-11 2012-07-24 International Business Machines Corporation Resistive switching in nitrogen-doped MgO
US8518734B2 (en) 2010-03-31 2013-08-27 Everspin Technologies, Inc. Process integration of a single chip three axis magnetic field sensor
US9082956B2 (en) * 2011-04-04 2015-07-14 Micron Technology, Inc. Confined cell structures and methods of forming confined cell structures
US8809976B2 (en) * 2011-09-24 2014-08-19 Taiwan Semiconductor Manufacturing Company, Ltd. Method and structure for a MRAM device with a bilayer passivation
TWI409488B (zh) 2011-09-29 2013-09-21 Voltafield Technology Corp 磁阻感測元件與磁阻感測裝置
US9335386B2 (en) 2011-09-29 2016-05-10 Voltafield Technology Corp. Magnatoresistive component and magnatoresistive device
KR20150015920A (ko) * 2013-08-02 2015-02-11 삼성전자주식회사 자기 메모리 장치 및 그 제조 방법
KR102084726B1 (ko) 2013-11-05 2020-03-04 삼성전자주식회사 반도체 소자
JP6217458B2 (ja) * 2014-03-03 2017-10-25 ソニー株式会社 半導体装置およびその製造方法、並びに電子機器
WO2015136723A1 (en) 2014-03-11 2015-09-17 Yasuyuki Sonoda Magnetic memory and method of manufacturing magnetic memory
US11127788B2 (en) * 2018-10-31 2021-09-21 Taiwan Semiconductor Manufacturing Company Limited Semiconductor device having magnetic tunnel junction (MTJ) stack
US20220189840A1 (en) * 2020-12-16 2022-06-16 Stmicroelectronics Pte Ltd Passivation layer for an integrated circuit device that provides a moisture and proton barrier
JP2022097093A (ja) * 2020-12-18 2022-06-30 ソニーセミコンダクタソリューションズ株式会社 半導体装置

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010034414A (ko) * 1998-12-21 2001-04-25 비센트 비.인그라시아 자기 임의 접근 메모리를 제조하는 방법

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5650958A (en) * 1996-03-18 1997-07-22 International Business Machines Corporation Magnetic tunnel junctions with controlled magnetic response
US6590750B2 (en) 1996-03-18 2003-07-08 International Business Machines Corporation Limiting magnetoresistive electrical interaction to a preferred portion of a magnetic region in magnetic devices
US5729410A (en) 1996-11-27 1998-03-17 International Business Machines Corporation Magnetic tunnel junction device with longitudinal biasing
JP2000133633A (ja) * 1998-09-09 2000-05-12 Texas Instr Inc <Ti> ハ―ドマスクおよびプラズマ活性化エッチャントを使用した材料のエッチング方法
US6165803A (en) 1999-05-17 2000-12-26 Motorola, Inc. Magnetic random access memory and fabricating method thereof
JP3446720B2 (ja) 1999-05-31 2003-09-16 日本電気株式会社 磁気抵抗効果素子、その製造方法、及びそれを用いた磁気記録装置
JP3589346B2 (ja) 1999-06-17 2004-11-17 松下電器産業株式会社 磁気抵抗効果素子および磁気抵抗効果記憶素子
JP3877490B2 (ja) * 2000-03-28 2007-02-07 株式会社東芝 磁気素子およびその製造方法
JP2002124717A (ja) 2000-10-18 2002-04-26 Canon Inc 磁気抵抗効果素子及びその製造方法並びにその磁気抵抗効果素子を用いた磁気薄膜メモリ
US6734477B2 (en) * 2001-08-08 2004-05-11 Agilent Technologies, Inc. Fabricating an embedded ferroelectric memory cell
US6485989B1 (en) * 2001-08-30 2002-11-26 Micron Technology, Inc. MRAM sense layer isolation
US6627913B2 (en) * 2001-09-10 2003-09-30 Micron Technology, Inc. Insulation of an MRAM device through a self-aligned spacer

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010034414A (ko) * 1998-12-21 2001-04-25 비센트 비.인그라시아 자기 임의 접근 메모리를 제조하는 방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101232851B1 (ko) 2011-12-28 2013-02-13 고려대학교 산학협력단 자계 효과 트랜지스터
WO2013100431A1 (ko) * 2011-12-28 2013-07-04 고려대학교 산학협력단 자계 효과 트랜지스터

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Publication number Publication date
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