WO2013100431A1 - 자계 효과 트랜지스터 - Google Patents

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WO2013100431A1
WO2013100431A1 PCT/KR2012/010657 KR2012010657W WO2013100431A1 WO 2013100431 A1 WO2013100431 A1 WO 2013100431A1 KR 2012010657 W KR2012010657 W KR 2012010657W WO 2013100431 A1 WO2013100431 A1 WO 2013100431A1
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magnetic field
current
magnetic
effect transistor
electrodes
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PCT/KR2012/010657
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이긍원
홍진기
김태엽
주성중
이진서
정구열
김동석
한선일
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고려대학교 산학협력단
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Definitions

  • the present invention relates to semiconductor devices and, more particularly, to transistor devices that regulate the current between source and drain using gate inputs.
  • the current flows to the drain only while the electric field is applied to the gate, that is, while the power supply is connected, so that latched switching is not possible as the transistor itself. Further, even if the drain is applied to the gate of another transistor, the result (drain current) of the previous transistor is not stored in the subsequent transistor.
  • the conventional field effect transistor FET is required to charge the charge until a predetermined voltage is charged to the gate, it is difficult to give enough time because it requires a gate charging time (gate charging time). That is, the limit of high speed operation is reached.
  • the calculation result is preserved only while the external power supply is connected, such as an SRAM using five field effect transistors (FETs), so that the calculation result is stored in the main memory (DRAM or SRAM). I had to move it.
  • the external power supply such as an SRAM using five field effect transistors (FETs)
  • the data line that carries the result of the operation is called a bus, and it takes a long time to send and receive data (calculation result) through the bus, which is why it requires memory in addition to the CPU.
  • the present invention has been made to solve the above-described problems, and provides a latched switching transistor device capable of high-speed operation without needing a charging time and capable of storing calculation results without supplying external power.
  • the magnetic field effect transistor according to the present invention includes a current control unit and a magnetic field applying unit.
  • the current controller includes a plurality of electrodes and a current communication material region positioned between the plurality of electrodes and varying an amount of current flowing between the electrodes according to an externally applied magnetic field, and the magnetic field applying unit changes in accordance with an external input. A magnetic field occurring in the magnetization state of the material is applied to the current communicating material region.
  • the magnetic field applying unit may include a nonmagnetic layer positioned between the ferromagnetic layers. This configuration makes it possible to use the structure of a magnetic tunnel junction for storage of computational results.
  • the ferromagnetic layer may be made of a perpendicular magnetic anisotropic material.
  • the ferromagnetic material is made of a perpendicular anisotropic material, whereby the magnetic field effect transistor can be further integrated.
  • the external input may be a current application input between ferromagnetic materials.
  • the magnetic field effect transistor can be further integrated by utilizing the spin transfer torque phenomenon.
  • the current application input may be applied between the magnetic field application unit and the electrode. This configuration makes it possible to further miniaturize the magnetic transistor by allowing the magnetic field applying unit to use the electrode of the current control unit in common.
  • the insulating layer may further include an insulating layer between the current communicating material region and the magnetic field applying unit. This configuration makes it possible to prevent the current for generating the magnetic field, rather than the magnetic field of the magnetic field generating unit, directly affecting the output current.
  • the present invention by controlling the current by using a magnetic field, high-speed operation is possible without the need for charging time, and the magnetic field is supplied by changing the magnetization state of a material according to an external input, so that calculation results can be stored without supplying an external power source. do.
  • Magnetic Tunnel Junction Magnetic Tunnel Junction
  • the ferromagnetic material is made of a perpendicular anisotropic material, whereby the magnetic field effect transistor can be further integrated.
  • the magnetic field effect transistor can be further integrated.
  • the magnetic field transistor can be further miniaturized.
  • FIG. 1 shows a schematic structure of one embodiment of a magnetic field transistor according to the present invention
  • FIG. 2 inverts the magnetization of the magnetic free layer by flowing a pulse current through the gate to the drain of 112 in the structure of FIG. 1, thereby increasing the magnetic field applied to the lower avalanche material.
  • FIG. 3 is a schematic diagram of a magnetic field effect transistor using a semiconductor n + / intrinsic / n + type device magnetic field avalanche effect developed in accordance with the present invention.
  • FIG. 4 is a graph illustrating a magnetic switch phenomenon capable of confirming a switching phenomenon according to the application of a magnetic field in the device of FIG. 3 developed according to the present invention.
  • FIG. 4 is a graph illustrating a magnetic switch phenomenon capable of confirming a switching phenomenon according to the application of a magnetic field in the device of FIG. 3 developed according to the present invention.
  • FIG. 5 is a schematic view for explaining the principle of the magnetic field applying unit of FIG. 2 (the structure of the magnetic layer may be used as a single layer, a plurality of layers, or a plurality of magnetic layers having an exchange bias according to the magnetic material)
  • FIG. 1 is a view showing a schematic structure of an embodiment of a magnetic field transistor according to the present invention.
  • the magnetic field effect transistor 100 includes a current controller 110, a magnetic field applying unit 120, and an insulating layer 130.
  • the current controller 110 further includes a plurality of electrodes 112 and a current communicating material region 114, which is located between the plurality of electrodes 112 and applied to a magnetic field applied from the outside. Accordingly, the amount of current flowing between the electrodes changes.
  • the magnetic field applying unit 120 is a region made of a current communication material that generates a predetermined vertical magnetic field that changes according to the direction of an external pulse current applied along the gate.
  • the magnetic field is supplied by changing the magnetization state of the material according to the external current input direction, so that the calculation result is gated even when the external power supply is cut off. It can be stored as a magnetic field of the magnetic field, the magnetoresistance and the resistance between the source and drain (drain).
  • the magnetic field applying unit 120 may include a nonmagnetic layer 124 positioned between the ferromagnetic layer 122. This configuration makes it possible to use the structure of a magnetic tunnel junction for storage of computational results.
  • the ferromagnetic layer 122 may be made of a perpendicular magnetic anisotropic material. As described above, in the magnetic tunnel junction structure, the ferromagnetic material is made of a vertical anisotropic material to further increase the magnetic field applying unit 120.
  • the external input may be a current application input between the ferromagnetic bodies 122.
  • the magnetic field applying unit 120 can be further integrated by utilizing the spin transfer torque effect.
  • the Spin Transfer Torque (STT) effect causes two magnetic layers to be parallel or antiparallel depending on the direction of the applied current when a current with a current density capable of delivering angular momentum that reverses magnetization is applied. Tell a principle that you can.
  • the current application input may be applied between the magnetic field application unit 120 and the electrode 112. This configuration allows the magnetic field applying unit 120 to use the electrode 112 of the current control unit 110 in common, thereby further miniaturizing the magnetic field transistor 100.
  • the insulating layer 130 may be further included between the current communication material region 114 and the magnetic field applying unit 120. This configuration makes it possible to prevent the current for generating the magnetic field of the magnetic field generating unit 120 from directly affecting the output current.
  • the entire current control unit 110 and the magnetic field applying unit 120 are blocked by the insulating layer 130, and the metal connection unit 132 is formed in a portion of the insulating layer 130 to form the electrode 112 and the magnetic field applying unit. It is implemented to electrically connect 120.
  • FIG. 2 inverts the magnetization of the magnetic free layer by flowing a pulse current through the gate to the drain of 112 in the structure of FIG. 1, thereby increasing the magnetic field applied to the lower avalanche material.
  • FIG. 3 shows the operation of generating avalanche or turning off the avalanche effect.
  • two magnetic layers 122 apply a magnetic field.
  • a bias is applied to a voltage in the vicinity of causing avalanche at the n ++ electrodes 112 at both ends.
  • a spin torque transfer phenomenon is used to change the magnetization direction of the free layer.
  • the magnetic switching phenomenon is a phenomenon in which a current flow changes by several thousand times or more according to the application of a magnetic field.
  • FIG. 3 is a schematic diagram illustrating the principle of the current controller of FIG. 2, and FIG. 4 is a graph illustrating a magnetic switch phenomenon that can be seen in the structure of FIG. 3.
  • FIG. 3 a state in which a bias voltage is applied to a narrow-band gap semiconductor avalanche device between electrodes is shown.
  • FIG. 4 the conduction state of the device is rapidly changed by a magnetic field. have.
  • DRAM memory
  • a device in which the FET is driven using the magnetic field of the magnet is manufactured.
  • the magnetization of the magnet uses a spin torque phenomenon that causes magnetization reversal in less than 1 ns.
  • the magnet uses vertical magnetism. This enables implementation of nonvolatile FETs with switching speeds above GHz.
  • FETs using conventional electric fields are always kept on (or off) with voltage applied to their gates.
  • the FET (MFET) using the magnetic field proposed by the present invention sends a pulse-type current to adjust the magnetization state and intercepts the current according to the direction of the magnetization state, so that the gate does not always need to be energized.
  • the signal ratio is larger than that of any of the devices proposed using the conventional spin (thousands of times), it is a switching device that can replace the existing field-based FET.
  • FIG. 5 is a schematic diagram for explaining a principle of the magnetic field applying unit of FIG. 2.
  • Changing the direction of the magnet with a pulse current utilizes a spin transfer torque phenomenon.
  • the pulsed current descends from the top of the gate and flows out to the right n ++ electrode.
  • the magnetization direction of the upper free layer is reversed, and the magnitude of the total magnetic field combined with the lower pinned layer becomes a large magnetic field when the two layers are parallel and a small magnetic field when antiparallel. .
  • Magnetic field switching occurs when a large magnetic field flows, and no current flows because switching does not occur when a small magnetic field occurs.
  • the magnetic field applied to the switching device is designed to be provided by two perpendicular magnetic anisotropic layers located at the top of the device.
  • two perpendicular magnetic anisotropic layers located at the top of the device.
  • the magnetization control of the perpendicular magnetic anisotropic layer uses spin torque magnetization reversal.
  • a magnetic metal (FM) / Cu / FM layer electrically connected to the drain a device capable of making the leakage magnetic field small (200 Oe) and large (500 Oe) according to the magnetization direction of the FET gate is placed.
  • the device can be switched to the magnetic field.
  • the main feature of this device is that it uses the phenomenon that the current flowing through the semiconductor is interrupted according to the magnitude of the applied magnetic field.
  • the parallel and anti-equilibrium state of the vertical magnetic field holds the memory in the form of a leakage magnetic field.
  • the on / off ratio of the interrupted current can be easily obtained more than 1000 times, gating is possible at nano size, and high-speed gating is possible because the magnetization reversal of the vertical magnetic layer is made in nsec units. Become.
  • the present invention proposes a principle of a magnetic field effect transistor (MFET), which is a new paradigm element having a memory and a switching function, and implements a new domain of logic switching.
  • MFET magnetic field effect transistor

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Abstract

자계 효과 트랜지스터가 개시된다. 자계 효과 트랜지스터는 전류 제어부, 및 자계 인가부를 포함한다. 전류 제어부는 복수의 전극, 및 복수의 전극 사이에 위치하며 외부에서 인가되는 자계에 상기 전극 사이에 흐르는 전류량을 변화시키는 전류 소통 물질 영역을 포함하고, 자계 인가부는 외부 입력에 따라 변화하는 미리 설정된 물질의 자화 상태에서 발생하는 자계를 전류 소통 물질 영역에 인가한다. 자계를 이용하여 전류를 제어함으로써 충전 시간이 필요 없어 고속 동작이 가능하며, 외부 입력에 따라 물질의 자화 상태를 변경시켜 자계를 공급하므로 외부 전원의 공급 없이도 연산 결과를 저장할 수 있게 된다.

Description

자계 효과 트랜지스터
본 발명은 반도체 소자에 관한 것으로서, 더욱 상세하게는 게이트 입력을 이용하여 소스-드레인 사이의 전류를 조절하는 트랜지스터 소자에 관한 것이다.
종래의 전계 효과 트랜지스터(FET)는 게이트에 전기장이 인가되는 동안에만, 즉 전원이 연결되어 있는 동안에만 드레인으로 전류가 흐르게 되어 있어, 트랜지스터 자체로서 래치드 스위칭(latched switching)이 불가능하다. 또한, 드레인을 다른 트랜지스터의 게이트에 인가해도 앞 트랜지스터의 결과(드레인 전류)가 후속 트랜지스터에 저장되지 않는다.
또한, 종래의 전계 효과 트랜지스터(FET)는 게이트에 일정 전압이 충전될 때까지 전하를 충전하여야 하는데, 충전에 걸리는 시간(gate charging time)이 필요하여 충분히 시간을 주어야하는 어려움이 있다. 즉 고속 동작의 한계에 이르게 된다.
또한, 연산 결과를 저장하려는 경우에는, 전계 효과 트랜지스터(FET) 5개를 사용하는 SRAM과 같이 외부에서 전원이 연결되어 있는 동안에만 연산 결과가 보전되므로, 계산 결과를 주메모리(DRAM 또는 SRAM)로 옮겨 놓아야 했다.
연산결과를 옮기는 데이터라인을 버스(BUS)라고 부르는데, 이 버스를 통해 데이터(연산 결과)를 보내고 다시 받아오는데 오랜 시간이 소요되며, 이것이 CPU 이외에 메모리가 필요하게 되는 이유이다.
본 발명은 상술한 종래의 문제점을 해결하기 위해 안출된 것으로서, 충전 시간이 필요 없어 고속 동작이 가능하며, 외부 전원의 공급 없이도 연산 결과를 저장할 수 있는 래치드 스위칭(latched switching) 트랜지스터 소자를 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해, 본 발명에 따른 자계 효과 트랜지스터는 전류 제어부, 및 자계 인가부를 포함한다.
전류 제어부는 복수의 전극, 및 복수의 전극 사이에 위치하며 외부에서 인가되는 자계에 따라 상기 전극 사이에 흐르는 전류량을 변화시키는 전류 소통 물질 영역을 포함하고, 자계 인가부는 외부 입력에 따라 변화하는 미리 설정된 물질의 자화 상태에서 발생하는 자계를 전류 소통 물질 영역에 인가한다.
이와 같은 구성에서는, 자계를 이용하여 전류를 제어함으로써 충전 시간이 필요 없어 고속 동작이 가능하며, 외부 입력에 따라 물질의 자화 상태를 변경시켜 자계를 공급하므로 외부 전원의 공급 없이도 연산 결과를 저장할 수 있게 된다.
이때, 자계 인가부는 강자성체층 사이에 위치하는 비자성층을 포함할 수 있다. 이러한 구성은 연산 결과의 저장을 위해 자기 터널 접합(Magnetic Tunnel Junction)의 구조를 이용할 수 있도록 한다.
또한, 이때의 강자성체층은 수직 자기 이방성 물질로 이루어질 수 있다. 이와 같이, 자기 터널 접합 구조에 있어서 강자성체를 수직 이방성 물질로 구성함으로써 자계 효과 트랜지스터를 더욱 고집적화할 수 있게 된다.
또한, 외부 입력은 강자성체 사이의 전류 인가 입력일 수 있다. 이러한 구성에 의하면, 스핀 트랜스퍼 토크(Spin Transfer Torque) 현상을 이용함으로써, 자계 효과 트랜지스터를 더욱 고집적화할 수 있게 된다.
또한, 전류 인가 입력은 자계 인가부와 전극 사이에 인가될 수 있다. 이러한 구성은 전류 제어부의 전극을 자계 인가부가 공통으로 사용할 수 있도록 함으로써 자계 트랜지스터를 더욱 소형화할 수 있게 된다.
또한, 전류 소통 물질 영역과 자계 인가부 사이에 절연층을 더 포함할 수 있다. 이러한 구성은 자계 발생부의 자계가 아닌 자계 발생을 위한 전류가 직접 출력 전류에 영향을 미치는 것을 방지할 수 있도록 해 준다.
본 발명에 의하면, 자계를 이용하여 전류를 제어함으로써 충전 시간이 필요 없어 고속 동작이 가능하며, 외부 입력에 따라 물질의 자화 상태를 변경시켜 자계를 공급하므로 외부 전원의 공급 없이도 연산 결과를 저장할 수 있게 된다.
또한, 연산 결과의 저장을 위해 자기 터널 접합(Magnetic Tunnel Junction)의 구조를 이용할 수 있게 된다.
또한, 자기 터널 접합 구조에 있어서 강자성체를 수직 이방성 물질로 구성함으로써 자계 효과 트랜지스터를 더욱 고집적화할 수 있게 된다.
또한, 스핀 트랜스퍼 토크(Spin Transfer Torque) 현상을 이용함으로써, 자계 효과 트랜지스터를 더욱 고집적화할 수 있게 된다.
또한, 전류 제어부의 전극을 자계 인가부가 공통으로 사용할 수 있도록 함으로써 자계 트랜지스터를 더욱 소형화할 수 있게 된다.
또한, 전류 소통 물질 영역과 자계 인가부 사이에 절연층을 포함하여, 자계 발생부의 자계가 아닌 자계 발생을 위한 전류가 직접 출력 전류에 영향을 미치는 것을 방지할 수 있게 된다.
도 1은 본 발명에 따른 자계 트랜지스터의 일 실시예의 개략적인 구조를 도시한 도면.
도 2는 도 1의 구조에서 펄스전류를 게이트에 흘려 112의 드레인(drain)으로 흘러가게 하여 자기 자유층(magnetic free layer)의 자화를 반전시키고, 이에 따라 하부 아발란치 물질에 인가 자기장이 커지게 하여 아발란치(avalanche)가 발생 또는 아발란치 효과를 끄는 동작을 보여주는 도면.
도 3은 본 발명에 따라 개발된 반도체 n+/intrinsic/n+ 타입 소자 자기장 아발란치(avalanche) 효과를 이용한 자계 효과 트랜지스터의 개략적인 모습으로 도 2의 전류 제어부 도면.
도 4는 본 발명에 따라 개발된 도 3의 소자에서 자기장의 인가에 따른 스위칭(Switching) 현상을 확인할 수 있는 자성 스위치 현상을 도시한 그래프.
도 5는 도 2의 자계 인가부의 원리를 설명하기 위한 개략적인 도면(자성층의 구조는 자성물질에 따라 단층, 복층, exchange bias가 있는 복수의 자성층 등으로 활용가능하다)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명한다.
도 1은 본 발명에 따른 자계 트랜지스터의 일 실시예의 개략적인 구조를 도시한 도면이다.
도 1에서, 자계 효과 트랜지스터(100)는 전류 제어부(110), 자계 인가부(120), 및 절연층(130)을 포함하고 있다.
전류 제어부(110)는 다시 복수의 전극(112), 및 전류 소통 물질 영역(114)을 포함하는데, 전류 소통 물질 영역(114)은 복수의 전극(112) 사이에 위치하며 외부에서 인가되는 자계에 따라 전극 사이에 흐르는 전류량이 변화한다.
자계 인가부(120)는 게이트를 따라 인가되는 외부 펄스 전류의 방향에 따라 변화하는 미리 설정된 수직 자계를 발생하는 전류 소통 물질로 만들어진 영역이다.
이와 같이, 자계를 이용하여 전류를 제어함으로써 충전 시간이 필요 없어 고속 동작이 가능하며, 외부 전류 입력 방향에 따라 물질의 자화 상태를 변경시켜 자계를 공급하므로 외부 전원의 공급이 끊겨도 연산 결과를 게이트의 자계, 자기저항 및 소스(source)와 드레인(drain) 사이의 저항으로 저장할 수 있게 된다.
자계 인가부(120)는 강자성체층(122) 사이에 위치하는 비자성층(124)을 포함할 수 있다. 이러한 구성은 연산 결과의 저장을 위해 자기 터널 접합(Magnetic Tunnel Junction)의 구조를 이용할 수 있도록 한다.
또한, 이때의 강자성체층(122)은 수직 자기 이방성 물질로 이루어질 수 있다. 이와 같이, 자기 터널 접합 구조에 있어서 강자성체를 수직 이방성 물질로 구성함으로써 자계 인가부(120)를 더욱 고집적화할 수 있게 된다.
또한, 외부 입력은 강자성체(122) 사이의 전류 인가 입력일 수 있다. 이러한 구성에 의하면, 스핀 트랜스퍼 토크(Spin Transfer Torque) 효과를 이용함으로써, 자계 인가부(120)를 더욱 고집적화할 수 있게 된다.
스핀 트랜스퍼 토크(Spin Transfer Torque; STT) 효과는 자화를 반전시킬 만큼의 각운동량을 전달할 수 있는 전류밀도를 가진 전류를 인가했을 때, 인가하는 전류의 방향에 따라 두 자성층을 평행하게도, 반평행하게도 만들 수 있는 원리를 말한다.
1996년 높은 전류밀도로 스핀이 정렬된 전류를 자성금속층에 밀어 넣으면 전달된 스핀의 각운동량에 따라 자화가 반전될 수 있다는 원리가 제안되었는데, 이 원리를 스핀 트랜스퍼 토크(Spin Transfer Torque) 효과라 부르며 FM/M/M 구조 또는 FM/MgO/FM 구조의 다층박막층을 나노미터 크기의 원통(pillar) 구조로 만들어 제작된 소자에서 이 원리가 실현됨이 확인된 바 있다.
또한, 전류 인가 입력은 자계 인가부(120)와 전극(112) 사이에 인가될 수 있다. 이러한 구성은 전류 제어부(110)의 전극(112)을 자계 인가부(120)가 공통으로 사용할 수 있도록 함으로써 자계 트랜지스터(100)를 더욱 소형화할 수 있게 된다.
또한, 전류 소통 물질 영역(114)과 자계 인가부(120) 사이에 절연층(130)을 더 포함할 수 있다. 이러한 구성은 자계 발생부(120)의 자계가 아닌 자계 발생을 위한 전류가 직접 출력 전류에 영향을 미치는 것을 방지할 수 있도록 해 준다.
도 1에서는 전류 제어부(110)와 자계 인가부(120) 전체를 절연층(130)으로 차단하고, 절연층(130) 일부 영역에 금속 접속부(132)를 형성하여 전극(112)과 자계 인가부(120)를 전기적으로 연결시키도록 구현되어 있다.
상기 실시예를 보다 구체적으로 설명하면 다음과 같다.
도 2는 도 1의 구조에서 펄스전류를 게이트에 흘려 112의 드레인(drain)으로 흘러가게 하여 자기 자유층(magnetic free layer)의 자화를 반전시키고, 이에 따라 하부 아발란치 물질에 인가 자기장이 커지게 하여 아발란치(avalanche)가 발생 또는 아발란치 효과를 끄는 동작을 보여주는 도면이다.
도 2에서, 두 개의 자성층(122)이 자기장을 인가하고 있다. 또한, 양단의 n++ 전극(112)에서 아발란치를 일으킬 부근의 전압으로 바이어스가 인가되어 있다. 스위칭에 필요한 게이트의 자기장을 얻기 위해 스핀 토크 트랜스퍼 현상을 이용하여 자유층(free layer)의 자화방향을 바꾸어준다.
본 발명에서는 자성 스위칭 현상을 이용하는데, 자성 스위칭 현상은 자기장의 인가에 따라 전류의 흐름이 수천 배 이상 변화하는 현상이다.
도 3은 도 2의 전류 제어부의 원리를 설명하기 위한 개략적인 도면이고, 도 4는 도 3의 구조에서 확인할 수 있는 자성 스위치 현상을 도시한 그래프이다.
도 3에서 전극 사이에 좁은 폭의 구조를 가지는 소자(Narrow-Band gap semiconductor avalanche device)에 바이어스 전압을 인가하는 상태가 도시되어 있으며, 도 4에서 자계에 의해 소자의 전도 상태가 급격히 변하는 것을 확인할 수 있다.
옴의 법칙 (V=IR)은 물성 연구의 기본 법칙으로 인정받아왔다. 모든 전자 회로, 전자기기에서 옴의 법칙이 적용되고 있다. 그러나 인가한 전기장이 어느 수위를 넘어서면 급격한 전류의 흐름이 발생하고, 이 범위에서는 옴의 법칙을 넘어서면서 평균장 이론이 더 이상 적용되지 않고 Mott-Gurney law가 적용된다.
이 비선형 특성의 원인은, 높은 인가전압에 따라 반도체 내에 전하가 쌓이게 되고, 이 전하에 따른 내부 비선형 전기장 분포에 기인하는 것으로 알려져 있다.
중앙연산장치(CPU)에서 계산된 결과는 메모리 (DRAM)에 저장되는 것이 현재 컴퓨터 및 모바일 기기의 일반적 형태이다. 그 이유는 CPU의 연산 결과가 휘발성이기에 그 결과를 어디엔가 담아두어야 하기 때문이다.
만일 CPU의 계산 결과를 비휘발성으로 구현하는 경우, 이를 메모리로 옮기는 과정이 불필요하여 컴퓨터의 대부분 시간을 잡아먹는 버스(CPU와 메모리의 정보교환장치) 지연 시간(BUS delay time) 을 절약할 수 있게 된다.
이를 위해, 본 발명에서는 자석의 자기장을 이용하여 FET가 구동되는 소자를 제작한다. 자석의 자화는 1ns 이하의 시간에서 자화반전을 일으키는 스핀토크 현상을 이용하며, 자석은 수직자기를 이용한다. 이 경우 GHz 이상의 스위칭 속도를 갖으며 비휘발성인 FET의 구현이 가능해진다.
종래의 전기장을 이용하는 FET는 항상 게이트에 전압을 인가한 상태에서 on(또는 off) 상태가 유지된다. 그러나 본 발명에서 제시하는 자기장을 이용하는 FET(MFET)는 펄스 형태의 전류를 보내어 자화 상태를 조절하고, 자화 상태의 방향에 따라 전류를 단속하기 때문에 게이트에 항상 전압이 걸릴 필요가 없다.
또한, 종래의 스핀을 이용해 제안된 어떤 소자보다도 시그널의 비율이 크기 때문에 (수천배에 해당) 바로 기존의 전기장 기반 FET를 대체할 수 있는 스위칭 소자이다.
도 5는 도 2의 자계 인가부의 원리를 설명하기 위한 개략적인 도면이다.
펄스 전류로 자석의 방향을 바꾸는 것은 스핀 트랜스퍼 토크(Spin Transfer Torque) 현상을 이용한다. 펄스 전류는 게이트 상부에서 내려와 오른쪽 한단의 n++ 전극으로 흘러나간다.
흐르는 전류의 방향에 따라 상부 자유층(free layer)의 자화 방향이 반전되고, 아래 고정층(pinned layer)과 합쳐진 총 자기장의 크기는 두 층이 평행일 때 큰 자기장, 반평행일 때 작은 자기장이 된다.
큰 자기장일 때 자기장 스위칭이 일어나 전류가 흐르며, 작은 자기장일 때 스위칭이 일어나지 않아 전류가 흐르지 않는다.
스위칭 소자에 인가되는 자기장은 소자의 상단부에 위치한 두 층의 수직 자기 이방성 층에서 제공되도록 설계한다. 즉 두 개의 수직 이방성 층이 반평행하면 작은 누설자기장이 나와 전류가 흐르고, 평행하면 큰 누설 자기장이 나와 전류가 흐르지 않게 된다.
수직 자기 이방성 층의 자화 조절은 스핀 토크 자화 반전 현상을 이용한다. 즉 드레인과 전기적으로 연결되는 자성금속(FM)/Cu/FM 층을 쌓아 FET 게이트의 자화 방향에 따라 누설 자기장의 크기를 작고(200 Oe) 크게(500 Oe) 만들어 줄 수 있는 소자를 올려놓으면 종래의 전기장으로 게이트를 조절하던 기존 FET 대신 자기장으로 게이트를 스위칭할 수 있는 소자를 만들 수 있게 된다.
이 소자의 가장 큰 특징은 인가 자기장의 크기에 따라 반도체에 흐르는 전류가 단속되는 현상을 이용한다는 것으로, 수직 자기의 평행과 반평형 상태가 누설 자기장의 형태로 메모리를 보유하고 있다는 것이다.
또한, 단속되는 전류의 온/오프(on/off) 비율은 1000배 이상을 손쉽게 얻을 수 있고, 나노 사이즈에서 게이팅이 가능하며, 수직 자기층의 자화반전이 nsec 단위로 이루어지기에 고속 게이팅도 가능해진다.
20세기 인류의 컴퓨터, 통신, 전자기기의 발달 등 과학기술적 도약은 인가 전기장의 크기에 따라 전류의 흐름이 열리고 닫히는 전기장 FET(Field Effect Transistor)를 근간으로 제작된 논리 스위칭 소자에서 시작되었다.
그러나 논리 연산소자 (CPU)와 이 연산결과를 저장하는 공간 (RAM)이 분리되어 있어, 연산 속도의 한계, 메모리의 비휘발성 문제 등의 근본적 한계를 가지고 있다.
본 발명에서는 메모리와 스위칭 기능을 동시에 갖는 새로운 패러다임(paradigm)의 소자인 자계 효과 트랜지스터(Magnetic field effect transistor; MFET)의 원리를 제시하고, 이를 구현하여 새로운 논리 스위칭의 영역을 제시한다.
본 발명이 비록 일부 바람직한 실시예에 의해 설명되었지만, 본 발명의 범위는 이에 의해 제한되어서는 아니 되고, 특허청구범위에 의해 뒷받침되는 상기 실시예의 변형이나 개량에도 미쳐야 할 것이다.

Claims (6)

  1. 복수의 전극, 및 상기 복수의 전극 사이에 위치하며 외부에서 인가되는 자계에 따라 상기 전극 사이에 흐르는 전류량을 변화시키는 전류 소통 물질 영역을 포함하는 전류 제어부; 및
    외부 입력에 따라 변화하는 미리 설정된 물질의 자화 상태에서 발생하는 자계를 상기 전류 소통 물질 영역에 인가하는 자계 인가부를 포함하는 것을 특징으로 하는 자계 효과 트랜지스터.
  2. 제 1항에 있어서,
    상기 자계 인가부는
    강자성체층 사이에 위치하는 비자성층을 포함하는 것을 특징으로 하는 자계 효과 트랜지스터.
  3. 제 2항에 있어서,
    상기 강자성체층은 수직자기이방성 물질로 이루어진 것을 특징으로 하는 자계 효과 트랜지스터.
  4. 제 3항에 있어서,
    상기 외부 입력은 상기 강자성체 사이의 전류 인가 입력인 것을 특징으로 하는 자계 효과 트랜지스터.
  5. 제 4항에 있어서,
    상기 전류 인가 입력은 상기 자계 인가부와 상기 전극 사이에 인가되는 것을 특징으로 하는 자계 효과 트랜지스터.
  6. 제 5항에 있어서,
    상기 전류 소통 물질 영역과 상기 자계 인가부 사이에 절연층을 더 포함하는 것을 특징으로 하는 자계 효과 트랜지스터.
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10068945B2 (en) 2015-09-30 2018-09-04 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure integrated with magnetic tunneling junction and manufacturing method thereof
WO2018044127A1 (ko) * 2016-09-02 2018-03-08 한양대학교 산학협력단 뉴로모픽 소자 및 그 구동 방법
US10892299B2 (en) 2018-07-31 2021-01-12 International Business Machines Corporation Magnetic field controlled transistor

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003031773A (ja) * 2001-07-13 2003-01-31 Canon Inc 磁気メモリ素子及びその記録方法、並びにその磁気メモリ素子を用いたメモリ
JP2004158750A (ja) * 2002-11-08 2004-06-03 Hitachi Ltd 磁気抵抗効果素子、磁気記録素子およびこれらを利用した装置
KR100506064B1 (ko) * 2002-12-21 2005-08-03 주식회사 하이닉스반도체 자기저항 센서 및 이를 이용한 센싱 셀 어레이
KR100934314B1 (ko) * 2002-02-18 2009-12-29 소니 가부시끼 가이샤 자기 메모리 장치 및 그 제조 방법

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001196661A (ja) * 1999-10-27 2001-07-19 Sony Corp 磁化制御方法、情報記憶方法、磁気機能素子および情報記憶素子
JP4767861B2 (ja) * 2003-10-31 2011-09-07 エージェンシー フォー サイエンス，テクノロジー アンド リサーチ ナノコンタクト磁気メモリデバイス
US7446984B2 (en) * 2005-12-14 2008-11-04 Hitachi Global Storage Technologies Netherlands B.V. Magnetic random access memory (MRAM) having increased reference layer anisotropy through ion beam etch of magnetic layers

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003031773A (ja) * 2001-07-13 2003-01-31 Canon Inc 磁気メモリ素子及びその記録方法、並びにその磁気メモリ素子を用いたメモリ
KR100934314B1 (ko) * 2002-02-18 2009-12-29 소니 가부시끼 가이샤 자기 메모리 장치 및 그 제조 방법
JP2004158750A (ja) * 2002-11-08 2004-06-03 Hitachi Ltd 磁気抵抗効果素子、磁気記録素子およびこれらを利用した装置
KR100506064B1 (ko) * 2002-12-21 2005-08-03 주식회사 하이닉스반도체 자기저항 센서 및 이를 이용한 센싱 셀 어레이

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