JP2007525022A - 他の種類の回路と共に集積されたｍｒａｍ装置 - Google Patents

Abstract

磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）（１３）が、他の回路種（１２）と共に埋め込まれている。演算装置のようなロジック（１２）が、ＭＲＡＭ（１３）と共に埋め込むのに特に適した回路種である。埋め込みを効率的に行うには、金属層（２６）を他の回路（１２）の相互接続部の一部として用い、更にＭＲＡＭセル（１３）の一部として用いる。ＭＲＡＭセル（１３）は全て、プログラム線によって書き込まれる。プログラム線は、２本の線であり、交差して書き込むセルを規定する。このように、金属線（２６）の共通使用があり、ＭＲＡＭのプログラム線の一方に用いられ、更にロジック（１２）の相互接続線の一方に用いられるので、設計が簡略化される。

Description

本発明は、磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）に関し、更に詳しくは、ＭＲＡＭおよびその他の回路種の双方を有する集積回路に関する。

磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）は、不揮発性であるという利点を有しつつ、その上更にＤＲＡＭおよびＳＲＡＭのような通常のランダムアクセスメモリ（ＲＡＭ）の価値のある特性も有する。したがって、ＭＲＡＭは単体メモリとしてではなく、他の回路と同じ集積回路上に埋め込んでも、魅力的である。ＭＲＡＭセルは、不揮発性ＭＲＡＭ回路に用いられる材料およびプロセスとは異なるものを用いて作られるので、ＭＲＡＭセルは、他のプロセス全てが完了した後に形成するように計画されている。

別の問題は常につきまとうコストである。ＭＲＡＭ処理のコストは他の回路を作成するコストに加算される。この余分なコストは埋め込みメモリとしてのＭＲＡＭの魅力を弱める可能性がある。

したがって、低コストで埋め込みＭＲＡＭを提供することが求められている。

添付図面に一例として本発明を示すが、これに限定されない。図面において同様の参照符号は同様の要素を示す。
図面中の要素は、簡略化および明確化を目的に図示されており、必ずしも同じ拡縮率で描かれていないことは、当業者には認められよう。例えば、図における要素の一部は他の要素と比較してその寸法が誇張されており、本発明の実施形態の理解を深めるのに役立つようにしている。

一態様において、磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）は、別の回路種と共に埋め込まれている。演算装置のようなロジックが、ＭＲＡＭと共に埋め込むのに特に適した回路種である。埋め込みは、他の回路の相互接続部の一部として用いられる金属層を、ＭＲＡＭセルの一部としても用いることによって、非常に効率的に行われる。ＭＲＡＭセルは、全てプログラム線によって書き込まれる。この使用では、プログラム線は、２本のプログラム線の交点に位置するセルに書き込みを行う２本の線のいずれか一方である。ＭＲＡＭのプログラム線の１本、およびロジックの相互接続線の１本に用いられる金属線が共通に用いられるので、設計は簡略化される。これについては、図面および以下の説明により理解が深まるであろう。

図１に示すのは、半導体基板１１、ロジック部１２、およびＭＲＡＭ部１３を備える半導体装置１０である。ロジック部１２は、フロントエンド１４、フロントエンド１４上にあるゲートおよび相互接続領域（gate and interconnect region）１８、ならびに相互接続領域２２を備える。ＭＲＡＭ部１３は、フロントエンド１６、フロントエンド１６上にある相互接続領域２０、および相互接続領域２４を備える。相互接続領域２４は、ＭＲＡＭセルが形成されている領域である。これらのＭＲＡＭセルは図１には示されていない。相互接続領域２２および２４の双方の中には、図１に示すように金属層２６があり、これは相互接続領域２２および２４に有用であり、具体的には、領域２４におけるプログラミング線として用いられる。金属部２８および３０は、全体的にロジック部１２内にある。金属部３４および３６は、全体的にＭＲＡＭ領域１３内にある。金属部３２は、ＭＲＡＭ部１３とロジック部１２とをまたいでいる。金属層２６は、金属の連続層の堆積によって作られ、次いでパターニングされて金属部分が残される。ここで用いる場合、金属層とは、基板上にほぼ同じ距離にある複数の金属部分である。ここで用いる場合、フロントエンドとは、トランジスタが形成される領域であり、通例、ソースおよびドレインが形成される基板の上面部を意味し、ゲートは基板の上に形成される。つまり、フロントエンド１４および１６は双方とも基板１１内部および上部に形成される。相互接続領域１８および２０は、導電層で形成され、それらを分離する誘電体層を有する。これは、トランジスタ間の電気接続部のような電気接続部を作成する際に有用である。

動作時には、半導体装置１０は、共に動作するＭＲＡＭおよび他の回路を有する。他の回路は、好ましくは、プロセッサのようなロジック回路であるが、ＲＦ回路のようないずれかの非ＭＲＡＭ回路であるとよい。ロジック回路は部分１２に形成されている。ＭＲＡＭは部分１３に形成されている。ＭＲＡＭおよび論理回路の双方は金属線２６を用いる。好ましくは、金属線２６はＭＲＡＭ２４においてプログラム線として用いられる。

図２に示すのは、図１の装置の第１の更に詳細な実施例を明らかにする半導体装置５０である。装置５０は、図１の相互接続部２２の第１の詳細な実施例としての相互接続部５２と、図１の相互接続部２４の第１の詳細な実施形態としての相互接続部２４とを備える。相互接続部５２は、ビア８６、９０、および１００によってそれぞれ接続されている金属部５６、６０、６６、および７６を備える。また、相互接続部５２の中には、金属部７６を相互接続部１８およびフロントエンド１４の一方に接続するためのビア１０８もある。相互接続部５２は、部分１２内に形成されているロジック回路に相互接続部を設けるように機能する。相互接続部５４は、金属部５８、６２、６８、７０、７２、７４、８０、８２、および８４と、ビア８８、９２、９４、９６、９８、９９、１０２、１０４、１０６、１１０、１１２、１１４と、セル相互接続部１２０と、磁気トンネル接合（ＭＴＪ）１１６と、検知接続部１１８とを備える。ビア８８、９２、および１０２は、金属部５８、６２、６８、および８０をそれぞれ相互接続する。ビア９４および９８は、互いに上下に積層され、セル相互接続部１２０および金属部７０を接続する。ビア１０４は、金属部７０および金属部８２を接続する。ビア１１０、１１２、および１１４は、一端が金属部８０、８２、および８４にそれぞれ接続されている。他端は、フロントエンド１６または相互接続部２０のいずれかに接続されている。ビア９６は、セル相互接続部１２０をＭＴＪ１１６に接続する。検知接続部１１８は、ＭＴＪ１１６をビア９９に接続する。金属部７４は、金属部６２に直交する方向に延びる。ビア９９は、検知接続部１１８を金属部７２に接続する。ビア１０２、１０４、および１０６は、金属部６８、７０、および７２を、それぞれ、金属部８０、８２、および８４に接続する。金属部８０、８２、および８４は、メモリセルの形成には必須ではない。

金属部７４よび金属部６２は、ＭＴＪ１１６の状態を書き込むためにあり、その各々がプログラム線である。金属部７４は、ディジット線であり、金属部６２はビット線である。ＭＲＡＭセル５５を形成する金属部６２、６８、７０、７２、および７４、ビア９２、９４、９６、９８、９９、検知接続部１１８、セル相互接続部１２０、ならびにＭＴＪ１１６の構成は、当業者には周知である。金属部６０および６２は、金属層を構成する。同様に、金属部６６、６８、７０、７２、７４は、金属層を形成する。このように、図２に示すこの実施例では、２本の金属線が相互接続部５２および５４間で共通である。これらの金属線の双方は、相互接続部５４においてＭＲＡＭセルによってプログラム線として用いられる。金属部７４および６２、したがって金属部６０および６６は、ＭＲＡＭセルを形成するために必要な距離だけ離れている。

更に、図２に示すこの場合では、ビア９０および９２は、この同じ距離だけの長さがある。この例では、この距離は約４０００オングストロームとすることができる。金属部６９および６６は、ビア９０のようなビアによって、多くの箇所で接続されている。これら多くのビア接続により、これら２つの金属部は、たとえこれらが異なる金属層であっても、事実上高導電性単一層である。最上部の２つの金属層は、比較的大きい電流を搬送するのに有効であるためには、導電性が高いことが望ましい場合がある。この例では、各金属部６０および６６は、その機能のために望ましいところまでいかないかもしれないが、これら２つとビア９０との組み合わせでは、その効果は望ましい結果となる。このような場合、金属部６０および６６のマスクパターンは、同一とすることができる。金属部７６は、通常、比較的薄い金属層の最後にあり、例えば、約３２５０オングストロームであり、一方金属部は、例えば、８４００オングストロームとすることができる。金属部６０および６６は、それぞれ、５１５０および３２５０オングストロームとすることができ、これらを加算すると８４００オングストロームとなり、最上位の２層には望ましいものとなる。これは、最後から２番目の層を２つの層に分離するというように見なすこともでき、これらはロジックフロントエンド１４上で実質的に隣接し、ＭＲＡＭセルをこれら２つの層の間に挟持し、これら２つの層をＭＲＡＭフロントエンド１６上でプログラミング線として用いる。これによって全体的な高さが増大するが、金属部の形成後にＭＲＡＭを追加した場合ほどではない。他の利点は、ＭＲＡＭを既存のロジック設計に追加することができ、厚い金属層の内最初の層（基板に最も近い）を分割し、２つの断片をビアで接続するという変更をロジック側に加えればよいことである。最後の金属を分割することも実現可能であるが、最後から２番目の金属程は関心を引かない。何故なら、基板から遠い位置程、平面性が低下し、このためＭＲＡＭセルの製作が一層困難になるからである。結果的に、プログラム部６２および７４双方の金属層は、ロジック部１２およびＭＲＡＭ部１３と共通となる。

図３は、半導体装置３００を示し、図１の装置の第２の更に詳細な実施例である。装置３００は、図１の第２の詳細な実施例としての相互接続部３０２と、図１の相互接続部２４の第２の詳細な実施例としての相互接続部３０４とを備える。相互接続部３０２は、ビア３２６および３３０によってそれぞれ接続されている、金属部３０６、３１０、および３１６を含む。相互接続部３０４は、金属部３０８、３１２、３１４、および３１８と、ビア３２８、３３２、３３４、３３６、３３８、３４０、３４４、３４６、および３４８と、ＭＴＪ３５０と、セル相互接続部３５１と、検知接続部３５２とを備える。ビア３２８は、金属部３０８および３１２を接続する。金属部３０８および３１２ならびにビア３２８を除いて、図３において相互接続部３０４について特定した要素は、図２におけると同様に接続された類似要素を有し、当業者には周知のようにＭＲＡＭセル３０５を形成する。金属部３１６、３１８、３２０、および３２２は金属層を形成するが、その際ＭＲＡＭセル３０５がディジット線に用いる金属線が、相互接続部３０２がその相互接続部の機能を実施する際に接続を行うために用いるのと同じ金属線となるようにしている。この場合、ビット線、即ち、金属部３１４は、金属部３１２の下に形成される。部分３１０および３１２は、第１の厚い金属層を形成する。したがって、ＭＲＡＭセル３０５は、薄い金属層の最後の層と、厚い金属層の最初の層との間の空間を用いつつ、薄い金属層の最後の層をプログラム線に用いている。これは、既存のロジック設計における変更を最少に抑えなければならない場合に特に有利であり、単にビアを長くすればよい。

図４は、半導体装置４００を示し、図１の装置の第３の更に詳細な実施例である。装置４００は、図１の相互接続部２２の第３の詳細な実施例としての相互接続４０１と、図１の相互接続部２４の第３の詳細な実施例としての相互接続部４０２とを備える。相互接続部４０１は、金属部４０３、４０６、４１０、および４１４と、ビア４２４、４２８、４３２、および４４４とを備える。ビア４２４、４２８、および４３２は、それぞれ、金属部４０３、４０６、４１０、および４１４を相互接続する。同語接続部４０１は、第１の厚い金属層４０６と最後の薄い金属層４１０との間に金属部を挿入し、長いビア３３０の代わりに、短いビア４２８および４３２を作成したことを除いて、図３の相互接続部３０２と同一である。相互接続部４０２は、金属部４０４、４０８、４１２、および４１６と、ビア４２６、４３０、４３４、４３６、４３８、４４０、４４２、４４６、４４８、および４５０と、セル相互接続部４５１と、検知接続部４５４と、ＭＴＪ４５２とを備える。相互接続部４０２が相互接続部３０４と相違するのは、第１の厚い金属層、即ち、金属部４０８と、ビット線、即ち、金属部４１２との間にビア４３０があることだけである。ビア４３０は、ビット線４１２と上位導体層４０８および４０４との間を直接接続するために用いられる。図３を参照すると、ビット線３１４と上位層相互接続部３１２および３０８との間の接続は、ビア３３２、相互接続部３１８／３１６を貫通し、上に向かって３０２まで達する代わりの経路を通じて行われる。

図５は、半導体装置５００を示し、図１の装置の第４の更に詳しい実施例である。装置５００は、図１の相互接続部２２の第４の詳細な実施例としての相互接続部５０２と、図１の相互接続部２４の第４の詳細な実施例としての相互接続部５０４とを備える。相互接続部５０２は、金属部５０６、５１０、５１４、および５１８と、ビア５２８、５３２、５３６、および５５２とを備える。ビア５２８、５３２、および５３６は、金属部５０６、５１０、５１４、および５１８をそれぞれ相互接続する。ビア５５２は、金属部５１８を相互接続部１８またはフロントエンド１４に接続する。金属部５１４および５１８は、最上部の２つの比較的薄い相互接続層である。これらの層は、低いｋの誘電体によって分離されていることが好ましいが、低いＫの必要性を低下させるように、これらを分離する距離を通常よりも大きくしている。相互接続部５０４は、金属部５０８、５１２、５１６、および５２０と、ビア５３０、５３４、５３８、５４０、５４６、５４８、５５０、５５４、５５６、および５５８と、セル相互接続部５６１と、検知接続部５５６０と、ＭＴＪ５６２とを備える。図２について説明したように類似の要素を接続して、ＭＲＡＭセル５０５を形成する。この場合、ＭＲＡＭセル５０５は、最上部の２つの比較的薄い金属層の間、および最上位の２つの比較的厚い金属層の下に形成される。金属部５１６および５１４は、ロジックおよびＭＲＡＭセルと共通の１本の金属線を形成し、金属部５１８、５２０、５２２、５２４、および５２６は、ロジックおよびＭＲＡＭセル間に共通の第２金属線を形成する。ＭＲＡＭセル５０５を金属線間に挿入したことにより、これらの金属線を更に分離しなければないが、このためＭＲＡＭセルに用いる材料との適合性が高い低温誘電体の使用が可能になる。

図６は、半導体装置６００を示し、図１の装置の第５の更に詳細な実施例である。装置６００は、図１の相互接続部２２の第４の更に詳細な実施例としての相互接続部６０２と、図２の相互接続部２４の第５の更に詳細な実施例としての相互接続部６０４とを備える。相互接続部６０２は、金属部６０６、６１０、６１４、および６１８と、ビア６２８、６２３、６３６、および６４８とを備える。ビア６２８、６３２、および６３６は、金属部６０６、６１０、６１４、および６１８をそれぞれ相互接続する。ビア６４８は、金属部６１８を相互接続部１８またはフロントエンド１４のいずれかに接続する。相互接続部６０４は、金属部６０８、６１２、６１６、および６２０と、ビア６３０、６３４、６４０、６４２、６４４、６４６、６５０、６５２、および６５４と、セル相互接続部６５５と、ＭＴＪ６５７と、検知接続部６５８とを備える。図２におけると同様に、類似の要素を接続し、ＭＲＡＭセル６０５を形成する。金属部６１６および６１４は、金属部６１８、６２０、６２２、６２４、および６２６のように、ロジックとＭＲＡＭとの間に共通の金属層を形成する。この場合、金属部６１２および６１４は、オーバーサイズビア６３２によって接続されている。ビア６３２の幅は、ビア６２８のようなビアの幅よりも広くすることができる。何故なら、ビア６３２は、細かい外形形状を必要としない層を接続しているからである。

具体的な実施形態を参照しながら本発明について説明した。しかしながら、特許請求の範囲に明記されている本発明の範囲から逸脱することなく、種々の修正や変更が可能であることは、当業者には認められよう。例えば、金属層は、一部が金属でなくてもよい材料の複合体でもよい。ドープしたシリコンは、導体として用いられることが多い。プログラム線は、直交しているように記載したが、これらは互いに別の角度をなしてもよい。別の例として、非ＭＲＡＭ回路はロジック回路として記載したが、アナログ回路のような別の種類も可能である。したがって、明細書および図面は、限定的な意味ではなく、例示的な意味で見なすこととし、このような修正は全て本発明の範囲内に含まれることを意図している。

具体的な実施形態に関して、効果、その他の利点、および問題に対する解決策を説明した。しかしながら、効果、利点、問題に対する解法、およびかかる効果、利点、または解法をも生じさせる、または一層顕著にすることができるあらゆる要素（複数の要素）は、いずれのまたは全ての請求項の重要な、必要な、または本質的な特徴または要素として解釈しないこととする。ここで用いる場合、「備える」、「備えている」、またはそのいずれの変形も、非排他的包含を含むことを意図しており、要素のリストから成るプロセス、方法、物品、または装置が、これらの要素のみを含むのではなく、明示的にリストされていない、あるいはかかるプロセス、方法、物品、または装置に固有のその他の要素も含み得るものとする。

本発明の一態様に従う埋め込みＭＲＡＭおよび他の回路を有する集積回路の一部の断面図。 図１の集積回路の一実施例に従う集積回路の断面図。 図１の集積回路の第２実施例に従う集積回路の断面図。 図１の集積回路の第３実施例に従う集積回路の断面図。 図１の集積回路の第４実施例に従う集積回路の断面図。 図１の集積回路の第５実施例に従う集積回路の断面図。

Claims (28)

1. ＭＲＡＭ用の第１部分と、ＭＲＡＭとは異なる第１回路種用の第２部分とを有する半導体基板と、
   前記基板の前記第１部分上にある、前記ＭＲＡＭ用の第１フロントエンド回路と、
   前記基板の前記第２部分内にあり、前記第１回路種用の第２フロントエンド回路と、
   前記第１フロントエンド回路上にあり、第１金属層を第１プログラム線に用いるＭＲＡＭセルと、
   前記第２フロントエンド回路上にあり、前記第１金属層を用いて前記第１回路種のための相互接続を提供する金属相互接続部とを備える半導体装置。
2. 前記ＭＲＡＭセルが第２金属層を第２プログラム線に用いるものであることを更に特徴とし、前記金属相互接続部が前記第２金属層を用いて前記第１回路種のための相互接続を提供するものであることを更に特徴とする請求項１に記載の半導体装置。
3. 前記第１および第２金属層上にある第３金属層と、前記第３金属層上にある第４金属層とを更に備え、前記第３および第４金属層の両方が前記第１および第２金属層よりも厚い、請求項２に記載の半導体装置。
4. 前記第３および第４金属層が実質的に同じ厚さを有する請求項３に記載の半導体装置。
5. 前記第１金属層の一部がディジット線として機能する請求項４に記載の半導体装置。
6. 前記第２金属線の一部がビット線として機能する請求項５に記載の半導体装置。
7. 前記第３および第４層は第１距離だけ離れており、前記第２および第３層は前記第１距離よりも大きい第２距離だけ離れている請求項４に記載の半導体装置。
8. 前記第３および第４層は第１距離だけ離れており、前記第２および第３層は前記第１距離と実質的に等しい第２距離だけ離れている請求項４に記載の半導体装置。
9. 前記第４層は前記第３層よりも厚い請求項３に記載の半導体装置。
10. 前記第３および第４金属層は第１幅のビアによって接続されており、前記第３および第２金属層は前記第１幅よりも大きい第２幅のビアによって接続されている請求項９に記載の半導体装置。
11. 前記基板の第１部分上にある第１部分と、前記基板の第２部分上にある第２部分とを有する第３金属層を更に備え、前記第３金属層の第１部分は、前記第２金属層のすぐ上にあり、前記第３金属層の第２部分は前記第３金属層のすぐ上にある請求項１に記載の半導体装置。
12. 前記ＭＲＡＭは前記第２金属層を第２プログラム線に用いる請求項１に記載の半導体装置。
13. 前記第２金属層上にある第３金属を更に備え、前記第３金属層は、前記基板の第１部分上にある第１部分と、前記基板の第２部分上にある第２部分であって、前記第２層と実質的に隣接し、複数のビアによって前記第２層に接続されている前記第２部分とを有する、請求項１に記載の半導体装置。
14. 前記ＭＲＡＭセルは前記第２金属層を第２プログラム線に用いる請求項１３に記載の半導体装置。
15. ＭＲＡＭ用の第１部分と、ＭＲＡＭとは異なる種類の回路用の第２部分とを有する半導体基板と、
    前記基板の第１部分上にあり、前記ＭＲＡＭのための第１プログラム線として用いる第１部分と、前記基板の第２部分上にあり、前記回路の相互接続のために用いる第２部分とを有する第１金属層と
    を備える半導体装置。
16. 前記第１金属層上にある第２金属層が、前記基板の第１部分上に第１部分と、前記基板の第２部分上に第２部分とを有し、前記第２金属層の第１部分を前記ＭＲＡＭの第２プログラム線のために用い、前記第２金属層の第２部分を前記回路の相互接続のために用いる請求項１５に記載の半導体装置。
17. 前記基板の第１部分上にある第１部分と、前記基板の第２部分上にある第２部分とを有する第３金属層を更に備え、
    前記第３金属層の第２部分は、第１の長さを有する第１ビアによって、前記第２層の第２部分に接続されており、
    前記第２金属層の第２部分は、前記第１の長さよりも大きい第２の長さを有する第２ビアによって、前記第１金属層の第２部分に接続されている請求項１６に記載の半導体装置。
18. 前記第３金属層は、前記半導体装置の最後の金属層である請求項１７に記載の半導体装置。
19. 前記第２および第３金属層の第２部分は実質的に隣接している請求項１７に記載の半導体装置。
20. 前記第３金属層上にあり、前記基板の第１部分上に第１部分と、前記基板の第２部分の上に第２部分とを有する第４金属層を更に備える請求項１７に記載の半導体装置。
21. 前記第４金属層は前記第３金属層よりも大きな厚さを有する請求項２０に記載の半導体装置。
22. 前記第４金属層は、ａによって前記第３金属に接続されている請求項２０に記載の半導体装置。
23. 前記ＭＲＡＭの第２プログラム線に用いられ、前記基板の第１部分上にある前記第１金属層の上にある第２金属層を更に備える請求項１５に記載の半導体装置。
24. 前記基板の第１部分上にあり、前記第２金属層のすぐ上にある第１部分と、前記基板の第２部分上にあり、前記第１金属層のすぐ上にある第２部分とを有する第３金属層を更に備える請求項２３に記載の半導体装置。
25. 前記第２金属層の第１部分を前記第１金属層の第１部分に接続し、第１の長さを有する第１ビアと、
    前記第３金属層の第２部分を前記第１金属層の第２部分に接続し、前記第１の長さよりも大きい第２の長さを有する第２ビアと
    を更に備える請求項２４に記載の半導体装置。
26. 半導体基板を用意する工程と、
    前記基板の第１部分上および第１部分内にＭＲＡＭ回路を形成する工程と、
    前記基板の第２部分上および第２部分内に、ＭＲＡＭとは異なる種類の第１回路を形成する工程と、
    前記基板の第１部分の上に第１部分と、前記基板の第２部分の上に前記第１回路の相互接続のための第２部分とを有する第１金属層を形成する工程と、
    前記第１金属層の第１部分を、前記ＭＲＡＭセルの第１プログラム線として用いて、前記第１金属層の第１部分上に、ＭＲＡＭセルの一部を形成する工程と、
    を備える半導体装置の製造方法。
27. 前記基板の第１部分上に第１部分と、前記基板の第２部分上に第２部分とを有する第２金属層を形成する工程を更に備え、前記第２金属層の第２部分は前記第１回路の相互接続のためのものであり、前記第２金属層の第１部分は前記ＭＲＡＭセルの第２プログラム線を設けるためのものである請求項２６に記載の方法。
28. 前記ＭＲＡＭセルの第１プログラム線を設けるために、前記第１金属線上に第２金属層を形成する工程と、
    前記基板の第１部分上に第１部分と、前記基板の第２部分上に第２部分とを有する第３金属層を形成する工程であって、前記第３金属層の第２部分が前記第１金属層のすぐ上にあって前記第１回路を相互接続するものであり、前記第３金属層の第１部分が前記第２金属層のすぐ上にある、前記第３金属層を形成する工程と、
    を更に備える請求項２６に記載の方法。

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