JP5558657B2 - 読み取り専用メモリおよびそれに類するメモリのためのレイアウト技術 - Google Patents
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Description
本発明のより完全な理解、ならびに本発明のさらなる特徴および利点は、以下の詳細な説明、および図面を参照することによって得られる。
また、回路100は、複数の縦列方法(column sense)論理ユニット114も含むことが可能である。縦列方向論理ユニットは、SLU0、SLU1、...SLU5として示される。縦列方向論理ユニットのそれぞれは、ビット線構造102の対応する1つに関連付けられることが可能である。所望されるだけいくつでも、提供されることが可能である。縦列方向論理ユニットは、以下により完全に説明するとおり、第1の論理ゲートと、第2の論理ゲートとを含むことが可能である。
また、回路100は、以下により詳細に説明する形でセンス論理ユニット114の第1の論理ゲートの出力、および第2の論理ゲートの出力と電気的に互いに接続された縦列(column)マルチプレクサ118も含むことが可能である。縦列マルチプレクサ118は、縦列方向論理ユニット114のいずれから読み取りが行われるべきかを選択するように構成されることが可能である。
次に、トランジスタ・レベルおよび金属レベルを示す、本発明の別の態様による集積回路の例示的なレイアウトの上面(平面)図である、図10を注目されたい。図10に示された例示的な実施形態では、最小の反復可能な領域が、要素1002として識別される。少なくとも3つのビット線1004をそれぞれが含む複数のビット線構造が、提供される。図10に示された例示的な実施形態では、ビット線は、以下により完全に説明するとおり、様々なレベルに配置される。複数のポリシリコン・ワード線1006が、設けられることが可能である。それらのワード線1006は、反復部分1002によって示される複数のサイトにおいて、ビット線1004によって形成されるビット線構造と交差することが可能である。複数のスイッチング・デバイスが、提供されることが可能であり、それらのスイッチング・デバイスの個々のデバイスは、それらのサイトの選択されたサイトに配置されることが可能であり、図10に示された例示的な実施形態では、スイッチング・デバイスは、すべてのサイトにおいて提供される。スイッチング・デバイスの構築に関するさらなる詳細は、後段で提示する。
図14は、本発明のさらに別の態様による、集積回路を形成するための例示的な方法における工程の流れ図である。例示的な方法は、スタンドアロンのメモリ回路、または他の諸機能も実行する集積回路上の、例えば、プロセッサ上のメモリ回路を製造する際に使用されることが可能である。流れ図は、全体的に1400として示される。ブロック1402で開始した後、ブロック1404で、複数のワード線が形成されることが可能である。さらに、ブロック1406で、複数のスイッチング・デバイスが形成されることが可能である。さらに、複数のビット線が、第1のレベルで形成されることが可能である1408。前述したとおり、プログラマブル電極窓が、ブロック1410で示されるとおり形成されることが可能である一方で、第2のレベルのビット線が使用されるべき場合、電極窓は、ブロック1412で形成されることが可能である。構造は、次に、ブロック1414で示されるとおり、所望の情報を格納するようにプログラミングされることが可能であり、プロセスは、図示されるとおり、ブロック1416に進むことが可能である。
Claims (10)
- 少なくとも3つのビット線をそれぞれが含む複数のビット線構造と、
複数のサイトにおいて前記ビット線構造と交差する複数のワード線と、
前記サイトの選択されたサイトに個々が配置された複数のスイッチング・デバイスと、
前記スイッチング・デバイスと互いに接続された複数のVSS面とを含むメモリ回路を含む集積回路であって、
前記スイッチング・デバイスと、前記スイッチング・デバイスの機能部分も形成する実質的に相補型のインタロックする領域として形成される前記VSS面とは、第1のレベルにおいて形成され、
前記スイッチング・デバイスは、前記ワード線の内の隣接するワード線の1つによって活性化された際に、該隣接するワード線の1つと、前記ビット線構造の内の隣接する1つのビット線構造が有する前記ビット線の内の選択されたビット線の1つと、の間に選択的な電気伝導をもたらすために、該隣接するワード線の1つと該選択されたビット線の1つとの間に接続される、集積回路。 - 前記ワード線は、前記第1のレベルにおいて形成され、
前記デバイスは、ゲートと、ドレイン−ソース領域とを有する電界効果トランジスタ(FET)であり、
前記ワード線は、ポリシリコンで形成されて、前記FETのゲートとして機能し、
前記インタロックする領域は、拡散材料で形成され、
前記機能部分は、前記ドレイン−ソース領域を含む、請求項1に記載の集積回路。 - 前記ビット線構造は、前記第1のレベルから離隔された第2のレベルにおいて形成された、請求項1に記載の集積回路であって、
前記スイッチング・デバイスの所与のデバイスと、前記ビット線の前記選択されたビット線とを接続するように構成された、前記第1のレベルと、前記第2のレベルとの間に形成された相互接続レベルであって、
前記インタロックする領域の各領域から少なくとも1つが外向きに延びる複数の接点と、
前記インタロックする領域と概ね同一の広がりを有するアウトラインを有する複数の導電領域と、
前記ビット線のせいぜい1つのビット線にそれぞれが接続された前記導電領域の対応する1つの領域を、前記ビット線の選択された1つのビット線にそれぞれが接続する複数のビアとを含み、
前記導電領域の所与の1つの導電領域は、「0」値を格納することが所望される前記サイトの1つのサイトにおいて、前記ビット線のいずれにも接続されない、相互接続レベルをさらに含む請求項1に記載の集積回路。 - 前記インタロックする領域は、実質的にL字形である、請求項1に記載の集積回路。
- 少なくとも3つのビット線をそれぞれが含む複数のビット線構造と、
複数のサイトにおいて前記ビット線構造と交差する複数のワード線と、
前記サイトの選択されたサイトに個々が配置された複数のスイッチング・デバイスとを含むメモリ回路を含む集積回路であって、
前記ビット線構造の前記少なくとも3つのビット線の少なくとも第1のビット線は、第1のレベルにおいて形成され、前記ビット線構造の前記少なくとも3つのビット線の少なくとも第2のビット線は、前記第1のレベルとは異なる第2のレベルにおいて形成され、
前記スイッチング・デバイスと互いに接続された複数のVSS面をさらに含み、該VSS面は、前記スイッチング・デバイスの機能部分も形成する実質的に相補型のインタロックする領域として形成され、
前記スイッチング・デバイスは、前記ワード線の内の隣接するワード線の1つによって活性化された際に、該隣接するワード線の1つと、前記ビット線構造の内の隣接する1つのビット線構造が有する前記ビット線の内の選択されたビット線の1つと、の間に選択的な電気伝導をもたらすために、該隣接するワード線の1つと該選択されたビット線の1つとの間に接続される、集積回路。 - 前記第1のレベルにおいて形成された前記第1のビット線は、平面図で見られた場合、前記第2のレベルにおいて形成された前記第2のビット線と実質的に同一の広がりを有し、
前記ビット線の第3のビット線は、前記第1のレベルに配置された、請求項5に記載の集積回路であって、
前記スイッチング・デバイスおよび前記VSS面は、第3のレベルにおいて形成される、請求項5に記載の集積回路。 - 前記第1のレベルと前記第2のレベルの間における第1の相互接続レベルと、
前記第2のレベルと前記第3のレベルの間における第2の相互接続レベルとをさらに含む請求項6に記載の集積回路。 - 前記第2のレベルにおいて形成された複数の導電性のアイランドをさらに含む請求項7に記載の集積回路であって、
前記第2の相互接続レベルは、
前記インタロックする領域の各領域から少なくとも1つが外向きに延びる複数の接点と、
前記導電性のアイランドの対応するアイランドにそれぞれが関連する複数の導電領域と、
前記導電領域の対応する1つの導電領域を前記導電性のアイランドの前記対応する1つのアイランドにそれぞれが接続する複数の第1のビアとを含み、
前記第1の相互接続レベルは、
前記ビット線と実質的に直交する、前記サイトの各サイトに1つが関連する複数のジャンパと、
前記導電性のアイランドの選択されたアイランドを前記ジャンパの対応するジャンパと電気的に互いに接続するように構成された複数の第2のビアと、
前記ジャンパの選択されたジャンパを、前記第2のレベルにおける前記ビット線の対応するビット線と電気的に互いに接続するように構成された複数の第3のビアと、
前記ジャンパの選択されたジャンパを、前記第1のレベルにおける前記ビット線の対応するビット線と電気的に互いに接続するように構成された複数の第4のビアとを含む、請求項7に記載の集積回路。 - 少なくとも3つのビット線をそれぞれが含む複数のビット線構造を形成する工程と、
複数のサイトにおいて前記ビット線構造と交差する複数のワード線を形成する工程と、
前記サイトの選択されたサイトに個々が配置された複数のスイッチング・デバイスを形成する工程と、
前記スイッチング・デバイスの所与のデバイスと、前記ビット線構造の対応するビット線構造における前記ビット線の所与の適切なビット線との選択的な電気的相互接続のための複数のプログラマブル電極窓を形成する工程と、
前記スイッチング・デバイスと互いに接続された複数のVSS面を形成するステップと、
を含み、
該VSS面は、前記スイッチング・デバイスの機能部分も形成する実質的に相補型のインタロックする領域として形成される、
集積回路を形成する方法。 - 前記プログラマブル電極窓を使用して、前記選択的な電気相互接続によって前記サイトの各サイトに少なくとも2ビットの情報をプログラミングするさらなる工程をさらに含む請求項9に記載の方法。
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