KR20060121146A - 다른 유형의 회로와 집적된 ｍｒａｍ 디바이스 - Google Patents

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KR20060121146A
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글로리아 제이. 커스지코스키
리 신 장
마크 에이. 더램
미첼 티. 리엔
토마스 브이. 메이스너
로렌 제이. 와이즈
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프리스케일 세미컨덕터, 인크.
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    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/14—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements
    • G11C11/15—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements using multiple magnetic layers

Abstract

MRAM(magnetoresistive random access memory)(13)은 다른 회로 유형(12)과 함께 임베디드된다. 프로세싱 유닛과 같은 로직(12)은 MRAM(13)과 임베딩하기에 특히 매우 적합한 회로 유형이다. 다른 회로(12)에 대한 상호 접속의 일부로서 또한 MRAM 셀(13)의 일부로서 이용되는 금속 층(26)을 이용하여 임베딩은 더 효율적으로 수행될 수 있다. MRAM 셀(13)은 모두 프로그램 라인에 의해 기입되고, 이들은 기입되는 셀을 정의하도록 교차하는 2개의 라인이다. 따라서, MRAM에 대한 프로그램 라인 중 하나와 로직(12)에 대한 상호접속 라인 중 하나에 대해 이용되는 금속 라인(26)의 공통적인 이용으로 인해 설계는 간단해진다.
MRAM, 프로세싱 유닛, 임베디드 메모리, 로직 회로, 집적 회로

Description

다른 유형의 회로와 집적된 ＭＲＡＭ 디바이스{MRAM DEVICE INTEGRATED WITH OTHER TYPES OF CIRCUITRY}
본 발명은 MRAM(magnetoresistive random access memory)에 관한 것이고, 특히, MRAM과 다른 회로 유형 양자를 구비한 집적 회로에 관한 것이다.
MRAM은 DRAM 및 SRAM과 같은 통상적인 RAM의 몇몇 가치있는 특성을 구비하면서 비-휘발성인 장점을 갖는다. 따라서, MRAM은 독립형 메모리로서 뿐만 아니라 다른 회로들과 동일한 집적 회로상에 임베딩될 수 있다는 것이 매력적이다. MRAM 셀은 비-MRAM 회로에서 이용되는 것과 다른 재료 및 공정을 이용하여 제조되기 때문에, MRAM 셀은 다른 공정 모두가 완료된 후에 형성되도록 설계된다.
언제나 존재하는 다른 이슈는 비용이다. MRAM 공정의 비용은 다른 회로의 제조 비용에 부가된다. 이러한 초과 비용은 임베디드 메모리로서 MRAM의 매력을 감소시킬 수 있다. 따라서, 감소된 비용으로 임베디드 MRAM을 제공할 필요성이 있다.
본 발명은 첨부 도면에 의해 일례로서 설명되고 이에 한정되는 것은 아니며, 도면에서 동일한 참조 번호는 유사한 엘리먼트를 나타낸다.
도 1은 본 발명의 일 양태에 따른 임베디드 MRAM과 다른 회로를 구비한 집적 회로의 일부에 대한 단면도.
도 2는 도 1의 집적 회로의 일 구현례에 따른 집적 회로의 단면도.
도 3은 도 1의 집적 회로의 제2 구현례에 따른 집적 회로의 단면도.
도 4는 도 1의 집적 회로의 제3 구현례에 따른 집적 회로의 단면도.
도 5는 도 1의 집적 회로의 제4 구현례에 따른 집적 회로의 단면도.
도 6은 도 1의 집적 회로의 제5 구현례에 따른 집적 회로의 단면도.
당업자는 도면의 엘리먼트가 간략화 및 명료화를 위해 도시되었고, 반드시 축적대로 도시된 것은 아니라는 것을 알아야 한다. 예컨대, 도면의 몇몇 엘리먼트의 치수는 본 발명의 실시예의 이해를 돕기 위해 다른 엘리먼트보다 더 과장되어 도시될 수 있다.
MRAM의 일 양태는 다른 회로 유형과 함께 임베딩되는 것이다. 프로세싱 유닛과 같은 로직은 MRAM과 임베딩하기에 특히 매우 적합한 회로 유형이다. 다른 회로에 대한 상호 접속의 일부로서 또한 MRAM 셀의 일부로서 이용되는 금속 층을 이용하여 임베딩은 더 효율적으로 수행될 수 있다. MRAM 셀은 모두 프로그램 라인에 의해 기입된다. 이러한 이용에서, 프로그램 라인은 2개의 프로그램 라인이 교차하는 곳에 위치하는 셀을 기입하는 2개의 라인 중 하나이다. MRAM에 대한 프로그램 라인 중 하나와 로직에 대한 상호접속 라인 중 하나에 대해 이용되는 금속 라인의 공통적인 이용으로 인해 설계는 간단해진다. 이것은 첨부 도면과 다음의 설명을 참조하면 더 잘 이해될 수 있다.
반도체 기판(11), 로직부(12), 및 MRAM부(13)를 포함하는 반도체 디바이스(10)가 도 1에 도시된다. 로직부(12)는 전단부(14), 전단부(14)위의 게이트 및 상호 접속 영역(18) 및 상호 접속 영역(22)을 포함한다. MRAM부(13)는 전단부(16), 전단부(16)위의 상호 접속 영역(20) 및 상호 접속 영역(24)을 포함한다. 상호 접속 영역(24)은 MRAM 셀이 형성되는 영역이다. 이러한 MRAM 셀은 도 1에는 도시되지 않는다. 상호 접속 영역(22 및 24) 양자는 도 1에 도시된 바와 같은 그 내부에 존재하는 금속층(26)을 구비하고, 이것은 영역(22 및 24)에서 상호 접속하는데 유용하고, 특히 영역(24)에서 프로그래밍 라인으로 이용될 수 있다. 금속층(26)은 금속부(28, 30, 32, 34 및 36)를 포함한다. 금속부(28 및 30)는 전부 로직부(12)내에 있다. 금속부(34 및 36)는 전부가 MRAM 영역(13)내에 있다. 금속부(32)는 MRAM부(13) 및 로직부(12) 모두로 연장된다. 금속층(26)은 다음에 금속부로 남겨지도록 패턴화되는 금속의 연속적인 층의 피착에 의해 제조된다. 여기서 이용되는 것과 같은, 금속층은 기판위에서 실질적으로 동일한 거리인 복수의 금속부이다. 여기서 이용되는 전단부는 트랜지스터가 형성되는 영역인데. 이것은 전형적으로 기판의 상부를 의미하며, 여기서 소스 및 드레인이 형성되고 기판위에 게이트가 형성된다. 따라서, 전단부(14 및 16)는 기판(11)의 내부 및 위에 모두 형성된다. 상호 접속 영역(18 및 20)은 도전층으로 형성되고, 이것은 그들을 분리하는 유전층을 갖고, 트랜지스터간의 전기적 접속과 같은 전기 접속을 형성하는데 유용하다.
동작중에, 반도체 디바이스(10)는 함께 동작하는 MRAM 및 다른 회로를 구비한다. 다른 회로는 양호하게는 프로세서와 같은 로직 회로이나, RF 회로와 같은 임의의 비-MRAM 회로가 될 수 있다. 로직 회로는 부분(12)에서 형성된다. MRAM은 부분(13)에서 형성된다. MRAM 및 로직 회로 모두는 금속 라인(26)을 이용한다. 양호하게는, 금속 라인(26)은 MRAM(24)에서 프로그램 라인으로서 이용된다.
도 2는 도 1의 디바이스의 제1의 더 상세한 구현례를 도시하는 반도체 디바이스(50)를 도시한다. 디바이스(50)는, 도 1의 상호 접속(22)의 제1 상세 구현례로서 상호 접속(52) 및 도 1의 상호 접속(24)의 제1 상세 구현례로서 상호 접속(54)을 포함한다. 상호 접속(52)은 비아(via)(86, 90 및 100) 각각에 의해 접속되는 금속부(56, 60, 66 및 76)를 포함한다. 또한, 금속부(76)를 상호 접속(18) 및 전단부(14) 중 하나에 접속하기 위한 비아(108)도 상호 접속(52)에 존재한다. 상호 접속(52)은 부분(12)에 형성된 로직 회로에 대한 상호 접속을 제공하기 위한 기능을 한다. 상호 접속(54)은 금속부(58, 62, 68, 70, 72, 74, 80, 82, 및 84), 비아(88, 92, 94, 96, 98, 99, 102, 104, 106, 110, 112, 114), 셀 상호 접속(120), 자기 터널 접합(MTJ)(116), 및 센스 접속(118)을 포함한다. 비아(88, 92 및 102)는 금속부(58, 62, 68 및 80)를 각각 상호 접속한다. 비아(94 및 98)는 그 서로의 상부에 적층되고, 셀 상호 접속(120) 및 금속부(70)를 접속한다. 비아(104)는 금속부(70) 및 금속부(82)를 접속한다. 비아(110, 112 및 114)는 금속부(80, 82, 및 84) 각각에 접속된 하나의 단부를 갖는다. 다른 단부는 전단부(16) 또는 상호 접속(20) 중 하나에 접속된다. 비아(96)는 셀 상호 접속(120)을 MTJ(116)에 접속한다. 센스 접속(118)은 MTJ(116)를 비아(99)에 접속한다. 금속부(74)는 금속부(62)에 직교인 방향으로 이어진다. 비아(99)는 센스 접속(118)을 금속부(72)에 접속한다. 비아(102, 104 및 106)는 금속부(68, 70 및 72)를 금속부(80, 82 및 84)에 각각 접속한다. 금속부(80, 82 및 84)는 메모리 셀의 형성에 필수적인 것은 아니다.
금속부(74) 및 금속부(62)는 그 각각이 프로그램 라인인 MTJ(116)의 상태를 기입하기 위한 것이다. 금속부(74)는 디지트(digit) 라인이고, 금속부(62)는 비트 라인이다. 금속부(62, 68, 70, 72 및 74), 비아(92, 94, 96, 98, 99), 센스 접속(118), 셀 상호 접속(120), 및 MTJ(116)의 배열은 MRAM 셀(55)을 형성하기 위한 기술분야의 당업자에게 잘 알려져 있다. 금속부(60 및 62)는 금속층을 포함한다. 유사하게, 금속부(66, 68, 70, 72 및 74)는 금속층을 형성한다. 따라서, 도 2에 도시된 구현례에서, 2개의 금속 라인은 상호 접속(52 및 54) 사이에서 공통이다. 이러한 금속 라인 모두는 상호 접속(54)내의 MRAM 셀에 의해 프로그램 라인으로 이용된다. 금속부(74 및 62) 및 그리고 금속부(60 및 66)는 MRAM 셀을 형성하기에 필요한 거리만큼 분리된다.
다음에 도 2에 도시된 케이스에서, 비아(90 및 92)는 이와 동일한 거리를 스팬(span)한다. 이러한 예에서의 거리는 약 4000옹스트롬이 될 수 있다. 금속부(60 및 66)는 비아(90)와 같은 비아에 의해 다수의 위치에서 접속될 수 있다. 이러한 다수의 비아 접속으로, 이러한 2개의 금속부는 실제로 그들이 상이한 금속층으로부터 존재할지라도 높은 도전성 단일층이 된다. 비교적 높은 전류를 전달하 는데 효과적이도록 상부의 2개의 금속층은 높은 도전성인 것이 때때로 바람직하다. 이 예에서, 각각의 금속부(60 및 66)는 그 2개에 비아(90)을 더한 조합에 대해서는 작지 않고 그 기능을 하기에 바람직한 것보다 작을 수 있으며, 이러한 효과는 바람직한 결과이다. 이러한 경우에 금속부(60 및 66)에 대한 마스크 패턴은 동일할 수 있다. 금속부(76)는 보통 비교적 얇은 금속층의 마지막이 될 수 있고, 금속부가 예컨대 8400옹스트롬인데 반해 예컨대 3250 옹스트롬이 될수 있다. 금속부(60 및 66)는 각각 5150 및 3250 옹스트롬이 될 수 있고, 이것은 최상부의 2개의 층에 대해 바람직한 8400 옹스트롬에 부가된다. 이것은 다음의 마지막 층을 2개의 층으로 분리하는 것으로 보여지고, 이것은 실질적으로 로직 전단부(14)위에서 경계가 접해 있고, 이러한 2개의 층 사이에 MRAM 셀을 넣고, 이러한 2개의 층을 MRAM 전단부(16)위에서 프로그래밍 라인으로 이용한다. 이것은 전체 높이를 증가시키지만, MRAM이 금속부의 형성이후에 부가되는 경우 만큼은 아니다. 다른 장점은, 제1(기판에 가장 인접) 두꺼운 금속층을 분리하고 비아에 의해 2개의 단편을 접속하여 로직 사이드에 수정만을 하여 MRAM이 기존의 로직 설계에 부가될 수 있다는 것이다. 마지막 금속을 분리하는 것도 역시 실현 가능하지만, 기판으로부터 더 먼 거리에서는 평탄성이 더 작아지기 때문에 마지막 금속 다음 것 보다는 덜 매력적이고, 이것은 MRAM 셀의 제조를 더 곤란하게 한다. 결과적으로, 프로그램부(62 및 74)에 대한 금속층이 로직부(12) 및 MRAM부(13)와 공통이 된다.
도 3은 도 1의 디바이스의 제2의 더 상세 구현례를 도시하는 반도체 디바이스(300)를 도시한다. 디바이스(300)는 도 1의 상호 접속(22)의 제2 상세 구현례로 서 상호 접속(302) 및 도 1의 상호 접속(24)의 제2 상세 구현례로서 상호 접속(304)을 포함한다. 상호 접속(302)은 비아(326 및 330) 각각에 의해 접속되는 금속부(306, 310 및 316)를 포함한다. 비아(342)는 금속부(316)를 상호 접속(14) 또는 전단부(18) 중 하나에 접속한다. 상호 접속(304)은 금속부(308, 312, 314, 및 318), 비아(328, 332, 334, 336, 338, 340, 344, 346, 및 348), MTJ(350), 셀 상호 접속(351), 및 센스 접속(352)을 포함한다. 비아(328)는 금속부(308 및 312)를 접속한다. 금속부(308 및 312) 및 비아(328)를 제외하고, 상호 접속(304)을 위해 도 3에 나타난 엘리먼트는 MRAM 셀(305)을 형성하기 위해 도 2에서와 동일한 방식으로 접속된 유사한 엘리먼트를 갖고, 본 기술분야의 당업자에게 잘 알려져 있다. 금속부(316, 318, 320 및 322)는 금속층을 형성하고, 따라서 MRAM 셀(305)은, 상호 접속(302)이 그 상호 접속 기능을 수행할 때의 접속을 구성하는 것과 디지트 라인용으로 동일한 금속 라인을 이용한다. 이 경우에 비트 라인, 금속부(314)는 금속부(312) 아래에 형성된다. 부분(310 및 312)은 제1의 두꺼운 금속층을 형성한다. 따라서, MRAM 셀(305)은, 프로그램 라인을 위해 얇은 금속층의 마지막을 이용하면서 얇은 금속층의 마지막과 제1의 두꺼운 금속층간의 공간을 이용한다. 이것은 단지 더 긴 비아만을 요구하면서 기존의 로직 설계내에 최소한의 변경만을 요구한다는 점에서 특히 장점이 있다.
도 4는 도 1의 디바이스의 제3의 상세 구현례를 도시하는 반도체 디바이스(400)를 도시한다. 디바이스(400)는 도 1의 상호 접속(22)의 제3 상세 구현례로서 상호 접속(401) 및 도 1의 상호 접속(24)의 제3 상세 구현례로서 상호 접 속(402)을 포함한다. 상호 접속(401)은 금속부(403, 406, 410 및 414) 및 비아(424, 428, 432, 및 444)를 포함한다. 비아(424, 428, 및 432)는 금속부(403, 406, 410 및 414)를 각각 상호 접속한다. 상호 접속(401)은 긴 비아(330) 대신에 짧은 비아(428 및 432)를 형성하기 위해 제1 두꺼운 금속층(406)과 마지막 얇은 금속층(410)간에 금속부를 삽입한 것을 제외하고 도 3의 상호 접속(302)과 동일하다. 상호 접속(402)은 금속부(404, 408, 412 및 416), 비아(426, 430, 434, 436, 438, 440, 442, 446, 448 및 450), 셀 상호 접속(451), 센스 접속(454) 및 MTJ(452)를 포함한다. 상호 접속(402)은, 제1 두꺼운 금속층, 금속부(408) 및 비트 라인, 금속부(412)간에 비아(430)가 있다는 점에서만 상호 접속(304)과 상이하다. 비아(430)는 비트 라인(412) 및 상부 도전층(408 및 404)간에 직접 접속을 제공하는데 이용된다. 도 3을 참조하면, 비트 라인(314) 및 상부 층 상호 접속(312 및 308)간의 접속은, 비아(332), 상호 접속(318/316) 및 상방(302)를 지나는 대안적인 경로를 통해 존재한다.
도 5는 도 1의 디바이스의 제4 상세 구현례를 도시하는 반도체 디바이스(500)를 도시한다. 디바이스(500)는 도 1의 상호 접속(22)의 제4 상세 구현례로서 상호 접속(502) 및 도 1의 상호 접속(24)의 제4 상세 구현례로서 상호 접속(504)을 포함한다. 상호 접속(502)은 금속부(506, 510, 514 및 518) 및 비아(528, 532, 536 및 552)를 포함한다. 비아(528, 532 및 536)는 금속부(506, 510, 514, 및 518)를 각각 상호 접속한다. 비아(552)는 금속부(518)를 상호 접속(18) 또는 전단부(14)에 접속한다. 금속부(514 및 518)는 최상부의 2개의 비교 적 얇은 상호 접속층이다. 이러한 층은 양호하게는 낮은 k 유전체에 의해 분리될수 있지만, 낮은 K에 대한 필요성이 감소되기 때문에 통상적인 것보다 더 큰 거리에 의해 분리된다. 상호 접속(504)은 금속부(508, 512, 516, 및 520), 비아(530, 534, 538, 540, 546, 548, 550, 554, 556 및 558), 셀 상호 접속(561), 센스 접속(560) 및 MTJ(562)를 포함한다. MRAM 셀(505)을 형성하기 위해 도 2에서 도시된 바와 같이 유사한 엘리먼트가 접속된다. 이 경우에, MRAM 셀(505)은 최상부의 2개의 비교적 얇은 금속층과 최상부의 2개의 비교적 두꺼운 금속층의 아래 사이에 형성된다. 금속부(516 및 514)는 로직 및 MRAM 셀과 공통인 하나의 금속 라인을 형성하고, 금속부(518, 520, 522, 524, 및 526)은 로직 및 MRAM 셀간에 공통인 제2 금속 라인을 형성한다. 금속 라인간에 MRAM 셀(505)의 삽입으로 인해, MRAM 셀에서 이용되는 재료와 더 호환가능한 더 낮은 온도의 유전체를 이용할 수 있도록 하기 위해 이러한 금속 라인은 더 분리되어야 한다.
도 6은 도 1의 디바이스의 제5 상세 구현례를 도시하는 반도체 디바이스(600)를 도시한다. 디바이스(600)는 도 1의 상호 접속(22)의 제5 상세 구현례로서 상호 접속(602) 및 도 1의 상호 접속(24)의 제5 상세 구현례로서 상호 접속(604)을 포함한다. 상호 접속(602)은 금속부(606, 610, 614 및 618) 및 비아(628, 632, 614, 636 및 648)를 포함한다. 비아(628, 632 및 636)는 금속부(606, 610, 614, 및 618)를 각각 상호 접속한다. 비아(648)는 금속부(618)를 상호 접속(18) 또는 전단부(14)에 접속한다. 상호 접속(604)은 금속부(608, 612, 616, 및 620), 비아(630, 634, 638, 640, 642, 644, 646, 650, 652 및 654), 셀 상 호 접속(655), MTJ(657) 및 센스 접속(658)을 포함한다. MRAM 셀(605)을 형성하기 위해 도 2에서 도시된 바와 같이 유사한 엘리먼트가 접속된다. 금속부(616 및 614)는, 금속부(618, 620, 622, 624 및 626)에서와 같이 로직 및 MRAM 간에 공통인 금속층을 형성한다. 이 경우에, 금속부(612 및 614)는 매우 큰 비아(632)에 의해 접속된다. 비아(632)의 폭은 비아(628)와 같은 비아의 폭보다 더 클 수 있는데, 그 이유는 비아(632)는 섬세한 기하학적 요건을 갖지 않는 접속층이기 때문이다.
전술한 명세서에서, 본 발명은 특정 실시예를 참조하여 설명되었다. 그러나, 당업자는 이하 기술되는 특허청구범위에 따른 본 발명의 범주를 벗어남이 없이 다양한 변경 및 수정이 만들어질 수 있음을 알 수 있다. 예컨대, 금속층은 금속이 아닌 몇몇 재료와의 혼성물이 될 수 있다. 도핑된 실리콘이 종종 도전체로서 이용될 수 있다. 프로그램 라인은 직교하는 것으로 기술되었지만, 서로에 따라 어떤 다른 각으로 될 수도 있다. 다른 예로서, 비-MRAM 회로가 로직 회로로 기술되지만, 아날로그 회로와 같은 다른 유형이 될 수도 있다. 따라서, 명세서 및 도면은 제한적이라기 보다는 예시적인 것으로 간주되어야 하며, 이러한 모든 변형은 본 발명의 범주내에 포함되도록 의도된다.
장점, 다른 이점 및 문제에 대한 해결책은 전술한 특정 실시예에 따라 기술되었다. 그러나, 장점, 이점 및 문제에 대한 해결책 및 장점, 이점 및 해결책이 될 수 있는 엘리먼트는 중요하고, 필수적이거나, 임의의 특허청구범위 또는 그 모두의 필수적인 특징 또는 엘리먼트로서 해석되어서는 안된다. 여기서 이용된 용어, "포함", "포함함" 또는 임의의 다른 변형은 비 배타적인 포함을 하도록 의도되 었고, 따라서 엘리먼트의 리스트를 포함하는 공정, 방법, 물품, 또는 장치는 이러한 엘리먼트만을 포함하는 것은 아니며 이러한 공정, 방법, 물품 또는 장치에 명백하게 열거되거나 내재되지 않은 다른 엘리먼트도 포함할 수 있다.

Claims (28)

  1. 반도체 디바이스에 있어서,
    MRAM에 대한 제1 부분 및 제1 회로 유형에 대한 제2 부분을 구비한 반도체 기판 - 상기 제1 회로 유형은 MRAM과 상이함 -;
    상기 기판내의 상기 제1 부분위의 상기 MRAM에 대한 제1 전단(front end) 회로;
    상기 기판의 제2 부분내의 상기 제1 회로 유형에 대한 제2 전단 회로;
    상기 제1 전단 회로위의 MRAM 셀 - 상기 MRAM 셀은 제1 프로그램 라인을 위한 제1 금속층을 이용함 -; 및
    상기 제2 전단 회로위의 금속 상호 접속 - 상기 금속 상호 접속은 상기 제1 회로 유형에 대한 상호 접속을 제공하기 위해 상기 제1 금속층을 이용함 - 을 포함하는 반도체 디바이스.
  2. 제1항에 있어서,
    상기 MRAM 셀은 제2 프로그램 라인을 위해 제2 금속층을 이용하는 것을 더 특징으로 하고, 상기 금속 상호 접속은 상기 제1 유형의 회로에 대해 상호 접속을 제공하기 위해 상기 제2 금속층을 이용하는 것을 더 특징으로 하는 반도체 디바이스.
  3. 제2항에 있어서,
    상기 제1 및 제2 금속층위의 제3 금속층 및 상기 제3 금속층위의 제4 금속층을 더 포함하고, 상기 제3 및 제4 금속층 모두는 상기 제1 및 제2 금속층보다 두꺼운 반도체 디바이스.
  4. 제3항에 있어서,
    상기 제3 및 제4 금속층은 실질적으로 동일한 두께를 갖는 반도체 디바이스.
  5. 제4항에 있어서,
    상기 제1 금속층의 일부는 디지트(digit) 라인으로 기능하는 반도체 디바이스.
  6. 제5항에 있어서,
    상기 제2 금속 라인의 일부는 비트 라인으로 기능하는 반도체 디바이스.
  7. 제4항에 있어서,
    상기 제3 및 제4 층은 제1 거리에 의해 분리되고, 상기 제2 및 제3층은 제2 거리에 의해 분리되며, 상기 제2 거리는 상기 제1 거리보다 큰 반도체 디바이스.
  8. 제4항에 있어서,
    상기 제3 및 제4층은 제1 거리에 의해 분리되고, 상기 제2 및 제3층은 제2 거리에 의해 분리되며, 상기 제2 거리는 상기 제1 거리와 실질적으로 동일한 반도체 디바이스.
  9. 제3항에 있어서,
    상기 제4층은 상기 제3층보다 두꺼운 반도체 디바이스.
  10. 제9항에 있어서,
    상기 제3 및 제4 금속층들은 제1 폭의 비아에 의해 연결되며, 상기 제3 및 제2 금속층들은 상기 제1 폭 보다 큰 제2 폭의 바이어스에 의해 연결되는 반도체 디바이스.
  11. 제1항에 있어서,
    상기 기판의 제1 부 위의 제1 부분과 상기 기판의 제2 부 위의 제2 부분을 구비한 제3 금속층을 더 포함하며,
    상기 제3 금속층의 제1 부분은 상기 제2 금속층 바로 위에 있으며, 상기 제3 금속층의 제2 부분은 상기 제3 금속층 바로 위에 있는 반도체 디바이스.
  12. 제1항에 있어서,
    상기 MRAM은 제2 프로그램 라인용의 상기 제2 금속층을 이용하는 반도체 디 바이스.
  13. 제1항에 있어서,
    상기 제2 금속층 위의 제3 금속을 더 포함하며,
    상기 제3 금속층은 상기 기판의 제1 부 위의 제1 부분과, 상기 기판의 제2 부 위의 제2 부분을 구비하고, 상기 제2 부분은 상기 제2 층과 실질적으로 접하며 복수의 바이어스에 의해 상기 제2 층에 연결되는 반도체 디바이스.
  14. 제13항에 있어서,
    상기 MRAM 셀은 제2 프로그램 라인용의 상기 제2 금속층을 이용하는 반도체 디바이스.
  15. 반도체 디바이스에 있어서,
    MRAM용의 제1 부와 상기 MRAM과는 다른 유형의 회로용의 제2 부를 구비한 반도체 기판과,
    상기 기판의 제1 부 위의 제1 부분과 상기 기판의 제2 부 위의 제2 부분을 구비한 제1 금속층을 포함하며,
    상기 제1 금속층의 제1 부분은 상기 MRAM용의 제1 프로그램 라인으로서 이용되고, 상기 제1 금속층의 제2 부분은 상기 회로를 상호접속하는데 사용되는 반도체 디바이스.
  16. 제15항에 있어서,
    상기 기판의 제1 부 위의 제1 부분과 상기 기판의 제2 부 위의 제2 부분을 구비한, 상기 제1 금속층 위의 제2 금속층을 더 포함하며,
    상기 제2 금속층의 제1 부분은 상기 MRAM의 제2 프로그램 라인에 사용되고, 상기 제2 금속층의 제2 부분은 상기 회로를 상호접속하는데 사용되는 반도체 디바이스.
  17. 제16항에 있어서,
    상기 기판의 제1 부 위의 제1 부분과 상기 기판의 제2 부 위의 제2 부분을 구비한 제3 금속층을 더 포함하며,
    상기 제3 금속층의 제2 부분은 제1 길이를 갖는 제1 비아에 의해 상기 제2 금속층의 제2 부분에 연결되며, 상기 제2 금속층의 제2 부분은 상기 제1 길이보다 큰 제2 길이를 갖는 제2 비아에 의해 상기 제1 금속층의 제2 부분에 연결되는 반도체 디바이스.
  18. 제17항에 있어서,
    상기 제3 금속층은 상기 반도체 디바이스의 최종 금속층인 반도체 디바이스.
  19. 제17항에 있어서,
    상기 제2 및 제3 금속층들의 제2 부분들은 실질적으로 접해져 있는 반도체 디바이스.
  20. 제17항에 있어서,
    상기 기판의 제1 부 위의 제1 부분과 상기 기판의 제2 부 위의 제2 부분을 구비한, 상기 제3 금속층 위의 제4 금속층을 더 포함하는 반도체 디바이스.
  21. 제20항에 있어서,
    상기 제4 금속층은 상기 제3 금속층 보다 큰 두께를 갖는 반도체 디바이스.
  22. 제20항에 있어서,
    상기 제4 금속층은 에 의해 상기 제3 금속층에 연결되는 반도체 디바이스.
  23. 제15항에 있어서,
    상기 MRAM의 제2 프로그램 라인에 사용되는, 상기 기판의 제1 부 위에서 상기 제1 금속층 위의 제2 금속층을 더 포함하는 반도체 디바이스.
  24. 제23항에 있어서,
    상기 기판의 제1 부 위의 제1 부분과 상기 기판의 제2 부 위의 제2 부분을 구비한 제3 금속층을 더 포함하며,
    상기 제3 금속층의 제1 부는 상기 제2 금속층 바로 위에 있고, 상기 제3 금속층의 제2 부는 상기 제1 금속층 바로 위에 있는 반도체 디바이스.
  25. 제24항에 있어서,
    상기 제2 금속층의 제1 부를 상기 제1 금속층의 제1 부에 연결하며, 제1 길이를 갖는 제1 비아와,
    상기 제3 금속층의 제2 부를 상기 제1 금속층의 제2 부에 연결하며, 상기 제1 길이보다 큰 제2 길이를 갖는 제2 비아를 더 포함하는 반도체 디바이스.
  26. 반도체 디바이스 제조 방법에 있어서,
    반도체 기판을 제공하는 단계와,
    상기 기판의 제1 부 위에 그리고 그 내에 MRAM 회로를 형성하는 단계와,
    상기 기판의 제2 부 내에 그리고 그 위에 상기 MRAM과는 다른 유형의 제1 회로를 형성하는 단계와,
    상기 기판의 제1 부 위의 제1 부분과 상기 기판의 제2 부 위의 제2 부분을 구비한 제1 금속층을 형성하는 단계 - 상기 제1 금속층의 제2 부분은 상기 제1 회로와 상호접속함 -와,
    상기 제1 금속층의 제1 부분은 MRAM 셀의 제1 프로그램 라인으로서 이용하여 상기 제1 금속층의 제1 부분 위에 상기 MRAM 셀의 일부를 형성하는 단계
    를 포함하는 반도체 디바이스 제조 방법.
  27. 제26항에 있어서,
    상기 기판의 제1 부 위의 제1 부분과 상기 기판의 제2 부 위의 제2 부분을 구비한 제2 금속층을 형성하는 단계를 더 포함하며,
    상기 제2 금속층의 제2 부분은 상기 제1 회로와 상호접속하고, 상기 제2 금속층의 제1 부분은 상기 MRAM 셀의 제2 프로그램 셀을 제공하는 반도체 디바이스 제조 방법.
  28. 제26항에 있어서,
    상기 MRAM 셀의 제2 프로그램 라인을 제공하는, 상기 제1 금속층 위에 제2 금속층을 형성하는 단계와,
    상기 기판의 제1 부 위의 제1 부분과 상기 기판의 제2 부 위의 제2 부분을 구비한 제3 금속층을 형성하는 단계를 더 포함하며,
    상기 제3 금속층의 제2 부분은 상기 제1 회로와 상호접속하기 위해 상기 제1 금속층 바로 위에 있고, 상기 제3 금속층의 제1 부분은 상기 제2 금속층 바로 위에 있는 반도체 디바이스 제조 방법.
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