JP2008235677A - 半導体集積回路及び入出力セルの信号端子設計方法 - Google Patents

Abstract

【課題】信号端子を有する入出力セルを備えた半導体集積回路において、前記入出力セルの信号端子が接続用配線ヴィアを介して内部回路に接続される場合に、そのヴィアの原子の移動に起因するオープン不良を有効に防止する。
【解決手段】入力／出力セル２の信号端子３Ａは、複数層（例えば４層）の導電層で形成される。その複数層の導電層の隣接する導電層同士は、ヴィアで接続される。前記複数層の導電層のうち、最大径のヴィア６−３で接続される導電層（例えば第４層の導電層）３−４では、その導電層３−４の幅が前記最大径のヴィア６−３を１個だけ配置できる幅に設定される。従って、接続用配線４から入力／出力セル２の入力端子３Ａに原子が移動することが抑制され、前記接続用配線４に形成されるヴィア（図示なし）のオープン不良が有効に防止される。
【選択図】図１

Description

本発明は、スタンダード・セル方式を適用して作られる半導体集積回路に関し、特に入出力セルの信号端子の構造に関するものである。

従来、スタンダード・セル方式を適用して作られる半導体集積回路では、図９（ａ）にその一部を示すように、半導体チップＣの内部に信号処理回路等を含む内部回路Ｉが配置されると共に、半導体チップＣの外周囲に多数個の入出力セル３０が並行して配置される。前記多数個の入出力セル３０の各々と内部回路Ｉとは、接続用配線３１にて接続される。また、多数個の入出力セル３０への信号の入力又は多数個の入出力セル３０からの信号の出力は、各入出力セル３０の外周囲に配置した電極バンプ３２を介して信号の授受が行われる。

前記各入出力セル３０と接続用配線３１との接続は、図９（ｂ）に拡大詳示するように、入出力セル３０の内部回路Ｉ側の端部に１個以上（同図では３個）の信号端子３０ａが並んで形成されており、これ等の信号端子３０ａに前記接続用配線３１が接続される。前記入出力セル３０の各信号端子３０ａの幅は、接続用配線３１の幅と比較して、広く形成されている。このように、信号端子３０ａの幅を広い形状とすることにより、接続用配線３１との接続の自由度が向上するという利点を有しており、この構成は例えば特許文献１に開示されている。

一方、半導体集積回路においては、微細化の進展及び配線材料の変遷と共に新たな問題が発生している。この問題は、図１０に示すように、幅の広い配線４０から分岐する細い分岐配線４１にヴィア４２が配置された場合には、そのような構成の半導体集積回路の熱処理時などにおいて、図１０に矢印で示すように、細い分岐配線４１から幅の広い配線４０に向かって分岐配線４１の多数の原子が移動し、更には、ヴィア４２を構成する多数の原子も幅の広い配線４０に向かって移動し、この原子の移動に起因して、ヴィア４２と細い分岐配線４１との接続が不良となって、この両者が切断気味となり、ヴィア４２のオープン不良が引き起こされる可能性があるという問題である。このヴィア４２のオープン不良が生じると、ヴィア４２から細い分岐配線４１から幅の広い配線４０に向かうべき電流又はその逆方向に流れるべき電流が流れ難く又は遮断されることになり、正常動作に支障を来す。このような原子の移動に起因する現象は、非特許文献１に説明されており、微細化における課題として取り上げられている。
特許第２７０７５８５号公報 Norio OKADA, et al., "Thermal Stress of 140nm-width Cu damascene interconnects " IEEE International Interconnect Technology Conference 2002、Ｆｉｇ．９参照

本発明者は、前記図９（ａ）の半導体チップＣにおける入出力セル３０の信号端子３０ａと接続用配線３１との接続構造に着目し、この接続構造が、図１１に示すように、まさしく図１０に示した原子の移動に起因してヴィアのオープン不良が引き起こされる構造であることを見い出した。即ち、図１１において、接続用配線３１が図１０における細い分岐配線４１に対応し、信号端子３０ａが図１０における幅の広い配線４０に対応し、前記接続用配線３１にヴィア３２を配置すると、このヴィア３２が図１０におけるヴィア４２に対応するので、図１１に示した接続用配線３１に形成するヴィア３２のオープン不良が発生する可能性が高くなることが判ったのである。

前記のオープン不良の現象による歩留まりの低下を回避する方法として提案されるのは、例えば、図１２に示すように、ヴィア３２の個数を２個以上（同図では２個）に増やすことにより、原子の移動に起因するヴィアのオープン不良の確率を低減させる方法や、図１３に示すように、接続用配線３１に形成するヴィア３２を、信号端子（幅の広い配線）３０ａから遠ざけて配置することにより、原子の移動を低減させる方法などである。

しかしながら、前記の何れの提案例も、ヴィア３２や配線のレイアウト設計制約となる。半導体チップＣの内部の信号配線は極めて密集して配線が行われるため、このようなレイアウト設計制約があると、半導体チップＣの面積増大を引き起こし、半導体集積回路のコストアップにつながるという課題がある。

上述した特許文献１には、ヴィアに関して特に注意を払われていない。しかし、微細化が進んでいる現在では、レイアウト設計においてヴィアに着目した設計を行うことは極めて重要になってきている。微細化は今後も進展し、この原子の移動に起因するヴィアのオープン不良の問題は、今後、更に深刻な問題になると思われる。

本発明は、前記の課題に着目し、その目的は、信号端子を有する入出力セルを備えた半導体集積回路において、入出力セルの信号端子とこの信号端子に接続される接続用配線との接続構造を、図１０に示したように原子の移動に起因してヴィアのオープン不良が生じる構造とは異なる構造として、ヴィアのオープン不良を有効に防止することとする。

前記の目的を達成するため、本発明では、入出力セルの信号端子を複数層の導電層で構成する場合に、その各導電層の幅を接続用配線の幅と比較して、広くならないように構成する。

具体的に、請求項１記載の発明の半導体集積回路は、１個以上の信号端子を有し、前記信号端子を経て信号を入力、出力又は入出力する機能を有する入力／出力セルと、前記入力／出力セルの前記信号端子を内部回路に接続する接続用配線とを具備し、前記入力／出力セルの信号端子は、複数層の導電層よりなり、前記複数層の導電層では、隣接する導電層同士が１個又は複数個のヴィアで接続され、前記複数層の導電層のうち最も広い幅を持つ最広幅導電層は、その幅が、前記ヴィアのうち最も大きな径を持つ最大径ヴィアを１個だけ配置できる幅に設定されていることを特徴とする。

請求項２記載の発明は、前記請求項１記載の半導体集積回路において、前記複数層の導電層を構成する各導電層は、相互に同一幅を有することを特徴とする。

請求項３記載の発明は、前記請求項１記載の半導体集積回路において、前記複数層の導電層のうち少なくとも２つの電電層は、相互に異なる幅を有することを特徴とする。

請求項４記載の発明は、前記請求項１記載の半導体集積回路において、前記最広幅導電層は、前記複数層の導電層のうち最上層に位置する導電層であり、この最上層に位置する導電層の厚さは、前記複数層の電電層の中で最も厚く、前記最大径ヴィアは、前記最上層に位置する導電層とその１層下の導電層とを接続するヴィアであることを特徴とする。

請求項５記載の発明は、前記請求項１記載の半導体集積回路において、前記最広幅導電層の幅は、前記最大径ヴィアの径の２倍の値よりも小さいことを特徴とする。

請求項６記載の発明は、前記請求項１記載の半導体集積回路において、前記最広幅導電層の幅は、前記最大径ヴィアの径よりも広いことを特徴とする。

請求項７記載の発明は、前記請求項１記載の半導体集積回路において、前記最広幅導電層の幅は、前記最大径ヴィアの径に等しいことを特徴とする。

請求項８記載の発明は、前記請求項１記載の半導体集積回路において、前記最広幅導電層の幅は、前記最大径ヴィアの径よりも狭いことを特徴とする。

請求項９記載の発明は、前記請求項１記載の半導体集積回路において、前記複数層の導電層において隣接する導電層同士を接続するヴィアは、各導電層の長さ方向に１個又は複数個配置されることを特徴とする。

請求項１０記載の発明は、前記請求項１記載の半導体集積回路において、前記最大径ヴィア以外のヴィアは、このヴィアが接続される導電層の幅方向に複数個配置されることを特徴とする。

請求項１１記載の発明は、前記請求項３記載の半導体集積回路において、前記最大径ヴィアが接続されない導電層のうち、何れか一層又は複数層の導電層は、前記最広幅導電層の幅よりも狭い幅を持つ狭幅導電層であることを特徴とする。

請求項１２記載の発明は、前記請求項１１記載の半導体集積回路において、前記狭幅導電層の幅は、この狭幅導電層に接続されるヴィアの径の２倍の値よりも小さいことを特徴とする。

請求項１３記載の発明は、前記請求項１１記載の半導体集積回路において、前記狭幅導電層の幅は、この狭幅導電層に接続されるヴィアの径よりも広いことを特徴とする。

請求項１４記載の発明は、前記請求項１１記載の半導体集積回路において、前記狭幅導電層の幅は、この狭幅導電層に接続されるヴィアの径に等しいことを特徴とする。

請求項１５記載の発明は、前記請求項１１記載の半導体集積回路において、前記狭幅導電層の幅は、この狭幅導電層に接続されるヴィアの径よりも狭いことを特徴とする。

請求項１６記載の発明の入力／出力セルの信号端子設計方法は、入力／出力セルの信号端子として使用する複数の導電層を決定する工程と、前記複数の導電層の隣接する導電層同士を接続する複数のヴィアのうち径が最も大きいヴィアの径を求める工程と、前記最大径ヴィアが接続される導電層の幅を、前記最大径ヴィアが１個だけ接続できる幅に設定する工程とを有することを特徴とする。

請求項１７記載の発明は、前記請求項１６記載の入力／出力セルの信号端子設計方法において、前記複数の導電層の隣接する導電層間を流れる電流を見積もる工程と、前記見積もった電流を流すことができるヴィアの個数を算出する工程と、前記複数層の導電層の各導電層の長さを、前記算出された個数のヴィアを覆うことができる長さに設定する工程とを有することを特徴とする。

従って、請求項１〜１７記載の発明では、入力／出力セルの信号端子が複数層の導電層で構成され、その各導電層のうち最も幅が広い最広幅導電層の幅でさえ、最大径ヴィアが１個だけ配置できる幅に留められて、その最広幅導電層の幅が狭く制限されている。従って、複数の導電層のうち何れの導電層に接続用配線が接続されても、この接続構造は図１０に示した原子の移動に起因するヴィアのオープン不良が生じる構造ではなくなるので、接続用配線から信号端子である何れかの導電層への原子の移動がなくなる又は少なくなる。その結果、接続用配線にヴィアを自由に配置することができるので、ヴィアや配線のレイアウト設計制約が発生しない。よって、半導体チップの面積増大を抑制できて、半導体集積回路のコストアップを抑えることができる。

以上説明したように、請求項１〜１７記載の発明によれば、入力／出力セルにおいて、ヴィアから接続用配線を経て信号端子に流れる原子の移動を有効に抑制でき、これにより、ヴィアや配線のレイアウト設計制約を発生させずに、接続用配線にヴィアを自由に配置することができるので、半導体チップの面積増大を抑制できて、半導体集積回路のコストアップを抑えることができる。

以下、図面を参照して、本発明の実施形態について説明する。

（第１の実施形態）
図１は本発明の第１の実施形態の半導体集積回路における平面図である。

同図（ａ）において、半導体チップ１は、スタンダード・セル方式を適用して作られる半導体集積回路である。前記半導体チップ１の内部には、信号処理回路等を含む内部回路２が配置されると共に、半導体チップ１の外周囲には、多数個の入力／出力セルＳが並行して配置される。前記多数個の入力／出力セルＳの各々と内部回路１とは、接続用配線４によって接続される。また、多数個の入力／出力セルＳへの信号の入力又は多数個の入力／出力セルＳからの信号の外部出力は、各入力／出力セルＳの外周囲に配置した電極バンプ１０を介して信号の授受が行われる。前記各入力／出力セルＳは、何れも、信号の入力機能び出力機能の双方を備えた入出力用だけでなく、信号の入力機能のみ又は信号の出力機能のみを備えていても良く、以下、入力セル、出力セル又は入出力セルを総称して入力／出力セルと呼ぶ。

前記各入力／出力セルＳと接続用配線４との詳細な接続構造を説明する。図１（ｂ）に拡大詳示するように、入力／出力セルＳの内部回路２側の端部には、１個以上（同図では３個）の信号端子３Ａが並んで形成されており、これ等の信号端子３Ａには前記接続用配線４が接続される。

前記入力／出力セルＳの各信号端子３Ａの構造を図２に示す。図２は、図１のＡ−Ａ’線断面図、すなわち、信号端子３Ａの長さ方向（入力／出力セルＳから接続用配線４を経て内部回路２に至る方向）の断面図を示している。この図２において、信号端子３Ａは、複数層（同図では４層）の導電層で構成されている。下層から順に第１、第２及び第３の導電層３−１、３−２、３−３は同一の膜厚ｔ０に形成され、最上層の第４の導電層３−４は前記膜厚ｔ０よりも厚い膜厚ｔ１（ｔ１＞ｔ０）に形成されて、この膜厚ｔ１が最も厚い。尚、本実施形態では、複数種の膜厚を採用しているが、全ての導電層で同一膜厚の構成としても良い。

前記複数層の導電層３−１〜３−４は、全体として同一の信号端子３Ａとして使用する関係上、図２に示すように、第１の導電層３−１と第２の導電層３−２とは信号端子３Ａの長さ方向に４個配置された第１のヴィア６−１で接続され、第２の導電層３−２と第３の導電層３−３とは信号端子３Ａの長さ方向に４個配置された第２のヴィア６−２で接続され、第３の導電層３−３と第４の導電層３−４とは信号端子３Ａの長さ方向に２個配置された第３のヴィア６−３で接続されている。隣接する２つの導電層同士を電気的に良好に接続するために、膜厚の厚い第４の導電層３−４を第３の導電層３−３に接続する第３のヴィア６−３の径ｒ１は、第４の導電層３−４の膜厚に比例して大径に設定される。従って、第３のヴィア６−３の径ｒ１は、第１及び第２のヴィア６−１、６−２の径ｒ２よりも大きく（ｒ１＞ｒ２）、第３のヴィア６−３が最大径ヴィアとなっている。

尚、図２では、第１〜第３のヴィア６−１〜６−３を信号端子３Ａの長さ方向に複数個配置したが、複数個に限定されず、１個でも良い。また、図２において、７は半導体基板である。

図２に記載したように、複数層の導電層を用いた信号端子３Ａでは、その何れの導電層を用いても接続用配線４を接続できるので、設計自由度が向上する。同図では、破線で示す接続用配線４を第３の導電層３−３に接続している。

ここで、本実施形態では、原子の移動に起因するヴィアのオープン不良を有効に防止するために、信号端子３Ａを構成する導電層３−１〜３−４の幅をできるだけ狭くする構成を採用する。但し、あまりに狭くすると、隣接する導電層同士を接続する第１〜第３のヴィア６−１〜６−３を配置することができなくなるため、導電層の幅は、最大でも、信号端子３Ａを構成する第１〜第３のヴィア６−１〜６−３のうち最も径が大きいヴィアが１個だけ配置できる幅に留める。以下、図３を用いて具体的に説明する。

図３（ａ）は、前記図１のＢ−Ｂ’線断面図、即ち、信号端子３Ａをその幅方向から見た図を示す。同図から判るように、信号端子３Ａを構成する第１〜第３のヴィア６−１〜６−３のうち最も径の大きい最大径ヴィアは第３のヴィア６−３であるので、信号端子３Ａを構成する複数層の導電層３−１〜３−４のうち、最大径ヴィア６−３が接続される第３及び第４の導電層３−３、３−４が最広幅導電層となり、この最広幅導電層３−３、３−４の幅Ｗｃを、最大径ヴィア６−３が１個だけ接続できる幅に設定する。尚、図３（ａ）では、最広幅導電層は第３及び第４の導電層３−３、３−４だけでなく、第１及び第２の導電層３−１、３−２も最広幅導電層に設定しており、第１〜第４の導電層３−１〜３−４の幅を同一幅Ｗｃに統一している。

このように、最広幅導電層の幅Ｗｃを最大径ヴィア（第３のヴィア６−３）が１個だけ配置できる幅に設定される構成は、図１からも判る。

ここで、最広幅導電層の幅Ｗｃを最大径ヴィア（第３のヴィア６−３）が１個だけ配置できる幅に設定する構成とは、換言すれば、最広幅導電層の幅Ｗｃが、最大径ヴィア（第３のヴィア６−３）の径Ｗｖの２倍の値未満の値（Ｗｃ＜２・Ｗｖ）に制限されることを意味する。従って、最広幅導電層の幅Ｗｃは、この制限値（Ｗ＜２・Ｗｖ）を満たす限り、最大径ヴィアの径Ｗｖとの関係では、同図（ａ）に示すように最大径ヴィアの径Ｗｖよりも広い幅であっても良いし、同図（ｂ）に示すように最大径ヴィアの径Ｗｖと等幅であっても良いし、同図（ｃ）に示すように最大径ヴィアの径Ｗｖよりも狭い幅であっても良い。

尚、図１及び図２において、第３のヴィア（最大径ヴィア）６−３を信号端子３Ａの長さ方向に複数個（同図では２個）配置する理由は、次の通りである。すなわち、信号端子３Ａの性能として要求される電流能力に基づいて、第４の導電層３−４と第３の導電層３−３との間に流れる電流量を計算により見積もることが可能であるので、この電流量を流せるためには、最大径Ｗｖを有する第３のヴィア６−３が２個以上必要である場合があるからである。

以上説明したように信号端子３Ａを図１〜図３の構成とすることにより、従来の課題を解決できる理由を以下に説明する。図４、及びこの図のＣ−Ｃ’線断面図を示す図５に示すように、信号端子３Ａの例えば第３の導電層３−３に接続用配線４が接続される場合を考える。この場合、信号端子３Ａの幅（即ち、各導電層３−１〜３−４の幅Ｗｃ）が接続用配線４の幅とほぼ等しくなるように狭く設定されているので、図１１のように細い分岐配線と幅の広い配線とが接続される構成とは異なる構成となっている。従って、図１０で示したような原子の移動、すなわち、接続用配線４から信号端子３Ａに向かって原子が移動する現象は生じ難い。このため、図１２のようにヴィア３２を複数個配置する必要や、図１３のようにヴィア３２を信号端子３０ａよりも遠ざける必要がないので、図４のように接続用配線４に生成するヴィア８を自由に配置できて、例えばヴィア８を信号端子３Ａの近傍に配置することが可能となる。図４及び図５では、信号端子３Ａは、第３の導電層３−３から、この導電層３−３と同層に形成された接続用配線４を介して内部回路（図示せず）の所定信号端子（図示せず）に接続されたり、前記第３層の接続用配線４に形成した１個のみのヴィア８及び第４層目に形成された接続用配線９を経て前記内部回路の他の所定信号端子（図示せす）に接続される。

よって、本実施形態では、複数層の導電層のうち何れの導電層にも接続用配線を接続できるという設計自由度を維持しつつ、原子の移動に起因するヴィア８のオープン不良を有効に防止できる。しかも、ヴィア８のオープン不良の防止に際して、半導体チップ１の内部のヴィアや配線の設計自由度を制限せず、それ等の設計自由度を向上できるので、半導体チップ１の面積増大を抑制して、半導体集積回路のコストアップを抑えることが可能である。

（第２の実施形態）
次に、本発明の第２の実施形態を説明する。

図６は、本発明の第２の実施形態の半導体集積回路を示し、前記図１のＢ−Ｂ’線断面に相当する断面図（即ち、信号端子３Ａの幅方向の断面図）を示している。前記第１の実施形態での図３（ａ）と異なる点は、第１及び第２のヴィア（最大径ヴィア以外のヴィア）６−１、６−２が、信号端子３Ａの幅方向に複数個（同図では２個）配置されている点である。

前記図３（ａ）の例では、第１のヴィア６−１及び第２のヴィア６−２は、信号端子３Ａの幅方向に１個しか配置されていないが、第１のヴィア６−１及び第２のヴィア６−２の径は、第３のヴィア（最大径ヴィア）６−３の径よりも小さいので、図６に示すように、信号端子３Ａの幅方向に複数個配置可能であれば、そのような構成にしても良いことを示している。

従って、本実施形態では、第１及び第２のヴィア６−１、６−２に流れる電流を更に分散させることができるので、ヴィアの更なる信頼性の向上を期待することができる。

（第３の実施形態）
続いて、本発明の第３の実施形態を説明する。

図７（ａ）は、本発明の第３の実施形態の半導体集積回路を示し、図１のＢ−Ｂ’線断面に相当する断面図（即ち、信号端子３Ａの幅方向の断面図）を示している。前記第１の実施形態での図３と異なる点は、最広幅導電層を第３及び第４の導電層６−３、６−４のみとし、第１及び第２の導電層（最広幅導電層以外の導電層）６−１、６−２の幅を、第３及び第４の導電層（最広幅導電層）６−３、６−４よりも狭く形成した点である。

すなわち、前記図３では、第１及び第２の導電層６−１、６−２も、第３及び第４の導電層６−３、６−４と同じ幅に設定されているが、第１及び第２の導電層６−１、６−２に接続されるヴィア（最大径ヴィア以外のヴィア）の径は小さいので、図７（ａ）に示すように、第１及び第２の導電層６−１、６−２の幅Ｗｓは、第３及び第４の導電層（最広幅導電層）６−３、６−４の幅Ｗｃとは異なって狭く（Ｗｓ＜Ｗｃ）設定されていて、第１及び第２の導電層６−１、６−２は最広幅導電層６−３、６−４よりも狭い幅を持つ狭幅導電層となっている。この狭幅導電層６−１、６−２の幅Ｗｓは、この狭幅導電層に接続される第１のヴィア６−１を１個だけ配置できる幅に設定され、換言すれば、狭幅導電層６−１、６−２の幅Ｗｓは、第１のヴィア６−１の径Ｗｘの２倍の値よりも小さく（Ｗｓ＜２・Ｗｘ）設定されている。

このように、各導電層３−１〜３−４がヴィアを通して良好に接続されている限り、導電層別にその幅を変更する構成にすることが可能である。この構成では、例えば接続用配線４が第２の導電層３−２に接続されたときに、その接続用配線４に形成されるヴィア（図示せず）の原子の移動に起因するオープン不良を有効に防止することができ、更なる信頼性の向上を期待できる効果を奏する。

尚、図７（ａ）では、第１及び第２の導電層６−１、６−２の幅Ｗｓは、この両導電層同士を接続する第１のヴィア６−１の径よりも広い幅に設定したが、その他、例えば同図（ｂ）に示すようにヴィア６−１の径と等しい幅に設定したり、同図（ｃ）に示すようにヴィア６−１の径よりも狭い幅に設定しても良いのは、図３（ｂ）、（ｃ）の場合と同様である。

（第４の実施形態）
更に、本発明の第４の実施形態を説明する。

本実施形態は、以上説明してきた入力／出力セルの信号端子の設計方法に関する。

入力／出力セルの信号端子は、図８に示すような手順で設計する。具体的には、先ず、ステップＳ１にて信号端子として複数の導電層を何層で使用するかを決定し、次に、ステップＳ２にて前記複数の導電層のうち隣接する導電層同士を接続するヴィアの中で最も大きなヴィアの径を求める。そして、ステップＳ３にて前記複数の導電層の幅を、最大でも、前記最大径のヴィアを１個だけ配置できる幅に設定する。

その後は、導電層の長さを設定する。即ち、ステップＳ４にて、先ず、隣接する導電層間に流れる電流を見積もり、次に、ステップＳ５にて前記電流を流すことができるヴィアの個数を算出する。そして、ステップＳ６にて、各導電層の長さを前記算出されたヴィアの個数分を覆うことができる長さに設定する。

以上述べてきたように、本発明によれば、入力／出力セルに備える信号端子と、この信号端子を内部回路に接続する接続用配線との接続構造を、原子の移動を抑制できる構造としたので、前記接続用配線に配置するヴィアのオープン不良を有効に防止しつつ、そのヴィアや配線のレイアウト設計制約が発生しないようにでき、よって、面積増大を抑制できる半導体チップや、コストアップを抑えた半導体集積回路として、有用である。

（ａ）は本発明の第１の実施形態の半導体集積回路（半導体チップ）の一部構成を示す図、同図（ｂ）は同図（ａ）の破線円で囲む部分の拡大図である。 図１（ｂ）のＡ−Ａ’線断面図である。 （ａ）は図１（ｂ）のＢ−Ｂ’線断面図、同図（ｂ）は同図（ａ）の第１の変形例を示す図、同図（ｃ）は同図（ａ）の第２の変形例を示す図である。 図１（ｂ）の構成に加えて、接続用配線にヴィアを介して更なる接続用配線を接続した図である。 図４のＣ−Ｃ’線断面図である。 本発明の第２の実施形態の図３（ａ）相当図である。 （ａ）は本発明の第３の実施形態の図３（ａ）相当図、同図（ｂ）は同図（ａ）の第１の変形例を示す図、同図（ｃ）は同図（ａ）の第２の変形例を示す図である。 本発明の第４の実施形態の入力／出力セルの信号端子の設計方法を示すフローチャート図である。 （ａ）は従来の半導体チップの一部構成を示す図、同図（ｂ）は同図（ａ）の破線円で囲む部分の拡大図である。 細い分岐配線から幅の広い配線に原子が流れる様子を説明した図である。 従来の入出力セルの信号端子に接続用配線を接続した構成の問題を示す図である。 図１１に示した課題を解決するための１つの提案例を示す図である。 図１１に示した課題を解決するための他の提案例を示す図である。

符号の説明

１ 半導体チップ
２ 内部回路
Ｓ 入力／出力セル
３Ａ 信号端子
３−１ 第１の導電層
３−２ 第２の導電層
３−３ 第３の導電層（最広幅導電層）
３−４ 第４の導電層（最広幅導電層）
４ 接続用配線
６−１ 第１のヴィア
６−２ 第２のヴィア
６−３ 第３のヴィア（最大径ヴィア）
８ ヴィア
９ 第４層の接続用配線

Claims (17)

1. １個以上の信号端子を有し、前記信号端子を経て信号を入力、出力又は入出力する機能を有する入力／出力セルと、
   前記入力／出力セルの前記信号端子を内部回路に接続する接続用配線とを具備し、
   前記入力／出力セルの信号端子は、複数層の導電層よりなり、
   前記複数層の導電層では、隣接する導電層同士が１個又は複数個のヴィアで接続され、
   前記複数層の導電層のうち最も広い幅を持つ最広幅導電層は、その幅が、前記ヴィアのうち最も大きな径を持つ最大径ヴィアを１個だけ配置できる幅に設定されている
   ことを特徴とする半導体集積回路。
2. 前記請求項１記載の半導体集積回路において、
   前記複数層の導電層を構成する各導電層は、相互に同一幅を有する
   ことを特徴とする半導体集積回路。
3. 前記請求項１記載の半導体集積回路において、
   前記複数層の導電層のうち少なくとも２つの電電層は、相互に異なる幅を有する
   ことを特徴とする半導体集積回路。
4. 前記請求項１記載の半導体集積回路において、
   前記最広幅導電層は、前記複数層の導電層のうち最上層に位置する導電層であり、この最上層に位置する導電層の厚さは、前記複数層の電電層の中で最も厚く、
   前記最大径ヴィアは、前記最上層に位置する導電層とその１層下の導電層とを接続するヴィアである
   ことを特徴とする半導体集積回路。
5. 前記請求項１記載の半導体集積回路において、
   前記最広幅導電層の幅は、前記最大径ヴィアの径の２倍の値よりも小さい
   ことを特徴とする半導体集積回路。
6. 前記請求項１記載の半導体集積回路において、
   前記最広幅導電層の幅は、前記最大径ヴィアの径よりも広い
   ことを特徴とする半導体集積回路。
7. 前記請求項１記載の半導体集積回路において、
   前記最広幅導電層の幅は、前記最大径ヴィアの径に等しい
   ことを特徴とする半導体集積回路。
8. 前記請求項１記載の半導体集積回路において、
   前記最広幅導電層の幅は、前記最大径ヴィアの径よりも狭い
   ことを特徴とする半導体集積回路。
9. 前記請求項１記載の半導体集積回路において、
   前記複数層の導電層において隣接する導電層同士を接続するヴィアは、各導電層の長さ方向に１個又は複数個配置される
   ことを特徴とする半導体集積回路。
10. 前記請求項１記載の半導体集積回路において、
    前記最大径ヴィア以外のヴィアは、このヴィアが接続される導電層の幅方向に複数個配置される
    ことを特徴とする半導体集積回路。
11. 前記請求項３記載の半導体集積回路において、
    前記最大径ヴィアが接続されない導電層のうち、何れか一層又は複数層の導電層は、前記最広幅導電層の幅よりも狭い幅を持つ狭幅導電層である
    ことを特徴とする半導体集積回路。
12. 前記請求項１１記載の半導体集積回路において、
    前記狭幅導電層の幅は、この狭幅導電層に接続されるヴィアの径の２倍の値よりも小さい
    ことを特徴とする半導体集積回路。
13. 前記請求項１１記載の半導体集積回路において、
    前記狭幅導電層の幅は、この狭幅導電層に接続されるヴィアの径よりも広い
    ことを特徴とする半導体集積回路。
14. 前記請求項１１記載の半導体集積回路において、
    前記狭幅導電層の幅は、この狭幅導電層に接続されるヴィアの径に等しい
    ことを特徴とする半導体集積回路。
15. 前記請求項１１記載の半導体集積回路において、
    前記狭幅導電層の幅は、この狭幅導電層に接続されるヴィアの径よりも狭い
    ことを特徴とする半導体集積回路。
16. 入力／出力セルの信号端子として使用する複数の導電層を決定する工程と、
    前記複数の導電層の隣接する導電層同士を接続する複数のヴィアのうち径が最も大きいヴィアの径を求める工程と、
    前記最大径ヴィアが接続される導電層の幅を、前記最大径ヴィアが１個だけ接続できる幅に設定する工程とを有する
    ことを特徴とする入力／出力セルの信号端子設計方法。
17. 前記請求項１６記載の入力／出力セルの信号端子設計方法において、
    前記複数の導電層の隣接する導電層間を流れる電流を見積もる工程と、
    前記見積もった電流を流すことができるヴィアの個数を算出する工程と、
    前記複数層の導電層の各導電層の長さを、前記算出された個数のヴィアを覆うことができる長さに設定する工程とを有する
    ことを特徴とする入力／出力セルの信号端子設計方法。

Images