JP2005116889A - ポリシリコン膜におけるｐｎ接合の形成方法、薄膜トランジスタ基板の製造方法、および画像表示装置 - Google Patents

Abstract

【課題】 ポリシリコン膜において、新たなプロセスおよびマスクを追加することなくｐｎ接合を形成するための形成方法を提供する。
【解決手段】 ｐｎ接合が形成される領域１５Ｃにおいて、第１のドーズ量のＢ（ボロン）がイオン注入されたｐ型拡散領域８Ｄ上にレジスト９Ｂが形成される。そして、レジスト９Ｂをマスクとして、第１のドーズ量よりも大きい第２のドーズ量のＰ（リン）イオンが領域１５Ｃ上に注入され、ｐ型拡散領域８Ｄに隣接してｎ型拡散領域１０Ｃが形成される。
【選択図】 図６

Description

この発明は、ポリシリコン膜におけるｐｎ接合の形成方法、薄膜トランジスタ基板の製造方法、および画像表示装置に関し、特に、ガラス基板等の上に形成されるポリシリコン膜におけるｐｎ接合の形成方法および薄膜トランジスタ基板の製造方法、ならびにこれらの方法によって形成されたｐｎ接合ダイオードを用いた画像表示装置に関する。

近年、フラットパネル・ディスプレイの分野において主力的なＴＦＴ（Thin Film Transistor：薄膜トランジスタ）液晶表示装置や、ここ数年注目されてきた低温ポリシリコン型ＴＦＴで構成されるエレクトロルミネッセンス表示装置（以下、「ＥＬ表示装置」とも称する。）において、装置の小型化を目的に、従来外付けのＬＳＩによって構成されていた周辺回路を画像表示部と同一のガラス基板上に形成することが行なわれている（以下、このような基板を「ＴＦＴアレイ基板」と称する。）。

ガラス基板が用いられるこのような画像表示装置は、基板がガラスであるために帯電しやすいため、このような画像表示装置においては、静電気による静電破壊から回路を保護する静電保護回路が設けられている。静電保護回路においては、サージ電流が印加された場合に電流を逃がすためのダイオードが一般的に設けられており、入力保護回路や出力保護回路、電源保護回路などにおいて多数のダイオードが用いられている。また、外部電源電圧を昇圧または降圧するチャージポンプ回路などにおいても、ダイオードは用いられている。

従来より、ＴＦＴアレイ基板においてダイオードを形成する場合、ＴＦＴのゲート電極をドレイン電極と接続することによって、すなわち、ＴＦＴをいわゆるダイオード接続することによって、ダイオード素子を形成することが一般的に行なわれている。

一方、ＴＦＴをダイオード接続することなく、ポリシリコン膜にダイオードを形成したものも知られている。たとえば、特開平４−２９５８２６号公報では、ポリシリコン膜に形成されるｐｉｎ接合ダイオードおよびその製造方法について開示されている（特許文献１参照）。

また、特開平８−１５０７１９号公報では、絶縁基板上に形成されるポリシリコンｐｎ接合ダイオードを有するインクジェット記録手段およびインクジェット記録装置について開示されている（特許文献２参照）。

さらに、ダイオードに関するものではないが、特開平１０−３２３３７号公報では、ポリシリコン膜にｐｎ接合部が形成されるものとして、ｐｎ接合部を有するバイポーラ型ＴＦＴについて開示されている（特許文献３参照）。
特開平４−２９５８２６号公報 特開平８−１５０７１９号公報 特開平１０−３２３３７号公報

ＴＦＴをダイオード接続することによってダイオードを形成する場合、ゲート配線領域が必要となる。また、このようなダイオードを複数接続する場合は、隣接するダイオードを接続するためのコンタクト領域がさらに必要となる。

さらに、ＴＦＴをダイオード接続することによって形成される上記のダイオードを静電保護回路に用いた場合、印加された過電圧の静電気によって、ＴＦＴのゲート酸化膜が破壊されることが想定される。

このようなことから、ポリシリコン膜においても、ＴＦＴをダイオード接続することによってダイオードを形成するのではなく、シリコン基板に形成されるダイオードと同様に、ｐｎ接合によってダイオードを形成することが望ましい。

上記の特開平４−２９５８２６号公報に開示されたダイオードは、ｐｉｎダイオードではあるが、ＴＦＴをダイオード接続してダイオードを形成するものではなく、ポリシリコン膜にダイオードを直接作り込むものであり、上述したダイオード接続による素子よりもレイアウト面積を小さくすることができ、また、ゲート酸化膜の破壊の問題も発生しない。しかしながら、そこに開示された製造方法は、ｐｉ接合部およびｎｉ接合部の形成に２枚のマスクを必要とするものであって、そのような接合部を形成するための製造プロセスの追加、およびマスクの増加による製造コストの増加を招く。

また、特開平８−１５０７１９号公報では、絶縁基板上に形成されるポリシリコンｐｎ接合ダイオードについて開示されているが、ポリシリコン膜におけるｐｎ接合の形成方法については記載されていない。

そして、特開平１０−３２３３７号公報では、ｐｎ接合ダイオードではないが、バイポーラ型ＴＦＴおよびその製造方法について開示され、その中でポリシリコン膜におけるｐｎ接合の形成方法について開示されているが、この手法によれば、隣接するｐ型拡散領域およびｎ型拡散領域をそれぞれ専用のマスクを用いて形成するので、製造プロセスの追加、およびマスクの増加による製造コストの増加を招く。さらに、２枚のマスクを用いてｐｎ接合部を形成するので、マスクずれによりｐｎ接合が形成されないおそれもある。

そして、さらに、ＴＦＴアレイ基板を製造するに際し、ＴＦＴの形成と同時にｐｎ接合ダイオードを形成することができれば、新たにプロセスを追加することなく、かつ、新たにマスクを追加することもなく、ダイオードを形成することができる。

そこで、この発明は、かかる課題を解決するためになされたものであり、その目的は、ポリシリコン膜において、新たなプロセスおよびマスクを追加することなくｐｎ接合を形成するための形成方法を提供することである。

また、この発明の別の目的は、新たなプロセスおよびマスクを追加することなくｐｎ接合ダイオードを含むＴＦＴ基板を製造する製造方法を提供することである。

さらに、この発明の別の目的は、ポリシリコン膜において、上記の方法によって形成されたｐｎ接合ダイオードを用いた画像表示装置を提供することである。

この発明によれば、ポリシリコン膜におけるｐｎ接合の形成方法は、基板上にポリシリコン膜を形成する工程と、ポリシリコン膜においてｐｎ接合が形成される素子形成領域に第１の導電型の不純物を第１のドーズ量だけ注入する工程と、第１の導電型の不純物が注入された素子形成領域における第１の領域上にレジストを形成する工程と、レジストをマスクとして、素子形成領域における第１の領域を除く第２の領域に、第１のドーズ量よりも多い第２のドーズ量だけ第２の導電型の不純物を注入する工程とを備える。

また、この発明によれば、ポリシリコン膜におけるｐｎ接合の形成方法は、基板上にポリシリコン膜を形成する工程と、ポリシリコン膜においてｐｎ接合が形成される素子形成領域の第１の領域上にレジストを形成する工程と、レジストをマスクとして、素子形成領域における第１の領域を除く第２の領域に第１の導電型の不純物を第１のドーズ量だけ注入する工程と、レジストを除去する工程と、第１および第２の領域を含む素子形成領域に、第１のドーズ量よりも少ない第２のドーズ量だけ第２の導電型の不純物を注入する工程とを備える。

また、この発明によれば、薄膜トランジスタ基板の製造方法は、基板上にポリシリコン膜を形成する工程と、ポリシリコン膜をパターニングして、第１の導電型の薄膜トランジスタが形成される第１の領域、第２の導電型の薄膜トランジスタが形成される第２の領域、およびｐｎ接合ダイオードが形成される第３の領域を形成する工程と、第１から第３の領域におけるポリシリコン膜上に絶縁膜を形成する工程と、第１および第２の領域上に形成された絶縁膜上にそれぞれ第１および第２のゲート電極を形成する工程と、第１の領域上の全面に第１のレジストを形成する工程と、第１のレジストおよび第２のゲート電極をマスクとして、第２の領域における第２のゲート電極を除く領域および第３の領域に第１の導電型の不純物を第１のドーズ量だけ注入する工程と、第１のレジストを除去する工程と、第２の領域上の全面および第３の領域における第４の領域上に第２のレジストを形成する工程と、第２のレジストおよび第１のゲート電極をマスクとして、第１の領域における第１のゲート電極を除く領域および第３の領域における第４の領域を除く第５の領域に、第１のドーズ量よりも多い第２のドーズ量だけ第２の導電型の不純物を注入する工程とを備える。

また、この発明によれば、薄膜トランジスタ基板の製造方法は、基板上にポリシリコン膜を形成する工程と、ポリシリコン膜をパターニングして、第１の導電型の薄膜トランジスタが形成される第１の領域、第２の導電型の薄膜トランジスタが形成される第２の領域、およびｐｎ接合ダイオードが形成される第３の領域を形成する工程と、第１から第３の領域におけるポリシリコン膜上に絶縁膜を形成する工程と、第１および第２の領域上に形成された絶縁膜上にそれぞれ第１および第２のゲート電極を形成する工程と、第１の領域上の全面および第３の領域における第４の領域上に第１のレジストを形成する工程と、第１のレジストおよび第２のゲート電極をマスクとして、第２の領域における第２のゲート電極を除く領域および第３の領域における第４の領域を除く第５の領域に第１の導電型の不純物を第１のドーズ量だけ注入する工程と、第１のレジストを除去する工程と、第２の領域上の全面に第２のレジストを形成する工程と、第２のレジストおよび第１のゲート電極をマスクとして、第１の領域における第１のゲート電極を除く領域ならびに第４および第５の領域を含む第３の領域に、第１のドーズ量よりも少ない第２のドーズ量だけ第２の導電型の不純物を注入する工程とを備える。

また、この発明によれば、画像表示装置は、上述したいずれかの製造方法によってポリシリコン膜に形成された薄膜トランジスタ基板を備え、薄膜トランジスタ基板は、第１および／または第２の薄膜トランジスタからなる画素部と、ｐｎ接合ダイオードからなる周辺回路とを含む。

この発明によれば、第１および第２の導電型の不純物のそれぞれのドーズ量を変えてポリシリコン膜にｐｎ接合を形成するようにしたので、１枚のマスクでｐｎ接合を形成することができる。したがって、マスクずれによるｐｎ接合不良が発生することはない。

また、ＴＦＴ基板を製造するに際し、新たなプロセスおよびマスクを追加することなく、ＴＦＴとともにｐｎ接合ダイオードを形成することができる。

さらに、上記の方法によって形成されるｐｎ接合ダイオードを画像表示装置の周辺回路に用いるようにしたので、ＴＦＴをダイオード接続することによって形成されるダイオードが用いられる場合に比べて周辺回路のレイアウト面積を縮小することができ、画像表示装置の高集積化が実現できる。また、さらに、周辺回路に含まれる保護回路が静電破壊を起こすことはなく、画像表示装置の信頼性が向上する。

以下、本発明の実施の形態について、図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰返さない。

実施の形態１．
図１〜図９は、この発明の実施の形態１によるＴＦＴアレイ基板の製造方法を工程順に示すＴＦＴアレイ基板の断面図である。このＴＦＴアレイ基板には、ガラス基板上に形成されるポリシリコン膜にｐ型ＴＦＴおよびｎ型ＴＦＴが形成されるほか、ｐｎ接合ダイオードが同時に形成される。以下では、ｐ型ＴＦＴ、ｎ型ＴＦＴ、およびｐｎ接合ダイオードの各々が形成される領域に分けて説明する。

図１を参照して、領域１５Ａ，１５Ｂ，１５Ｃは、それぞれｐ型ＴＦＴ、ｎ型ＴＦＴ、およびｐｎ接合ダイオードが後に形成される領域である。たとえばプラズマＣＶＤ（Chemical Vapor Deposition）法により、領域１５Ａ，１５Ｂ，１５Ｃの各々においてシリコン酸化膜またはシリコン窒化膜などからなる下地膜２がガラス基板１上に形成される。この下地膜２は、たとえば２５０ｎ（ナノ）ｍ程度の厚さで形成される。そして、各素子の能動領域となるアモルファスシリコン膜３が下地膜２上に形成される。このアモルファスシリコン膜３は、たとえば５０ｎｍ程度の厚さで形成される。

図２を参照して、領域１５Ａ，１５Ｂ，１５Ｃの各々において、たとえばエキシマレーザ装置から出力されたレーザ光がアモルファスシリコン膜３に照射され、そのレーザ光の熱によってアモルファスシリコン膜３が溶融される。そして、溶融されたアモルファスシリコン膜３は、冷却されて結晶化され、ポリシリコン膜４が形成される。

図３を参照して、ポリシリコン膜４が形成されると、領域１５Ａ，１５Ｂ，１５Ｃの各々において、たとえばフォトリソグラフィ法によって、図示されないレジストがポリシリコン膜４上に形成され、このレジストをマスクとしてポリシリコン膜４がエッチングされる。これにより、領域１５Ａ，１５Ｂ，１５Ｃの各々において、ポリシリコン膜４が島状にパターニングされる。

図４を参照して、領域１５Ａ，１５Ｂ，１５Ｃの各々において、たとえばプラズマＣＶＤ法により、ポリシリコン膜４を覆うように絶縁膜５が形成される。この絶縁膜５は、たとえば１００ｎｍ程度の厚さで形成される。続いて、たとえばスパッタ法により絶縁膜５上に金属膜が形成され、その形成された金属膜をパターニングすることによって、領域１５Ａ，１５Ｂ上にそれぞれゲート電極６が形成される。この金属膜（すなわちゲート電極６）は、たとえば２００ｎｍ程度の厚さで形成される。

図５を参照して、領域１５Ｂを覆うようにレジスト７が形成された後、このレジスト７および領域１５Ａに形成されたゲート電極６をマスクとして、イオンドーピング法により絶縁膜５を介してアクセプタとしてのＢ（ボロン）イオンが注入される。ここで、Ｂイオンのドーズ量は、たとえば５×１０¹⁴／ｃｍ程度である。これによって、領域１５Ａにおいては、ゲート電極６の下部に位置するポリシリコン膜４の両側にｐ型拡散領域８Ａ，８Ｂが形成され、ゲート電極６およびｐ型拡散領域８Ａ，８Ｂをそれぞれゲート、ドレインおよびソース（またはゲート、ソースおよびドレイン）とするｐ型ＴＦＴが構成される。一方、領域１５Ｃにおいては、ｐ型拡散領域８Ｃが能動領域全体に形成される。

図６を参照して、レジスト７が除去された後、領域１５Ｃにおいて最終的にｐ型拡散領域となる領域および領域１５Ａを覆うようにそれぞれレジスト９Ｂ，９Ａが形成される。そして、このレジスト９Ａ，９Ｂおよび領域１５Ｂに形成されたゲート電極６をマスクとして、イオンドーピング法により絶縁膜５を介してドナーとしてのＰ（リン）イオンが注入される。これによって、領域１５Ｂにおいては、ゲート電極６の下部に位置するポリシリコン膜４の両側にｎ型拡散領域１０Ａ，１０Ｂが形成され、ゲート電極６およびｎ型拡散領域１０Ａ，１０Ｂをそれぞれゲート、ドレインおよびソース（またはゲート、ソースおよびドレイン）とするｎ型ＴＦＴが構成される。

ここで、Ｐイオンのドーズ量は、Ｂイオンのドーズ量よりも大きく、たとえば５×１０¹⁵／ｃｍ程度に設定される。したがって、領域１５Ｃにおいては、レジスト９Ｂによって覆われていない領域がｐ型からｎ型に反転し、レジスト９ＢによってマスクされていたためにＰイオンが注入されなかったｐ型拡散領域８Ｄに隣接してｎ型拡散領域１０Ｃが形成される。すなわち、ｐ型拡散領域８Ｄおよびそれに隣接するｎ型拡散領域１０Ｃによってｐｎ接合が形成される。

図７を参照して、レジスト９Ａ，９Ｂが除去された後、領域１５Ａ，１５Ｂ，１５Ｃ上に層間膜１１が形成される。

図８を参照して、層間膜１１が形成されると、領域１５Ａにおいて層間膜１１および絶縁膜５にコンタクトホール１２Ａ，１２Ｂが開口され、領域１５Ｂにおいて層間膜１１および絶縁膜５にコンタクトホール１２Ｃ，１２Ｄが開口され、領域１５Ｃにおいて層間膜１１および絶縁膜５にコンタクトホール１２Ｅ，１２Ｆが開口される。

図９を参照して、コンタクトホール１２Ａ〜１２Ｆが開口されると、たとえばスパッタ法により、これらのコンタクトホール１２Ａ〜１２Ｆを埋めつつ層間膜１１上に金属膜が形成され、その形成された金属膜をパターニングすることによって、電極１３Ａ〜１３Ｆが形成される。

以上の方法により、ｐ型ＴＦＴ、ｎ型ＴＦＴ、およびｐｎ接合ダイオードがガラス基板１上に一体に形成されたＴＦＴアレイ基板が製造される。

ここで、領域１５Ｃに形成されるｐｎ接合ダイオードは、ＴＦＴをダイオード接続して形成されるダイオードに比べてレイアウト面積が小さい。以下、これについて平面図を用いて説明する。

図１０は、ＴＦＴアレイ基板の領域１５Ｃに形成されるｐｎ接合ダイオードの構成を示す平面図である。

図１０を参照して、ｐ型拡散領域８Ｄおよびｎ型拡散領域１０Ｃは、隣接して配置されてｐｎ接合を形成する。そして、ｐ型拡散領域８Ｄは、コンタクトホール１２Ｅを介して電極１３Ｅと電気的に接続され、ｎ型拡散領域１０Ｃは、コンタクトホール１２Ｆを介して電極１３Ｆと電気的に接続される。

図１１は、ダイオード接続されたｎ型ＴＦＴの構成を示す平面図である。

図１１を参照して、このｎ型ＴＦＴ１６は、ポリシリコン膜１７と、ゲート電極１８と、ドレイン電極１９と、ソース電極２０と、コンタクトホール２１Ａ〜２１Ｃとを備える。ポリシリコン膜１７の一端は、コンタクトホール２１Ａを介してドレイン電極１９と電気的に接続され、他端は、コンタクトホール２１Ｂを介してソース電極２０と電気的に接続される。そして、ゲート電極１８は、コンタクトホール２１Ｃを介してドレイン電極１９と電気的に接続されている。

図１０，図１１を参照して、図１１に示したｎ型ＴＦＴ１６は、ゲート電極をドレイン電極と接続するための領域が必要であるところ、図１０に示したｐｎ接合ダイオードにおいては、そのような領域は不要である。また、ｎ型ＴＦＴ１６は、ドレイン電極１９とソース電極２０との間にゲート電極１８が設けられるところ、図１０に示したｐｎ接合ダイオードは、ｐ型拡散領域８Ｄおよびｎ型拡散領域１０Ｃが直接接合されているため、ポリシリコン層の長さもＴＦＴ１６に比べて短い。このように、ｐｎ接合ダイオードは、ダイオード接続されたＴＦＴよりもレイアウト面積が小さいので、ＴＦＴアレイ基板の小型化および高集積化が実現される。

なお、上記においては、図５に示した工程でＢイオンが注入され、図６に示した工程でＰイオンが注入されるものとしたが、図５に示した工程でＢイオンに代えてＰイオンが注入され、図６に示した工程で、Ｐイオンに代えて、上記工程で注入されたＰイオンよりもドーズ量の大きいＢイオンが注入されるようにしてもよい。

また、図５および図６に示した工程を入替えて、最初にＰイオンを注入し、次の工程でＢイオンを注入するようにしてもよい。この場合、領域１５Ｃにおいて、Ｐイオンの注入によって形成されたｎ型拡散領域１０ＣにＢイオンが注入されることになるが、Ｐイオンのドーズ量は、Ｂイオンのドーズ量よりも大きく設定されているので、ｎ型拡散領域１０Ｃがｐ型に反転することはない。

以上のように、この実施の形態１によれば、ドナー（Ｐ）とアクセプタ（Ｂ）のドーズ量を適切に設定することによってｐｎ接合部を１枚のマスクで形成するようにしたので、マスクずれによるｐｎ接合不良が発生することはなく、品質が向上する。

また、ＴＦＴアレイ基板を製造するに際して、新たに工程を追加することなく、ＴＦＴとともにｐｎ接合ダイオードを形成することができる。

実施の形態２．
実施の形態２によるＴＦＴアレイ基板の製造方法は、図１〜図９に示した工程において、図５および図６に示した工程に代えてそれぞれ以下の図１２および図１３に示す工程を備える。実施の形態２による製造方法のその他の工程は、実施の形態１と同じであるので、その説明は繰返さない。

図１２を参照して、絶縁膜５およびゲート電極６が形成されると、領域１５Ｃにおいて最終的にｎ型拡散領域となる領域および領域１５Ｂを覆うようにそれぞれレジスト７Ｂ，７Ａが形成される。そして、このレジスト７Ａ，７Ｂおよび領域１５Ａに形成されたゲート電極６をマスクとして、イオンドーピング法により絶縁膜５を介してＢイオンが注入される。ここで、Ｂイオンのドーズ量は、たとえば５×１０¹⁵／ｃｍ程度である。これによって、領域１５Ａにおいては、ゲート電極６の下部に位置するポリシリコン膜４の両側にｐ型拡散領域８Ａ，８Ｂが形成され、ゲート電極６およびｐ型拡散領域８Ａ，８Ｂをそれぞれゲート、ドレインおよびソース（またはゲート、ソースおよびドレイン）とするｐ型ＴＦＴが構成される。一方、領域１５Ｃにおいては、レジスタ７Ｂによって覆われていない領域にｐ型拡散領域８Ｄが形成される。

図１３を参照して、レジスト７Ａ，７Ｂが除去された後、領域１５Ａを覆うようにレジスト９が形成される。そして、このレジスト９および領域１５Ｂに形成されたゲート電極６をマスクとして、イオンドーピング法により絶縁膜５を介してＰイオンが注入される。これによって、領域１５Ｂにおいては、ゲート電極６の下部に位置するポリシリコン膜４の両側にｎ型拡散領域１０Ａ，１０Ｂが形成され、ゲート電極６およびｎ型拡散領域１０Ａ，１０Ｂをそれぞれゲート、ドレインおよびソース（またはゲート、ソースおよびドレイン）とするｎ型ＴＦＴが構成される。

一方、領域１５Ｃにおいては、Ｂイオン注入時にレジスタ７Ｂによって覆われていた部分にｎ型拡散領域１０Ｃが形成される。ここで、Ｐイオンのドーズ量は、上述したＢイオンのドーズ量よりも小さく、たとえば５×１０¹⁴／ｃｍ程度に設定されている。したがって、Ｂイオンの注入によって形成されたｐ型拡散領域８ＤがＰイオンの注入によってｎ型に反転することはなく、ｐ型拡散領域８Ｄおよびｎ型拡散領域１０Ｃが隣接して形成される。すなわち、ｐ型拡散領域８Ｄおよびそれに隣接するｎ型拡散領域１０Ｃによってｐｎ接合が形成される。

なお、上記においては、図１２に示した工程でＢイオンが注入され、図１３に示した工程でＰイオンが注入されるものとしたが、図１２に示した工程でＢイオンに代えてＰイオンが注入され、図１３に示した工程で、Ｐイオンに代えて、上記工程で注入されたＰイオンよりもドーズ量の小さいＢイオンが注入されるようにしてもよい。

また、図１２および図１３に示した工程を入替えて、最初にＰイオンを注入し、次の工程でＢイオンを注入するようにしてもよい。この場合、Ｂイオンのドーズ量は、Ｐイオンのドーズ量よりも大きく設定されているので、領域１５Ｃにおいてレジスタ７Ｂによって覆われていない部分は、Ｂイオンの注入によってｎ型からｐ型に反転し、ｐ型拡散領域８Ｄおよびｎ型拡散領域１０Ｃが隣接して形成される。

以上のように、この実施の形態２によっても、実施の形態１と同様のＴＦＴアレイ基板を製造することができ、実施の形態１と同様の効果を得ることができる。

実施の形態３．
実施の形態３では、直列接続された複数のｐｎ接合ダイオードを含むＴＦＴアレイ基板の製造方法が示される。

図１４〜図２２は、この発明の実施の形態３によるＴＦＴアレイ基板の製造方法を工程順に示すＴＦＴアレイ基板の断面図である。ここでは、直列に接続された２個のｐｎ接合ダイオードがｐ型ＴＦＴおよびｎ型ＴＦＴとともに形成される製造方法について示される。以下では、実施の形態１における説明と同様に、ｐ型ＴＦＴ、ｎ型ＴＦＴ、およびｐｎ接合ダイオードの各々が形成される領域に分けて説明する。

図１４〜図１８を参照して、領域１５Ａ，１５Ｂ，１５Ｄは、それぞれｐ型ＴＦＴ、ｎ型ＴＦＴ、およびｐｎ接合ダイオードが後に形成される領域である。図１４〜図１８に示す各工程は、それぞれ実施の形態１において説明した図１〜図５の工程と同じであるので、その説明は繰返さない。

図１９を参照して、領域１５Ｂ上に形成されていたレジスト７が除去された後、領域１５Ｄにおいて最終的にｐ型拡散領域となる領域および領域１５Ａを覆うようにそれぞれレジスト９Ｃ，９Ｄおよびレジスト９Ａが形成される。そして、このレジスト９Ａ，９Ｃ，９Ｄおよび領域１５Ｂに形成されたゲート電極６をマスクとして、イオンドーピング法により絶縁膜５を介してＰイオンが注入される。これによって、領域１５Ｂにおいては、実施の形態１と同様に、ｎ型ＴＦＴが形成される。

ここで、Ｐイオンのドーズ量は、先に注入されたＢイオンのドーズ量（５×１０¹⁴／ｃｍ程度）よりも大きく、たとえば５×１０¹⁵／ｃｍ程度に設定される。したがって、領域１５Ｄにおいては、レジスト９Ｃ，９Ｄによって覆われていない領域がｐ型からｎ型に反転する。これにより、レジスト９Ｃ，９ＤによってマスクされていたためにＰイオンが注入されなかった部分にそれぞれｐ型拡散領域８Ｅ，８Ｆが形成され、Ｐイオンが注入された部分にｎ型拡散領域１０Ｄ，１０Ｅが形成される。すなわち、ｐ型拡散領域８Ｅ、ｎ型拡散領域１０Ｄ、ｐ型拡散領域８Ｆ、およびｎ型拡散領域１０Ｅが隣接して形成され、ｐｎｐｎ構造が形成される。

図２０を参照して、レジスト９Ａ，９Ｃ，９Ｄが除去された後、領域１５Ａ，１５Ｂ，１５Ｄ上に層間膜１１が形成される。

図２１を参照して、層間膜１１が形成されると、領域１５Ａにおいて層間膜１１および絶縁膜５にコンタクトホール１２Ａ，１２Ｂが開口され、領域１５Ｂにおいて層間膜１１および絶縁膜５にコンタクトホール１２Ｃ，１２Ｄが開口され、領域１５Ｄにおいて層間膜１１および絶縁膜５にコンタクトホール１２Ｇ，１２Ｈが開口される。

図２２を参照して、コンタクトホール１２Ａ〜１２Ｄ，１２Ｇ，１２Ｈが開口されると、たとえばスパッタ法により、これらのコンタクトホール１２Ａ〜１２Ｄ，１２Ｇ，１２Ｈを埋めつつ層間膜１１上に金属膜が形成され、その形成された金属膜をパターニングすることによって、電極１３Ａ〜１３Ｄ，１３Ｇ，１３Ｈが形成される。

以上の方法により、ｐ型ＴＦＴ、ｎ型ＴＦＴ、および直列接続された２つのｐｎ接合ダイオードがガラス基板１上に一体に形成されたＴＦＴアレイ基板が製造される。

図２３は、ＴＦＴアレイ基板の領域１５Ｄに形成された直列接続された２つのｐｎ接合ダイオードの構成を示す平面図である。

図２３を参照して、ｐ型拡散領域８Ｅ、ｎ型拡散領域１０Ｄ、ｐ型拡散領域８Ｆ、およびｎ型拡散領域１０Ｅは、隣接して配置されてｐｎｐｎ構造を形成する。そして、ｐ型拡散領域８Ｅは、コンタクトホール１２Ｇを介して電極１３Ｇと電気的に接続され、ｎ型拡散領域１０Ｅは、コンタクトホール１２Ｈを介して電極１３Ｈと電気的に接続される。

図２４は、ダイオード接続されたｎ型ＴＦＴを２つ直列に接続した回路の構成を示す平面図である。

図２４を参照して、この回路２６は、ポリシリコン膜２７と、ゲート電極２８，２９と、ドレイン電極３０と、共通電極３１と、ソース電極３２と、コンタクトホール３３Ａ〜３３Ｅとを備える。ポリシリコン膜２７の一端は、コンタクトホール３３Ａを介してドレイン電極３０と電気的に接続される。また、ポリシリコン膜２７は、中央部においてコンタクトホール３３Ｂを介して共通電極３１と電気的に接続されている。そして、ポリシリコン膜２７の他端は、コンタクトホール３３Ｃを介してソース電極３２と電気的に接続される。ゲート電極２８は、コンタクトホール３３Ｄを介してドレイン電極３０と電気的に接続され、ゲート電極２９は、コンタクトホール３３Ｅを介して共通電極３１と電気的に接続されている。

この回路２６においては、ポリシリコン膜２７、ゲート電極２８、ドレイン電極３０、および共通電極３１によって、ダイオード接続された１つのＴＦＴが構成され、ポリシリコン膜２７、ゲート電極２９、共通電極３１、およびソース電極３２によって、ダイオード接続されたもう１つのＴＦＴが構成される。

図２３，図２４を参照して、図２４に示した回路２６は、ゲート電極２８をドレイン電極３０と接続し、かつ、ゲート電極２９を共通電極３１と接続するための領域が必要であるところ、図２３に示した直列接続される２つのｐｎ接合ダイオードにおいては、そのような領域は不要である。また、回路２６は、ゲート電極２８，２９が設けられるところ、図２３に示したｐｎ接合ダイオードは、ｐ型拡散領域およびｎ型拡散領域が直接接合されているため、ポリシリコン層の長さも回路２６に比べて極めて短い。

このように、回路２６においては、各ＴＦＴを接続するためのコンタクトホール３３Ｂをさらに設ける必要があるが、図２３に示した２つのｐｎ接合ダイオードは、コンタクトレスで接続することができ、各ダイオードを接続するための面積増加は発生しない。したがって、複数のダイオードが直列に接続されるときは、ダイオード接続されたＴＦＴに対するｐｎ接合ダイオードの面積縮小効果は、さらに顕著なものとなる。

なお、上記においては、図１８に示した工程でＢイオンが注入され、図１９に示した工程でＰイオンが注入されるものとしたが、図１８に示した工程でＢイオンに代えてＰイオンが注入され、図１９に示した工程で、Ｐイオンに代えて、上記工程で注入されたＰイオンよりもドーズ量の大きいＢイオンが注入されるようにしてもよい。

また、図１８および図１９に示した工程を入替えて、最初にＰイオンを注入し、次の工程でＢイオンを注入するようにしてもよい。この場合、領域１５Ｄにおいて、Ｐイオンの注入によって形成されたｎ型拡散領域１０Ｄ，１０ＥにＢイオンが注入されることになるが、Ｐイオンのドーズ量は、Ｂイオンのドーズ量よりも大きく設定されているので、ｎ型拡散領域１０Ｄ，１０Ｅがｐ型に反転することはない。

また、上記においては、ｐｎ接合ダイオードが２つ直列に接続されるものとしたが、接続される数は、２つに限られるものではなく、３個以上であっても同様な方法でｐｎ接合ダイオードを形成することができる。

以上のように、この実施の形態３によれば、直列に接続される複数のｐｎ接合ダイオードを１枚のマスクで形成することができる。したがって、マスクずれによるｐｎ接合不良が発生することはなく、品質が向上する。

また、コンタクトレスでダイオードを接続することができるので、ダイオードが複数接続される場合には、ダイオード接続型のＴＦＴが複数個接続される場合に比べて、面積縮小効果はさらに大きくなる。

実施の形態４．
実施の形態４によるＴＦＴアレイ基板の製造方法は、図１４〜図２２に示した工程において、図１８および図１９に示した工程に代えてそれぞれ以下の図２５および図２６に示す工程を備える。実施の形態４による製造方法のその他の工程は、実施の形態３と同じであるので、その説明は繰返さない。

図２５を参照して、絶縁膜５およびゲート電極６が形成されると、領域１５Ｄにおいて最終的にｎ型拡散領域となる領域および領域１５Ｂを覆うようにそれぞれレジスト７Ｃ，７Ｄおよびレジスト７Ａが形成される。そして、このレジスト７Ａ，７Ｃ，７Ｄおよび領域１５Ａに形成されたゲート電極６をマスクとして、イオンドーピング法により絶縁膜５を介してＢイオンが注入される。ここで、Ｂイオンのドーズ量は、たとえば５×１０¹⁵／ｃｍ程度である。これによって、領域１５Ａにおいては、実施の形態３と同様に、ｐ型ＴＦＴが形成される。一方、領域１５Ｄにおいては、レジスタ７Ｃ，７Ｄによって覆われていない領域にそれぞれｐ型拡散領域８Ｅ，８Ｆが形成される。

図２６を参照して、レジスト７Ａ，７Ｃ，７Ｄが除去された後、領域１５Ａを覆うようにレジスト９が形成される。そして、このレジスト９および領域１５Ｂに形成されたゲート電極６をマスクとして、イオンドーピング法により絶縁膜５を介してＰイオンが注入される。これによって、領域１５Ｂにおいても、実施の形態３と同様に、ｎ型ＴＦＴが形成される。

一方、領域１５Ｄにおいては、Ｂイオン注入時にレジスタ７Ｃ，７Ｄによって覆われていた部分にそれぞれｎ型拡散領域１０Ｄ，１０Ｅが形成される。ここで、Ｐイオンのドーズ量は、上述したＢイオンのドーズ量よりも小さく、たとえば５×１０¹⁴／ｃｍ程度に設定されている。したがって、Ｂイオンの注入によって形成されたｐ型拡散領域８Ｅ，８ＦがＰイオンの注入によってｎ型に反転することはなく、ｐ型拡散領域８Ｅ、ｎ型拡散領域１０Ｄ、ｐ型拡散領域８Ｆ、およびｎ型拡散領域１０Ｅが隣接して形成される。すなわち、ｐ型拡散領域８Ｅ、ｎ型拡散領域１０Ｄ、ｐ型拡散領域８Ｆ、およびｎ型拡散領域１０Ｅによってｐｎｐｎ構造が形成される。

なお、上記においては、図２５に示した工程でＢイオンが注入され、図２６に示した工程でＰイオンが注入されるものとしたが、図２５に示した工程でＢイオンに代えてＰイオンが注入され、図２６に示した工程で、Ｐイオンに代えて、上記工程で注入されたＰイオンよりもドーズ量の小さいＢイオンが注入されるようにしてもよい。

また、図２５および図２６に示した工程を入替えて、最初にＰイオンを注入し、次の工程でＢイオンを注入するようにしてもよい。この場合、Ｂイオンのドーズ量は、Ｐイオンのドーズ量よりも大きく設定されているので、領域１５Ｄにおいてレジスタ７Ｃ，７Ｄによって覆われていない部分は、Ｂイオンの注入によってｎ型からｐ型に反転し、ｐ型拡散領域８Ｅ、ｎ型拡散領域１０Ｄ、ｐ型拡散領域８Ｆ、およびｎ型拡散領域１０Ｅが隣接して形成される。

以上のように、この実施の形態４によっても、実施の形態３と同様のＴＦＴアレイ基板を製造することができ、実施の形態３と同様の効果を得ることができる。

実施の形態５．
実施の形態５では、上述した実施の形態１〜４による方法によって製造されたＴＦＴアレイ基板が画像表示装置に適用される場合について示される。

図２７は、この発明の実施の形態５による画像表示装置の全体構成を示す概略ブロック図である。

図２７を参照して、画像表示装置１００は、画素部１０１と、デマルチプレクサ回路１０２．ｉ（ｉは１〜ｍの自然数）と、垂直走査回路１０３と、端子部１０４と、入力保護回路１０５と、出力保護回路１０６と、電源保護回路１０７と、第１および第２のチャージポンプ回路１０８，１０９とを備える。

画素部１０１は、行列状に配置された複数の画素（図示せず）を含む。各画素には、Ｒ（赤）、Ｇ（緑）およびＢ（青）の３原色のいずれかのカラーフィルタが設けられており、列方向に隣接する画素（Ｒ）、画素（Ｇ）および画素（Ｂ）で１つの表示単位が構成される。また、画素の列（以下、「ライン」とも称する。）に対応して複数の走査線ＳＬ（ｊ）（ｊは１〜ｎの自然数）が配置され、画素の行に対応して複数のデータ線ＤＬが配置される。

図２８は、図２７に示した画素部１０１に行列状に配置される画素の各々の構成を示す回路図である。図２８においては、データ線ＤＬ（Ｒ）および走査線ＳＬ（ｊ）に接続される画素の構成について示されているが、その他の画素の構成も同じである。

図２８を参照して、画素１２１は、Ｎ型ＴＦＴ素子Ｎ１と、液晶表示素子ＰＸと、キャパシタＣ１とからなる。

Ｎ型ＴＦＴ素子Ｎ１は、データ線ＤＬ（Ｒ）と液晶表示素子ＰＸとの間に接続され、走査線ＳＬ（ｊ）にゲートが接続される。液晶表示素子ＰＸは、Ｎ型ＴＦＴ素子Ｎ１に接続される画素電極と、対向電極電位Ｖｃｏｍが印加される対向電極とを有している。キャパシタＣ１は、一方が画素電極に接続され、他方は、共通電位Ｖｓｓに固定される。

液晶表示素子ＰＸにおいては、画素電極と対向電極との間の電位差に応じて液晶の配向性が変化することにより、液晶表示素子ＰＸの輝度（反射率）が変化する。これによって、Ｎ型ＴＦＴ素子Ｎ１を介してデータ線ＤＬ（Ｒ）から印加される表示電圧に応じた輝度（反射率）を液晶表示素子ＰＸに表示することができる。

そして、走査線ＳＬ（ｊ）が活性化されてデータ線ＤＬ（Ｒ）から液晶表示素子ＰＸに表示電圧が印加された後、次の走査線ＳＬ（ｊ＋１）の画像表示に移行するため、走査線ＳＬ（ｊ）は不活性化されてＮ型ＴＦＴ素子Ｎ１はＯＦＦされるが、Ｎ型ＴＦＴ素子Ｎ１のＯＦＦ期間においても、キャパシタＣ１が画素電極の電位を保持するので、液晶表示素子ＰＸは、画素データに応じた輝度（反射率）を維持することができる。

再び図２７を参照して、デマルチプレクサ回路１０２．ｉは、端子部１０４から入力保護回路１０５を介して表示電圧を受け、対応するデータ線ＤＬ（Ｒ）、データ線ＤＬ（Ｇ）およびデータ線ＤＬ（Ｂ）にその受けた表示電圧を周期的に出力する。

垂直走査回路１０３は、列方向に配置された走査線ＳＬを所定のタイミングで順次活性化する。垂直走査回路１０３は、第１および第２のチャージポンプ回路１０８，１０９からそれぞれゲート駆動電圧ＶＨおよびゲート非駆動電圧ＶＬを受け、走査線ＳＬ（ｊ）を活性化するときは、走査線ＳＬ（ｊ）にゲート駆動電圧ＶＨを供給し、走査線ＳＬ（ｊ）を不活性化するときは、走査線ＳＬ（ｊ）にゲート非駆動電圧ＶＬを供給する。

また、垂直走査回路１０３は、端子部１０４から電源保護回路１０７を介して電源電圧Ｖｃｃ１および接地電圧ＧＮＤを受けて駆動される。さらに、垂直走査回路１０３は、端子部１０４から入力保護回路１０５を介して制御信号を受け、その制御信号に基づいて動作する。また、さらに、垂直走査回路１０３は、内部で生成したスキャンパルスを外部でモニターできるように、出力保護回路１０６を介して端子部１０４へその生成したスキャンパルスを出力する。

端子部１０４は、電源や各種制御信号を画像表示装置１００の外部とやり取りするための端子群である。

入力保護回路１０５は、各種制御信号が入力される端子に対応して複数設けられ、静電気などによるサージ電流が入力端子に印加された場合に、サージ電流を適切に逃がすことによって画像表示装置１００内の回路を保護する。この画像表示装置１００においては、端子部１０４と、各デマルチプレクサ回路１０２．ｉ、垂直走査回路１０３および第１および第２のチャージポンプ回路１０８，１０９との間にそれぞれ入力保護回路１０５が設けられている。そして、この入力保護回路１０５に上述したｐｎ接合ダイオードが用いられる。入力保護回路１０５の構成については、後ほど説明する。

出力保護回路１０６は、端子部１０４に設けられる出力端子に対応して設けられ、静電気などによるサージ電流が出力端子に印加された場合に、サージ電流を適切に逃がすことによって画像表示装置１００内の回路を保護する。この画像表示装置１００においては、垂直走査回路１０３から外部モニター用のスキャンパルス信号が端子部１０４から外部へ出力され、これに対応して垂直走査回路１０３と端子部１０４との間に出力保護回路１０６が設けられている。そして、この出力保護回路１０６においても、上述したｐｎ接合ダイオードが用いられる。出力保護回路１０６の構成についても、後ほど説明する。

電源保護回路１０７は、端子部１０４に設けられる電源端子に対応して設けられ、静電気などによるサージ電流が電源電圧線に印加された場合にサージ電流を適切に逃がすことによって外部の電源装置の破壊を防止する。この画像表示装置１００においては、端子部１０４に含まれる図示されない電源端子と、垂直走査回路１０３および第１のチャージポンプ回路１０８との間にそれぞれ電源保護回路１０７が設けられている。そして、この電源保護回路１０７においても、上述したｐｎ接合ダイオードが用いられる。電源保護回路１０７の構成についても、後ほど説明する。

第１のチャージポンプ回路１０８は、端子部１０４から電源保護回路１０７を介して電源電圧Ｖｃｃ２および接地電圧ＧＮＤを受け、端子部１０４から入力保護回路１０５を介して電源電圧Ｖｃｃ２および接地電圧ＧＮＤの間で周期的に変化するクロック信号ＣＬＫを受ける。第１のチャージポンプ回路１０８は、電源電圧Ｖｃｃ２を昇圧してゲート駆動電圧ＶＨを発生し、その発生したゲート駆動電圧ＶＨを垂直走査回路１０３へ出力する。

第２のチャージポンプ回路１０９は、端子部１０４から接地電圧ＧＮＤを受け、端子部１０４から入力保護回路１０５を介して上述したクロック信号ＣＬＫを受ける。第２のチャージポンプ回路１０９は、接地電圧ＧＮＤを降圧してゲート非駆動電圧ＶＬを発生し、その発生したゲート非駆動電圧ＶＬを垂直走査回路１０３へ出力する。

そして、この第１および第２のチャージポンプ回路１０８，１０９においても、上述したｐｎ接合ダイオードが用いられる。第１および第２のチャージポンプ回路１０８，１０９の構成についても、後ほど説明する。

この画像表示回路１００においては、各デマルチプレクサ回路１０２．ｉは、画素の表示輝度に対応する表示電圧を外部のドライバＩＣから端子部１０４および入力保護回路１０５を介して受ける。各デマルチプレクサ回路１０２．ｉは、その受けた表示電圧を所定の周期でデータ線ＤＬ（Ｒ）、データ線ＤＬ（Ｇ）およびデータ線ＤＬ（Ｂ）に出力する。

そして、垂直走査回路１０３によって、第１のチャージポンプ回路１０８から供給されるゲート駆動電圧ＶＨが走査対象列の走査線ＳＬ（ｊ）に印加され、第２のチャージポンプ回路１０９から供給されるゲート非駆動電圧ＶＬが走査対象列でないその他の走査線に印加される。すなわち、走査対象列の走査線ＳＬ（ｊ）が活性化され、その他の走査線は不活性化される。そうすると、走査線ＳＬ（ｊ）に接続される画素が一斉に活性化され、各画素は、表示電圧に応じた輝度で表示を行なう。これによって、１ライン分の画素データが表示され、上記動作を列方向に配置された走査線ＳＬごとに順次実行することにより、画素部１０１に画像が表示される。

この画像表示回路１００においては、端子部１０４を介して外部と接続される制御信号線および電源線に静電気による電流サージから内部の回路を保護する保護回路が設けられている。上述したように、ガラス基板上に形成されるこの画像表示装置１００は、基板がガラスであるために帯電しやすく、静電破壊を起こしやすい。このため、端子部１０４の各端子に対応してそれぞれ保護回路が設けられているところ、この画像表示装置１００における保護回路は、上述したｐｎ接合ダイオードが用いられているので、保護回路のレイアウト面積の増大を抑えることができる。また、実施の形態１〜４で説明した製造方法により、保護回路におけるｐｎ接合ダイオードを画素部１０１などに含まれるＴＦＴと一体に形成することができるので、製造コストも低減される。

図２９は、図２７に示した入力保護回路１０５の構成を示す回路図である。この図２９では、端子部１０４に含まれる入力端子１３１とデマルチプレクサ回路１０２．ｊとの間に設けられる入力保護回路１０５が代表的に示される。

図２９を参照して、入力保護回路１０５は、ｐｎ接合ダイオード１３２〜１３５と、電源電圧Ｖｃｃが印加される電源ノード１３６と、接地電圧ＧＮＤが印加される接地ノード１３７とを含む。ｐｎ接合ダイオード１３２，１３３は、電源ノード１３６と入力線Ｌ１との間に直列に接続され、ｐｎ接合ダイオード１３２のカソードが電源ノード１３６に接続され、ｐｎ接合ダイオード１３３のアノードが入力線Ｌ１に接続される。ｐｎ接合ダイオード１３４，１３５は、入力線Ｌ１と接地ノード１３７との間に直列に接続され、ｐｎ接合ダイオード１３４のカソードが入力線Ｌ１に接続され、ｐｎ接合ダイオード１３５のアノードが接地ノード１３７に接続される。

ここで、入力端子１３１に入力される表示電圧は、７．５Ｖ〜０Ｖの範囲にあり、電源電圧Ｖｃｃは、７．５Ｖである。そして、ｐｎ接合ダイオード１３２〜１３５の逆方向ブレークダウン電圧（カソードからアノードへ正の電圧が印加されたときに急激に電流が増加する電圧）は、４Ｖに設計されている。

この入力保護回路１０５においては、入力端子１３１に正常範囲内すなわち７．５Ｖ〜０Ｖの範囲内の電圧が印加されているときは、各ｐｎ接合ダイオード１３２〜１３５に電流は流れない。

一方、入力端子１３１に８Ｖを超える過電圧が印加されると、入力線Ｌ１と接地ノード１３７との電圧差が８Ｖを超えるので、ｐｎ接合ダイオード１３４，１３５においてブレークダウンが発生し、入力線Ｌ１から接地ノード１３７へサージ電流が流される。また、入力端子１３１に−０．５Ｖを下回る負の過電圧が印加されたときは、電源ノード１３６と入力線Ｌ１との電圧差が８Ｖを越えるので、ｐｎ接合ダイオード１３２，１３３においてブレークダウンが発生し、電源ノード１３６から入力線Ｌ１に電流が供給される。

このように、この入力保護回路１０５は、デマルチプレクサ回路１０２．ｉおよびそれに接続される画素をサージ電流から保護する。そして、ｐｎ接合ダイオード１３２，１３３およびｐｎ接合ダイオード１３４，１３５は、図２３に示したようにコンタクトレスで接続されるので、入力保護回路１０５のレイアウト面積の増大が抑えられる。

また、上記では、表示電圧、電源電圧Ｖｃｃ、および各ｐｎ接合ダイオードの逆方向ブレークダウン電圧のレベルに応じて、直列接続するｐｎ接合ダイオードの段数は２段としたが、上記の各電圧レベルに応じてｐｎ接合ダイオードの段数を適切に設定することによって、電圧レベルに応じたブレークダウン電圧を設定することができる。

図３０は、図２７に示した出力保護回路１０６の構成を示す回路図である。

図３０を参照して、この出力保護回路１０６は、垂直走査回路１０３と端子部１０４に含まれる出力端子１４１との間に設けられる。出力保護回路１０６は、ｐｎ接合ダイオード１４２〜１４５と、電源ノード１３６と、接地ノード１３７とを含む。ｐｎ接合ダイオード１４２，１４３は、電源ノード１３６と出力線Ｌ２との間に直列に接続され、ｐｎ接合ダイオード１４２のカソードが電源ノード１３６に接続され、ｐｎ接合ダイオード１４３のアノードが出力線Ｌ２に接続される。ｐｎ接合ダイオード１４４，１４５は、出力線Ｌ２と接地ノード１３７との間に直列に接続され、ｐｎ接合ダイオード１４４のカソードが出力線Ｌ２に接続され、ｐｎ接合ダイオード１４５のアノードが接地ノード１３７に接続される。

ここで、垂直走査回路１０３から出力される信号の電圧レベルは、７．５Ｖ〜０Ｖの範囲にあり、ｐｎ接合ダイオード１４２〜１４５の逆方向ブレークダウン電圧は、４Ｖに設計されている。したがって、この出力保護回路１０６も、入力保護回路１０５の場合と同様に、出力端子１４１に印加される過電圧から垂直走査回路１０３を保護する。そして、この出力保護回路１０６においても、ｐｎ接合ダイオード１４２，１４３およびｐｎ接合ダイオード１４４，１４５は、コンタクトレスで接続されるので、出力保護回路１０６のレイアウト面積の増大が抑えられる。

また、上記では、出力信号の電圧、電源電圧Ｖｃｃ、および各ｐｎ接合ダイオードの逆方向ブレークダウン電圧のレベルに応じて、直列接続するｐｎ接合ダイオードの段数は２段としたが、上記の各電圧レベルに応じてｐｎ接合ダイオードの段数を適切に設定することによって、電圧レベルに応じたブレークダウン電圧を設定することができる。

図３１は、図２７に示した電源保護回路１０７の構成を示す回路図である。この図３１では、端子部１０４に含まれる電源端子１５１および接地端子１５２と垂直走査回路１０３との間に設けられる電源保護回路１０７が代表的に示される。

図３１を参照して、電源保護回路１０７は、ｐｎ接合ダイオード１５３，１５４を含む。ｐｎ接合ダイオード１５３，１５４は、電源電圧線Ｌ３と接地電圧線Ｌ４との間に直列に接続され、ｐｎ接合ダイオード１５３のカソードが電源電圧線Ｌ３に接続され、ｐｎ接合ダイオード１５４のアノードが接地電圧線Ｌ４に接続される。

ここで、ｐｎ接合ダイオード１５３，１５４の逆方向ブレークダウン電圧は、４Ｖに設定されている。したがって、この電源保護回路１０７においては、電源端子１５１に７．５Ｖの正常な電源電圧Ｖｃｃ１が印加されているときは、各ｐｎ接合ダイオード１５３，１５４に電流は流れないが、静電気等により電源電圧線Ｌ３に８Ｖを超える過電圧が印加されると、電源電圧線Ｌ３と接地電圧線Ｌ４との電圧差が８Ｖを超えるので、ｐｎ接合ダイオード１５３，１５４においてブレークダウンが発生し、電源電圧線Ｌ３から電源保護回路１０７を介して接地電圧線Ｌ４へ電流が流される。

このように、この電源保護回路１０７は、電源端子１５１に過電圧が印加されるのを防止し、電源端子１５１に外部接続される電源装置を保護する。そして、ｐｎ接合ダイオード１５３，１５４は、コンタクトレスで接続されるので、電源保護回路１０７のレイアウト面積の増大が抑えられる。

また、上記では、直列接続するｐｎ接合ダイオードの段数は２段としたが、電源装置の耐圧に応じてｐｎ接合ダイオードの段数を適切に設定することによって、電源装置に応じたブレークダウン電圧を設定することができる。

図３２は、図２７に示した第１のチャージポンプ回路１０８の構成を示す回路図である。

図３２を参照して、第１のチャージポンプ回路１０８は、ｐｎ接合ダイオード１６１〜１６４と、キャパシタ１６５，１６６と、電源ノード１６７と、接地ノード１６８と、ノードＮＤ１，ＮＤ２とを含む。

ｐｎ接合ダイオード１６１，１６２は、電源ノード１６７とノードＮＤ１との間に直列に接続され、ｐｎ接合ダイオード１６１のアノードが電源ノード１６７に接続され、ｐｎ接合ダイオード１６２のカソードがノードＮＤ１に接続される。ｐｎ接合ダイオード１６３，１６４は、ノードＮＤ１とノードＮＤ２との間に直列に接続され、ｐｎ接合ダイオード１６３のアノードがノードＮＤ１に接続され、ｐｎ接合ダイオード１６４のカソードがノードＮＤ２に接続される。キャパシタ１６５は、図示されない端子部１０４に含まれるクロック信号入力端子１６９とノードＮＤ１との間に接続され、キャパシタ１６６は、ノードＮＤ２と接地ノード１６８との間に接続される。

ここで、電源ノード１６７に印加される電源電圧Ｖｃｃ２は５Ｖであり、クロック信号入力端子１６９から入力されるクロック信号ＣＬＫの電圧レベルは、５Ｖおよび０Ｖである。また、ｐｎ接合ダイオード１６１〜１６４の各々において、順方向の電流が流れるときの電圧降下は０．７Ｖであり、逆方向ブレークダウン電圧は４Ｖに設計されている。

以下、この第１のチャージポンプ回路１０８の動作について説明する。

初期状態として、キャパシタ１６６には、電荷が充電されていないものとする。クロック信号ＣＬＫがＬレベル、すなわちクロック信号入力端子１６９の電圧レベルが０Ｖのとき、ｐｎ接合ダイオード１６１，１６２に順方向に電流が流れ、ノードＮＤ１の電位は、ｐｎ接合ダイオード１６１，１６２による電圧降下によって３．６Ｖとなる。そうすると、ｐｎ接合ダイオード１６３，１６４にも順方向に電流が流れ、ノードＮＤ２の電位は、ｐｎ接合ダイオード１６３，１６４による電圧降下によって２．２Ｖとなる。そして、キャパシタ１６６には、２．２Ｖに対応する電荷が充電される。

この状態で、クロック信号ＣＬＫがＨレベル、すなわちクロック信号入力端子１６９の電圧レベルが５Ｖになると、キャパシタ１６５によって、ノードＮＤ１の電位は８．６Ｖとなる。そうすると、ｐｎ接合ダイオード１６１，１６２には電流が流れず、一方、ｐｎ接合ダイオード１６３，１６４には順方向に電流が流れて、ノードＮＤ２の電位は７．２Ｖとなる。そして、キャパシタ１６６には、７．２Ｖに対応する電荷が充電される。

再びクロック信号ＣＬＫがＬレベルになると、キャパシタ１６５によって、ノードＮＤ１の電位は３．６Ｖとなる。そうすると、ｐｎ接合ダイオード１６１，１６２に順方向に電流が流れ、ノードＮＤ１の電位は３．６Ｖに維持される。一方、ノードＮＤ２の電位は、キャパシタ１６６によって７．２Ｖに保持されているので、ｐｎ接合ダイオード１６３，１６４には電流が流れない。

さらに続いてクロック信号ＣＬＫがＨレベルになると、キャパシタ１６５によって、ノードＮＤ１の電位は再び８．６Ｖとなる。そうすると、ｐｎ接合ダイオード１６１，１６２には電流が流れず、一方、ｐｎ接合ダイオード１６３，１６４には順方向に電流が流れて、ノードＮＤ２の電位は７．２Ｖに維持される。そして、キャパシタ１６６にも、７．２Ｖに対応する電荷が再び充電される。

このように、クロック信号ＣＬＫおよびキャパシタ１６５によって、キャパシタ１６６が繰返し充電され、出力電圧であるゲート駆動電圧ＶＨは、７．２Ｖに昇圧される。

そして、ｐｎ接合ダイオード１６１，１６２およびｐｎ接合ダイオード１６３，１６４は、図２３に示したようにコンタクトレスで接続されるので、第１のチャージポンプ回路１０８のレイアウト面積の増大が抑えられる。

図３３は、図２７に示した第２のチャージポンプ回路１０９の構成を示す回路図である。

図３３を参照して、第２のチャージポンプ回路１０８は、ｐｎ接合ダイオード１７１〜１７４と、キャパシタ１７５，１７６と、接地ノード１６８と、ノードＮＤ３，ＮＤ４とを含む。

ｐｎ接合ダイオード１７１，１７２は、ノードＮＤ３と接地ノード１６８との間に直列に接続され、ｐｎ接合ダイオード１７１のアノードがノードＮＤ３に接続され、ｐｎ接合ダイオード１７２のカソードが接地ノード１６８に接続される。ｐｎ接合ダイオード１７３，１７４は、ノードＮＤ３とノードＮＤ４との間に直列に接続され、ｐｎ接合ダイオード１７３のカソードがノードＮＤ３に接続され、ｐｎ接合ダイオード１７４のアノードがノードＮＤ４に接続される。キャパシタ１７５は、上述したクロック信号入力端子１６９とノードＮＤ３との間に接続され、キャパシタ１７６は、ノードＮＤ４と接地ノード１６８との間に接続される。

ここで、ｐｎ接合ダイオード１７１〜１７４の各々において、順方向の電流が流れるときの電圧降下は０．７Ｖであり、逆方向ブレークダウン電圧は４Ｖに設計されている。

以下、この第２のチャージポンプ回路１０９の動作について説明する。

初期状態として、キャパシタ１７６には、電荷が充電されていないものとする。クロック信号ＣＬＫがＨレベル、すなわちクロック信号入力端子１６９の電圧レベルが５Ｖになると、キャパシタ１７５によってノードＮＤ３の電位は一瞬５Ｖになるが、ｐｎ接合ダイオード１７１，１７２によって直ちに放電され、ノードＮＤ３の電位は低下する。そして、ノードＮＤ３の電位が１．４Ｖ（ｐｎ接合ダイオード１７１，１７２による電圧降下分）まで低下すると、ｐｎ接合ダイオード１７１，１７２による放電は停止する。一方、この時点でｐｎ接合ダイオード１７３，１７４には、電流は流れない。

この状態で、クロック信号ＣＬＫがＬレベル、すなわちクロック信号入力端子１６９の電圧レベルが０Ｖになると、キャパシタ１６５によって、ノードＮＤ３の電位は、１．４Ｖから５Ｖ低下して−３．６Ｖとなる。そうすると、ｐｎ接合ダイオード１７３，１７４に順方向に電流が流れ、ノードＮＤ３の電位が−１．４Ｖ（ｐｎ接合ダイオード１７３，１７４による電圧降下分）になるまでノードＮＤ３が充電される。これによって、この充電電荷と等しい電荷（電子）がキャパシタ１７６に充電され、ノードＮＤ４の電位は、−２．２Ｖとなる。

再びクロック信号ＣＬＫがＨレベルになると、キャパシタ１７５によって、ノードＮＤ３の電位は一瞬３．６Ｖとなるが、ｐｎ接合ダイオード１７１，１７２によって直ちに放電され、ノードＮＤ３の電位は低下する。そして、ノードＮＤ３の電位が１．４Ｖまで低下すると、ｐｎ接合ダイオード１７１，１７２による放電は停止する。一方、ノードＮＤ４の電位は、キャパシタ１７６によって−２．２Ｖに保持されているので、ｐｎ接合ダイオード１７３，１７４には、電流は流れない。

さらに続いてクロック信号ＣＬＫがＬレベルになると、キャパシタ１７５によって、ノードＮＤ３の電位は、再び−３．６Ｖとなる。そうすると、ｐｎ接合ダイオード１７１，１７２には電流が流れず、一方、ｐｎ接合ダイオード１７３，１７４には順方向に電流が流れて、キャパシタ１７６に−２．２Ｖに対応する電荷（電子）が再び充電される。

このように、クロック信号ＣＬＫおよびキャパシタ１７５によって、キャパシタ１７６が繰返し充電され、出力電圧であるゲート非駆動電圧ＶＬは、−２．２Ｖに降圧される。

そして、ｐｎ接合ダイオード１７１，１７２およびｐｎ接合ダイオード１７３，１７４は、コンタクトレスで接続されるので、第２のチャージポンプ回路１０９のレイアウト面積の増大が抑えられる。

なお、上記においては、画素部１０１に含まれる画素は、液晶表示素子ＰＸからなるものとしたが、画素の構成は、これに限られるものではなく、たとえば有機発光ダイオードからなる画素などであってもよい（このような画素からなる表示装置は、ＥＬ表示装置とも称される。）。

図３４は、図２７に示した画素部１０１に行列状に配置される画素の各々の他の構成を示す回路図である。図３４においては、データ線ＤＬ（Ｒ）および走査線ＳＬ（ｊ）に接続される画素の構成について示されているが、その他の画素の構成も同じである。

図３４を参照して、画素１２２は、Ｎ型ＴＦＴ素子Ｎ２と、Ｐ型ＴＦＴ素子Ｐ１と、有機発光ダイオードＯＬＥＤと、キャパシタＣ２と、ノード１２３とを含む。

Ｎ型ＴＦＴ素子Ｎ２は、データ線ＤＬ（Ｒ）とノード１２３との間に接続され、ゲートが走査線ＳＬ（ｊ）に接続される。Ｐ型ＴＦＴ素子Ｐ１は、電源ノードＶｄｄと有機発光ダイオードＯＬＥＤとの間に接続され、ゲートがノード１２３に接続される。有機発光ダイオードＯＬＥＤは、Ｐ型ＴＦＴ素子Ｐ１と共通電極Ｖｓｓとの間に接続される。キャパシタＣ２は、ノード１２３と共通電極Ｖｓｓとの間に接続される。

有機発光ダイオードＯＬＥＤは、電流駆動型の発光素子であって、供給される電流に応じてその表示輝度が変化する。図３４においては、有機発光ダイオードＯＬＥＤのカソードが共通電極Ｖｓｓと接続される「カソードコモン構成」となっている。共通電極Ｖｓｓには、接地電圧または所定の負電圧が印加される。

画素１２２においては、Ｎ型ＴＦＴ素子Ｎ２を介してデータ線ＤＬ（Ｒ）から印加される表示電圧のレベルに応じて、有機発光ダイオードＯＬＥＤに供給する電流量をＰ型ＴＦＴ素子Ｐ１が変化させる。したがって、有機発光ダイオードＯＬＥＤは、データ線ＤＬ（Ｒ）から印加される表示電圧のレベルに応じてその表示輝度が変化する。

そして、走査線ＳＬ（ｊ）が活性化されてデータ線ＤＬ（Ｒ）からＰ型ＴＦＴ素子Ｐ１のゲートに表示電圧が印加され、有機発光ダイオードＯＬＥＤに駆動電流が供給された後、次の走査線ＳＬ（ｊ＋１）の画像表示に移行するため、走査線ＳＬ（ｊ）は不活性化されてＮ型ＴＦＴ素子Ｎ２はＯＦＦされるが、Ｎ型ＴＦＴ素子Ｎ２のＯＦＦ期間においても、キャパシタＣ２がノード１２３の電位を保持するので、有機発光ダイオードＯＬＥＤは、画素データに応じた輝度を維持することができる。

以上のように、この実施の形態５による画像表示装置によれば、ＴＦＴアレイ基板上に形成される入力保護回路、出力保護回路、電源保護回路およびチャージポンプ回路などの周辺回路において、画素部などに含まれるＴＦＴと一体に形成されるｐｎ接合ダイオードを用いるようにしたので、周辺回路のレイアウト面積の増大を抑えることができ、画像表示装置の高集積化が実現できる。

また、ｐｎ接合ダイオードは、ダイオード接続されたＴＦＴと異なりゲートを有しないので、上記の各保護回路においてゲート酸化膜が絶縁破壊するということはなく、画像表示装置の静電破壊に対する耐性が向上する。

今回開示された実施の形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施の形態の説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

この発明によるｐｎ接合の形成方法は、ポリシリコン膜などの薄膜にｐｎ接合ダイオードを形成する場合のほか、ＴＦＴバイポーラトランジスタやその他ｐｎ接合を有する薄膜素子を形成する際に適用することができる。

また、この発明によるＴＦＴアレイ基板の製造方法は、液晶表示装置やＥＬ表示装置、その他ＴＦＴアレイ基板を備える各種装置に適用することができる。

この発明の実施の形態１によるＴＦＴアレイ基板の製造方法の第１工程を示すＴＦＴアレイ基板の断面図である。 この発明の実施の形態１によるＴＦＴアレイ基板の製造方法の第２工程を示すＴＦＴアレイ基板の断面図である。 この発明の実施の形態１によるＴＦＴアレイ基板の製造方法の第３工程を示すＴＦＴアレイ基板の断面図である。 この発明の実施の形態１によるＴＦＴアレイ基板の製造方法の第４工程を示すＴＦＴアレイ基板の断面図である。 この発明の実施の形態１によるＴＦＴアレイ基板の製造方法の第５工程を示すＴＦＴアレイ基板の断面図である。 この発明の実施の形態１によるＴＦＴアレイ基板の製造方法の第６工程を示すＴＦＴアレイ基板の断面図である。 この発明の実施の形態１によるＴＦＴアレイ基板の製造方法の第７工程を示すＴＦＴアレイ基板の断面図である。 この発明の実施の形態１によるＴＦＴアレイ基板の製造方法の第８工程を示すＴＦＴアレイ基板の断面図である。 この発明の実施の形態１によるＴＦＴアレイ基板の製造方法の第９工程を示すＴＦＴアレイ基板の断面図である。 ＴＦＴアレイ基板に形成されるｐｎ接合ダイオードの構成を示す平面図である。 ダイオード接続されたｎ型ＴＦＴの構成を示す平面図である。 この発明の実施の形態２によるＴＦＴアレイ基板の製造方法の第５工程を示すＴＦＴアレイ基板の断面図である。 この発明の実施の形態２によるＴＦＴアレイ基板の製造方法の第６工程を示すＴＦＴアレイ基板の断面図である。 この発明の実施の形態３によるＴＦＴアレイ基板の製造方法の第１工程を示すＴＦＴアレイ基板の断面図である。 この発明の実施の形態３によるＴＦＴアレイ基板の製造方法の第２工程を示すＴＦＴアレイ基板の断面図である。 この発明の実施の形態３によるＴＦＴアレイ基板の製造方法の第３工程を示すＴＦＴアレイ基板の断面図である。 この発明の実施の形態３によるＴＦＴアレイ基板の製造方法の第４工程を示すＴＦＴアレイ基板の断面図である。 この発明の実施の形態３によるＴＦＴアレイ基板の製造方法の第５工程を示すＴＦＴアレイ基板の断面図である。 この発明の実施の形態３によるＴＦＴアレイ基板の製造方法の第６工程を示すＴＦＴアレイ基板の断面図である。 この発明の実施の形態３によるＴＦＴアレイ基板の製造方法の第７工程を示すＴＦＴアレイ基板の断面図である。 この発明の実施の形態３によるＴＦＴアレイ基板の製造方法の第８工程を示すＴＦＴアレイ基板の断面図である。 この発明の実施の形態３によるＴＦＴアレイ基板の製造方法の第９工程を示すＴＦＴアレイ基板の断面図である。 ＴＦＴアレイ基板に形成される直列接続された２つのｐｎ接合ダイオードの構成を示す平面図である。 ダイオード接続されたｎ型ＴＦＴを２つ直列に接続した回路の構成を示す平面図である。 この発明の実施の形態４によるＴＦＴアレイ基板の製造方法の第５工程を示すＴＦＴアレイ基板の断面図である。 この発明の実施の形態４によるＴＦＴアレイ基板の製造方法の第６工程を示すＴＦＴアレイ基板の断面図である。 この発明の実施の形態５による画像表示装置の全体構成を示す概略ブロック図である。 図２７に示す画素部に行列状に配置される画素の各々の構成を示す回路図である。 図２７に示す入力保護回路の構成を示す回路図である。 図２７に示す出力保護回路の構成を示す回路図である。 図２７に示す電源保護回路の構成を示す回路図である。 図２７に示す第１のチャージポンプ回路の構成を示す回路図である。 図２７に示す第２のチャージポンプ回路の構成を示す回路図である。 図２７に示す画素部に行列状に配置される画素の各々の他の構成を示す回路図である。

符号の説明

１ ガラス基板、２ 下地膜、３ アモルファスシリコン膜、４，１７，２７ ポリシリコン膜、５ 絶縁膜、６，１８，２８，２９ ゲート電極、７，７Ａ〜７Ｄ，９，９Ａ〜９Ｄ レジスト、８Ａ〜８Ｆ ｐ型拡散領域、１０Ａ〜１０Ｅ ｎ型拡散領域、１１ 層間膜、１２Ａ〜１２Ｈ，２１Ａ〜２１Ｃ，３３Ａ〜３３Ｅ コンタクトホール、１３Ａ〜１３Ｈ 電極、１５Ａ〜１５Ｄ 領域、１６ ｎ型ＴＦＴ、１９，３０ ドレイン電極、２０，３２ ソース電極、２６ 回路、３１ 共通電極、１００ 画像表示装置、１０１ 画素部、１０２．１〜１０２．ｍ デマルチプレクサ回路、１０３ 垂直走査回路、１０４ 端子部、１０５ 入力保護回路、１０６ 出力保護回路、１０７ 電源保護回路、１０８ 第１のチャージポンプ回路、１０９ 第２のチャージポンプ回路、１２１，１２２ 画素、１２３，ＮＤ１〜ＮＤ４ ノード、１３１ 入力端子、１３２〜１３５，１４２〜１４５，１５３，１５４，１６１〜１６４，１７１〜１７４ ｐｎ接合ダイオード、１３６，１６７ 電源ノード、１３７，１６８ 接地ノード、１４１ 出力端子、１５１ 電源端子、１５２ 接地端子、１６５，１６６，１７５，１７６，Ｃ１，Ｃ２ キャパシタ、１６９ クロック信号入力端子、ＤＬ（Ｒ），ＤＬ（Ｇ），ＤＬ（Ｂ） データ線、ＳＬ（１）〜ＳＬ（ｎ） 走査線、Ｎ１，Ｎ２ Ｎ型ＴＦＴ素子、Ｐ１ Ｐ型ＴＦＴ素子、ＰＸ 液晶表示素子、Ｌ１ 入力線、Ｌ２ 出力線、Ｌ３ 電源電圧線、Ｌ４ 接地電圧線、ＯＬＥＤ 有機発光ダイオード。

Claims (15)

1. 基板上にポリシリコン膜を形成する工程と、
   前記ポリシリコン膜においてｐｎ接合が形成される素子形成領域に第１の導電型の不純物を第１のドーズ量だけ注入する工程と、
   前記第１の導電型の不純物が注入された前記素子形成領域における第１の領域上にレジストを形成する工程と、
   前記レジストをマスクとして、前記素子形成領域における前記第１の領域を除く第２の領域に、前記第１のドーズ量よりも多い第２のドーズ量だけ第２の導電型の不純物を注入する工程とを備える、ポリシリコン膜におけるｐｎ接合の形成方法。
2. 基板上にポリシリコン膜を形成する工程と、
   前記ポリシリコン膜においてｐｎ接合が形成される素子形成領域の第１の領域上にレジストを形成する工程と、
   前記レジストをマスクとして、前記素子形成領域における前記第１の領域を除く第２の領域に第１の導電型の不純物を第１のドーズ量だけ注入する工程と、
   前記レジストを除去する工程と、
   前記第１および第２の領域を含む前記素子形成領域に、前記第１のドーズ量よりも少ない第２のドーズ量だけ第２の導電型の不純物を注入する工程とを備える、ポリシリコン膜におけるｐｎ接合の形成方法。
3. 前記第１の領域は、前記素子形成領域において縞状に複数に区分して設けられ、
   前記第１および第２の領域は、前記素子形成領域において交互に複数設けられる、請求項１または請求項２に記載のポリシリコン膜におけるｐｎ接合の形成方法。
4. 基板上にポリシリコン膜を形成する工程と、
   前記ポリシリコン膜をパターニングして、第１の導電型の薄膜トランジスタが形成される第１の領域、第２の導電型の薄膜トランジスタが形成される第２の領域、およびｐｎ接合ダイオードが形成される第３の領域を形成する工程と、
   前記第１から第３の領域における前記ポリシリコン膜上に絶縁膜を形成する工程と、
   前記第１および第２の領域上に形成された前記絶縁膜上にそれぞれ第１および第２のゲート電極を形成する工程と、
   前記第１の領域上の全面に第１のレジストを形成する工程と、
   前記第１のレジストおよび前記第２のゲート電極をマスクとして、前記第２の領域における前記第２のゲート電極を除く領域および前記第３の領域に第１の導電型の不純物を第１のドーズ量だけ注入する工程と、
   前記第１のレジストを除去する工程と、
   前記第２の領域上の全面および前記第３の領域における第４の領域上に第２のレジストを形成する工程と、
   前記第２のレジストおよび前記第１のゲート電極をマスクとして、前記第１の領域における前記第１のゲート電極を除く領域および前記第３の領域における前記第４の領域を除く第５の領域に、前記第１のドーズ量よりも多い第２のドーズ量だけ第２の導電型の不純物を注入する工程とを備える、薄膜トランジスタ基板の製造方法。
5. 前記第１および第２の導電型は、それぞれｐ型およびｎ型であり、
   前記第３の領域における前記第４および第５の領域は、それぞれｐ型領域およびｎ型領域である、請求項４に記載の薄膜トランジスタ基板の製造方法。
6. 前記第１および第２の導電型は、それぞれｎ型およびｐ型であり、
   前記第３の領域における前記第４および第５の領域は、それぞれｎ型領域およびｐ型領域である、請求項４に記載の薄膜トランジスタ基板の製造方法。
7. 基板上にポリシリコン膜を形成する工程と、
   前記ポリシリコン膜をパターニングして、第１の導電型の薄膜トランジスタが形成される第１の領域、第２の導電型の薄膜トランジスタが形成される第２の領域、およびｐｎ接合ダイオードが形成される第３の領域を形成する工程と、
   前記第１から第３の領域における前記ポリシリコン膜上に絶縁膜を形成する工程と、
   前記第１および第２の領域上に形成された前記絶縁膜上にそれぞれ第１および第２のゲート電極を形成する工程と、
   前記第１の領域上の全面および前記第３の領域における第４の領域上に第１のレジストを形成する工程と、
   前記第１のレジストおよび前記第２のゲート電極をマスクとして、前記第２の領域における前記第２のゲート電極を除く領域および前記第３の領域における前記第４の領域を除く第５の領域に第１の導電型の不純物を第１のドーズ量だけ注入する工程と、
   前記第１のレジストを除去する工程と、
   前記第２の領域上の全面に第２のレジストを形成する工程と、
   前記第２のレジストおよび前記第１のゲート電極をマスクとして、前記第１の領域における前記第１のゲート電極を除く領域ならびに前記第４および第５の領域を含む前記第３の領域に、前記第１のドーズ量よりも少ない第２のドーズ量だけ第２の導電型の不純物を注入する工程とを備える、薄膜トランジスタ基板の製造方法。
8. 前記第１および第２の導電型は、それぞれｐ型およびｎ型であり、
   前記第３の領域における前記第４および第５の領域は、それぞれｎ型領域およびｐ型領域である、請求項７に記載の薄膜トランジスタ基板の製造方法。
9. 前記第１および第２の導電型は、それぞれｎ型およびｐ型であり、
   前記第３の領域における前記第４および第５の領域は、それぞれｐ型領域およびｎ型領域である、請求項７に記載の薄膜トランジスタ基板の製造方法。
10. 前記第４の領域は、前記第３の領域において縞状に複数に区分して設けられ、
    前記第４および第５の領域は、前記第３の領域において交互に複数設けられる、請求項４から請求項９のいずれか１項に記載の薄膜トランジスタ基板の製造方法。
11. 請求項４から請求項１０のいずれか１項による製造方法によってポリシリコン膜に形成された薄膜トランジスタ基板を備え、
    前記薄膜トランジスタ基板は、
    前記第１および／または第２の薄膜トランジスタからなる画素部と、
    前記ｐｎ接合ダイオードからなる周辺回路とを含む、画像表示装置。
12. 前記周辺回路は、入力保護回路を含む、請求項１１に記載の画像表示装置。
13. 前記周辺回路は、出力保護回路を含む、請求項１１に記載の画像表示装置。
14. 前記周辺回路は、電源保護回路を含む、請求項１１に記載の画像表示装置。
15. 前記周辺回路は、チャージポンプ回路を含む、請求項１１に記載の画像表示装置。

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