CN109037197B - 半导体装置及其制造方法 - Google Patents
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Abstract
本公开涉及半导体装置及其制造方法。制造半导体装置的方法包括以下步骤：提供堆叠结构，包括：第一晶片，包括第一衬底、第一绝缘层、第一电连接件；第二晶片，包括第二衬底、第二绝缘层、第二电连接件，并且第一晶片接合到第二晶片；形成硅通孔TSV的第一部分，其与第一电连接件的至少一部分以及第二电连接件的至少一部分重叠，穿过第一衬底并暴露出第一绝缘层；形成绝缘膜，其至少覆盖TSV的第一部分的侧表面和底表面；形成保留在TSV的第一部分的侧表面上的第一导电阻挡膜；形成暴露第一电连接件的至少一部分以及第二电连接件的至少一部分的TSV的第二部分；形成填充TSV的第一部分和第二部分的导电插塞，以将第一电连接件和所述第二电连接件互连。
Description
技术领域
本公开一般涉及半导体技术领域，更具体地，涉及图像传感器领域中的半导体装置及其制造方法。
背景技术
许多现代电子设备涉及使用图像传感器的电子装置，例如，单反相机、普通数码相机、摄像机、手机、汽车电子等等。因此，本领域中一直存在对具有改善的图像质量的图像传感器以及包括这样的图像传感器的半导体装置的需求。
发明内容
本公开的目的之一是提供一种新型的半导体装置制造方法以及由此制造的半导体装置。
根据本公开的一个方面，提供了一种制造半导体装置的方法，所述方法可以包括以下步骤：提供堆叠结构，所述堆叠结构可以包括：第一晶片，所述第一晶片可以包括第一衬底和所述第一衬底上的第一绝缘层以及所述第一绝缘层中的第一电连接件；第二晶片，所述第二晶片可以包括第二衬底和所述第二衬底上的第二绝缘层以及所述第二绝缘层中的第二电连接件，并且所述第一晶片以所述第一绝缘层面对所述第二绝缘层的方式接合到所述第二晶片；从所述第一衬底的与所述第一绝缘层相反的一侧形成硅通孔TSV的第一部分，所述TSV的第一部分与所述第一电连接件的至少一部分以及所述第二电连接件的至少一部分重叠，穿过所述第一衬底并暴露出所述第一绝缘层的一部分的表面；形成绝缘膜，所述绝缘膜可以至少覆盖所述TSV的第一部分的侧表面和底表面；在所述绝缘膜上形成第一导电阻挡膜；去除所述第一导电阻挡膜的一部分，以保留所述TSV的第一部分的侧表面上的所述第一导电阻挡膜；去除所述TSV的第一部分的底表面处的所述绝缘膜及其下面的所述第一绝缘层和所述第二绝缘层的部分，从而形成暴露所述第一电连接件的至少一部分以及所述第二电连接件的至少一部分的所述TSV的第二部分；形成填充所述TSV的第一部分和第二部分的导电插塞，以将所述第一电连接件和所述第二电连接件互连。
根据本公开的另一个方面，提供了一种半导体装置，所述半导体装置可以包括：第一晶片，所述第一晶片可以包括第一衬底和所述第一衬底上的第一绝缘层以及所述第一绝缘层中的第一电连接件；第二晶片，所述第二晶片可以包括第二衬底和所述第二衬底上的第二绝缘层以及所述第二绝缘层中的第二电连接件，并且所述第一晶片以所述第一绝缘层面对所述第二绝缘层的方式接合到所述第二晶片；硅通孔TSV，可以包括第一部分和第二部分，所述TSV的第一部分与所述第一电连接件的至少一部分以及所述第二电连接件的至少一部分重叠、穿过所述第一衬底并暴露所述第一绝缘层的一部分的表面，所述第二部分在所述第一绝缘层和所述第二绝缘层的部分中以暴露所述第一电连接件的至少一部分以及所述第二电连接件的至少一部分；导电阻挡膜，所述导电阻挡膜可以覆盖所述TSV的侧表面和底表面，其中在所述TSV的第一部分中的所述导电阻挡膜在与侧表面垂直的方向上的厚度可以大于在所述TSV的第二部分中的所述导电阻挡膜在与侧表面垂直的方向上的厚度；导电插塞，填充被所述导电阻挡膜覆盖的所述TSV，并将所述第一电连接件和所述第二电连接件互连。
根据本公开的又另一个方面，提供了一种半导体装置，所述半导体装置可以包括：第一晶片，所述第一晶片可以包括第一衬底和所述第一衬底上的第一绝缘层以及所述第一绝缘层中的第一电连接件；第二晶片，所述第二晶片可以包括第二衬底和所述第二衬底上的第二绝缘层以及所述第二绝缘层中的第二电连接件，并且所述第一晶片以所述第一绝缘层面对所述第二绝缘层的方式接合到所述第二晶片；硅通孔TSV，可以包括第一部分和第二部分，所述TSV的第一部分与所述第一电连接件的至少一部分以及所述第二电连接件的至少一部分重叠、穿过所述第一衬底并暴露所述第一绝缘层的一部分的表面，所述第二部分在所述第一绝缘层和所述第二绝缘层的部分中以暴露所述第一电连接件的至少一部分以及所述第二电连接件的至少一部分；导电阻挡膜，所述导电阻挡膜可以覆盖所述TSV的侧表面和底表面并且可以包括一个或多个导电阻挡层，其中在所述TSV的第一部分中的所述导电阻挡膜的导电阻挡层可以多于在所述TSV的第二部分中的所述导电阻挡膜的导电阻挡层；导电插塞，填充被所述导电阻挡膜覆盖的所述TSV，并将所述第一电连接件和所述第二电连接件互连。
通过以下参照附图对本公开的示例性实施例的详细描述，本公开的其它特征及其优点将会变得更为清楚。
附图说明
构成说明书的一部分的附图描述了本公开的实施例，并且连同说明书一起用于解释本公开的原理。
参照附图，根据下面的详细描述，可以更加清楚地理解本公开，其中：
图1示出了典型的CMOS图像传感器的示意性电路原理图。
图2示出了典型的堆栈式BSI图像传感器的一部分的示意性截面图。
图3示出了根据本公开一个或多个示例性实施例的半导体装置的制造步骤的流程图。
图4示出了根据本公开一个或多个示例性实施例的半导体装置的制造步骤的流程图。
图5-图11是示出根据本公开一个或多个示例性实施例的半导体装置的制造工艺的主要工艺步骤的截面图。
图12-图15是示出根据本公开一个或多个示例性实施例的半导体装置的制造工艺的主要工艺步骤的截面图。
注意，在以下说明的实施方式中，有时在不同的附图之间共同使用同一附图标记来表示相同部分或具有相同功能的部分，而省略其重复说明。在一些情况中，使用相似的标号和字母表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步讨论。
为了便于理解，在附图等中所示的各结构的位置、尺寸及范围等有时不表示实际的位置、尺寸及范围等。因此，本公开并不限于附图等所公开的位置、尺寸及范围等。
具体实施方式
下面将参照附图来详细描述本公开的各种示例性实施例。应注意到：除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不限制本公开的范围。
以下对至少一个示例性实施例的描述实际上仅仅是说明性的，决不作为对本公开及其应用或使用的任何限制。也就是说，本文中的结构及方法是以示例性的方式示出，来说明本公开中的结构和方法的不同实施例。然而，本领域技术人员将会理解，它们仅仅说明可以用来实施的本公开的示例性方式，而不是穷尽的方式。此外，附图不必按比例绘制，一些特征可能被放大以示出具体组件的细节。
对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论，但在适当情况下，所述技术、方法和设备应当被视为授权说明书的一部分。
在这里示出和讨论的所有示例中，任何具体值应被解释为仅仅是示例性的，而不是作为限制。因此，示例性实施例的其它示例可以具有不同的值。
图1示出了典型的CMOS图像传感器10的示意性电路原理图。CMOS图像传感器10可以包括像素区域100和逻辑区域101。在CMOS图像传感器10的操作中，光入射到光电二极管1003上。光电二极管1003将光转换为与入射光的强度成比例的电荷。传输门晶体管1002按照例如由逻辑区域提供的驱动信号，导通或断开电荷从光电二极管1003向浮动扩散部1004的传输。复位晶体管1001根据例如由逻辑区域101提供的驱动信号来确定是否将累积在浮动扩散部1004的电荷的排出。放大晶体管1005将与累积在浮动扩散部1004的电荷对应的电压放大。
CMOS图像传感器10的逻辑区域101可以包括例如信号放大器、列驱动器、行选择单元、时序控制逻辑、AD转换器、数据总线输出结构、控制接口、地址解码器和模拟/数字转换(ADC)电路以及其它处理电路，如用于自动曝光量控制、非均匀补偿、白平衡处理、黑电平控制、伽玛校正的处理电路等。CMOS图像传感器10的逻辑区域101中的处理电路用于将从放大晶体管1005获得的信号进行进一步的处理。另外，本领域技术人员应当理解，图1中所示的CMOS图像传感器10的示意性电路原理图仅仅是为了举例而示出，并不对本发明做出限制。本发明中的CMOS图像传感器可以是与图1中的布置不同的布置。
一般地，在传统的前照式(“FSI”)CMOS图像传感器(其中光线从金属布线侧入射到光电二极管)和背照式(“BSI”)CMOS图像传感器(其中光线从与金属布线侧相反的一侧入射到光电二极管)中，像素区域100和逻辑区域101形成在同一衬底中，这使得衬底的一部分区域被逻辑区域中的处理电路所占据，从而导致像素区域占据的面积减小。
在近些年开发的堆栈式图像传感器中，光电二极管形成在像素晶片中，而信号处理电路形成在与像素晶片不同的逻辑晶片中。逻辑晶片中还可以包括其它元件，诸如电容器、电阻器、存储器单元、模拟器件、过滤器、收发器等。通过将这两个晶片接合并且形成连接像素晶片和逻辑晶片中的顶部金属连接件的导电插塞，能够将这两个晶片中的堆叠金属件互连，从而形成这两个晶片中的元件和电路的电连通路径。因此，在这样的堆栈式图像传感器中，能够实现在较小的传感器芯片尺寸上形成大量像素点。另外，由于传感器里的像素点和处理电路是分开独立的，所以像素点部分可以进行更高的画质优化，电路部分亦可进行高性能优化。
图2示出了典型的堆栈式BSI图像传感器的一部分的示意性截面图。
如图2中所示，堆栈式BSI图像传感器可以包括逻辑晶片20和像素晶片20’的堆叠结构。通过形成导电插塞209，可以将形成在逻辑晶片20的绝缘层202中的顶部金属件203与形成在像素晶片20’的绝缘层204中的顶部金属件205互连，从而使得在逻辑晶片20的衬底200中的元件或电路与像素晶片20’的衬底206中的光电二极管208或例如传输晶体管、放大晶体管之类的像素电路电耦合。在一个实施例中，例如，衬底200中的元件或电路被隔离沟槽201间隔开。在一个实施例中，例如衬底206中的光电二极管208被隔离沟槽207间隔开。
由以上可知，在形成堆栈式BSI图像传感器结构时，在像素晶片20’和逻辑晶片20接合且像素晶片20’的背侧被减薄之后，需要形成暴露像素晶片20’和逻辑晶片20中的顶部金属件205和203的硅通孔(TSV)，通过在这样的TSV中形成例如导电插塞209，从而来达到像素晶片20’与逻辑晶片20的互连。目前的前沿制程是在例如衬底206中形成TSV的第一部分之后，在该第一部分TSV的侧壁上形成诸如氧化硅膜之类的绝缘膜，从而来防止在稍后形成导电插塞209的过程中金属会污染衬底中的元件，例如光电二极管208。
然而，本发明人意识到，在使用等离子体蚀刻等方法形成到达逻辑晶片20中的顶部金属件203的深沟槽TSV的过程中，以上形成的诸如氧化硅膜之类的绝缘膜并不能起到足够的防护作用。在这种情况下，蚀刻过程中的等离子体可能穿过在TSV的该第一部分的侧壁上的绝缘膜而到达例如光电二极管208，从而会对光电二极管208产生充电效应，进而影响图像传感器的成像质量。此外，在一些情况下，等离子体对光电二极管的充电效应会导致白像素故障，从而导致图像传感器失效。
鉴于此，本发明人提出了一种新型的针对堆栈式BSI图像传感器的TSV蚀刻防护结构，以减小形成TSV过程中对光电二极管的损伤。
(第一实施例)
图3示出了根据本公开一个或多个示例性实施例的半导体装置的制造步骤的流程图。图5-图11是示出根据本公开一个或多个示例性实施例的半导体装置的制造工艺的主要工艺步骤的截面图。将根据图3中的步骤的流程图并参考图5至图11中的截面图来描述根据第一实施例的半导体装置的制造方法的一个示例。
在一个实施例中，首先提供堆叠结构，该堆叠结构可以包括第一晶片和第二晶片(图3中的步骤S31)。在一个示例中，如图5中所示，堆叠结构包括逻辑晶片(第二晶片)50和像素晶片(第一晶片)50’。
逻辑晶片50包括衬底500(第二衬底)、绝缘层501(第二绝缘层)以及形成在绝缘层501中的顶部金属件502(第二电连接件)。在衬底500中，除了可以包括用于图像传感器的处理电路之外，还可以包括其它元件，诸如电容器、电阻器、存储器单元、模拟器件、过滤器、收发器等。在附图中，省略了这些元件和电路的描述。衬底500的材料不限于单晶硅，而是可以进行各种改变，并且可以使用其它半导体材料，例如碳化硅(SiC)。另外，可以使用在绝缘层之上设置了用于形成元件的半导体层的SOI(绝缘体上硅)衬底等作为衬底500。
绝缘层501可以设置在衬底500上，其例如是将多个布线层彼此电隔离的层间绝缘膜和衬里膜的组合，顶部金属件502布置在绝缘层501中，以通过位于其下方的作为堆叠金属件的多层导电插塞和多层布线电耦合到形成在衬底500中的元件和集成电路。
像素晶片50’包括衬底505(第一衬底)、绝缘层503(第一绝缘层)以及形成在绝缘层503中的顶部金属件504(第一电连接件)。在衬底505中，可以包括光电二极管。此外，衬底505也可以包括像素电路(例如传输晶体管等)。在附图中，省略了这些元件和电路的描述。衬底505的材料不限于单晶硅，而是可以进行各种改变，并且可以使用其它半导体材料，例如碳化硅(SiC)。另外，可以使用在绝缘层之上设置了用于形成元件的半导体层的SOI(绝缘体上硅)衬底等作为衬底505。在衬底505的前侧形成光电二极管和/或像素电路以及相应的金属互连之后，衬底505的背侧(与绝缘层503相反的一侧)可以被减薄到合适的位置，以用于以后的处理。
绝缘层503可以设置在衬底505上，其例如是将多个布线层彼此电隔离的层间绝缘膜和衬里膜的组合。顶部金属件504布置在绝缘层503中，以通过位于其下方的作为堆叠金属件的多层导电插塞和多层布线电耦合到形成在衬底505中的光电二极管以及像素电路。在堆叠结构中，像素晶片50’可以以绝缘层503与绝缘层501面对的方式接合到逻辑晶片50。像素晶片50’的绝缘层503可以直接接合到逻辑晶片50的绝缘层501，或者可以用接合层将像素晶片50’的绝缘层503接合到逻辑晶片50的绝缘层501。
接下来，形成穿过衬底505的第一TSV 506(TSV的第一部分)，以暴露绝缘层503的一部分的表面(图3中的步骤S32)。
如图6中所示，在晶片50’的衬底505的背侧(与绝缘层503相反的一侧)上形成抗蚀剂膜(未示出)，然后通过光刻工艺对抗蚀剂膜进行图案化，以使得图案化的抗蚀剂膜暴露出与顶部金属件504的至少一部分以及顶部金属件502的至少一部分重叠的区域中的衬底505的表面。然后，通过蚀刻步骤(ET1)，采用合适的蚀刻条件，贯穿衬底505的厚度去除被图案化的抗蚀剂膜暴露的衬底505，从而形成到达绝缘层503的表面的第一TSV 506。
接下来，形成至少覆盖第一TSV 506的侧表面的底表面的绝缘膜507(图3中的步骤S33)。
如图7中所示，通过化学气相沉积(CVD)等方法，在衬底505的与绝缘膜503相反的一侧上形成绝缘膜507。绝缘膜507例如可以是硅的氧化物膜(例如，氧化硅膜)或者硅的氮化物膜(例如，氮化硅膜)。绝缘膜507覆盖第一TSV 506的侧表面和底表面，并且还覆盖衬底505的表面。绝缘膜506被配置为保护衬底505中的光电二极管免受后续的工艺中金属的污染。
接下来，在绝缘膜507上形成导电阻挡膜508(第一导电阻挡膜)(图3中的步骤S34)。
如图8中所示，通过溅射方法等，在绝缘膜507上共形地形成导电阻挡膜508。导电阻挡膜508形成在第一TSV 506的侧壁之上，以防止衬底505中的光电二极管在随后的蚀刻工艺中被等离子体充电，从而防止光电二极管发生白像素故障。在一个示例中，优选地，导电阻挡膜508与在后续工艺形成导电插塞时所使用的导电阻挡膜由相同的材料形成，从而不会使导电插塞的电阻产生较大的改变。在一个示例中，沉积包含钽(Ta)膜和位于Ta膜之上的氮化钽(TaN)膜的层叠膜作为导电阻挡膜。也就是说，导电阻挡膜508可以是Ta/TaN膜。
接下来，去除导电阻挡膜508的一部分，以保留第一TSV 506的侧表面上的导电阻挡膜508(图3中的步骤S35)。
如图9中所示，在一个示例中，不通过光刻工艺，直接通过毯式蚀刻(blanketetch)，去除第一TSV 506的底表面处以及衬底505上的导电阻挡膜508，而保留第一TSV 506的侧表面上的导电阻挡膜508。
接下来，形成暴露顶部金属件504以及顶部金属件502的第二TSV 509(TSV的第二部分)(图3中的步骤S36)。
如图10中所示，通过等离子体毯式蚀刻，采用合适的等离子体气体，去除第一TSV506的底表面处未被导电阻挡膜508覆盖的绝缘膜507以及衬底505上的绝缘膜507。随后，继续执行等离子体毯式蚀刻，贯穿绝缘层503并且去除绝缘层501的部分，从而形成暴露出顶部金属件504的至少一部分和顶部金属件502的至少一部分的第二TSV 509。虽然在图10中，在形成深度为绝缘层503的整个厚度以及绝缘层501的一部分厚度的第二TSV 509的过程中，衬底505的厚度并未变化，然而，本领域技术人员可以理解，在衬底505的背侧减薄之后，衬底505仍存在足够的厚度或者衬底505上存在足够厚的诸如氧化硅膜之类的保护膜，以在该蚀刻过程中保护衬底505中的光电二极管。为了使附图简化，图10及以后的附图中并未体现这样的改变。
接下来，形成填充第一TSV 506和第二TSV 509的导电插塞511，以将顶部金属件204和502互连(图3中的步骤S37)。
如图11中所示，首先，通过溅射方法等，在衬底505的与绝缘层503相反的一侧沉积例如为包含钽(Ta)膜和位于Ta膜之上的氮化钽(TaN)膜的层叠膜作为导电阻挡膜510，该阻挡膜覆盖衬底505、被绝缘膜507和导电阻挡膜508覆盖后的第一TSV 506以及第二TSV509的侧表面和底表面。随后，通过溅射方法等在阻挡膜510之上沉积薄铜膜作为铜籽膜(未示出)，并且通过电解镀覆方法在铜籽膜之上沉积铜膜(单镶嵌方法)。随后，例如通过CMP方法等去除衬底505之上的不必要的导电阻挡膜510、铜籽膜和铜膜，由此形成导电插塞511。
在一个实施例中，图9和图10中的过程可以通过同一个毯式蚀刻工艺中进行。在该毯式蚀刻工艺过程中，有可能需要变化蚀刻剂以分别蚀刻导电阻挡膜508以及绝缘膜507、绝缘层503和绝缘层501。因此可知，可以通过一次光刻工艺以及两次蚀刻工艺来形成整个TSV。
以这种方式，制造了根据第一实施例的半导体装置。在通过以上工艺步骤形成的半导体装置中，通过在毯式蚀刻工艺之前在第一TSV506的侧表面之上形成例如Ta/TaN的防护层，从而减少毯式蚀刻工艺中等离子体对衬底505中的光电二极管的充电效应，从而防止光电二极管发生白像素故障。
此外，从以上工艺步骤可以看出，在一个实施例中，在第一TSV506中的导电阻挡膜(包括导电阻挡膜508和510)在与侧表面垂直的方向上的厚度大于在第二TSV 509中的导电阻挡膜510在与侧表面垂直的方向上的厚度。从以上工艺步骤可以看出，导电阻挡膜508和510例如均是包括Ta/TaN膜的叠层。由此可知，在第一TSV 506中的导电阻挡膜(包括导电阻挡膜508和510)的导电阻挡层(Ta/TaN/Ta/TaN层)多于在第二TSV 509中的导电阻挡膜510的导电阻挡层(Ta/TaN层)。
(第二实施例)
图4示出了根据本公开一个或多个示例性实施例的半导体装置的制造步骤的流程图。图12-图15是示出根据本公开一个或多个示例性实施例的半导体装置的制造工艺的主要工艺步骤的截面图。将根据图4中的步骤的流程图并参考图12至图15中的截面图来描述根据第二实施例的半导体装置的制造方法的一个示例。
在本实施例中，图4的步骤S41-S45与第一实施例中的图3的步骤S31-35类似(对应于图5-图9中的截面图)。因此，在此不重复描述这些工艺步骤和对应的半导体装置的主要部分的截面图。
在第二实施例中，在图9的步骤之后，去除第一TSV 506的底表面处的绝缘膜507及其下面的绝缘层503的部分，形成暴露出顶部金属件504的第三TSV 512(图4中的步骤S46)。
如图12中所示，在图9的步骤之后，通过例如等离子体毯式蚀刻步骤(ET2)，采用合适的等离子体气体，去除第一TSV 506的底表面处未被导电阻挡膜508覆盖的绝缘膜507以及衬底505上的绝缘膜507。随后，继续执行例如等离子体毯式蚀刻工艺，从而形成暴露出顶部金属件504的至少一部分的第三TSV 512。
接下来，对被第三TSV 512暴露的绝缘层503进行图案化，从而暴露出与顶部金属件502重叠的绝缘层503的一部分(图4中的步骤S47)。
如图13中所示，通过例如光刻工艺，形成抗蚀剂图案513，使得抗蚀剂图案513暴露出与顶部金属件502重叠的绝缘层503的一部分。优选地，抗蚀剂图案513暴露出第三TSV512的底表面处的绝缘层503的一部分，而覆盖第三TSV 512的侧表面处的绝缘层503以及第三TSV的底表面处的顶部金属件504，以保护顶部金属件504在随后的蚀刻过程中不被损伤。
随后，去除绝缘层503的被暴露的一部分及其下面的绝缘层501的部分，从而形成暴露出顶部金属件502的第四TSV 514(图4中的步骤S48)。
如图13和图14中所示，通过等离子体蚀刻等步骤(ET3)，去除被抗蚀剂图案513暴露的绝缘层503及其下面的绝缘层501的部分，从而形成第四TSV 514。随后，如图14中所示，通过湿法剥离等方法，去除抗蚀剂图案513。
接下来，形成填充第一TSV 506以及第三TSV 512和第四TSV514的导电插塞516，以将顶部金属件504和502互连(图4中的步骤S49)。
如图15中所示，首先，通过溅射方法等，在衬底505的与绝缘层503相反的一侧沉积例如包含钽(Ta)膜和位于Ta膜之上的氮化钽(TaN)膜的Ta/TaN层叠膜作为导电阻挡膜515，该导电阻挡膜515覆盖衬底505、被绝缘膜507和导电阻挡膜508覆盖后的第一TSV 506的侧表面、第三TSV 512的侧表面以及第四TSV 514的侧表面和底表面。随后，通过溅射方法等在导电阻挡膜515之上沉积薄铜膜作为铜籽膜(未示出)，并且通过电解镀覆方法在铜籽膜之上沉积铜膜(单镶嵌方法)。随后，例如通过CMP方法等去除衬底505之上的不必要的导电阻挡膜515、铜籽膜和铜膜，由此形成导电插塞516。
通过以上步骤可知，可以通过两次光刻工艺以及三次蚀刻工艺(ET1、ET2和ET3)来形成整个TSV。
以这种方式，制造了根据第二实施例的半导体装置。在通过以上工艺步骤形成的半导体装置中，通过在ET2毯式蚀刻工艺之前在第一TSV 506的侧表面之上形成例如Ta/TaN的防护层，从而减少ET2毯式蚀刻工艺中等离子体对衬底505中的光电二极管的充电效应，从而防止光电二极管发生白像素故障。此外，通过使用光刻工艺来形成第四TSV 514，可以保护顶部金属件504免受随后等离子体的损伤，并且可以使得能够按照需要来限定第四TSV514的形状。
此外，从以上工艺步骤可以看出，在一个实施例中，在第一TSV506中的导电阻挡膜(包括导电阻挡膜508和515)在与侧表面垂直的方向上的厚度大于在第三TSV 512和第四TSV 514中的导电阻挡膜515在与侧表面垂直的方向上的厚度。此外，从以上工艺步骤可以看出，导电阻挡膜508和515例如均包括Ta膜和TaN膜的Ta/TaN叠层。由此可知，在第一TSV506中的导电阻挡膜(包括导电阻挡膜508和515)的导电阻挡层(Ta/TaN/Ta/TaN层)多于在第三TSV 512和第四TSV 514中的导电阻挡膜515的导电阻挡层(Ta/TaN层)。
根据以上实施例的半导体装置可以用于手机、电脑、机器人、监控、医疗、汽车等等多种领域。除了以上提及的部件之外，半导体装置还可以包括本领域公知的部件，诸如中央处理单元(CPU)、存储器(非易失性存储器和易失性存储器)等等。
在说明书及权利要求中的词语“前”、“后”、“顶”、“底”、“之上”、“之下”等，如果存在的话，用于描述性的目的而并不一定用于描述不变的相对位置。应当理解，这样使用的词语在适当的情况下是可互换的，使得在此所描述的本公开的实施例，例如，能够在与在此所示出的或另外描述的那些取向不同的其他取向上操作。
如在此所使用的，词语“示例性的”意指“用作示例、实例或说明”，而不是作为将被精确复制的“模型”。在此示例性描述的任意实现方式并不一定要被解释为比其它实现方式优选的或有利的。而且，本公开不受在上述技术领域、背景技术、发明内容或具体实施方式中所给出的任何所表述的或所暗示的理论所限定。
如在此所使用的，词语“基本上”意指包含由设计或制造的缺陷、器件或元件的容差、环境影响和/或其它因素所致的任意微小的变化。词语“基本上”还允许由寄生效应、噪声以及可能存在于实际的实现方式中的其它实际考虑因素所致的与完美的或理想的情形之间的差异。
另外，前面的描述可能提及了被“连接”或“耦接”在一起的元件或节点或特征。如在此所使用的，除非另外明确说明，“连接”意指一个元件/节点/特征与另一种元件/节点/特征在电学上、机械上、逻辑上或以其它方式直接地连接(或者直接通信)。类似地，除非另外明确说明，“耦接”意指一个元件/节点/特征可以与另一元件/节点/特征以直接的或间接的方式在机械上、电学上、逻辑上或以其它方式连结以允许相互作用，即使这两个特征可能并没有直接连接也是如此。也就是说，“耦接”意图包含元件或其它特征的直接连结和间接连结，包括利用一个或多个中间元件的连接。
另外，仅仅为了参考的目的，还可以在本文中使用“第一”、“第二”等类似术语，并且因而并非意图限定。例如，除非上下文明确指出，否则涉及结构或元件的词语“第一”、“第二”和其它此类数字词语并没有暗示顺序或次序。
还应理解，“包括/包含”一词在本文中使用时，说明存在所指出的特征、整体、步骤、操作、单元和/或组件，但是并不排除存在或增加一个或多个其它特征、整体、步骤、操作、单元和/或组件以及/或者它们的组合。
在本公开中，术语“提供”从广义上用于涵盖获得对象的所有方式，因此“提供某对象”包括但不限于“购买”、“制备/制造”、“布置/设置”、“安装/装配”、和/或“订购”对象等。
本领域技术人员应当意识到，在上述操作之间的边界仅仅是说明性的。多个操作可以结合成单个操作，单个操作可以分布于附加的操作中，并且操作可以在时间上至少部分重叠地执行。而且，另选的实施例可以包括特定操作的多个实例，并且在其他各种实施例中可以改变操作顺序。但是，其它的修改、变化和替换同样是可能的。因此，本说明书和附图应当被看作是说明性的，而非限制性的。
虽然已经通过示例对本公开的一些特定实施例进行了详细说明，但是本领域的技术人员应该理解，以上示例仅是为了进行说明，而不是为了限制本公开的范围。在此公开的各实施例可以任意组合，而不脱离本公开的精神和范围。本领域的技术人员还应理解，可以对实施例进行多种修改而不脱离本公开的范围和精神。本公开的范围由所附权利要求来限定。
还应理解，本公开还构思了以下项目。
项目1.一种制造半导体装置的方法，包括以下步骤：提供堆叠结构，所述堆叠结构包括：第一晶片，所述第一晶片包括第一衬底和所述第一衬底上的第一绝缘层以及所述第一绝缘层中的第一电连接件；第二晶片，所述第二晶片包括第二衬底和所述第二衬底上的第二绝缘层以及所述第二绝缘层中的第二电连接件，并且所述第一晶片以所述第一绝缘层面对所述第二绝缘层的方式接合到所述第二晶片；从所述第一衬底的与所述第一绝缘层相反的一侧形成硅通孔TSV的第一部分，所述TSV的第一部分与所述第一电连接件的至少一部分以及所述第二电连接件的至少一部分重叠，穿过所述第一衬底并暴露出所述第一绝缘层的一部分的表面；形成绝缘膜，所述绝缘膜至少覆盖所述TSV的第一部分的侧表面和底表面；在所述绝缘膜上形成第一导电阻挡膜；去除所述第一导电阻挡膜的一部分，以保留所述TSV的第一部分的侧表面上的所述第一导电阻挡膜；去除所述TSV的第一部分的底表面处的所述绝缘膜及其下面的所述第一绝缘层和所述第二绝缘层的部分，从而形成暴露所述第一电连接件的至少一部分以及所述第二电连接件的至少一部分的所述TSV的第二部分；形成填充所述TSV的第一部分和第二部分的导电插塞，以将所述第一电连接件和所述第二电连接件互连。
项目2.根据项目1所述的方法，其中形成所述TSV的第二部分的步骤包括以下步骤：去除所述TSV的第一部分的底表面处的所述绝缘膜及其下面的所述第一绝缘层的部分，从而形成暴露出所述第一电连接件的至少一部分的所述TSV的第三部分；对被所述TSV的第三部分暴露的所述第一绝缘层进行图案化，从而暴露出与所述第二电连接件的至少一部分重叠的所述第一绝缘层的一部分；去除所述第一绝缘层的所述一部分及其下面的所述第二绝缘层的部分，从而形成暴露出所述第二电连接件的至少一部分的所述TSV的第四部分；其中所述TSV的第三部分和所述TSV的第四部分构成所述TSV的第二部分。
项目3.根据项目1或2所述的方法，其中在形成所述TSV的第二部分的步骤之后且在形成所述导电插塞的步骤之前还包括以下步骤：形成第二导电阻挡膜，所述第二导电阻挡膜在所述TSV的第一部分中覆盖所述第一导电阻挡膜，并且在所述TSV的第二部分中覆盖所述TSV的第二部分的侧表面和底表面。
项目4.根据项目1或2所述的方法，其中所述第一晶片是像素晶片，所述像素晶片包括堆叠金属件，并且所述第一电连接件是所述堆叠金属件中的顶部金属件。
项目5.根据项目1或2所述的方法，其中所述第二晶片是逻辑晶片，所述逻辑晶片包括堆叠金属件，并且所述第二电连接件是所述堆叠金属件中的顶部金属件。
项目6.根据项目1或2所述的方法，其中形成所述TSV的第二部分的步骤是通过等离子体蚀刻过程来执行的。
项目7.根据项目1或2所述的方法，其中所述绝缘膜是硅的氧化物膜或硅的氮化物膜。
项目8.根据项目3所述的方法，其中所述第一导电阻挡膜和所述第二导电阻挡膜由相同的材料形成。
项目9.根据项目1所述的方法，其中所述第一导电阻挡膜包括Ta/TaN膜。
项目10.一种半导体装置，包括：第一晶片，所述第一晶片包括第一衬底和所述第一衬底上的第一绝缘层以及所述第一绝缘层中的第一电连接件；第二晶片，所述第二晶片包括第二衬底和所述第二衬底上的第二绝缘层以及所述第二绝缘层中的第二电连接件，并且所述第一晶片以所述第一绝缘层面对所述第二绝缘层的方式接合到所述第二晶片；硅通孔TSV，包括第一部分和第二部分，所述TSV的第一部分与所述第一电连接件的至少一部分以及所述第二电连接件的至少一部分重叠、穿过所述第一衬底并暴露所述第一绝缘层的一部分的表面，所述第二部分在所述第一绝缘层和所述第二绝缘层的部分中以暴露所述第一电连接件的至少一部分以及所述第二电连接件的至少一部分；导电阻挡膜，所述导电阻挡膜覆盖所述TSV的侧表面和底表面，其中在所述TSV的第一部分中的所述导电阻挡膜在与侧表面垂直的方向上的厚度大于在所述TSV的第二部分中的所述导电阻挡膜在与侧表面垂直的方向上的厚度；导电插塞，填充被所述导电阻挡膜覆盖的所述TSV，并将所述第一电连接件和所述第二电连接件互连。
项目11.根据项目10所述的半导体装置，其中所述第二部分包括在所述第一绝缘层的部分中且暴露出所述第一电连接件的至少一部分的所述TSV的第三部分以及所述TSV的所述第三部分下方且暴露出所述第二电连接件的至少一部分的所述TSV的第四部分。
项目12.根据项目10或11所述的半导体装置，其中所述第一晶片是像素晶片，所述像素晶片包括堆叠金属件，并且所述第一电连接件是所述堆叠金属件中的顶部金属件。
项目13.根据项目10或11所述的半导体装置，其中所述第二晶片是逻辑晶片，所述逻辑晶片包括堆叠金属件，并且所述第二电连接件是所述堆叠金属件中的顶部金属件。
项目14.根据项目10或11所述的半导体装置，还包括所述TSV的第一部分中在所述TSV的侧表面与所述导电阻挡膜之间的绝缘膜。
项目15.根据项目14所述的半导体装置，其中所述绝缘膜是硅的氧化物膜或硅的氮化物膜。
项目16.根据项目10或11所述的半导体装置，其中在所述TSV的第一部分中所述导电阻挡膜包括Ta/TaN/Ta/TaN膜。
项目17.一种半导体装置，包括：第一晶片，所述第一晶片包括第一衬底和所述第一衬底上的第一绝缘层以及所述第一绝缘层中的第一电连接件；第二晶片，所述第二晶片包括第二衬底和所述第二衬底上的第二绝缘层以及所述第二绝缘层中的第二电连接件，并且所述第一晶片以所述第一绝缘层面对所述第二绝缘层的方式接合到所述第二晶片；硅通孔TSV，包括第一部分和第二部分，所述TSV的第一部分与所述第一电连接件的至少一部分以及所述第二电连接件的至少一部分重叠、穿过所述第一衬底并暴露所述第一绝缘层的一部分的表面，所述第二部分在所述第一绝缘层和所述第二绝缘层的部分中以暴露所述第一电连接件的至少一部分以及所述第二电连接件的至少一部分；导电阻挡膜，所述导电阻挡膜覆盖所述TSV的侧表面和底表面并且包括一个或多个导电阻挡层，其中在所述TSV的第一部分中的所述导电阻挡膜的导电阻挡层多于在所述TSV的第二部分中的所述导电阻挡膜的导电阻挡层；导电插塞，填充被所述导电阻挡膜覆盖的所述TSV，并将所述第一电连接件和所述第二电连接件互连。
项目18.根据项目17所述的半导体装置，其中所述第二部分包括在所述第一绝缘层的部分中且暴露出所述第一电连接件的至少一部分的所述TSV的第三部分以及所述TSV的所述第三部分下方且暴露出所述第二电连接件的至少一部分的所述TSV的第四部分。
项目19.根据项目17或18所述的半导体装置，其中所述TSV的第一部分中的所述导电阻挡膜在与侧表面垂直的方向上的厚度大于在所述TSV的第二部分中的导电阻挡膜在与侧表面垂直的方向上的厚度。
项目20.根据项目17或18所述的半导体装置，其中所述第一晶片是像素晶片，所述像素晶片包括堆叠金属件，并且所述第一电连接件是所述堆叠金属件中的顶部金属件。
项目21.根据项目17或18所述的半导体装置，其中所述第二晶片是逻辑晶片，所述逻辑晶片包括堆叠金属件，并且所述第二电连接件是所述堆叠金属件中的顶部金属件。
项目22.根据项目17或18所述的半导体装置，还包括所述TSV的第一部分中在所述TSV的侧表面与所述导电阻挡膜之间的绝缘膜。
项目23.根据项目22所述的半导体装置，其中所述绝缘膜是硅的氧化物膜或硅的氮化物膜。
项目24.根据项目17或18所述的半导体装置，其中在所述TSV的第一部分中所述导电阻挡膜包括Ta/TaN/Ta/TaN膜。
Claims (24)
1.一种制造半导体装置的方法，其特征在于，所述方法包括以下步骤：
提供堆叠结构，所述堆叠结构包括：
第一晶片，所述第一晶片包括第一衬底和所述第一衬底上的第一绝缘层以及所述第一绝缘层中的第一电连接件；
第二晶片，所述第二晶片包括第二衬底和所述第二衬底上的第二绝缘层以及所述第二绝缘层中的第二电连接件，并且所述第一晶片以所述第一绝缘层面对所述第二绝缘层的方式接合到所述第二晶片；
从所述第一衬底的与所述第一绝缘层相反的一侧形成硅通孔TSV的第一部分，所述TSV的第一部分与所述第一电连接件的至少一部分以及所述第二电连接件的至少一部分重叠，穿过所述第一衬底并暴露出所述第一绝缘层的一部分的表面；
形成绝缘膜，所述绝缘膜至少覆盖所述TSV的第一部分的侧表面和底表面；
在所述绝缘膜上形成第一导电阻挡膜；
去除所述第一导电阻挡膜的一部分，以保留所述TSV的第一部分的侧表面上的所述第一导电阻挡膜；
去除所述TSV的第一部分的底表面处的所述绝缘膜及其下面的所述第一绝缘层和所述第二绝缘层的部分，从而形成暴露所述第一电连接件的至少一部分以及所述第二电连接件的至少一部分的所述TSV的第二部分；
形成填充所述TSV的第一部分和第二部分的导电插塞，以将所述第一电连接件和所述第二电连接件互连。
2.根据权利要求1所述的方法，其特征在于，形成所述TSV的第二部分的步骤包括以下步骤：
去除所述TSV的第一部分的底表面处的所述绝缘膜及其下面的所述第一绝缘层的部分，从而形成暴露出所述第一电连接件的至少一部分的所述TSV的第三部分；
去除所述第一绝缘层的与所述第二电连接件的至少一部分重叠的一部分及其下面的所述第二绝缘层的部分，从而形成暴露出所述第二电连接件的至少一部分的所述TSV的第四部分；
其中所述TSV的第三部分和所述TSV的第四部分构成所述TSV的第二部分。
3.根据权利要求1或2所述的方法，其特征在于，在形成所述TSV的第二部分的步骤之后且在形成所述导电插塞的步骤之前还包括以下步骤：
形成第二导电阻挡膜，所述第二导电阻挡膜在所述TSV的第一部分中覆盖所述第一导电阻挡膜，并且在所述TSV的第二部分中覆盖所述TSV的第二部分的侧表面和底表面。
4.根据权利要求1或2所述的方法，其特征在于，所述第一晶片是像素晶片，所述像素晶片包括堆叠金属件，并且所述第一电连接件是所述堆叠金属件中的顶部金属件。
5.根据权利要求1或2所述的方法，其特征在于，所述第二晶片是逻辑晶片，所述逻辑晶片包括堆叠金属件，并且所述第二电连接件是所述堆叠金属件中的顶部金属件。
6.根据权利要求1或2所述的方法，其特征在于，形成所述TSV的第二部分的步骤是通过等离子体蚀刻过程来执行的。
7.根据权利要求1或2所述的方法，其特征在于，所述绝缘膜是硅的氧化物膜或硅的氮化物膜。
8.根据权利要求3所述的方法，其特征在于，所述第一导电阻挡膜和所述第二导电阻挡膜由相同的材料形成。
9.根据权利要求1所述的方法，其特征在于，所述第一导电阻挡膜包括Ta/TaN膜。
10.一种半导体装置，其特征在于，所述半导体装置包括：
第一晶片，所述第一晶片包括第一衬底和所述第一衬底上的第一绝缘层以及所述第一绝缘层中的第一电连接件；
第二晶片，所述第二晶片包括第二衬底和所述第二衬底上的第二绝缘层以及所述第二绝缘层中的第二电连接件，并且所述第一晶片以所述第一绝缘层面对所述第二绝缘层的方式接合到所述第二晶片；
硅通孔TSV，包括第一部分和第二部分，所述TSV的第一部分与所述第一电连接件的至少一部分以及所述第二电连接件的至少一部分重叠、穿过所述第一衬底并暴露所述第一绝缘层的一部分的表面，所述第二部分在所述第一绝缘层和所述第二绝缘层的部分中以暴露所述第一电连接件的至少一部分以及所述第二电连接件的至少一部分；
导电阻挡膜，所述导电阻挡膜覆盖所述TSV的侧表面和底表面，其中在所述TSV的第一部分中的所述导电阻挡膜在与侧表面垂直的方向上的厚度大于在所述TSV的第二部分中的所述导电阻挡膜在与侧表面垂直的方向上的厚度；
导电插塞，填充被所述导电阻挡膜覆盖的所述TSV，并将所述第一电连接件和所述第二电连接件互连。
11.根据权利要求10所述的半导体装置，其特征在于，所述第二部分包括在所述第一绝缘层的部分中且暴露出所述第一电连接件的至少一部分的所述TSV的第三部分以及所述TSV的所述第三部分下方且暴露出所述第二电连接件的至少一部分的所述TSV的第四部分。
12.根据权利要求10或11所述的半导体装置，其特征在于，所述第一晶片是像素晶片，所述像素晶片包括堆叠金属件，并且所述第一电连接件是所述堆叠金属件中的顶部金属件。
13.根据权利要求10或11所述的半导体装置，其特征在于，所述第二晶片是逻辑晶片，所述逻辑晶片包括堆叠金属件，并且所述第二电连接件是所述堆叠金属件中的顶部金属件。
14.根据权利要求10或11所述的半导体装置，其特征在于，还包括所述TSV的第一部分中在所述TSV的侧表面与所述导电阻挡膜之间的绝缘膜。
15.根据权利要求14所述的半导体装置，其特征在于，所述绝缘膜是硅的氧化物膜或硅的氮化物膜。
16.根据权利要求10或11所述的半导体装置，其特征在于，在所述TSV的第一部分中所述导电阻挡膜包括Ta/TaN/Ta/TaN膜。
17.一种半导体装置，其特征在于，所述半导体装置包括：
第一晶片，所述第一晶片包括第一衬底和所述第一衬底上的第一绝缘层以及所述第一绝缘层中的第一电连接件；
第二晶片，所述第二晶片包括第二衬底和所述第二衬底上的第二绝缘层以及所述第二绝缘层中的第二电连接件，并且所述第一晶片以所述第一绝缘层面对所述第二绝缘层的方式接合到所述第二晶片；
硅通孔TSV，包括第一部分和第二部分，所述TSV的第一部分与所述第一电连接件的至少一部分以及所述第二电连接件的至少一部分重叠、穿过所述第一衬底并暴露所述第一绝缘层的一部分的表面，所述第二部分在所述第一绝缘层和所述第二绝缘层的部分中以暴露所述第一电连接件的至少一部分以及所述第二电连接件的至少一部分；
导电阻挡膜，所述导电阻挡膜覆盖所述TSV的侧表面和底表面并且包括一个或多个导电阻挡层，其中在所述TSV的第一部分中的所述导电阻挡膜的导电阻挡层多于在所述TSV的第二部分中的所述导电阻挡膜的导电阻挡层；
导电插塞，填充被所述导电阻挡膜覆盖的所述TSV，并将所述第一电连接件和所述第二电连接件互连。
18.根据权利要求17所述的半导体装置，其特征在于，所述第二部分包括在所述第一绝缘层的部分中且暴露出所述第一电连接件的至少一部分的所述TSV的第三部分以及所述TSV的所述第三部分下方且暴露出所述第二电连接件的至少一部分的所述TSV的第四部分。
19.根据权利要求17或18所述的半导体装置，其特征在于，所述TSV的第一部分中的所述导电阻挡膜在与侧表面垂直的方向上的厚度大于在所述TSV的第二部分中的导电阻挡膜在与侧表面垂直的方向上的厚度。
20.根据权利要求17或18所述的半导体装置，其特征在于，所述第一晶片是像素晶片，所述像素晶片包括堆叠金属件，并且所述第一电连接件是所述堆叠金属件中的顶部金属件。
21.根据权利要求17或18所述的半导体装置，其特征在于，所述第二晶片是逻辑晶片，所述逻辑晶片包括堆叠金属件，并且所述第二电连接件是所述堆叠金属件中的顶部金属件。
22.根据权利要求17或18所述的半导体装置，其特征在于，还包括所述TSV的第一部分中在所述TSV的侧表面与所述导电阻挡膜之间的绝缘膜。
23.根据权利要求22所述的半导体装置，其特征在于，所述绝缘膜是硅的氧化物膜或硅的氮化物膜。
24.根据权利要求17或18所述的半导体装置，其特征在于，在所述TSV的第一部分中所述导电阻挡膜包括Ta/TaN/Ta/TaN膜。
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