JP2019145737A - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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卓志 重歳
Takuji Shigetoshi
卓志 重歳
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Sony Semiconductor Solutions Corp
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Abstract

【課題】貫通電極を配置するビアホールの形成の際の半導体装置の損傷を防止する。【解決手段】半導体装置は、筒状絶縁膜と表面側パッドと導体層と裏面側パッドとを具備する。筒状絶縁膜は、半導体基板を貫通する筒状に構成される。表面側パッドは、筒状絶縁膜の内側における半導体基板の表面に隣接して形成される。導体層は、表面側パッドに隣接する筒状絶縁膜の内側の半導体基板を除去した後に表面側パッドおよび筒状絶縁膜の内側に隣接して配置される。裏面側パッドは、半導体基板の裏面に配置されて導体層を介して表面側パッドと接続される。【選択図】図３

Description

本開示は、半導体装置および半導体装置の製造方法に関する。詳しくは、貫通電極を備える半導体装置および当該半導体装置の製造方法に関する。
従来、半導体基板の表面および裏面に配線が形成された半導体装置が使用されている。例えば、半導体基板（半導体チップ）の裏面側とインターポーザとが半田付けにより実装される半導体装置においては、半導体基板の表面に拡散層および配線領域が形成され、半導体基板の裏面に半田実装のためのパッドと当該パッドに接続される配線層が形成される。このような、半導体基板の表面および裏面に配置された配線は、半導体基板を貫通するビアホール内に配置された貫通電極により互いに接続することができる。
このビアホールの形成方法として、半導体基板の拡散層形成前にビアホールを形成するビアファースト、拡散層形成後かつ配線領域形成前にビアホールを形成するビアミドルおよび配線領域形成後にビアホールを形成するビアラストが提案されている。ビアファーストおよびビアミドルでは、比較的大きなビアホールを微細な拡散層や配線と同時に形成する必要があるため、製造プロセスが複雑となり、製造コストが増加する問題がある。これに対し、ビアラストでは、拡散層および配線領域が形成された半導体基板にビアホールを形成するため、半導体基板の拡散層および配線領域の形成プロセスとビアホール形成プロセスとを分離することができ、製造コストを低減することが可能となる。このビアラストを採用した半導体装置として、半導体基板の表面側から断面が円環状の絶縁膜を所定の深さに形成した後に裏面側から円環状の溝部の内側の半導体基板を除去してビアホールを形成する半導体装置が使用されている（例えば、特許文献１参照。）。
この半導体装置は、半導体基板に断面が円環状の溝部を形成した後に熱酸化を行って溝部を含む半導体基板の表面に絶縁膜を配置することにより円環状の絶縁膜を形成する。その後、裏面側から半導体基板を研削して円環状の絶縁膜の裏面側の端部を露出させ、円環状の溝部の内側の半導体基板をエッチングにより除去する。このように形成されたビアホールに導電体を充填することにより、貫通電極が形成される。ビアホールの形成に使用された円環状の絶縁物は、ビアホールの導電体と半導体基板とを絶縁する絶縁膜として引き続き使用される。
上述の半導体装置では、貫通電極に接続される配線は、円環状の絶縁膜の上に形成される。このため、円環状の絶縁膜を形成する際に半導体基板の表面に形成された絶縁膜が配線と半導体基板との間に存在する。ビアホールを形成する際には、この半導体基板と配線との間の絶縁膜を除去する必要があり、円環状の溝部の内側の半導体基板とともにエッチングされて除去される。このエッチングは、異方性のドライエッチングにより行われる。なお、ドライエッチングでは、プラズマ状のエッチングガスにより半導体や絶縁膜のエッチングが行われる。
特開２０１２−２４８７２１
上述の従来技術では、ドライエッチングによりビアホールの形成を行うため、半導体基板に配置された半導体素子が損傷を受けるという問題がある。ドライエッチングにおいては、プラズマ放電によりイオン化されたエッチングガスが基板に入射するため、半導体基板の配線等が帯電して半導体素子の絶縁破壊を生じ、半導体装置が劣化する。保護ダイオード等を配置することにより、帯電による半導体装置の劣化を防止することは可能である。しかし、保護ダイオードを配置すると、半導体装置の構成が複雑になるという問題が生じる。このように、ビアホールの形成方法としてビアラストを採用する半導体装置では、ビアホール形成の際に半導体装置が劣化するという問題がある。
本開示は、上述した問題点に鑑みてなされたものであり、貫通電極を配置するビアホールの形成の際の半導体装置の損傷を防止することを目的としている。
本開示は、上述の問題点を解消するためになされたものであり、その第１の態様は、半導体基板を貫通する筒状に構成される筒状絶縁膜と、上記筒状絶縁膜の内側における上記半導体基板の表面に隣接して形成された表面側パッドと、上記表面側パッドに隣接する上記筒状絶縁膜の内側の上記半導体基板を除去した後に上記表面側パッドおよび上記筒状絶縁膜の内側に隣接して配置される導体層と、上記半導体基板の裏面に配置されて上記導体層を介して上記表面側パッドと接続される裏面側パッドとを具備する半導体装置である。
また、この第１の態様において、上記導体層は、上記表面側パッドに隣接する上記筒状絶縁膜の内側の上記半導体基板がプラズマによるエッチングとは異なる方法により除去された後に上記配置されてもよい。
また、この第１の態様において、上記導体層は、上記表面側パッドに隣接する上記筒状絶縁膜の内側の上記半導体基板がウェットエッチングにより除去された後に上記配置されてもよい。
また、この第１の態様において、上記導体層は、上記表面側パッドに隣接する上記筒状絶縁膜の内側の上記半導体基板がケミカルドライエッチングにより除去された後に上記配置されてもよい。
また、この第１の態様において、上記半導体基板の表面に配置されて上記表面側パッドを覆う絶縁層をさらに具備してもよい。
また、本開示の第２の態様は、半導体基板を貫通する筒状に構成される筒状絶縁膜の内側における上記半導体基板の表面に隣接して形成された表面側パッドと上記筒状絶縁膜の内側とに隣接する上記半導体基板を除去する半導体基板除去工程と、上記半導体基板が除去された上記筒状絶縁膜の内側および上記表面側パッドに隣接する導体層を配置する導体層配置工程と、上記半導体基板の裏面に上記導体層を介して上記表面側パッドと接続される裏面側パッドを配置する裏面側パッド配置工程とを具備する半導体装置の製造方法である。
また、この第２の態様において、上記半導体基板除去工程は、プラズマによるエッチングとは異なる方法により上記表面側パッドに隣接する上記筒状絶縁膜の内側の上記半導体基板が除去されてもよい。
また、この第２の態様において、上記半導体基板除去工程は、ウェットエッチングにより上記表面側パッドに隣接する上記筒状絶縁膜の内側の上記半導体基板が除去されてもよい。
また、この第２の態様において、上記半導体基板除去工程は、ケミカルドライエッチングにより上記表面側パッドに隣接する上記筒状絶縁膜の内側の上記半導体基板が除去されてもよい。
また、この第２の態様において、上記形成された表面側パッドを覆う絶縁層を上記半導体基板の表面に配置する絶縁層配置工程をさらに具備し、上記半導体基板除去工程は、上記絶縁層が配置された後に上記半導体基板を除去してもよい。
また、この第２の態様において、半導体基板に筒状絶縁膜を配置する筒状絶縁膜配置工程と、上記配置された筒状絶縁膜の内側における上記半導体基板の表面に隣接する表面側パッドを形成する表面側パッド形成工程とをさらに具備し、上記半導体基板除去工程は、上記配置された筒状絶縁膜の内側における上記半導体基板の表面に隣接して形成された表面側パッドと上記筒状絶縁膜の内側とに隣接する上記半導体基板を除去してもよい。
また、この第２の態様において、半導体基板の表面に隣接する表面側パッドを形成する表面側パッド形成工程と、上記形成された表面側パッドを囲繞する筒状に構成されるとともに上記半導体基板を貫通する絶縁膜である筒状絶縁膜を配置する筒状絶縁膜配置工程とをさらに具備し、上記半導体基板除去工程は、上記配置された筒状絶縁膜の内側における上記半導体基板の表面に隣接して形成された表面側パッドと上記筒状絶縁膜の内側とに隣接する上記半導体基板を除去してもよい。
上述の態様により、表面側パッドが半導体基板の表面に隣接して形成され、ビアホールを形成する際に当該表面側パッドに隣接する半導体基板が除去されるという作用をもたらす。半導体基板と表面側パッドとの間に絶縁物が介在しないため、ビアホールを形成する際の絶縁物を除去する工程を省略することができ、当該工程による半導体装置の劣化の防止が想定される。
本開示によれば、貫通電極を配置するビアホールの形成の際の半導体装置の損傷を防止するという優れた効果を奏する。
本開示の実施の形態に係る撮像素子の構成例を示す図である。 本開示の実施の形態に係る画素回路の構成例を示す図である。 本開示の第１の実施の形態に係る撮像素子の構成例を示す断面図である。 本開示の実施の形態に係る裏面側パッドの構成例を示す図である。 本開示の第１の実施の形態に係る撮像素子の製造方法の一例を示す図である。 本開示の第１の実施の形態に係る撮像素子の製造方法の一例を示す図である。 本開示の第１の実施の形態に係る撮像素子の製造方法の一例を示す図である。 本開示の第１の実施の形態に係る撮像素子の製造方法の一例を示す図である。 本開示の第２の実施の形態に係る撮像素子の構成例を示す断面図である。 本開示の第３の実施の形態に係る撮像素子の構成例を示す断面図である。 本開示の第４の実施の形態に係る撮像素子の製造方法の一例を示す図である。 本開示の第５の実施の形態に係る撮像素子の構成例を示す断面図である。 本技術が適用され得る撮像装置の一例であるカメラの概略的な構成例を示すブロック図である。
次に、図面を参照して、本開示を実施するための形態（以下、実施の形態と称する）を説明する。以下の図面において、同一または類似の部分には同一または類似の符号を付している。ただし、図面は、模式的なものであり、各部の寸法の比率等は現実のものとは必ずしも一致しない。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれることは勿論である。また、以下の順序で実施の形態の説明を行う。
１．第１の実施の形態
２．第２の実施の形態
３．第３の実施の形態
４．第４の実施の形態
５．第５の実施の形態
６．カメラへの応用例
＜１．第１の実施の形態＞
［撮像素子の構成］
図１は、本開示の実施の形態に係る撮像素子の構成例を示す図である。同図は、半導体チップにより構成された撮像素子１の構成を表す図である。同図の撮像素子１を例に挙げて、本開示に係る半導体装置を説明する。同図の撮像素子１は、画素アレイ部１０と、垂直駆動部２０と、カラム信号処理部３０と、制御部４０とを備える。
画素アレイ部１０は、画素１００が２次元格子状に配置されて構成されたものである。ここで、画素１００は、照射された光に応じた画像信号を生成するものである。この画素１００は、照射された光に応じた電荷を生成する光電変換部を有する。また画素１００は、画素回路をさらに有する。この画素回路は、光電変換部により生成された電荷に基づく画像信号を生成する。画像信号の生成は、後述する垂直駆動部２０により生成された制御信号により制御される。画素アレイ部１０には、信号線１１および１２がＸＹマトリクス状に配置される。信号線１１は、画素１００における画素回路の制御信号を伝達する信号線であり、画素アレイ部１０の行毎に配置され、各行に配置される画素１００に対して共通に配線される。信号線１２は、画素１００の画素回路により生成された画像信号を伝達する信号線であり、画素アレイ部１０の列毎に配置され、各列に配置される画素１００に対して共通に配線される。これら光電変換部および画素回路は、半導体基板に形成される。
垂直駆動部２０は、画素１００の画素回路の制御信号を生成するものである。この垂直駆動部２０は、生成した制御信号を同図の信号線１１を介して画素１００に伝達する。カラム信号処理部３０は、画素１００により生成された画像信号を処理するものである。このカラム信号処理部３０は、同図の信号線１２を介して画素１００から伝達された画像信号の処理を行う。カラム信号処理部３０における処理には、例えば、画素１００において生成されたアナログの画像信号をデジタルの画像信号に変換するアナログデジタル変換が該当する。カラム信号処理部３０により処理された画像信号は、撮像素子１の画像信号として出力される。制御部４０は、撮像素子１の全体を制御するものである。この制御部４０は、垂直駆動部２０およびカラム信号処理部３０を制御する制御信号を生成して出力することにより、撮像素子１の制御を行う。制御部４０により生成された制御信号は、信号線４１および４２により垂直駆動部２０およびカラム信号処理部３０に対してそれぞれ伝達される。
［画素回路の構成］
図２は、本開示の実施の形態に係る画素回路の構成例を示す図である。同図は、画素１００の構成例を表す回路図である。同図の画素１００は、光電変換部１０１と、電荷保持部１０２と、ＭＯＳトランジスタ１０３乃至１０６とを備える。
光電変換部１０１のアノードは接地され、カソードはＭＯＳトランジスタ１０３のソースに接続される。ＭＯＳトランジスタ１０３のドレインは、ＭＯＳトランジスタ１０４のソース、ＭＯＳトランジスタ１０５のゲートおよび電荷保持部１０２の一端に接続される。電荷保持部１０２の他の一端は、接地される。ＭＯＳトランジスタ１０５および１０６のドレインは電源線Ｖｄｄに共通に接続され、ＭＯＳトランジスタ１０５のソースはＭＯＳトランジスタ１０６のドレインに接続される。ＭＯＳトランジスタ１０６のソースは、信号線１２に接続される。ＭＯＳトランジスタ１０３、１０４および１０６のゲートは、それぞれ転送信号線ＴＲ、リセット信号線ＲＳＴおよび選択信号線ＳＥＬに接続される。なお、転送信号線ＴＲ、リセット信号線ＲＳＴおよび選択信号線ＳＥＬは、信号線１１を構成する。
光電変換部１０１は、前述のように照射された光に応じた電荷を生成するものである。この光電変換部１０１には、フォトダイオードを使用することができる。また、電荷保持部１０２およびＭＯＳトランジスタ１０３乃至１０６は、画素回路を構成する。
ＭＯＳトランジスタ１０３は、光電変換部１０１の光電変換により生成された電荷を電荷保持部１０２に転送するトランジスタである。ＭＯＳトランジスタ１０３における電荷の転送は、転送信号線ＴＲにより伝達される信号により制御される。電荷保持部１０２は、ＭＯＳトランジスタ１０３により転送された電荷を保持するキャパシタである。ＭＯＳトランジスタ１０５は、電荷保持部１０２に保持された電荷に基づく信号を生成するトランジスタである。ＭＯＳトランジスタ１０６は、ＭＯＳトランジスタ１０５により生成された信号を画像信号として信号線１２に出力するトランジスタである。このＭＯＳトランジスタ１０６は、選択信号線ＳＥＬにより伝達される信号により制御される。
ＭＯＳトランジスタ１０４は、電荷保持部１０２に保持された電荷を電源線Ｖｄｄに排出することにより電荷保持部１０２をリセットするトランジスタである。このＭＯＳトランジスタ１０４によるリセットは、リセット信号線ＲＳＴにより伝達される信号により制御され、ＭＯＳトランジスタ１０３による電荷の転送の前に実行される。なお、このリセットの際、ＭＯＳトランジスタ１０３を導通させることにより、光電変換部１０１のリセットも行うことができる。このように、画素回路は、光電変換部１０１により生成された電荷を画像信号に変換する。
［撮像素子の断面構成］
図３は、本開示の第１の実施の形態に係る撮像素子の構成例を示す断面図である。同図は、撮像素子１が形成された半導体チップの構成例を表した図であり、図１において説明した画素アレイ部１０および半導体チップ端部の構成を表した図である。後述するように、同図の半導体チップは、画像処理装置等の外部の回路と接続するためのパッドが端部に配置される。このパッドは、ワイヤボンディングにより、外部の回路と接続される。また、画素アレイ部１０の周囲には、図１において説明した垂直駆動部２０、カラム信号処理部３０および制御部４０等が配置される。同図においては、これら垂直駆動部２０等の記載を省略した。
撮像素子１は、半導体基板１２１と、絶縁層１３１と、配線層１３２と、絶縁層１４１と、カラーフィルタ１５２と、オンチップレンズ１５１とを備える。これらは、画素１００を構成する。前述のように、画素アレイ部１０には複数の画素１００が配置される。また、撮像素子１は、表面側パッド２０１と、導体層２０２と、裏面側パッド２０３と、筒状絶縁膜２０４と、ボンディングワイヤ２０６と、支持基板１６０とをさらに備える。表面側パッド２０１、導体層２０２、裏面側パッド２０３および筒状絶縁膜２０４は、貫通電極２００を構成する。
半導体基板１２１は、図２において説明した画素回路等の撮像素子１の素子を構成する半導体領域が形成される半導体の基板である。半導体基板１２１は、例えば、シリコン（Ｓｉ）により構成される。この半導体基板１２１には、例えば、ｐ型に構成されたウェル領域が形成され、このウェル領域に素子の半導体領域（拡散領域）が形成される。便宜上、半導体基板１２１は、ウェル領域を構成するものと想定する。同図には、図２に表した画素回路のうち、光電変換部１０１およびＭＯＳトランジスタ１０３を記載した。
光電変換部１０１は、ｎ型半導体領域１２２とこのｎ型半導体領域１２２の周囲のｐ型のウェル領域とにより構成される。ｎ型半導体領域１２２とｐ型のウェル領域との界面に形成されたｐｎ接合によりフォトダイオードが構成される。ＭＯＳトランジスタ１０３は、ｎ型半導体領域１２２およびｎ型半導体領域１２３をそれぞれソースおよびドレイン領域とし、これらのｎ型半導体領域の間のｐ型ウェル領域をチャンネルとするＭＯＳトランジスタである。そのチャンネルに隣接してゲート１２４が絶縁層１３１を介して配置される。なお、ゲート１２４と半導体基板１２１との間の絶縁層１３１は、ゲート酸化膜に該当する。
配線層１３２は、信号を伝達する配線である。この信号には、画素１００により生成された画像信号や画素１００の制御信号が該当する。図２において説明した信号線１１および１２は、複数の配線層１３２により構成される。配線層１３２には、例えば、銅（Ｃｕ）、タングステン（Ｗ）およびアルミニウム（Ａｌ）を使用することができる。絶縁層１３１は、半導体基板１２１の表面に配置され、半導体基板１２１と配線層１３２およびゲート１２４等とを絶縁するものである。また、絶縁層１３１は、配線層１３２同士の絶縁をさらに行う。この絶縁層１３１は、例えば、酸化シリコン（ＳｉＯ２）により構成することができる。これら配線層１３２および絶縁層１３１は、複数積層して多層配線にすることができる。同図は、３層に積層された絶縁層１３１および配線層１３２を表したものである。異なる層に配置された配線層１３２同士やゲート１２４は、ビアプラグ１３３により接続される。ビアプラグ１３３は、例えば、ＷやＣｕにより構成することができる。なお、同図の絶縁層１３１は、上述のゲート酸化膜や配線層１３２の層間に配置される絶縁層を含むものである。なお、絶縁層１３１および配線層１３２は、配線領域を構成する。
絶縁層１４１は、半導体基板１２１の裏面に配置されて、半導体基板１２１を絶縁するとともに保護するものである。この絶縁層１４１は、例えば、ＳｉＯ２や窒化シリコン（Ｓｉ３Ｎ４）により構成することができる。
オンチップレンズ１５１は、入射光を光電変換部１０１（ｎ型半導体領域１２２）に集光するレンズである。カラーフィルタ１５２は、入射光のうち所定の波長の光を透過する光学的なフィルタである。このカラーフィルタ１５２として、例えば、赤色光、緑色光および青色光を透過させるカラーフィルタを使用することができる。なお、同図の撮像素子１は、半導体基板１２１の配線領域が形成される面である表面とは異なる面である裏面に照射された入射光の撮像を行う撮像素子である。このような撮像素子１は、裏面照射型の撮像素子と称される。
前述のように撮像素子１を構成する半導体チップの端部には、ワイヤボンディングのためのパッドが半導体基板１２１の裏面に配置される。一方、画素１００等に接続される配線層１３２は、半導体基板１２１の表面に配置される。このため、半導体基板１２１の表面および裏面のそれぞれの配線を接続する必要がある。この接続は、貫通電極２００により行われる。前述のように、貫通電極２００は、表面側パッド２０１、導体層２０２、裏面側パッド２０３および筒状絶縁膜２０４により構成され、半導体基板１２１に形成された貫通孔２０９に形成される。このような貫通電極２００は、ＴＳＶ（Through Silicon Via）と称される。
筒状絶縁膜２０４は、半導体基板１２１を貫通する筒状に構成された絶縁膜であり、後述する導体層２０２や表面側パッド２０１と半導体基板１２１とを絶縁する絶縁膜である。この筒状絶縁膜２０４は、貫通孔（ビアホール）２０９の内側に配置される。具体的には、半導体基板１２１に筒状絶縁膜２０４を形成し、半導体基板１２１における筒状絶縁膜２０４の内側の領域を除去することにより、筒状、すなわち内側が中空に構成することができる。筒状絶縁膜２０４は、絶縁物、例えば、ＳｉＯ２により構成することができる。このＳｉＯ２からなる筒状絶縁膜２０４は、例えば、半導体基板１２１に溝を形成し、熱酸化を行うことにより形成することができる。また、例えば、ＡＬＤ（Atomic Layer Deposition）により形成することもできる。また、筒状絶縁膜２０４は、窒化シリコン（Ｓｉ３Ｎ４）、酸窒化シリコン（ＳｉＯＮ）および炭素を含む酸化シリコン（ＳｉＯＣ）等の他のシリコン酸化物や窒化物により構成することもできる。また、これら複数の絶縁物を積層して筒状絶縁膜２０４を構成することも可能である。
表面側パッド２０１は、半導体基板１２１の表面に形成される電極である。この表面側パッド２０１の底面には、後述する導体層２０２が隣接して配置され、導体層２０２と電気的に接続される。表面側パッド２０１は、例えば、金属により構成することができる。具体的には、Ｗ、ＡｌおよびＣｕ等により構成することができる。また、バリア金属を半導体基板１２１との間に配置することもできる。バリア金属には、例えば、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、ルテニウム（Ｒｕ）、コバルト（Ｃｏ）およびジルコニウム（Ｚｒ）を使用することができる。表面側パッド２０１は筒状絶縁膜２０４の内側に配置される。この際、表面側パッド２０１は、筒状絶縁膜２０４より小さい大きさに構成される。この表面側パッド２０１の表面を覆うように絶縁層１３１がさらに配置される。これら筒状絶縁膜２０４および絶縁層１３１により、表面側パッド２０１は半導体基板１２１と絶縁される。
貫通電極２００を形成する際、表面側パッド２０１は、筒状絶縁膜２０４の内側における半導体基板１２１の表面に隣接して形成される。次に、筒状絶縁膜２０４が表面側パッド２０１に隣接して配置される。その後、上述した筒状絶縁膜２０４の内側の領域の半導体基板１２１が除去され、導体層２０２が筒状絶縁膜２０４の内側に配置される。その筒状絶縁膜２０４の内側の半導体基板１２１の除去は、プラズマによるエッチング（例えば、ドライエッチング）とは異なる方法により除去される。なお、筒状絶縁膜２０４の内側の表面側パッド２０１に隣接する半導体基板１２１が除去された後は、絶縁層１３１により表面側パッド２０１が保持される。
筒状絶縁膜２０４の内側の半導体基板１２１は、例えば、ウェットエッチングにより除去することができる。これは、薬液（エッチング液）により半導体基板１２１を構成するシリコンを溶解させるエッチング方法である。この薬液には水酸化カリウム（ＫＯＨ）やアンモニア等を含有するアルカリ系の薬液を使用することができる。また、例えば、ケミカルドライエッチングを適用することもできる。これは、弗素（Ｆ）化合物のガス中で放電を行ってＦのラジカルを生成し、このＦラジカルによりエッチングを行う方法である。半導体基板１２１（ウェハ）が配置されたチャンバとは異なる場所で放電が行われるため、ドライエッチングのようなウェハへのプラズマの入射を生じることなくエッチングを行うことができる。
導体層２０２は、半導体基板１２１の表面および裏面に貫通して配置される導体である。この導体層２０２は、筒状絶縁膜２０４の内側に隣接して配置されるとともに表面側パッド２０１および裏面側パッド２０３に隣接して配置され、表面側パッド２０１および裏面側パッド２０３の間を電気的に接続する。導体層２０２は、例えば、Ｃｕにより構成することができ、めっきにより形成することができる。また、導体層２０２は、例えば、ＷおよびＡｌにより構成することができる。この際、導体層２０２は、ＣＶＤ（Chemical Vapor Deposition）、ＰＶＤ（Physical Vapor Deposition）およびＡＬＤにより形成することができる。
裏面側パッド２０３は、半導体基板１２１の裏面に形成される電極である。この裏面側パッド２０３は、導体層２０２に隣接して配置され、導体層２０２を介して表面側パッド２０１と電気的に接続される。裏面側パッド２０３は、上述の表面側パッド２０１と同様の材料により構成することができる。また、同図の裏面側パッド２０３は、裏面側配線およびボンディングワイヤ２０６が接続されるボンディングパッドとしても使用される。なお、支持基板１６０は、配線領域に接着されて撮像素子１を支持する基板である。この支持基板１６０は、撮像素子１の製造工程において撮像素子１の強度を向上させる基板である。例えば、半導体ウェハやガラス基板を支持基板１６０として使用することができる。
［裏面側パッドの構成］
図４は、本開示の実施の形態に係る裏面側パッドの構成例を示す図である。同図は、ボンディングワイヤ２０６が接続された裏面側パッド２０３の様子を表す図である。なお、同図の点線は筒状絶縁膜２０４を表し、同図の一点鎖線は導体層２０２を表す。同図に表したように、裏面側パッド２０３は、貫通電極２００を構成するパッド部とボンディングパッドとが隣接して形成された形状に構成することができる。同図におけるａは、円環形状の断面に構成された筒状絶縁膜２０４の例を表した図である。筒状絶縁膜２０４は、直径が３０乃至５００μｍ、絶縁膜の厚さが０．１乃至１００μｍに構成することができる。また、２乃至１００μｍの深さに形成することができる。また、同図におけるｂは、環状の矩形の断面に構成された筒状絶縁膜２０４の例を表した図である。
これらの筒状絶縁膜２０４の内側には、導体層２０２が配置される。裏面側パッド２０３に接する領域の導体層２０２は、筒状絶縁膜２０４よりも小さい大きさに構成することができる。後述するように、半導体基板１２１の裏面の絶縁層１４１に導体層２０２を配置するための開口部（図７におけるｊの開口部４０３）を形成する際、筒状絶縁膜２０４が損傷を受けることを防ぐためである。なお、筒状絶縁膜２０４の形状は、この例に限定されない。例えば、８角形の形状に断面が構成された筒状絶縁膜２０４を使用することもできる。
［撮像素子の製造方法］
図５乃至８は、本開示の第１の実施の形態に係る撮像素子の製造方法の一例を示す図である。まず、半導体基板１２１の貫通電極２００を形成する位置に筒状の溝４０１を形成する。これは、例えば、リソグラフィにより溝４０１の位置に開口部が形成されたレジストを半導体基板１２１の表面に配置し、ドライエッチングを行うことにより形成することができる。この際、溝４０１は、半導体基板１２１を貫通しない深さに形成することができる。後の工程において、半導体基板１２１を薄肉化するためである（図５におけるａ）。次に、溝４０１に筒状絶縁膜２０４の材料となる絶縁物を配置する。これは、前述した熱酸化等により行うことができる（図５におけるｂ）。これにより、筒状絶縁膜２０４を形成することができる。
次に、イオン打込み等により半導体基板１２１にｎ型半導体領域１２２等を形成する。次に、ゲート絶縁膜（絶縁層１３１）、ゲート１２４を順に形成し、半導体基板１２１上に素子を形成する。その後、絶縁層１３１を積層し、ビアプラグ１３３を形成する。絶縁層１３１の形成は、ＣＶＤ等によりＳｉＯ２等の材料を成膜することにより行うことができる。ビアプラグ１３３は、絶縁層１３１に形成されたビアホールにＷ等の金属を配置し、表面を平坦化することにより形成することができる。なお、平坦化は、例えば、化学的機械的研磨（ＣＭＰ：Chemical Mechanical Polishing）により行うことができる（図５におけるｃ）。
次に、表面側パッド２０１を形成する位置の絶縁層１３１に開口部４０２を形成する。この開口部４０２は、筒状絶縁膜２０４の内側の領域に形成される。開口部４０２は、図５におけるａと同様に、開口部４０２の位置に開口部が形成されたレジストを配置してドライエッチングを行い、開口部に隣接する絶縁層１３１を除去することにより形成することができる。この際、半導体基板１２１の表面を浅くエッチングしてもよい（図５におけるｄ）。次に、開口部４０２にバリア金属およびＣｕ等の表面側パッド２０１の材料となる金属膜を順に成膜して表面側パッド２０１を形成する（図６におけるｅ）。これにより、表面側パッド２０１を配置することができる。図５におけるｄおよび図６におけるｅに表した工程は、特許請求の範囲に記載の表面側パッド配置工程に該当する。
次に、絶縁層１３１および配線層１３２を積層し、配線領域を形成する。これにより、素子と表面側パッド２０１とが配線層１３２により接続される。また、表面側パッド２０１を覆う絶縁層１３１を半導体基板１２１の表面に配置することができる（図６におけるｆ）。図６におけるｆに表した工程は、特許請求の範囲に記載の絶縁層配置工程に該当する。
次に、撮像素子１に支持基板１６０を接着し、表裏を反転する。次に半導体基板１２１の裏面を研削して薄肉化する。裏面の研削は、筒状絶縁膜２０４の裏面側の端部の位置まで行う。この研削は、例えば、ＣＭＰやエッチング（ドライエッチングおよびウェットエッチング）により行うことができる。これにより、筒状絶縁膜２０４が半導体基板１２１を貫通する形状に構成される（図６におけるｇ）。図５におけるａおよびｂならびに図６におけるｇに表した工程は、特許請求の範囲に記載の筒状絶縁膜配置工程に該当する。
次に、半導体基板１２１の裏面に絶縁層１４１を形成する。これは、絶縁層１３１の成膜と同様に行うことができる（図７におけるｈ）。次に、画素アレイ部１０の画素１００にカラーフィルタ１５２およびオンチップレンズ１５１を形成する（図７におけるｉ）。
次に、裏面側パッド２０３を形成する位置の絶縁層１４１に開口部４０３を形成する。この開口部４０３は、筒状絶縁膜２０４の内側の領域に形成する。この際、開口部４０３は、筒状絶縁膜２０４の内径より小さい大きさに形成する。開口部４０３の形成は、開口部４０２の形成と同様にレジストの配置およびドライエッチングにより行うことができる（図７におけるｊ）。
次に、筒状絶縁膜２０４の内側の半導体基板１２１を構成するシリコンを除去する。これにより、貫通孔２０９を形成することができ、表面側パッド２０１の底面を露出させることができる。半導体基板１２１を構成するシリコンの除去は、前述のようにプラズマによるエッチングとは異なる方法（ウェットエッチングやケミカルドライエッチング）により行うことができる。これにより、筒状絶縁膜２０４の内側の半導体基板１２１を除去することができる（図８におけるｋ）。図８におけるｋに表した工程は、特許請求の範囲に記載の半導体基板除去工程に該当する。
次に、貫通孔２０９内に導体層２０２を配置する。これは、貫通孔２０９の内部にバリア金属を成膜した後、例えば、Ｃｕを電解めっきにより成膜して行うことができる。なお、電解めっきを行う際には、バリア金属の表面に電解めっきのためのシード層を形成してもよい。なお、表面側パッド２０１および導体層２０２の間の抵抗値を小さくするため、バリア金属を配置する前に表面側パッド２０１の底面を還元処理することもできる。これにより、筒状絶縁膜２０４の内側の表面側パッド２０１に隣接する導体層２０２を配置することができる（図８におけるｌ）。図８におけるｌに表した工程は、特許請求の範囲に記載の導体層配置工程に該当する。
次に、裏面側パッド２０３を導体層２０２に隣接して配置する。裏面側パッド２０３は、前述した表面側パッド２０１と同様の工程により配置することができる。（図８におけるｍ）。図８におけるｍに表した工程は、特許請求の範囲に記載の裏面側パッド配置工程に該当する。
以上説明した工程により、貫通電極２００を形成することができる。半導体基板１２１に筒状絶縁膜２０４を形成し、当該筒状絶縁膜２０４の内側の半導体基板１２１の表面に表面側パッド２０１を形成する。この際、図５におけるｄおよび図６におけるｅに表したように、半導体基板１２１の表面に隣接して表面側パッド２０１が形成される。すなわち、半導体基板１２１および表面側パッド２０１の間には、ＳｉＯ２等の絶縁物が介在しない構成となる。このため、図８におけるｋに表した筒状絶縁膜２０４の内側の半導体基板１２１の除去を容易に行うことができる。シリコンを除去しながら筒状絶縁膜２０４を構成する絶縁物を除去しない選択エッチングを適用することが可能なためである。
これに対し、半導体基板１２１および表面側パッド２０１の間に絶縁層１３１が配置される構成の場合には、筒状絶縁膜２０４の内側の半導体基板１２１を除去した後に、表面側パッド２０１に隣接する絶縁層１３１を除去する必要がある。しかし、絶縁層１３１は、筒状絶縁膜２０４と同じ材質であるため、絶縁層１３１を除去する際に筒状絶縁膜２０４も除去されることとなり、導体層２０２および半導体基板１２１が短絡することとなる。
図８におけるｋにおいて説明したように、筒状絶縁膜２０４の内側の半導体基板１２１の除去には、ウェットエッチングやケミカルドライエッチングを採用することができる。筒状絶縁膜２０４がエッチングバリアとなり、半導体基板１２１のエッチングを防ぐことができるため、等方性のエッチング方法を採用した場合であっても、高いアスペクト比の貫通孔２０９を形成することが可能となる。
筒状絶縁膜２０４を配置して半導体基板１２１のエッチング範囲を制限するとともに表面側パッド２０１および半導体基板１２１の間に絶縁物が配置されない構成にすることにより、ドライエッチングを行うことなく貫通孔２０９を形成することができる。ドライエッチングを使用しないため、製造工程における撮像素子１の損傷を防止することができる。ドライエッチングでは、プラズマ状のエッチングガスをウェハに直接入射させてエッチングを行う。異方性のエッチングによる微細なエッチングが可能な反面、イオン化したガスによるウェハの帯電を生じる。具体的には、表面側パッド２０１および表面側パッド２０１に接続された素子が帯電し、ＭＯＳトランジスタの特性の変化や部分的な絶縁破壊による劣化を生じる。保護ダイオードを追加することにより高い電圧の帯電を防止することは可能であるが、集積度が低下することとなる。
また、ドライエッチングを使用する場合には、エッチング後に表面側パッド２０１の底面の清浄化工程を追加する必要がある。エッチングガスに含まれるＦによる反応生成物が析出するためである。このようにウェットエッチング等を使用して貫通孔２０９を形成することにより、素子の劣化等を防止するとともに製造工程を簡略化することができる。ビアラスト方式を採用した撮像素子１の製造が可能となる。
以上説明したように、本開示の第１の実施の形態の撮像素子１では、筒状絶縁膜２０４を半導体基板１２１に形成するとともに筒状絶縁膜２０４の内側の半導体基板１２１の表面に隣接して表面側パッド２０１を形成する。その後、半導体基板１２１の裏面から筒状絶縁膜２０４の内側の半導体基板１２１をエッチングにより除去して貫通孔２０９を形成する。このように、表面側パッド２０１および半導体基板１２１の間に絶縁物が配置されない構成を採ることができるため、貫通孔２０９の形成の際の撮像素子１の劣化を防止することができる。
＜２．第２の実施の形態＞
上述の第１の実施の形態の撮像素子１は、貫通孔２０９が導体層２０２により埋められた形状に構成されていた。これに対し、本開示の第２の実施の形態の撮像素子１は、配線層と同様の薄膜状の導体層を使用する点で、上述の第１の実施の形態と異なる。
［撮像素子の断面構成］
図９は、本開示の第２の実施の形態に係る撮像素子の構成例を示す断面図である。同図の撮像素子１は、貫通電極２００の導体層２０２の代わりに導体層２０７を使用する点で、図３において説明した撮像素子１と異なる。同図の導体層２０７は、裏面側パッド２０３と同じ厚さの膜に構成することができる。また、導体層２０７および裏面側パッド２０３を同時に形成することもできる。このような導体層２０７を使用することにより、貫通孔２０９に導体を配置する工程を短縮することができる。大口径の貫通電極２００を形成する場合において、貫通電極２００の形成を簡略化することが可能となる。
これ以外の撮像素子１の構成は本開示の第１の実施の形態において説明した撮像素子１の構成と同様であるため、説明を省略する。
以上説明したように、本開示の第２の実施の形態の撮像素子１は、薄膜形状の導体層２０７を使用することにより、貫通電極２００の形成を簡略化することができる。
＜３．第３の実施の形態＞
上述の第１の実施の形態の撮像素子１は、１つの表面側パッド２０１を使用していた。これに対し、本開示の第３の実施の形態の撮像素子１は、複数の表面側パッドを使用する点で、上述の第１の実施の形態と異なる。
［撮像素子の断面構成］
図１０は、本開示の第３の実施の形態に係る撮像素子の構成例を示す断面図である。同図の撮像素子１は、表面側パッド２０１の代わりに複数の表面側パッド２０８を使用する点で、図３において説明した撮像素子１と異なる。同図の表面側パッド２０８は、比較的小径に形成されたパッドである。このため、配線層１３２と同様の製造プロセスにより形成することができる。製造工程を共通にすることも可能となり、貫通電極２００の製造工程を簡略化することができる。また、複数の表面側パッド２０８を配置することにより、配線層１３２および導体層２０２の間の抵抗値の増加を軽減することができる。
これ以外の撮像素子１の構成は本開示の第１の実施の形態において説明した撮像素子１の構成と同様であるため、説明を省略する。
以上説明したように、本開示の第３の実施の形態の撮像素子１は、比較的小径の表面側パッド２０８を使用することにより、配線層１３２と同様の製造工程を適用することができ、貫通電極２００の製造工程を簡略化することができる。
＜４．第４の実施の形態＞
上述の第１の実施の形態の撮像素子１は、半導体基板１２１の素子を形成する前に筒状絶縁膜２０４を形成していた。これに対し、本開示の第４の実施の形態の撮像素子１は、半導体基板１２１の素子を形成した後に筒状絶縁膜２０４を形成する点で、上述の第１の実施の形態と異なる。
［撮像素子の製造方法］
図１１は、本開示の第４の実施の形態に係る撮像素子の製造方法の一例を示す図である。まず、半導体基板１２１に素子を形成する。すなわち、ｎ型半導体領域１２２やゲートを形成し、表面側パッド２０１を配置する。次に配線領域を形成する（同図におけるａ）。これにより、半導体基板１２１に隣接する表面側パッド２０１を形成することができる。同図におけるａに表した工程は、特許請求の範囲に記載の表面側パッド形成工程に該当する。
次に、支持基板１６０を接着して表裏を反転し、半導体基板１２１の裏面を研削して薄肉化する。次に、半導体基板１２１の表面に配置された表面側パッド２０１を囲繞する位置に溝４１１を形成する。この溝４１１は、半導体基板１２１を貫通する筒状に構成する（同図におけるｂ）。次に、溝４１１に筒状絶縁膜２０４の材料となる絶縁物を配置する（同図におけるｃ）。これにより、筒状絶縁膜２０４を形成することができる。同図におけるｂおよびｃに表した工程は、特許請求の範囲に記載の筒状絶縁膜配置工程に該当する。その後、図７におけるｈにおいて説明した撮像素子１の製造工程に移行する。
このように、同図の製造方法では、半導体基板１２１の素子領域や配線領域を形成した後に、半導体基板１２１の裏面から筒状の溝４１１形成および絶縁物の配置を行って筒状絶縁膜２０４を形成する。これにより、素子領域の形成と、表面側パッド２０１以外の貫通電極２００の形成とを分離して行うことができる。例えば、これらを異なる事業所により製造することもできる。素子領域が形成された半導体基板１２１の調達先の多様化が可能となる。
これ以外の撮像素子１の構成は本開示の第１の実施の形態において説明した撮像素子１の構成と同様であるため、説明を省略する。
以上説明したように、本開示の第４の実施の形態の撮像素子１は、半導体基板１２１の裏面から筒状の溝４１１を形成することにより、半導体基板１２１の表面側および裏面側の製造工程を分離して製造することができる。
＜５．第５の実施の形態＞
上述の第１の実施の形態の撮像素子１は、ワイヤボンディングにより撮像素子１を構成する半導体チップをパッケージに接続し、実装していた。これに対し、本開示の第５の実施の形態の撮像素子１は、底面に配置した半田ボールにより実装を行う点で、上述の第１の実施の形態と異なる。
［撮像素子の断面構成］
図１２は、本開示の第５の実施の形態に係る撮像素子の構成例を示す断面図である。同図の撮像素子１は、以下の点で図３において説明した撮像素子１と異なる。同図の撮像素子１には、半導体基板１２１の配線領域が形成された面に入射光が照射される表面照射型の撮像素子を使用する。また、同図の撮像素子１は、ワイヤボンディングの代わりに半田ボールにより実装される。
同図の撮像素子１では、画素１００により生成された画像信号は、貫通電極２００を介して半導体基板１２１の裏面に配置された裏面側パッド２０３に伝達される。この裏面側パッド２０３には半田ボール２０５が配置されており、この半田ボール２０５を介して撮像装置等の回路基板に実装されて、使用される。撮像素子１を構成する半導体チップの裏面に配置された半田ボールにより実装が行われるため、図３に表した撮像素子１と比較して小型に構成することができ、実装面積を縮小することができる。
なお、本開示に係る半導体装置の構成は、この例に限定されない。例えば、ＣＳＰ（Chip Size Package）等の小型化したパッケージに構成される半導体装置に適用することができる。
これ以外の撮像素子１の構成は本開示の第１の実施の形態において説明した撮像素子１の構成と同様であるため、説明を省略する。
以上説明したように、本開示の第５の実施の形態の撮像素子１は、表面照射型の撮像素子１を使用して半田ボールにより実装を行うことにより、撮像素子１を小型化することができる。
＜６．カメラへの応用例＞
本技術は、様々な製品に応用することができる。例えば、本技術は、カメラ等の撮像装置に搭載される撮像素子として実現されてもよい。
図１３は、本技術が適用され得る撮像装置の一例であるカメラの概略的な構成例を示すブロック図である。同図のカメラ１０００は、レンズ１００１と、撮像素子１００２と、撮像制御部１００３と、レンズ駆動部１００４と、画像処理部１００５と、操作入力部１００６と、フレームメモリ１００７と、表示部１００８と、記録部１００９とを備える。
レンズ１００１は、カメラ１０００の撮影レンズである。このレンズ１００１は、被写体からの光を集光し、後述する撮像素子１００２に入射させて被写体を結像させる。
撮像素子１００２は、レンズ１００１により集光された被写体からの光を撮像する半導体素子である。この撮像素子１００２は、照射された光に応じたアナログの画像信号を生成し、デジタルの画像信号に変換して出力する。
撮像制御部１００３は、撮像素子１００２における撮像を制御するものである。この撮像制御部１００３は、制御信号を生成して撮像素子１００２に対して出力することにより、撮像素子１００２の制御を行う。また、撮像制御部１００３は、撮像素子１００２から出力された画像信号に基づいてカメラ１０００におけるオートフォーカスを行うことができる。ここでオートフォーカスとは、レンズ１００１の焦点位置を検出して、自動的に調整するシステムである。このオートフォーカスとして、撮像素子１００２に配置された位相差画素により像面位相差を検出して焦点位置を検出する方式（像面位相差オートフォーカス）を使用することができる。また、画像のコントラストが最も高くなる位置を焦点位置として検出する方式（コントラストオートフォーカス）を適用することもできる。撮像制御部１００３は、検出した焦点位置に基づいてレンズ駆動部１００４を介してレンズ１００１の位置を調整し、オートフォーカスを行う。なお、撮像制御部１００３は、例えば、ファームウェアを搭載したＤＳＰ（Digital Signal Processor）により構成することができる。
レンズ駆動部１００４は、撮像制御部１００３の制御に基づいて、レンズ１００１を駆動するものである。このレンズ駆動部１００４は、内蔵するモータを使用してレンズ１００１の位置を変更することによりレンズ１００１を駆動することができる。
画像処理部１００５は、撮像素子１００２により生成された画像信号を処理するものである。この処理には、例えば、画素毎の赤色、緑色および青色に対応する画像信号のうち不足する色の画像信号を生成するデモザイク、画像信号のノイズを除去するノイズリダクションおよび画像信号の符号化等が該当する。画像処理部１００５は、例えば、ファームウェアを搭載したマイコンにより構成することができる。
操作入力部１００６は、カメラ１０００の使用者からの操作入力を受け付けるものである。この操作入力部１００６には、例えば、押しボタンやタッチパネルを使用することができる。操作入力部１００６により受け付けられた操作入力は、撮像制御部１００３や画像処理部１００５に伝達される。その後、操作入力に応じた処理、例えば、被写体の撮像等の処理が起動される。
フレームメモリ１００７は、１画面分の画像信号であるフレームを記憶するメモリである。このフレームメモリ１００７は、画像処理部１００５により制御され、画像処理の過程におけるフレームの保持を行う。
表示部１００８は、画像処理部１００５により処理された画像を表示するものである。この表示部１００８には、例えば、液晶パネルを使用することができる。
記録部１００９は、画像処理部１００５により処理された画像を記録するものである。この記録部１００９には、例えば、メモリカードやハードディスクを使用することができる。
以上、本発明が適用され得るカメラについて説明した。本技術は以上において説明した構成のうち、撮像素子１００２に適用され得る。具体的には、図１において説明した撮像素子１は、撮像素子１００２に適用することができる。撮像素子１００２に撮像素子１を適用することにより製造工程における撮像素子１の劣化を防止することができる。
なお、ここでは、一例としてカメラについて説明したが、本発明に係る技術は、その他、例えば監視装置等に適用されてもよい。
最後に、上述した各実施の形態の説明は本開示の一例であり、本開示は上述の実施の形態に限定されることはない。このため、上述した各実施の形態以外であっても、本開示に係る技術的思想を逸脱しない範囲であれば、設計等に応じて種々の変更が可能であることは勿論である。
なお、本技術は以下のような構成もとることができる。
（１）半導体基板を貫通する筒状に構成される筒状絶縁膜と、
前記筒状絶縁膜の内側における前記半導体基板の表面に隣接して形成された表面側パッドと、
前記表面側パッドに隣接する前記筒状絶縁膜の内側の前記半導体基板を除去した後に前記表面側パッドおよび前記筒状絶縁膜の内側に隣接して配置される導体層と、
前記半導体基板の裏面に配置されて前記導体層を介して前記表面側パッドと接続される裏面側パッドと
を具備する半導体装置。
（２）前記導体層は、前記表面側パッドに隣接する前記筒状絶縁膜の内側の前記半導体基板がプラズマによるエッチングとは異なる方法により除去された後に前記配置される前記（１）に記載の半導体装置。
（３）前記導体層は、前記表面側パッドに隣接する前記筒状絶縁膜の内側の前記半導体基板がウェットエッチングにより除去された後に前記配置される前記（２）に記載の半導体装置。
（４）前記導体層は、前記表面側パッドに隣接する前記筒状絶縁膜の内側の前記半導体基板がケミカルドライエッチングにより除去された後に前記配置される前記（２）に記載の半導体装置。
（５）前記半導体基板の表面に配置されて前記表面側パッドを覆う絶縁層をさらに具備する前記（１）から（４）のいずれかに記載の半導体装置。
（６）半導体基板を貫通する筒状に構成される筒状絶縁膜の内側における前記半導体基板の表面に隣接して形成された表面側パッドと前記筒状絶縁膜の内側とに隣接する前記半導体基板を除去する半導体基板除去工程と、
前記半導体基板が除去された前記筒状絶縁膜の内側および前記表面側パッドに隣接する導体層を配置する導体層配置工程と、
前記半導体基板の裏面に前記導体層を介して前記表面側パッドと接続される裏面側パッドを配置する裏面側パッド配置工程と
を具備する半導体装置の製造方法。
（７）前記半導体基板除去工程は、プラズマによるエッチングとは異なる方法により前記表面側パッドに隣接する前記筒状絶縁膜の内側の前記半導体基板が除去される前記（６）に記載の半導体装置の製造方法。
（８）前記半導体基板除去工程は、ウェットエッチングにより前記表面側パッドに隣接する前記筒状絶縁膜の内側の前記半導体基板が除去される前記（７）に記載の半導体装置の製造方法。
（９）前記半導体基板除去工程は、ケミカルドライエッチングにより前記表面側パッドに隣接する前記筒状絶縁膜の内側の前記半導体基板が除去される前記（７）に記載の半導体装置の製造方法。
（１０）前記形成された表面側パッドを覆う絶縁層を前記半導体基板の表面に配置する絶縁層配置工程をさらに具備し、
前記半導体基板除去工程は、前記絶縁層が配置された後に前記半導体基板を除去する
前記（６）から（９）のいずれかに記載の半導体装置の製造方法。
（１１）半導体基板に筒状絶縁膜を配置する筒状絶縁膜配置工程と、
前記配置された筒状絶縁膜の内側における前記半導体基板の表面に隣接する表面側パッドを形成する表面側パッド形成工程と
をさらに具備し、
前記半導体基板除去工程は、前記配置された筒状絶縁膜の内側における前記半導体基板の表面に隣接して形成された表面側パッドと前記筒状絶縁膜の内側とに隣接する前記半導体基板を除去する
前記（６）から（１０）のいずれかに記載の半導体装置の製造方法。
（１２）半導体基板の表面に隣接する表面側パッドを形成する表面側パッド形成工程と、
前記形成された表面側パッドを囲繞する筒状に構成されるとともに前記半導体基板を貫通する絶縁膜である筒状絶縁膜を配置する筒状絶縁膜配置工程と
をさらに具備し、
前記半導体基板除去工程は、前記配置された筒状絶縁膜の内側における前記半導体基板の表面に隣接して形成された表面側パッドと前記筒状絶縁膜の内側とに隣接する前記半導体基板を除去する
前記（６）から（１０）のいずれかに記載の半導体装置の製造方法。
１ 撮像素子
１０ 画素アレイ部
１００ 画素
１０１ 光電変換部
１０３ ＭＯＳトランジスタ
１２１ 半導体基板
１３１、１４１ 絶縁層
１３２ 配線層
２００ 貫通電極
２０１、２０８ 表面側パッド
２０２、２０７ 導体層
２０３ 裏面側パッド
２０４ 筒状絶縁膜
２０９ 貫通孔
１００２ 撮像素子

Claims (12)

  1. 半導体基板を貫通する筒状に構成される筒状絶縁膜と、
    前記筒状絶縁膜の内側における前記半導体基板の表面に隣接して形成された表面側パッドと、
    前記表面側パッドに隣接する前記筒状絶縁膜の内側の前記半導体基板を除去した後に前記表面側パッドおよび前記筒状絶縁膜の内側に隣接して配置される導体層と、
    前記半導体基板の裏面に配置されて前記導体層を介して前記表面側パッドと接続される裏面側パッドと
    を具備する半導体装置。
  2. 前記導体層は、前記表面側パッドに隣接する前記筒状絶縁膜の内側の前記半導体基板がプラズマによるエッチングとは異なる方法により除去された後に前記配置される請求項１記載の半導体装置。
  3. 前記導体層は、前記表面側パッドに隣接する前記筒状絶縁膜の内側の前記半導体基板がウェットエッチングにより除去された後に前記配置される請求項２記載の半導体装置。
  4. 前記導体層は、前記表面側パッドに隣接する前記筒状絶縁膜の内側の前記半導体基板がケミカルドライエッチングにより除去された後に前記配置される請求項２記載の半導体装置。
  5. 前記半導体基板の表面に配置されて前記表面側パッドを覆う絶縁層をさらに具備する請求項１記載の半導体装置。
  6. 半導体基板を貫通する筒状に構成される筒状絶縁膜の内側における前記半導体基板の表面に隣接して形成された表面側パッドと前記筒状絶縁膜の内側とに隣接する前記半導体基板を除去する半導体基板除去工程と、
    前記半導体基板が除去された前記筒状絶縁膜の内側および前記表面側パッドに隣接する導体層を配置する導体層配置工程と、
    前記半導体基板の裏面に前記導体層を介して前記表面側パッドと接続される裏面側パッドを配置する裏面側パッド配置工程と
    を具備する半導体装置の製造方法。
  7. 前記半導体基板除去工程は、プラズマによるエッチングとは異なる方法により前記表面側パッドに隣接する前記筒状絶縁膜の内側の前記半導体基板が除去される請求項６記載の半導体装置の製造方法。
  8. 前記半導体基板除去工程は、ウェットエッチングにより前記表面側パッドに隣接する前記筒状絶縁膜の内側の前記半導体基板が除去される請求項７記載の半導体装置の製造方法。
  9. 前記半導体基板除去工程は、ケミカルドライエッチングにより前記表面側パッドに隣接する前記筒状絶縁膜の内側の前記半導体基板が除去される請求項７記載の半導体装置の製造方法。
  10. 前記形成された表面側パッドを覆う絶縁層を前記半導体基板の表面に配置する絶縁層配置工程をさらに具備し、
    前記半導体基板除去工程は、前記絶縁層が配置された後に前記半導体基板を除去する
    請求項６記載の半導体装置の製造方法。
  11. 半導体基板に筒状絶縁膜を配置する筒状絶縁膜配置工程と、
    前記配置された筒状絶縁膜の内側における前記半導体基板の表面に隣接する表面側パッドを形成する表面側パッド形成工程と
    をさらに具備し、
    前記半導体基板除去工程は、前記配置された筒状絶縁膜の内側における前記半導体基板の表面に隣接して形成された表面側パッドと前記筒状絶縁膜の内側とに隣接する前記半導体基板を除去する
    請求項６記載の半導体装置の製造方法。
  12. 半導体基板の表面に隣接する表面側パッドを形成する表面側パッド形成工程と、
    前記形成された表面側パッドを囲繞する筒状に構成されるとともに前記半導体基板を貫通する絶縁膜である筒状絶縁膜を配置する筒状絶縁膜配置工程と
    をさらに具備し、
    前記半導体基板除去工程は、前記配置された筒状絶縁膜の内側における前記半導体基板の表面に隣接して形成された表面側パッドと前記筒状絶縁膜の内側とに隣接する前記半導体基板を除去する
    請求項６記載の半導体装置の製造方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2022165377A (ja) * 2021-04-19 2022-10-31 台湾積體電路製造股▲ふん▼有限公司 イメージセンサ及びその製造方法
WO2023139926A1 (ja) * 2022-01-21 2023-07-27 ソニーセミコンダクタソリューションズ株式会社 半導体装置および半導体装置の製造方法

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002289623A (ja) 2001-03-28 2002-10-04 Toshiba Corp 半導体装置及びその製造方法
JP4212293B2 (ja) 2002-04-15 2009-01-21 三洋電機株式会社 半導体装置の製造方法
JP2005303258A (ja) 2004-03-16 2005-10-27 Fujikura Ltd デバイス及びその製造方法
JP4439976B2 (ja) 2004-03-31 2010-03-24 Ｎｅｃエレクトロニクス株式会社 半導体装置およびその製造方法
CN100449709C (zh) * 2005-02-14 2009-01-07 东京毅力科创株式会社 基板处理方法、清洗方法、电子设备的制造方法和程序
US7538413B2 (en) * 2006-12-28 2009-05-26 Micron Technology, Inc. Semiconductor components having through interconnects
JP5563186B2 (ja) 2007-03-30 2014-07-30 ピーエスフォー ルクスコ エスエイアールエル 半導体装置及びその製造方法
US20080303154A1 (en) * 2007-06-11 2008-12-11 Hon-Lin Huang Through-silicon via interconnection formed with a cap layer
JP2009181981A (ja) 2008-01-29 2009-08-13 Renesas Technology Corp 半導体装置の製造方法および半導体装置
JP5177015B2 (ja) * 2009-02-27 2013-04-03 富士通株式会社 パッケージドデバイスおよびパッケージドデバイス製造方法
US8263492B2 (en) * 2009-04-29 2012-09-11 International Business Machines Corporation Through substrate vias
US20110248405A1 (en) 2010-04-09 2011-10-13 Qualcomm Incorporated Selective Patterning for Low Cost through Vias
JP5423572B2 (ja) * 2010-05-07 2014-02-19 セイコーエプソン株式会社 配線基板、圧電発振器、ジャイロセンサー、配線基板の製造方法
JP5821284B2 (ja) 2011-05-30 2015-11-24 セイコーエプソン株式会社 配線基板、赤外線センサー及び貫通電極形成方法
JP5998459B2 (ja) * 2011-11-15 2016-09-28 ローム株式会社 半導体装置およびその製造方法、電子部品
JP5994167B2 (ja) * 2011-11-15 2016-09-21 ローム株式会社 半導体装置およびその製造方法、電子部品
US10083893B2 (en) * 2014-01-30 2018-09-25 Toshiba Memory Corporation Semiconductor device and semiconductor device manufacturing method
WO2015117222A1 (en) * 2014-02-05 2015-08-13 Conversant Intellectual Property Management Inc. A dram memory device with manufacturable capacitor
US10892269B2 (en) * 2014-09-12 2021-01-12 Toshiba Memory Corporation Semiconductor memory device having a bonded circuit chip including a solid state drive controller connected to a control circuit
US9611138B2 (en) * 2014-10-14 2017-04-04 The Regents Of The University Of California Through-wafer interconnects for MEMS double-sided fabrication process (TWIDS)
US9613864B2 (en) * 2014-10-15 2017-04-04 Micron Technology, Inc. Low capacitance interconnect structures and associated systems and methods
KR102400185B1 (ko) * 2014-11-12 2022-05-20 삼성전자주식회사 관통전극을 갖는 반도체 소자
JP2016225471A (ja) * 2015-05-29 2016-12-28 株式会社東芝 半導体装置および半導体装置の製造方法
JP2017050340A (ja) * 2015-08-31 2017-03-09 株式会社ソシオネクスト 半導体装置、及び半導体装置の製造方法
US9806052B2 (en) * 2015-09-15 2017-10-31 Qualcomm Incorporated Semiconductor package interconnect
JP2017168528A (ja) * 2016-03-14 2017-09-21 東芝メモリ株式会社 半導体製造方法
US10070525B2 (en) * 2016-12-28 2018-09-04 Intel Corporation Internal to internal coaxial via transition structures in package substrates
JP2019040924A (ja) * 2017-08-22 2019-03-14 新光電気工業株式会社 配線基板及びその製造方法と電子装置
WO2020098215A1 (zh) * 2018-11-12 2020-05-22 通富微电子股份有限公司 一种半导体芯片封装方法及封装器件
US11031348B2 (en) * 2019-07-24 2021-06-08 Nanya Technology Corporation Semiconductor structure

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2022165377A (ja) * 2021-04-19 2022-10-31 台湾積體電路製造股▲ふん▼有限公司 イメージセンサ及びその製造方法
JP7430206B2 (ja) 2021-04-19 2024-02-09 台湾積體電路製造股▲ふん▼有限公司 イメージセンサ及びその製造方法
WO2023139926A1 (ja) * 2022-01-21 2023-07-27 ソニーセミコンダクタソリューションズ株式会社 半導体装置および半導体装置の製造方法

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