TW201417255A - 半導體裝置，固態成像裝置及電子設備 - Google Patents

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Abstract

本發明揭示一種半導體裝置，其包含：一第一半導體區段，在其一側處包含一第一佈線層，該第一半導體區段進一步包含一光電二極體；一第二半導體區段，在其一側處包含一第二佈線層，該第一半導體區段及該第二半導體區段固定在一起；一第三半導體區段，在其一側處包含一第三佈線層，該第二半導體區段及該第三半導體區段固定在一起以使得該第一半導體區段、該第二半導體區段及該第三半導體區段堆疊在一起；及一第一導電材料，其電連接(i)該第一佈線層、(ii)該第二佈線層及(iii)該第三佈線層中之至少兩者以使得該等經電連接佈線層電連通。

Description

半導體裝置，固態成像裝置及電子設備
本發明係關於一種固態成像裝置，且更特定而言係關於一種能夠容易提供一高品質堆疊式影像感測器之固態成像裝置。
作為固態成像裝置，存在以諸如一互補金屬氧化物半導體(CMOS)之一MOS型影像感測器為代表之一放大型固態成像裝置。另外，存在以一電荷耦合裝置(CCD)影像感測器為代表之一電荷轉移型固態成像裝置。
此等固態成像裝置頻繁地用於數位相機、數位視訊攝影機及諸如此類中。近年來，隨著固態成像裝置已安裝於具有相機之行動設備(諸如行動電話及個人數位助理(PDA))中，自具有一低電源電壓、低電力消耗及諸如此類之觀點考量，已頻繁地使用一MOS型影像感測器。
MOS型固態成像裝置包含：一像素陣列(像素區)，其中複數個單元像素以一個二維陣列形式配置；及一周邊電路區，且該等單元像素中之每一者包含係一光電轉換部分之一光電二極體以及複數個像素電晶體。複數個像素電晶體係由MOS電晶體形成，且通常包括三個電晶體，包含一轉移電晶體、一重設電晶體、一放大電晶體，或四個電晶體，額外包含一選擇電晶體。
另外，在上文所闡述之固態成像裝置中，已提出一堆疊式結構，其中具有不同功能之複數個半導體基板以一重疊方式堆疊且彼此電連接。
在堆疊式結構中，由於每一電路可經最佳地形成以便對應於每一半導體基板之功能，因此可能容易實現一裝置之高效能。
舉例而言，可能藉由以下步驟製造一高效能固態成像裝置：最佳地形成一感測器電路及一邏輯電路以便對應於包含感測器電路之一半導體基板及包含其中提供一電路處理信號之邏輯電路之一半導體基板之各別功能。此時，直通電極提供於半導體基板之基板上，且藉此該複數個半導體基板彼此電連接。
然而，若一半導體裝置係藉由藉助使用穿透一基板之一連接導體來將不同基板彼此連接而形成，則需要形成一連接孔同時維持深基板中之絕緣，且因此自形成連接孔且嵌入連接導體所需之一製造程序之經濟成本之觀點考量，一實際使用係困難的。
另一方面，舉例而言，若欲形成約1微米之一小接觸孔，則需要使一上部基板薄化至極限。在此情形中，可導致複雜步驟(諸如，將上部基板在經薄化之前附接至一支撐基板)及成本之一增加。另外，為以一高縱橫比將一連接導體嵌入於一連接孔中，需要使用具有一良好可塗覆性性質之一CVD膜(諸如鎢(W))作為一連接導體，且因此欲用作一連接導體之材料可係有限的。
因此，已提出諸如一固態成像裝置之一半導體裝置之一製造方法，該方法藉由充分展現每一效能、大量生產及成本之一減小來達成一高效能(舉例而言，參考PTL 1)。
PTL 1已提出一堆疊式結構，其中一背面型影像感測器之一支撐基板經堆疊成一邏輯電路，且藉由使用影像感測器之一薄化步驟來自頂部提供複數個連接觸點。
[引用列表] [專利文獻]
[PTL 1]
日本未經審查專利申請公開案第2010-245506號
期望容易提供一高品質堆疊式影像感測器。
根據本發明之至少一項實施例，提供一種半導體裝置，該半導體裝置包括：一第一半導體區段，在其一側處包含一第一佈線層，該第一半導體區段進一步包含一光電二極體；一第二半導體區段，在其一側處包含一第二佈線層，該第一半導體區段及該第二半導體區段固定在一起；一第三半導體區段，在其一側處包含一第三佈線層，該第二半導體區段及該第三半導體區段固定在一起以使得該第一半導體區段、該第二半導體區段及該第三半導體區段堆疊在一起，及一第一導電材料，其電連接(i)該第一佈線層、(ii)該第二佈線層及(iii)該第三佈線層中之至少兩者以使得該等經電連接佈線層電連通。
根據本發明之至少一項實施例，提供一種背面照明型固態成像裝置，該固態成像裝置包括：一第一半導體區段，在其一側上包含一第一佈線層，該第一半導體區段進一步包含一電路區及一像素區；一第二半導體區段，在其一側處包含一第二佈線層，該第一半導體區段及該第二半導體區段固定在一起；一第三半導體區段，在其一側處包含一第三佈線層，該第二半導體區段及該第三半導體區段固定在一起以使得該第一半導體區段、該第二半導體區段及該第三半導體區段堆疊在一起；及一第一導電材料，其電連接(i)該第一佈線層、(ii)該第 二佈線層及(iii)該第三佈線層中之至少兩者以使得該等經電連接佈線層電連通。
根據本發明之至少一項實施例，提供一種電子設備，該電子設備包括：一光學單元，及一固態成像裝置，該固態影像裝置包含：一第一半導體區段，在其一側處包含一第一佈線層；該第一半導體區段進一步包含一電路區及一像素區；一第二半導體區段，在其一側處包含一第二佈線層，該第一半導體區段及該第二半導體區段固定在一起；一第三半導體區段，在其一側處包含一第三佈線層，該第二半導體區段及該第三半導體區段固定在一起以使得該第一半導體區段、該第二半導體區段及該第三半導體區段堆疊在一起，及一第一導電材料，其電連接(i)該第一佈線層、(ii)該第二佈線層及(iii)該第三佈線層中之至少兩者以使得該經電連接佈線層電連通。
熟習此項技術者在審查以下圖及實施方式之後將或將變得明瞭本發明之其他系統、方法、特徵及優點。意欲將所有此等額外系統、方法、特徵及優點歸屬於此說明內，且歸屬於本發明之範疇內，且由隨附申請專利範圍予以保護。
根據本發明技術，可能容易提供一高品質堆疊式影像感測器。
31‧‧‧第一半導體基板/半導體基板/經薄化第一半導體基板
34‧‧‧光電二極體
39‧‧‧層間絕緣膜
41‧‧‧多層導線層
45‧‧‧第二半導體基板/半導體基板
49‧‧‧層間絕緣膜
53‧‧‧鋁墊
54‧‧‧連接導體
55‧‧‧多層導線層
64‧‧‧直通連接導體
65‧‧‧連接導體
67‧‧‧光阻擋膜
74‧‧‧晶片上濾色片
75‧‧‧晶片上微透鏡
81‧‧‧墊孔
90‧‧‧光阻擋主體
99‧‧‧接合表面
111‧‧‧第一半導體基板
112‧‧‧第二半導體基板
113‧‧‧第三半導體基板
121‧‧‧墊孔/深墊孔
133‧‧‧鋁墊
211‧‧‧半導體基板/第一半導體基板
212‧‧‧第二半導體基板/半導體基板
213‧‧‧第三半導體基板/半導體基板
214‧‧‧第四半導體基板
230‧‧‧絕緣膜層
234‧‧‧光電二極體
240‧‧‧金屬導線/銅導線
244‧‧‧連接導體
245‧‧‧多層導線層
250‧‧‧金屬導線/銅導線
250a‧‧‧金屬導線
250b‧‧‧金屬導線
254‧‧‧連接導體
255‧‧‧多層導線層
265‧‧‧觸點
266‧‧‧觸點
267‧‧‧觸點
268‧‧‧觸點
274‧‧‧晶片上濾色片
275‧‧‧晶片上微透鏡
280‧‧‧鋁墊
280a‧‧‧鋁墊
291‧‧‧黏著劑表面
292‧‧‧黏著劑表面
311‧‧‧觸點
312‧‧‧觸點
313‧‧‧觸點
314‧‧‧觸點
315‧‧‧觸點
316‧‧‧觸點
320‧‧‧鋁墊
330‧‧‧鋁墊
330a‧‧‧鋁墊
340‧‧‧金屬導線/銅導線
340a‧‧‧金屬導線
340b‧‧‧金屬導線
344‧‧‧連接導體
345‧‧‧多層導線層
351‧‧‧墊孔
360‧‧‧光阻擋主體
370‧‧‧銅導線
401‧‧‧固態成像裝置
402‧‧‧像素
403‧‧‧像素區
404‧‧‧垂直驅動電路
405‧‧‧行信號處理電路
406‧‧‧水平驅動電路
407‧‧‧輸出電路
408‧‧‧控制電路
409‧‧‧垂直信號線
410‧‧‧水平信號線
411‧‧‧半導體基板
412‧‧‧輸入及輸出端子
600‧‧‧相機設備
601‧‧‧光學單元
602‧‧‧固態成像裝置
603‧‧‧數位信號處理電路
604‧‧‧圖框記憶體
605‧‧‧顯示單元
606‧‧‧記錄單元
607‧‧‧操作單元
608‧‧‧電源供應器單元
609‧‧‧匯流排線
Tr1‧‧‧像素電晶體
Tr2‧‧‧像素電晶體
Tr6‧‧‧金屬氧化物半導體電晶體
Tr7‧‧‧金屬氧化物半導體電晶體
Tr8‧‧‧金屬氧化物半導體電晶體
Tr11‧‧‧金屬氧化物半導體電晶體
Tr12‧‧‧金屬氧化物半導體電晶體
Tr13‧‧‧金屬氧化物半導體電晶體
[圖1]
圖1係圖解說明相關技術中之一堆疊式固態成像裝置之一像素部分之一組態之一剖面圖。
[圖2]
圖2係圖解說明相關技術中之堆疊式固態成像裝置之像素部分之另一組態之一剖面圖。
[圖3]
圖3係圖解說明一個三層堆疊式固態成像裝置之一製造方法之一圖式。
[圖4]
圖4係圖解說明該三層堆疊式固態成像裝置之一製造方法之一圖式。
[圖5]
圖5係圖解說明根據圖3及圖4製造之具有一個三層堆疊式結構之一固態成像裝置之一像素部分之一組態之一剖面圖。
[圖6]
圖6係圖解說明根據本發明技術應用於其之一固態成像裝置之一像素部分之一實施例之一組態之一剖面圖。
[圖7A]
圖7A係墊孔附近之一放大圖。
[圖7B]
圖7B係其中自墊孔之頂部觀看鋁墊之一圖式。
[圖8]
圖8係圖解說明根據本發明技術應用於其之固態成像裝置之像素部分之另一實施例之一組態之一剖面圖。
[圖9]
圖9係圖解說明根據本發明技術應用於其之固態成像裝置之像素部分之另一實施例之一組態之一剖面圖。
[圖10]
圖10係圖解說明本發明技術應用於其之一固態成像裝置之一示意性組態之一圖式。
[圖11]
圖11係關於圖6中所示之固態成像裝置之像素部分之組態之剖面 圖之一示意圖。
[圖12]
圖12係圖解說明根據本發明技術應用於其之固態成像裝置之像素部分之另一實施例之組態之剖面圖之一示意圖。
[圖13]
圖13係圖解說明圖12中所示之固態成像裝置之一製造程序之一圖式。
[圖14]
圖14係圖解說明圖12中所示之固態成像裝置之一製造程序之一圖式。
[圖15]
圖15係圖解說明圖12中所示之固態成像裝置之一製造程序之一圖式。
[圖16]
圖16係圖解說明圖12中所示之固態成像裝置之一製造程序之一圖式。
[圖17]
圖17係圖解說明圖12中所示之固態成像裝置之一製造程序之一圖式。
[圖18]
圖18係圖解說明圖12中所示之固態成像裝置之一製造程序之一圖式。
[圖19]
圖19係圖解說明圖12中所示之固態成像裝置之一製造程序之一圖式。
[圖20]
圖20係圖解說明根據本發明技術應用於其之固態成像裝置之像素部分之另一實施例之組態之剖面圖之一示意圖。
[圖21]
圖21係圖解說明圖20中所示之固態成像裝置之一製造程序之一圖式。
[圖22]
圖22係圖解說明圖20中所示之固態成像裝置之一製造程序之一圖式。
[圖23]
圖23係圖解說明圖20中所示之固態成像裝置之一製造程序之一圖式。
[圖24]
圖24係圖解說明圖20中所示之固態成像裝置之一製造程序之一圖式。
[圖25]
圖25係圖解說明圖20中所示之固態成像裝置之一製造程序之一圖式。
[圖26]
圖26係圖解說明圖20中所示之固態成像裝置之一製造程序之一圖式。
[圖27]
圖27係圖解說明圖20中所示之固態成像裝置之一製造程序之一圖式。
[圖28]
圖28係圖解說明根據本發明技術應用於其之固態成像裝置之像素部分之另一實施例之組態之剖面圖之一示意圖。
[圖29]
圖29係圖解說明根據本發明技術應用於其之固態成像裝置之像素部分之另一實施例之組態之剖面圖之一示意圖。
[圖30]
圖30係圖解說明圖29中所示之固態成像裝置之一製造程序之一圖式。
[圖31]
圖31係圖解說明圖29中所示之固態成像裝置之一製造程序之一圖式。
[圖32]
圖32係圖解說明圖29中所示之固態成像裝置之一製造程序之一圖式。
[圖33]
圖33係圖解說明圖29中所示之固態成像裝置之一製造程序之一圖式。
[圖34]
圖34係圖解說明圖29中所示之固態成像裝置之一製造程序之一圖式。
[圖35]
圖35係圖解說明根據本發明技術應用於其之固態成像裝置之像素部分之另一實施例之組態之剖面圖之一示意圖。
[圖36]
圖36係圖解說明圖35中所示之固態成像裝置之一製造程序之一圖式。
[圖37]
圖37係圖解說明圖35中所示之固態成像裝置之一製造程序之一 圖式。
[圖38]
圖38係圖解說明圖35中所示之固態成像裝置之一製造程序之一圖式。
[圖39]
圖39係圖解說明圖35中所示之固態成像裝置之一製造程序之一圖式。
[圖40]
圖40係圖解說明圖35中所示之固態成像裝置之一製造程序之一圖式。
[圖41]
圖41係圖解說明可用作本發明技術應用於其之一固態成像裝置之一實施例之組態之一組合之一圖式。
[圖42]
圖42係圖解說明在採用一四層結構之情形中本發明技術應用於其之一固態成像裝置之一像素部分之一組態之一剖面圖之一示意圖。
[圖43]
圖43係圖解說明本發明技術應用於其之一電子設備之一組態實例之一方塊圖。
在下文中，將參考圖式闡述本文字所闡述之技術之實施例。
首先，將闡述相關技術之問題。
作為固態成像裝置，存在以諸如一互補金屬氧化物半導體(CMOS)之一MOS型影像感測器為代表之一放大型固態成像裝置。另外，存在以一電荷耦合裝置(CCD)為代表之一電荷轉移型固態成像裝置。
此等固態成像裝置頻繁地用於數位相機、數位視訊攝影機及諸如此類中。近年來，隨著固態成像裝置已安裝於具有相機之行動設備(諸如行動電話及個人數位助理(PDA))中，自一低電源電壓、低電力消耗及諸如此類之觀點考量，已頻繁地使用一MOS型影像感測器。
MOS型固態成像裝置包含：一像素陣列(像素區)，其中複數個單元像素以一個二維陣列配置；及一周邊電路區，且該等單元像素中之每一者包含係一光電轉換部分之一光電二極體以及複數個像素電晶體。複數個像素電晶體係由MOS電晶體形成，且通常包括三個電晶體，包含一轉移電晶體、一重設電晶體、一放大電晶體，或四個電晶體，額外包含一選擇電晶體。
另外，在上文所闡述之固態成像裝置中，已提出一堆疊式結構，其中具有不同功能之複數個半導體基板以一重疊方式堆疊且彼此電連接。
在堆疊式結構中，由於每一電路可經最佳地形成以便對應於每一半導體基板之功能，因此可能容易實現一裝置之高效能。
舉例而言，可能藉由以下步驟製造一高效能固態成像裝置：最佳地形成一感測器電路及一邏輯電路以便對應於包含感測器電路之一半導體基板及包含其中提供一電路處理信號之邏輯電路之一半導體基板之各別功能。此時，直通電極提供於半導體基板之基板上，且藉此該複數個半導體基板彼此電連接。
圖1係圖解說明相關技術中之一堆疊式固態成像裝置之一像素部分之一組態之一剖面圖。
與此像素部分有關之一固態成像裝置包含藉由堆疊一第一半導體基板及一第二半導體基板之一背面照射型CMOS影像感測器。換言之，圖1中所示之固態成像裝置具有一雙層堆疊式結構。
如圖1中所示，一影像感測器(亦即，一像素陣列(在下文中，稱 為一像素區)及一控制區)形成於第一半導體基板31之每一區中。
亦即，係每一像素之一光電轉換部分之一光電二極體(PD)34形成於半導體基板(舉例而言，一矽基板)31之每一區中，且每一像素電晶體之一源極/汲極區形成於其之一半導體井區中。
一閘極電極形成於經由一閘極絕緣膜形成於形成像素之一基板表面上，且一像素電晶體Tr1及一像素電晶體Tr2係藉由閘極電極及對應於其之源極/汲極區形成。
毗鄰於光電二極體(PD)34之像素電晶體Tr1對應於一轉移電晶體，且源極/汲極區對應於一浮動擴散部(FD)。
接下來，第一層之一層間絕緣膜39形成於第一半導體基板31之表面上，然後一連接孔形成於層間絕緣膜39中，且連接至必需電晶體之連接導體形成於該連接孔中。
相繼地，複數個層(在此實例中，兩個層)之一金屬導線經由層間絕緣膜39形成以便連接至每一連接導體，藉此形成一多層導線層41。金屬導線係由一銅(Cu)導線形成。一般而言，每一銅導線(金屬導線)覆蓋有用於防止Cu擴散之一障壁金屬膜。出於此原因，係銅導線之一覆蓋膜之一保護膜形成於多層導線層41上。
具有像素區及控制區之第一半導體基板31係透過至此之步驟形成。
另一方面，舉例而言，控制像素區或控制與一外部裝置通信且與信號處理有關之具有一信號處理電路之一邏輯電路形成於第二半導體基板45之每一區中。換言之，形成邏輯電路以便由元件隔離區分離之複數個MOS電晶體Tr6、MOS電晶體Tr7及MOS電晶體Tr8形成於半導體基板(舉例而言，一矽基板)45之前表面側上之一p型半導體井區中。
接下來，第一層之一層間絕緣膜49形成於第二半導體基板45之 表面上，然後一連接孔形成於層間絕緣膜49中，且連接至必需電晶體之連接導體54形成於該連接孔中。
相繼地，複數個層(在此實例中，四個層)之一金屬導線經由層間絕緣膜49形成以便連接至每一連接導體54，藉此形成一多層導線層55。
金屬導線係由一銅(Cu)導線形成。係銅導線(金屬導線)之一覆蓋膜之一保護膜形成於多層導線層55上。然而，多層導線層55之最上部層係由可係一電極之一鋁墊形成。
具有邏輯電路之第二半導體基板45係透過至此之步驟形成。
另外，第一半導體基板31及第二半導體基板45彼此結合以使得多層導線層41及多層導線層55在一接合表面99處面向彼此。舉例而言，使用電漿接合及黏著劑接合來執行結合。
另外，自第一半導體基板31之一背面31b側執行研磨及拋光以便使第一半導體基板31薄化，且第一半導體基板31之背面係一背面照射型固態成像裝置中之一光入射表面。
直通連接孔(其自背面側穿透第一半導體基板31且到達第二半導體基板45之多層導線層55之最上部層之鋁墊)形成於經薄化第一半導體基板31之必需位置處。另外，自背面側到達第一半導體基板31側之第一層之導線之一連接孔形成於第一半導體基板31中在直通連接孔周圍。
接下來，一直通連接導體64及一連接導體65嵌入於直通連接孔中。舉例而言，直通連接導體64及連接導體65可使用諸如銅(Cu)或鎢(W)之一金屬。
如上文所闡述，由於執行信號處理之邏輯電路形成於第二半導體基板45中，因此需要藉由將各別電晶體之電極連接至信號線來輸入及輸出信號。亦即，邏輯電路基於與一外部裝置之信號之輸入及輸出 而操作。因此，第二半導體基板45之鋁墊53係用於外部連接之一電極。
出於此原因，穿透第一半導體基板31之一墊孔81經形成以便經導線接合至第二半導體基板之鋁墊53，藉此曝露鋁墊53。
接下來，一絕緣保護膜形成於第一半導體基板31之整個背面上以使得一光阻擋膜67形成於需要阻擋光到達之一區中。舉例而言，諸如鎢之一金屬膜可用作光阻擋膜67。
相繼地，一平坦化膜形成於光阻擋膜67上，對應於各別像素之(舉例而言)紅色(R)、綠色(G)及藍色(B)之晶片上濾色片74形成於平坦化膜上，且一晶片上微透鏡75形成於該等晶片上濾色片上。
另外，墊孔81形成於第一半導體基板31以便自第一半導體基板31之背表面側(光接收表面側)到達鋁墊53，該鋁墊係與一外部設備或電路一起用於信號之傳輸、接收及諸如此類之一電極。
如此，堆疊式半導體結構之程序完成。換言之，像素區及控制區形成於第一半導體基板31中，且邏輯電路形成於第二半導體基板45中。
相繼地，將堆疊式半導體結構劃分成對應於背面照射型固態成像裝置之一基板之基板。
另外，在具有堆疊式結構之固態成像裝置中，亦需要考量由於熱載子所致之雜訊及諸如此類之影響。熱載子可係具有高動能之高速電子，其來自一電晶體且當該等高速電子撞擊矽原子時產生光。
在具有堆疊式結構之固態成像裝置中，電晶體與其中提供PD之第一半導體基板分離地提供於第二半導體基板中。出於此原因，由來自第二半導體基板之電晶體之熱載子所產生之光自第一半導體基板之PD之後側(與光接收表面相對之側)穿過，藉此導致雜訊。
出於此原因，在具有堆疊式結構之固態成像裝置中，舉例而 言，為了阻擋由熱載子導致之光，執行諸如提供一光阻擋主體之一預防措施。
圖2係圖解說明相關技術中之堆疊式固態成像裝置之像素部分之另一組態之一剖面圖。
在圖2中所展示之實例中，一光阻擋主體90形成於第一半導體基板31中之PD 34下方。因此，阻擋由來自第二半導體基板45之MOS電晶體Tr6、MOS電晶體Tr7及MOS電晶體Tr8之熱載子導致之光。
另一選擇係，多層導線層55之銅導線之一形狀可改變，或諸如此類，以便阻擋由來自MOS電晶體Tr6、MOS電晶體Tr7及MOS電晶體Tr8之熱載子導致之光。
如上文參考圖1及圖2所闡述，在具有雙層堆疊式結構之固態成像裝置中，墊孔81經提供以便電連接至一外部裝置，且使用光阻擋主體90或多層導線層55之銅導線之一形狀來阻擋由熱載子導致之光。
已開發一種三層堆疊式固態成像裝置。舉例而言，除了像素區及控制區(在下文中，稱為一感測器電路)形成於其中之第一半導體基板及邏輯電路形成於其中之第二半導體基板之外，該三層堆疊式固態成像裝置亦包含一記憶體電力形成於其中之一第三半導體基板。
舉例而言，如圖3及圖4中所示，製造三層堆疊式固態成像裝置。
首先，如圖3中所示，一第二半導體基板112及一第三半導體基板113結合在一起以使得其電路表面面向彼此。另外，兩個半導體基板之層級膜彼此結合。此外，使第二半導體基板112薄化。
接下來，如圖4中所示，一第一半導體基板111以其中其背面面向上之一狀態結合至經薄化第二半導體基板112。另外，兩個半導體基板之層間膜彼此結合。此外，使第一半導體基板111薄化。
如上文，在其中使用三層堆疊式結構形成一堆疊式影像感測器 之一情形中，感測器電路需要具有一光接收部分以併入光，且因此感測器安置於最上部部分中，且兩個邏輯電路及記憶體電路堆疊於其下部層中。
另外，當電路堆疊時，較佳地，不使用用於薄化一矽基板之一支撐基板。出於此原因，在製造電路中，首先將下部層之兩個半導體基板之電路表面結合在一起以便面向彼此，且使第二層之半導體基板(第二半導體基板112)薄化。此後，將最上部層之半導體基板(第一半導體基板111)結合至該第二層之半導體基板(第二半導體基板112)以便堆疊於其上成為一背面型，且使該最上部層之半導體基板(第一半導體基板111)進一步薄化。
然而，以此方式，發明者已發現在三層堆疊式結構中發生之以下問題。
圖5係圖解說明根據圖3及圖4製造之一個三層堆疊式固態成像裝置之一像素部分之一組態之一剖面圖。
圖5中之三層堆疊式結構中之一第一問題係一墊孔過深。在圖5中，形成比圖1之墊孔81深之一墊孔121。
換言之，在三層堆疊式結構中，如參考圖3及圖4所闡述，第二半導體基板112之電路表面結合至第三半導體基板之電路表面以便面向彼此。出於此原因，第二半導體基板之多層導線層之最上部層之一鋁墊距第一半導體基板111之光接收表面較遠，且因此第二半導體基板之鋁墊133(用於外部連接之一電極)未曝露，除非形成一開口以便穿透第一半導體基板且進一步實質上穿透第二半導體基板。
為了打開深墊孔121，需要使一抗蝕劑加厚。若抗蝕劑經加厚以便打開深墊孔121，則在乾式蝕刻之後抗蝕劑之固化係有問題的。
舉例而言，由於使用一有機材料之一晶片上微透鏡在形成開口時已形成於第一半導體基板上，因此使用一溶液來移除抗蝕劑，但固 化之抗蝕劑往往保持呈一殘餘物狀態且因此阻礙至透鏡之光入射。
另外，在其中深墊孔121打開之一情形中，由於乾式蝕刻之一結果發生之一沈積物質亦係有問題的。
特定而言，舉例而言，附接至鋁墊133或墊孔121之側壁之表面且未經移除之一沈積物質吸收濕度以便在三層堆疊式結構完成之後產生氟離子，且因此導致其中鋁墊金屬熔化之一缺陷(腐蝕)。
如上文，在圖3及圖4中，由於深墊孔而難以執行一固態成像裝置之一製造程序。
圖5中之三層堆疊式結構中之一第二問題係其難以阻擋由熱載子導致之光。
換言之，在使用三層堆疊式結構中，如參考圖3及圖4所闡述，第二半導體基板112之電路表面結合至第三半導體基板之電路表面以便面向彼此。出於此原因，第二半導體基板之一電晶體面向第一半導體基板而不需使用多層導線層。因此，舉例而言，以與雙層堆疊式結構之一情形相同之相同方式，第二半導體基板之多層導線層之銅導線不能阻擋由熱載子導致之光。
因此，在本發明技術中，不需要提供一深墊孔；因此可容易阻擋由熱載子導致之光。
圖6係圖解說明根據本發明技術應用於其之一固態成像裝置之一像素部分之一實施例之一組態之一剖面圖。與此像素部分有關之一固態成像裝置包含藉由堆疊一第一半導體基板、一第二半導體基板及一第三半導體基板而形成之一背面照射型CMOS影像感測器。換言之，與圖6中所展示之像素部分有關之固態成像裝置具有一三層堆疊式結構。
另外，舉例而言，固態成像裝置包含具備一感測器電路之一第一半導體基板、具備一邏輯電路之一第二半導體基板及具備一記憶體 電路之一第三半導體基板。邏輯電路及記憶體電路分別基於與一外部裝置之信號之輸入及輸出而操作。
如圖6中所示，係每一像素之一光電轉換部分之一光電二極體(PD)234形成於半導體基板(舉例而言，一矽基板)211中，且每一像素電晶體之一源極/汲極區形成於其之一半導體井區中。
一閘極電極形成於經由一閘極絕緣膜形成於形成像素之一基板表面上，且一像素電晶體Tr1及一像素電晶體Tr2係藉由閘極電極及對應於其之源極/汲極區形成。
毗鄰於光電二極體(PD)234之像素電晶體Tr1對應於一轉移電晶體，且源極/汲極區對應於一浮動擴散部(FD)。
另外，一層間絕緣膜形成於第一半導體基板211中，連接孔形成於層間絕緣膜中，且連接至像素電晶體Tr1及像素電晶體Tr2之連接導體244形成於該連接孔中。
另外，為連接至每一連接導體244，複數個層之一金屬導線240經形成以便形成一多層導線層245。金屬導線240係由一銅(Cu)導線形成。一般而言，每一銅導線覆蓋有用於防止Cu擴散之一障壁金屬膜。出於此原因，係銅導線之一覆蓋膜之一保護膜形成於多層導線層245上。
另外，係用於外部連接之一電極之一鋁墊280形成於第一半導體基板211之多層導線層245之最下部層中。換言之，鋁墊280形成於比銅導線240更接近於第二半導體基板212之一黏著劑表面291之一位置處。用於外部連接之此電極用作和與一外部裝置之一信號之輸入及輸出有關之一導線之一端。另外，儘管電極已經闡述為由鋁製成，但該電極可係由其他金屬製成。
另外，用於至第二半導體基板212之電連接之一觸點265形成於第一半導體基板211中。觸點265連接至第二半導體基板212之一觸點 311(稍後闡述)，且亦連接至第一半導體基板211之一鋁墊280a。
另外，一墊孔351形成於第一半導體基板211中以便自第一半導體基板211之背面側(光接收表面側)到達鋁墊280a。
圖7A及圖7B係圖解說明墊孔351及鋁墊280a之一組態之圖式。圖7A係墊孔351之附近之一放大圖，且圖7B係其中自墊孔351之頂部觀看之鋁墊280a之一圖式。
如圖7B中所示，複數個觸點265經配置且連接至鋁墊280a之一端以便減小接觸電阻。
返回至圖6，以與參考圖1所闡述之情形相同之方式，一絕緣保護膜形成於第一半導體基板211之整個背面上以便在需要阻擋光到達之一區中形成一光阻擋膜。此外，對應於各別像素之晶片上濾色片274形成於平坦化膜上，且一晶片上微透鏡275形成於該等晶片上濾色片上。
同時，一邏輯電路形成於第二半導體基板212中。換言之，包括形成邏輯電路之複數個電晶體之一MOS電晶體Tr6、一MOS電晶體Tr7及一MOS電晶體Tr8形成於半導體基板(舉例而言，一矽基板)212之一p型半導體井區中。
另外，連接至MOS電晶體Tr6、MOS電晶體Tr7及MOS電晶體Tr8之連接導體254形成於第二半導體基板212中。
另外，形成複數個層之一金屬導線250，且一多層導線層255經形成以便連接至各別連接導體254。
金屬導線係由一銅(Cu)導線形成。係銅導線(金屬導線)250之一覆蓋膜之一保護膜形成於多層導線層255上。
另外，係一電極之一鋁墊320形成於第二半導體基板212之多層導線層255之最下部層中。
此外，用於第一半導體基板211及第三半導體基板213之電連接之 一觸點311形成於第二半導體基板212中。觸點311連接至第一半導體基板211之觸點265且亦連接至第三半導體基板213之一鋁墊330a。
另外，一記憶體電路形成於第三半導體基板213中。換言之，係形成記憶體電路之複數個電晶體之一MOS電晶體Tr11、一MOS電晶體Tr12及一MOS電晶體Tr13形成於半導體基板(舉例而言，一矽基板)213之一p型半導體井區中。
另外，連接至MOS電晶體Tr11、MOS電晶體Tr12及MOS電晶體Tr13之連接導體344形成於第三半導體基板213中。
另外，形成複數個層之一金屬導線340，及一多層導線層345經形成以便連接至各別連接導體344。
金屬導線係由一銅(Cu)導線形成。係銅導線(金屬導線)340之一覆蓋膜之一保護膜形成於多層導線層345。
另外，係一電極之一鋁墊330形成於多層導線層345之最上部層中。
在圖6中所示之固態成像裝置中，提供觸點265及觸點311，且因此可經由鋁墊280a在第一半導體基板211至第三半導體基板213之間執行信號之輸入及輸出。
此外，在圖6中所示之固態成像裝置中，如參考圖3及圖4所闡述，第二半導體基板212及第三半導體基板213之層間膜彼此結合於一黏著劑表面292處。另外，第二半導體基板212及第一半導體基板211之層間膜彼此結合於黏著劑表面291處。
換言之，如參考圖3及圖4所闡述，首先將下部層之兩個半導體基板結合在一起以使得其電路表面面向彼此，且使第二層之半導體基板(第二半導體基板212)薄化。接下來，將最上部層之半導體基板(第一半導體基板211)結合至該第二層之半導體基板(第二半導體基板212)以便堆疊於其上成為一背面型，且使最上部層之半導體基板(第一半 導體基板211)進一步薄化。此時，在上部層之觸點311經平坦化之後，第一半導體基板211結合至第二半導體基板212成為一背面型。
以此方式，在堆疊該等電路時，不使用用於使矽基板薄化之一支撐基板。
在本發明技術中，鋁墊280亦提供於第一半導體基板211中。另外，用於一外部電極之一電極未提供於具有邏輯電路(其中需要去往及來自一外部裝置之信號之輸入及輸出)之第二半導體基板212，或具有記憶體電路之第三半導體基板213中，且用於一外部連接之一電極(鋁墊280a)提供於具有感測器電路之第一半導體基板211中。
以此方式，可能在不使墊孔351深化之情況下使用於外部連接之電極曝露。
另外，在本發明技術中，由於鋁墊280亦提供於第一半導體基板211中，因此可能藉由鋁墊280來阻擋由來自第二半導體基板212之每一電晶體之熱載子所導致之光。
如上文，在本發明技術中，不需要提供一深墊孔，且可能藉由阻擋由熱載子導致光而容易防止由於熱載子所致之雜訊及諸如此類之影響。
另外，且關於圖6，儘管鋁墊320提供於第二半導體基板中且鋁墊330提供於第三半導體基板213中，但可不提供鋁墊320及鋁墊330。舉例而言，若觸點311欲直接連接至第三半導體基板213之銅導線340，則不需要提供鋁墊320及鋁墊330。
另外，使半導體基板彼此電連接之觸點之一形狀並不限於觸點265及觸點311之形狀。另外，由於用於形成一觸點之一孔可在形成一晶片上微透鏡之前形成，因此，甚至與一深墊孔相關聯之問題並不是一問題。舉例而言，可提供穿透第二半導體基板以便將第一半導體基板之銅導線連接至第三半導體基板之銅導線之一觸點。
另一選擇係，可形成阻擋由熱載子導致之光之一光阻擋主體。
圖8係圖解說明根據本發明技術應用於其之固態成像裝置之像素部分之另一實施例之一組態之一剖面圖。以與圖6中相同之方式，與此像素部分有關之一固態成像裝置包含藉由堆疊一第一半導體基板、一第二半導體基板及一第三半導體基板而形成之一背面型CMOS影像感測器。換言之，圖8中所示之與該像素部分有關之固態成像裝置亦具有一個三層堆疊式結構。
在圖8中所示之實例中，一光阻擋主體360安置於係圖8中之第二半導體基板212之最上部層之一層間膜中。因此，可能較可靠地阻擋由來自第二半導體基板212之每一電晶體之熱載子所導致之光。
另外，由於鋁墊280形成於第一半導體基板211中，因此光阻擋主體360未安置於第一半導體基板211中且未安置於第二半導體基板212之層間膜中。
圖8中之其他構成元件係與在參考圖6所闡述之情形中相同，且因此將省略對其之詳細闡述。
另一選擇係，一銅導線可形成於係圖8中之第二半導體基板212之最上部層之層間膜中，且可藉由鋁墊及銅導線之一組合阻擋由熱載子所導致之光。
圖9係圖解說明根據本發明技術應用於其之固態成像裝置之像素部分之另一實施例之一組態之一剖面圖。以與圖6中相同之方式，與此像素部分有關之一固態成像裝置包含藉由堆疊一第一半導體基板、一第二半導體基板及一第三半導體基板所形成之一背面照射型CMOS影像感測器。換言之，與圖9中所示之像素部分有關之固態成像裝置亦具有一個三層堆疊式結構。
在圖9中所示之實例中，一銅導線370安置於圖9中之第二半導體基板212之最上部層之一層間膜中。
觸點311之一部分形成於係圖9中之第二半導體基板212之最上部層之層間膜中。舉例而言，若當形成觸點311時銅導線370進一步形成於層間膜中，則可獲得具有圖9中所示之組態之一固態成像裝置。
當光被銅導線370及鋁墊280之一組合阻擋時，可能更可靠地阻擋由來自第二半導體基板212之每一電晶體之熱載子導致之光。另外，在圖9中所示之組態之一實施例中，如與僅藉由鋁墊280來阻擋光之一情形(舉例而言，如圖6中所示)相比，可利用設計與鋁墊280有關之導線之額外自由。
圖9中之其他構成元件係與在參考圖6所闡述之情形中相同，且因此將省略對其之詳細闡述。
圖10係圖解說明本發明技術應用於其之一固態成像裝置之一示意性組態之一圖式。舉例而言，此固態成像裝置401包含一CMOS影像感測器。
圖10之固態成像裝置401包含一像素區(一所謂像素陣列)403，其中包含複數個光電轉換部分之像素402以一個二維陣列配置於半導體基板411及一周邊電路部分上。
舉例而言，像素402中之每一者包含係光電轉換部分之一光電二極體及複數個像素電晶體(所謂MOS電晶體)。
另外，像素402可具有一共用像素結構。該像素共用結構係由複數個光電二極體、複數個轉移電晶體、一單個共用浮動擴散部及另一個共用電晶體形成。
周邊電路部分包含一垂直驅動電路404、一行信號處理電路405、一水平驅動電路406、一輸出電路407、一控制電路408及諸如此類。
控制電路408接收命令一操作模式及諸如此類之一輸入時脈及資料，並輸出諸如固態成像裝置之內部資訊之資料。換言之，控制電路 408產生用作垂直驅動電路404、行信號處理電路405、水平驅動電路406及諸如此類之操作之一參考之一時脈信號，及基於一垂直同步信號、一水平同步信號及一主時脈之控制信號。另外，此等信號經輸入至垂直驅動電路404、行信號處理電路405、水平驅動電路406及諸如此類。
包含(舉例而言)移位暫存器之垂直驅動電路404選擇一像素驅動線，且將用於驅動像素之一脈衝供應至該選定像素驅動線以便以一列為單位驅動像素。換言之，垂直驅動電路404以一列為單位沿垂直方向依序選擇性地掃描像素區403之各別像素402，且基於根據(舉例而言)光電二極體(其係每一像素402之一光電轉換部分)之一光接收量產生之信號電荷而經由一垂直信號線409將一像素信號供應至行信號處理電路405。
行信號處理電路405舉例而言針對每一行像素402安置，且針對每一像素行對自一個列之像素402輸出之信號執行一信號處理(諸如雜訊移除)。換言之，行信號處理電路405執行信號處理，諸如移除唯一於像素402之定型雜訊之CDS、信號放大及AD轉換。在行信號處理電路405之一輸出端中，提供一水平選擇開關(未展示)以便連接至一水平信號線410。
水平驅動電路406包含(舉例而言)移位暫存器，依序輸出水平掃描脈衝以便依序選擇各別行信號處理電路405，藉此將一像素信號自行信號處理電路405中之每一者輸出至水平信號線410。
輸出電路407對經由水平信號線410自各別行信號處理電路405依序供應之信號執行一信號處理以便將其輸出。舉例而言，可僅執行緩衝，或可執行黑色位準調整、行像差校正、各種數位信號處理及諸如此類。一輸入及輸出端子412將信號發送至一外部裝置及自該外部裝置接收信號。
圖10中所示之固態成像裝置401包含具有一個三層堆疊式結構之一背面照射型CMOS影像感測器。舉例而言，圖10中所示之像素402係形成於第一半導體基板中之感測器電路，且周邊電路係形成於第二半導體基板中之邏輯電路或形成於第三半導體基板中之記憶體電路。
在上文所闡述之實施例中，且如先前所闡述，鋁墊280形成於第一半導體基板211之多層導線層245之最下部層中。然而，舉例而言，在其中鋁墊280安置於第一半導體基板211中之一情形中，需要提供係用於保護第一半導體基板211之電路過電流之一電路之一靜電放電(ESD)電路，且此增加步驟之數目。
另外，在上文參考圖6所闡述之實例中，可能達成其中由熱載子導致之光由安置於第一半導體基板211中之鋁墊280阻擋之一效應。然而，由於第一半導體基板211之多層導線層245包含三個導線層，因此其難以安置鋁墊280以便在不限制銅導線240之一形狀之情況阻擋由熱載子導致之光。
舉例而言，由於第二半導體基板212之多層導線層255包含六個導線層，因此若鋁墊280安置於第二半導體基板212中，則容易安置鋁墊280以便在不限制金屬導線250之一形狀之情況下阻擋由熱載子導致之光。
另外，在上文所闡述之實施例中，用於第一半導體基板211與第二半導體基板212之間的電連接之觸點265具有嵌入於沿垂直方向穿透第一半導體基板211之兩個通孔中之導體在第一半導體基板211之光接收表面(圖9中之最上部表面)上彼此連接之一組態。此觸點亦稱為一雙觸點。用於第二半導體基板212與第三半導體基板213之間的電連接之觸點311亦係一雙觸點。
然而，由於需要為雙觸點提供兩個通孔，因此製造步驟之數目增加，且佔據基板之面積亦增加。
舉例而言，當形成自圖9中之第一半導體基板211之最上部側穿透第一半導體基板211且到達第二半導體基板之多層導線層255內部之導線之一觸點(其之一部分到達第一半導體基板211之多層導線層245內部之導線)時，僅提供一單個通孔且藉此可將第一半導體基板211電連接至第二半導體基板212。此觸點亦稱為一共用觸點。
當共用觸點用於半導體基板之間的電連接時，如比較實用雙觸點之一情形，可簡化製造步驟且因此可減小佔據基板之面積。
另外，當半導體基板結合在一起時，已利用其中多層導線層之銅導線彼此直接接合之一方法。若多層導線層之銅導線彼此直接接合，則不需提供用於半導體基板之間的電連接之一觸點，可進一步簡化製造步驟，且因此可減小佔據基板之面積。另外，使銅導線彼此直接接合之方法亦稱為直接接合。
圖11係關於圖6中所示之固態成像裝置之像素部分之組態之剖面圖之一示意圖。如圖11中所示，墊孔351形成於第一半導體基板211中以便自第一半導體基板211之背面側(光接收表面側)達到鋁墊280a。另外，鋁墊280形成於第一半導體基板211之多層導線層245中。
此外，在圖11中所展示之組態中，第二半導體基板之多層導線層255面向第三半導體基板213側(圖11之下部側)，且第一半導體基板211結合至第二半導體基板212。
另外，在圖11中所示之組態中，提供用於第一半導體基板211與第二半導體基板212之間的電連接之觸點265及用於第二半導體基板212與第三半導體基板213之間的電連接之觸點311。觸點265及觸點311分別由一雙觸點形成。
圖12係圖解說明根據本發明技術應用於其之固態成像裝置之像素部分之另一實施例之組態之剖面圖之一示意圖。
在圖12中所示之組態中，與在圖11之情形中不同，第二半導體基 板之多層導線層255面向第一半導體基板211側(在圖12中，上部側)，且第一半導體基板211結合至第二半導體基板212。
另外，在圖12中所示之組態中，與在圖11之情形中不同，鋁墊280提供於第二半導體基板212之多層導線層255中。此外，墊孔351形成於第一半導體基板211中以便自第一半導體基板211之背面側(光接收表面側)到達鋁墊280a。
如圖12中所示，第二半導體基板212之多層導線層255面向第一半導體基板側，且因此由熱載子導致之光可被多層導線層255阻擋。另外，鋁墊280安置於包含六個導線層之多層導線層255中，且因此其容易安置鋁墊280以便在不限制金屬導線250之一形狀之情況下阻擋由熱載子導致之光。
另外，由於鋁墊280提供於第二半導體基板212之多層導線層255中，因此不需要在第一半導體基板211中提供一ESD電路(此乃因一ESD電路宜形成於第二半導體基板中)，且因此可能以一低成本製造一固態成像裝置。
另外，在圖12中所示之組態中，提供用於第一半導體基板211與第二半導體基板212之間的電連接之觸點266及用於第二半導體基板212與第三半導體基板213之間的電連接之觸點312。觸點266及觸點312分別由一雙觸點形成。
在圖12中所示之組態之一情形中，與圖11之情形不同，觸點312穿透第一半導體基板211及第二半導體基板212且到達第三半導體基板213之多層導線層345。
接下來，將闡述圖12中所展示之固態成像裝置之一製造程序。
第一，如圖13中所展示，製備分別具備多層導線層之第一半導體基板211、第二半導體基板212及第三半導體基板213。如圖13中所示，第一半導體基板211具備多層導線層245，第二半導體基板212具 備多層導線層255，且第三半導體基板213具備多層導線層345。
另外，如圖13中所示，鋁墊280形成於第二半導體基板212之多層導線層255中。
接下來，如圖14中所示，第一半導體基板211結合至第二半導體基板212。此時，第一半導體基板211結合至第二半導體基板212以使得多層導線層245及多層導線層255面向彼此。
另外，如圖15中所示，使第二半導體基板212薄化。在圖15中，第二半導體基板212沿圖15之垂直方向之寬度減小。
接下來，如圖16中所示，第三半導體基板213結合至第二半導體基板212。此時，第二半導體基板212結合至第三半導體基板213以使得第三半導體基板之多層導線層345在圖16中面向上。
另外，如在圖17中所示，使第一半導體基板211薄化。在圖17中，第一半導體基板211沿圖17之垂直方向之寬度減小。
接下來，如圖18中所示，形成觸點312及觸點266。此時，提供自第一半導體基板211之光接收面到達多層導線層245之一孔，且提供自光接收表面到達多層導線層255之鋁墊280之一孔，藉此形成觸點266。另外，提供自第一半導體基板211之光接收表面到達多層導線層255之鋁墊280之一孔，及提供自光接收表面到達多層導線層345之一孔，藉此形成觸點312。
另外，如圖19中所示，墊孔351經形成以便自第一半導體基板211之背面側(光接收表面側)到達鋁墊280a。
以此方式，製造參考圖12所闡述之固態成像裝置。因此，可能藉由多層導線層255阻擋由熱載子導致之光。另外，鋁墊280安置於包含六個導線層之多層導線層255中，且因此容易定位鋁墊280以便在不限制金屬導線250之一形狀之情況下阻擋由熱載子導致之光。此外，由於鋁墊280提供於第二半導體基板212之多層導線層255中，因此不 需要在第一半導體基板211中提供一ESD電路(此乃因一ESD電路宜形成於第二半導體基板中)，且因此可能以一低成本製造一固態成像裝置。
圖20係圖解說明根據本發明技術應用於其之固態成像裝置之像素部分之另一實施例之組態之剖面圖之一示意圖。
在圖20中所示之組態中，以與在圖11之情形相同之方式，第二半導體基板之多層導線層255面向第三半導體基板213側(圖20之下部側)，且第一半導體基板211結合至第二半導體基板212。
另外，在圖20中所示之組態中，以與在圖11中之情形中相同之方式，提供用於第一半導體基板211與第二半導體基板212之間的電連接之觸點265及用於第二半導體基板212與第三半導體基板213之間的電連接之觸點311。觸點265及觸點311分別由一雙觸點形成。
另外，在圖20中所示之組態中，與在圖11之情形中不同，一絕緣膜層230形成於第一半導體基板211與第二半導體基板212之間。此外，鋁墊280a安置於絕緣膜層230中，且鋁墊280a連接至一觸點313，該觸點313連接至第二半導體基板212之多層導線層255。
此外，在圖20中所示之組態中，墊孔351形成於第一半導體基板211中以便自第一半導體基板211之背面側(光接收面側)達到絕緣膜層230內部之鋁墊280a。
在圖20中所示之組態之一情形中，由於鋁墊280提供於絕緣膜層230中，因此不需要在第一半導體基板211中提供一ESD電路(此乃因一ESD電路宜形成於第二半導體基板中)，且因此可能以一低成本製造一固態成像裝置。
接下來，將闡述圖20中所示之固態成像裝置之一製造程序。
首先，如圖21中所示，製備分別具備多層導線層之第一半導體基板211、第二半導體基板212及第三半導體基板213。如圖21中所 示，第一半導體基板211具備多層導線層245，第二半導體基板212具備多層導線層255且第三半導體基板213具備多層導線層345。
另外，如圖21中所示，鋁墊280未形成於第二半導體基板212之多層導線層255中。
接下來，如圖22中所示，第二半導體基板212結合至第三半導體基板213。此時，第二半導體基板212結合至第三半導體基板213以使得多層導線層255及多層導線層345面向彼此。
另外，如圖23中所示，第二半導體基板212經薄化。在圖23中，第二半導體基板212沿圖23之垂直方向之寬度減小。
接下來，如圖24中所示，形成觸點311及觸點313。此時，提供自圖24中之第二半導體基板212之上部表面到達多層導線層345之一孔，及提供自圖24中之第二半導體基板212之上部表面到達多層導線層255之一孔，藉此形成觸點311。另外，提供自圖24中之第二半導體基板212之上部表面到達多層導線層255之一孔，藉此形成觸點313。
另外，如圖25中所示，形成鋁墊280a，且形成絕緣膜層230。如圖25中所示，鋁墊280a經形成以便連接至圖25中之觸點313之上部端。另外，絕緣膜層230在圖25中之第二半導體基板212之上部表面中圍繞鋁墊280a形成。
接下來，如圖26中所示，第一半導體基板211結合至第二半導體基板212(更準確地，絕緣膜層230)。此時，第一半導體基板211結合至第二半導體基板212以使得多層導線層245與絕緣膜層230接觸。
另外，使第一半導體基板211薄化。在圖26中，第一半導體基板211沿圖26之垂直方向之寬度減小。
另外，如圖27中所示，墊孔351經形成以便自第一半導體基板211之背面側(光接收面側)到達鋁墊280a。相繼地，提供自第一半導體基板211之光接收表面到達多層導線層245之一孔，及提供自光接收表面 到達觸點311之孔，藉此形成觸點265。
以此方式，製造參考圖20所闡述之固態成像裝置。此外，由於鋁墊280經提供於絕緣膜層230中，因此不需要在第一半導體基板211中提供一ESD電路(此乃因一ESD電路宜形成於第二半導體基板中)，且因此可能以一低成本製造一固態成像裝置。
圖28係圖解說明根據本發明技術應用於其之固態成像裝置之像素部分之另一實施例之組態之剖面圖之一示意圖。
在圖28中所示之組態中，以與在圖11中之情形相同之方式，墊孔351形成於第一半導體基板211中以便自第一半導體基板211之背面側(光接收面側)到達鋁墊280a。另外，鋁墊280形成於第一半導體基板211之多層導線層245中。
在圖28中所示之組態中，以與在圖11中之情形中相同之方式，第二半導體基板之多層導線層255面向第三半導體基板213側(圖28之下部側)，且第一半導體基板211結合至第二半導體基板212。
另外，在圖28中所示之組態中，以與在圖11之情形中相同之方式，提供用於第一半導體基板211與第二半導體基板212之間的電連接之觸點265。觸點265係由一雙觸點形成。
在圖28中所示之組態中，與在圖11之情形中不同，不提供用於第二半導體基板212與第三半導體基板213之間的電連接之觸點311。另一方面，提供用於第二半導體基板212與第三半導體基板213之間的電連接之觸點314及觸點315。
觸點314及觸點315中之每一者係藉由提供穿透第二半導體基板212且到達第三半導體基板213之多層導線層345之一通孔及將一導體嵌入於該通孔中而形成。換言之，觸點314及觸點315中之每一者藉由僅提供一單個通孔而將第二半導體基板212之多層導線層255連接至第三半導體基板213之多層導線層345。
換言之，觸點314及觸點315中之每一者係藉由一共用觸點形成。
在圖28中所示之組態中，可能藉由使用共用觸點來簡化製造步驟且減小佔據基板之面積。
儘管此處已提供對其中共用觸點用於第二半導體基板212與第三半導體基板213之間的電連接之一情形之闡述，但共用觸點可用於第一半導體基板211與第二半導體基板212之間的電連接。
另外，類似地，在具有參考圖11、12或20所闡述之組態之固態成像裝置中，共用觸點亦可用於第一半導體基板211與第二半導體基板212之間的電連接，或第二半導體基板212與第三半導體基板213之間的電連接。
換言之，在其中鋁墊280提供於第一半導體基板211之多層導線層245中之組態(圖11)中，共用觸點可用於各別半導體基板之間的電連接。另外，在其中鋁墊280提供於第二半導體基板212之多層導線層255中之組態(圖12)中，共用觸點可用於各別半導體基板之間的電連接。此外，在其中鋁墊280提供於絕緣膜層230中之組態(圖20)中，共用觸點可用於各別半導體基板之間的電連接。
圖29係圖解說明根據本發明技術應用於其之固態成像裝置之像素部分之另一實施例之組態之剖面圖之一示意圖。
在圖29中所示之組態中，以與在圖11之情形中相同之方式，墊孔351形成於第一半導體基板211中以便自第一半導體基板211之背面側(光接收表面側)到達鋁墊280a。另外，鋁墊280形成於第一半導體基板211之多層導線層245中。
在圖29中所示之組態中，以與在圖11之情形中相同之方式，第二半導體基板之多層導線層255面向第三半導體基板213側(圖29之下部側)，且第一半導體基板211結合至第二半導體基板212。
另外，在圖29中所示之組態中，提供用於第二半導體基板212與第三半導體基板213之間的一電連接之一觸點267。觸點267係由一雙觸點形成。
此外，在圖29中所示之組態中，第二半導體基板212之多層導線層255中之一金屬導線250a直接接合至第三半導體基板213之多層導線層345中之一金屬導線340a。此外，多層導線層255中之一金屬導線250b直接接合至多層導線層345中之一金屬導線340b。因此，第二半導體基板212經電連接至第三半導體基板213。
換言之，在圖29中所示之組態之一情形中，非一觸點而係直接接合用於第二半導體基板212與第三半導體基板213之間的電連接。因此，可能簡化製造步驟且減小佔據基板之面積。
另外，直接接合揭示於(舉例而言)日本未經審查專利申請公開案第2013-033900號中，該日本未經審查專利申請公開案針對其教示之全部內容且出於所有目的特此以全文引用之方式併入本文中。
接下來，將闡述圖29中所示之固態成像裝置之一製造程序。
首先，如圖30中所示，製備分別具備多層導線層之第一半導體基板211、第二半導體基板212及第三半導體基板213。如圖30中所示，第一半導體基板211具備多層導線層245、第二半導體基板212具備多層導線層255，且第三半導體基板213具備多層導線層345。
另外，如圖30中所示，鋁墊280形成於第一半導體基板211之多層導線層245中。此外，金屬導線250及金屬導線250b形成於第二半導體基板之多層導線層255中，且金屬導線340a及金屬導線340b形成於第三半導體基板之多層導線層345中。
接下來，如圖31中所示，第二半導體基板212結合至第三半導體基板213。此時，第二半導體基板212結合至第三半導體基板213以使得多層導線層255及多層導線層345面向彼此。另外，金屬導線250a直 接接合至金屬導線340a，且金屬導線250b直接接合至金屬導線340b。
另外，使第二半導體基板212薄化。在圖31中，第二半導體基板212沿圖31之垂直方向之寬度減小。
接下來，如圖32中所示，第一半導體基板211結合至第二半導體基板212。此時，第二半導體基板之多層導線層255面向第三半導體基板213側(圖32之下部側)，且第一半導體基板211接合至第二半導體基板212。
另外，使第一半導體基板211薄化。在圖32中，第一半導體基板211沿圖32之垂直方向之寬度減小。
接下來，形成觸點267，如圖33中所示。此時，提供自一半導體基板211之光接收表面到達多層導線層245之一孔，及提供自光接收表面到達多層導線層255之一孔，藉此形成觸點267。
另外，如圖34中所示，墊孔351經形成以便自第一半導體基板211之背面側(光接收表面側)到達鋁墊280a。
以此方式，製造參考圖29所闡述之固態成像裝置。由於非一觸點而係直接接合用於第二半導體基板212與第三半導體基板213之間的電連接，因此可能簡化製造步驟且減小佔據基板之面積。
儘管此處已提供對其中直接接合用於第二半導體基板212與第三半導體基板213之間的一電連接之一情形之闡述，但直接接合可用作第一半導體基板211與第二半導體基板212之間的一電連接。
類似地，在具有參考圖11、圖12或圖20所闡述之組態之固態成像裝置中，直接接合亦可用作第一半導體基板211與第二半導體基板212之間的一電連接，或用作第二半導體基板212與第三半導體基板213之間的一電連接。
換言之，在其中鋁墊280提供於第一半導體基板211之多層導線層245中之組態(圖11)中，直接接合可用作各別半導體基板之間的一電 連接。另外，在其中鋁墊280提供於第二半導體基板212之多層導線層255中之組態(圖12)中，直接接合可用作各別半導體基板之間的一電連接。此外，在其中鋁墊280提供於絕緣膜230中之組態(圖20)中，直接接合可用作各別半導體基板之間的一電連接。
圖35係圖解說明根據本發明技術應用於其之固態成像裝置之像素部分之另一實施例之組態之剖面圖之一示意圖。
在圖35中所示之組態中，與在圖29之情形中不同，提供用作第一半導體基板211與第二半導體基板212之間的一電連接之一觸點268及一觸點316。換言之，在圖35中所示之組態之一情形中，圖35中之觸點268之左下端連接至圖35中之觸點316之上部端，且藉此第一半導體基板211經電連接至第二半導體基板212。另外，觸點268係由一雙觸點形成。
在圖35中所示之組態中，不需要提供自光接收表面到達多層導線層255之一孔，舉例而言，與形成圖29之觸點267不同。出於此原因，可能更簡單形成一觸點。
圖35中之其他元件之一組態與在圖29之情形中相同，且將進行對其之詳細闡述。
接下來，將闡述圖35中所示之固態成像裝置之一製造程序。
首先，如圖36中所示，製備分別具備多層導線層之第一半導體基板211、第二半導體基板212及第三半導體基板213。如圖36中所示，第一半導體基板211具備多層導線層245，第二半導體基板212具備多層導線層255，且第三半導體基板213具備多層導線層345。
另外，如圖36中所示，鋁墊280形成於第一半導體基板211之多層導線層245中。此外，金屬導線250a及金屬導線250b形成於第二半導體基板之多層導線層255，且金屬導線340a及金屬導線340b形成於第三半導體基板之多層導線層345。
接下來，如圖37中所示，第二半導體基板212結合至第三半導體基板213。此時，第二半導體基板212結合至第三半導體基板213以使得多層導線層255及多層導線層345面向彼此。另外，金屬導線250a直接接合至金屬導線340a，且金屬導線250b直接接合至金屬導線340b。
另外，使第二半導體基板212薄化。在圖37中，第二半導體基板212沿圖31之垂直方向之寬度減小。
另外，如圖38中所示，形成觸點316。此時，提供自圖38中之第二半導體基板212之上部表面到達多層導線層255之一孔以便形成觸點316。
接下來，如圖39中所示，第一半導體基板211結合至第二半導體基板212。此時，第一半導體基板211結合至第二半導體基板212以使得第一半導體基板211之背面變成一光接收表面。
另外，使第一半導體基板211薄化。在圖39中，第一半導體基板211沿圖39之垂直方向之寬度減小。
此外，提供自第一半導體基板211之光接收表面到達圖39中之第二半導體基板之上部表面之一孔，及提供自光接收表面到達多層導線層245之鋁墊280之一孔，藉此形成觸點268。
另外，如圖40中所示，墊孔351經形成以便自第一半導體基板211之光接收表面到達鋁墊280a。
以此方式，製造參考圖35所闡述之固態成像裝置。在圖35中所示之組態中，如上文所闡述，觸點268及觸點316用作第一半導體基板211與第二半導體基板212之間的一電連接。換言之，形成觸點268之一導體接合至形成觸點316之一導體在第一半導體基板211與第二半導體基板212之間的接合表面處。如上文，在圖35中所示之組態之一情形中，以兩個分開步驟形成第一半導體基板211與第二半導體基板212之間的一電連接之雙觸點之一部分。
以此方式，不需要提供自光接收表面到達多層導線層255之一深孔，舉例而言，與形成圖29之觸點267不同。出於此原因，可能更簡單地形成一觸點。
儘管此處已提供對其中以兩個分開步驟形成用於第一半導體基板211與第二半導體基板212之間的一電連接之雙觸點之一部分之一情形之闡述，但可以兩個分開步驟形成用於第二半導體基板212與第三半導體基板213之間的一電連接之一雙觸點之一部分。
另外，類似地，在具有參考圖11、12或20所闡述之組態之固態成像裝置中，可以兩個分開步驟形成用於第一半導體基板211與第二半導體基板212之間的一電連接或第二半導體基板212與第三半導體基板213之間的電連接之一雙觸點之一部分。
換言之，在其中鋁墊280提供於第一半導體基板211之多層導線層245中之組態(圖11)中，可以兩個分開步驟形成用於各別半導體基板之間的一電連接之一雙觸點之一部分。另外，在其中鋁墊280提供於第二半導體基板212之多層導線層255中之組態(圖12)中，可以兩個分開步驟形成用於各別半導體基板之間的一電連接之一雙觸點之一部分。此外，在其中鋁墊280提供於絕緣膜層230中之組態(圖20)中，可以兩個分開步驟形成用於各別半導體基板之間的一電連接之一雙觸點之一部分。
如參考圖11至圖40所闡述，在本發明技術應用於其之固態成像裝置中，鋁墊280可提供於第一半導體基板211之多層導線層245中，鋁墊280可提供於第二半導體基板212之多層導線層255中，及鋁墊280可提供於絕緣膜層230中。另外，作為各別半導體基板之間的電連接之一形式，可採用一雙觸點、一共用觸點、直接接合及其中以兩個分開步驟形成一雙觸點之一部分之一組態。
換言之，如圖41中所示之組態可用作本發明技術應用於其之固 態成像裝置之一實施例。
另外，在上文所闡述之實施例中，已基於一個三層堆疊式結構闡述本發明技術應用於其之固態成像裝置之實施例。然而，本發明技術應用於其之固體成像裝置可採用(舉例而言)其中堆疊一第一半導體基板、一第二半導體基板、一第三半導體基板及一第四半導體基板之一個四層結構。
圖42展示其中本發明技術應用於其之固態成像裝置採用四層結構之一情形之一實例。圖42係圖解說明本發明技術應用於其之固態成像裝置之像素部分之另一實施例之一組態之一剖面圖之一示意圖。
在圖42中所示之實施例中，採用其中堆疊一第一半導體基板211、一第二半導體基板212、一第三半導體基板213及一第四半導體基板214之一個四層結構。
另外，類似地，本發明技術應用於其之固態成像裝置可採用五或五個以上層之一結構。
圖43係圖解說明一相機設備(其係本發明技術應用於其之一電子設備)之一組態實例之一方框圖。
圖43中之一相機設備600包含一光學單元601(包含一透鏡群組及諸如此類)、採用像素402之上文所闡述之各別組態之一固態成像裝置(成像裝置)602以及係一相機信號處理電路之一DSP電路603。另外，電子設備600包含一圖框記憶體604、一顯示單元605、一記錄單元606、一操作單元607及一電源供應器單元608。DSP電路603、圖框記憶體604、顯示單元605、記錄單元606、操作單元607及電源供應器單元608經由一匯流排線609連接至彼此。
光學單元601自一被攝體接收入射光(影像光)以便成像於固態成像裝置602之一成像表面上。固態成像裝置602將藉由光學單元601成像於成像表面上之入射光之一光量轉換成以一像素為單位之一電信號 且將該電信號作為一像素信號輸出。與上文所闡述之實施例有關之固態成像裝置可用作固態成像裝置602。
舉例而言，顯示單元605包含一面板型顯示裝置(例如，一液晶面板或一有機電致發光(EL)面板)，且顯示藉由固態成像裝置602擷取之一移動影像或靜態影像。記錄單元606將藉由固態成像裝置602擷取之移動影像或靜態影像記錄在一記錄媒體(諸如，一錄影帶或數位通用磁碟(DVD))上。
操作單元607回應於由一使用者進行之一操作而發佈用於相機設備600之各種功能之操作命令。電源供應單元608將多種電力(其係DSP電路603、圖框記憶體604、顯示單元605、記錄單元606及操作單元607之操作電力)適當地供應至供應目標。
另外，在一廣泛意義上，本發明技術並不限於應用於偵測可視光之一入射光量之一分佈以便擷取一影像之一固態成像裝置，且通常可應用於偵測紅外線射線、X射線、粒子或諸如此類之一入射量之一分佈以便擷取一影像之一固態成像裝置，或偵測其他物理量(諸如一壓力或一電容)之分佈以便擷取一影像之諸如一指紋偵測感測器之一固態成像裝置(物理量分佈偵測裝置)。
另外，本發明技術之實施例並不限於上文所闡述之實施例且可在不背離本發明技術之精神之情況下具有在範疇內之各種修改形式。
此外，本技術可具有以下組態。
(1)
一種固態成像裝置，其包含：一第一半導體基板，其包含具備一光電轉換部分之一感測器電路；及一第二半導體基板以及一第三半導體基板，其分別包含不同於該感測器電路之電路，其中該第一半導體基板位於該最上部層中，且該第一半導體基板、該第二半導體基板及該第三半導體基板堆疊成三個層，且其中形成用於外部連接之一電 極之一電極金屬元件安置於第一半導體基板中。
(2)
如(1)之固態成像裝置，其中該第一半導體基板之該感測器電路係一背面照射型，且其中曝露該電極金屬元件之一孔係自該第一半導體基板之一光接收表面側打開。
(3)
如(1)或(2)之固態成像裝置，其中該第二半導體基板或該第三半導體基板包含一邏輯電路或一記憶體電路，且其中該邏輯電路或該記憶體電路係基於去往及來自一外部裝置之信號之輸入及輸出而操作。
(4)
如(1)至(3)中任一項之固態成像裝置，其中自與該第一半導體基板之一光接收表面相對之一側阻擋光入射至該光電轉換部分之一光阻擋機構提供於該第一半導體基板與該第二半導體基板中之至少一者。
(5)
如(4)之固態成像裝置，其中該光阻擋機構係由該電極金屬元件形成。
(6)
如(4)之固態成像裝置，其中用於該第二半導體基板之一導線之一導線金屬元件安置於該第二半導體基板中，且其中該光阻擋機構係由該電極金屬元件及該導線金屬元件形成。
(7)
如(4)之固態成像裝置，其中該光阻擋機構係由安置於該第二半導體基板中之一光阻擋主體形成。
(8)
如(1)之固態成像裝置，其中用於該第一半導體基板之一導線之一導線金屬元件進一步安置於該第一半導體基板中，且其中該電極金 屬元件安置於比該導線金屬元件更靠近該第二半導體基板之一黏著劑表面之一位置處。
(9)
如(1)至(8)中任一項之固態成像裝置，其中穿透該第一半導體基板或該第二半導體基板且到達該第二半導體基板或該第三半導體基板之一金屬導線層之且其一部分到達該第一半導體基板或該第二半導體基板之一導線金屬層之一導線之一觸點用於該第一半導體基板與該第二半導體基板之間的電連接或該第二半導體基板與該第三半導體基板之間的電連接。
(10)
如(1)至(8)中任一項之固態成像裝置，其中用於該第一半導體基板與該第二半導體基板之間的電連接或該第二半導體基板與該第三半導體基板之間的電連接之一觸點之一部分係藉由將導體彼此連接在該第一半導體基板與該第二半導體基板之間的一接合表面或該第二半導體基板與該第三半導體基板之間的一接合表面處而形成。
(11)
如(1)至(8)中任一項之固態成像裝置固態成像裝置，其中曝露於該第一半導體基板或該第二半導體基板與該第二半導體基板或該第三半導體基板之間的一接合表面之導線彼此接合以使得該第一半導體基板經電連接至該第二半導體基板。
(12)
如(1)之固態成像裝置，其中該第一半導體基板與該第二半導體基板經堆疊以使得該第二半導體基板之一金屬導線層接觸該第一半導體基板，且其中形成用於外部連接之一電極之一電極金屬元件安置於該第二半導體基板之一金屬導線層內部。
(13)
如(1)之固態成像裝置，其中一絕緣膜層形成於該第一半導體基板與該第二半導體基板之間，其中該第一半導體基板與該第二半導體基板經堆疊以使得該第二半導體基板之一金屬導線層接觸該絕緣膜層，且其中形成用於外部連接之一電極之一電極金屬元件安置於該絕緣膜層內部。
(14)
一種電子設備，其包含一固態成像裝置，該固態成像裝置具有：包含具備一光電轉換部分之一感測器電路之一第一半導體基板；及分別包含不同於該感測器電路之電路之一第二半導體基板及一第三半導體基板，其中該第一半導體基板位於該最上部層中，且該第一半導體基板、該第二半導體基板及該第三半導體基板堆疊成三個層，且其中形成用於外部連接之一電極之一電極金屬元件安置於該第一半導體基板中。
[1]
一種半導體裝置，其包括：一第一半導體區段，在其一側處包含一第一佈線層，該第一半導體區段進一步包含一光電二極體；一第二半導體區段，在其一側處包含一第二佈線層，該第一半導體區段及該第二半導體區段固定在一起；一第三半導體區段，在其一側處包含一第三佈線層，該第二半導體區段及該第三半導體區段固定在一起以使得該第一半導體區段、該第二半導體區段及該第三半導體區段堆疊在一起；及一第一導電材料，其電連接(i)該第一佈線層、(ii)該第二佈線層及(iii)該第三佈線層中之至少兩者以使得該等經電連接佈線層電連通。
[2]
如[1]之半導體裝置，其中該第一半導體區段、該第二半導體區段及該第三半導體區段以一方式堆疊在一起以使得該第一佈線層面向該第二佈線層或該第二佈線層面向該第三佈線層。
[3]
如[2]之半導體裝置，其進一步包括：一第二導電材料，其電連接(i)該第一佈線層、(ii)該第二佈線層及(iii)該第三佈線層中之至少兩者以使得該等經電連接佈線層電連通。
[4]
如[3]之半導體裝置，其中由該第二導電材料電連接之至少一個佈線層不同於由該第一導電材料電連接之該等佈線層。
[5]
如[3]或[4]之半導體裝置，其中該第一導電材料及該第二導電材料中之至少一者包括沿一垂直方向穿透該第一半導體區段及該第二半導體區段中之至少一者之兩個通孔；且其中該第一導電材料之一第一通孔電連接至不同於由該兩個通孔中之一第二者電連接之一佈線層之一佈線層。
[6]
如[3]或[4]之半導體裝置，其中該第一導電材料及該第二導電材料中之至少一者包括沿一垂直方向穿透該第一半導體區段及該第二半導體區段中之至少一者之一單個通孔以使得該第一導電材料及該第二導電材料中之該至少一者電接觸至少兩個佈線層。
[7]
如[1]至[6]中任一項之半導體裝置，其中(i)該第一佈線層、(ii)該第二佈線層及(iii)該第三佈線層中之至少一者之一金屬導線直接接合至另一佈線層中之一金屬導線。
[8]
如[7]之半導體裝置，其中具有直接接合之一金屬導線之該等佈線層中之至少一者不同於由該第一導電材料電連接之該等佈線層。
[9]
如[1]至[8]中任一項之半導體裝置，其進一步包括用於外部連接之一墊電極。
[10]
如[9]之半導體裝置，其中該墊經安置以使得自駐存於該第二半導體區段中之一或多個電晶體阻擋光。
[11]
如[1]至[10]中任一項之半導體裝置，其中該第一半導體區段包括一感測器電路，該第二半導體區段及該第三半導體區段中之至少一者包括一邏輯電路，該第二半導體區段及該第三半導體區段中之至少一者包括一記憶體電路。
[12]
一種背面照明型固態成像裝置，其包括：一第一半導體區段，在其一側處包含一第一佈線層，該第一半導體區段進一步包含一電路區及一像素區；一第二半導體區段，在其一側處包含一第二佈線層，該第一半導體區段及該第二半導體區段固定在一起；一第三半導體區段，在其一側處包含一第三佈線層，該第二半導體區段及該第三半導體區段固定在一起以使得該第一半導體區段、該第二半導體區段及該第三半導體區段堆疊在一起；及一第一導電材料，其電連接(i)該第一佈線層、(ii)該第二佈線層及(iii)該第三佈線層中之至少兩者以使得該等經電連接佈線層電連通。
[13]
如[12]之固態成像裝置，其中該第一半導體區段、該第二半導體區段及該第三半導體區段以一方式堆疊在一起以使得該第一佈線層面向該第二佈線層或該第二佈線層面向該第三佈線層。
[14]
如[13]之固態成像裝置，其進一步包括：一第二導電材料，其電連接(i)該第一佈線層、(ii)該第二佈線層及(iii)該第三佈線層中之至少兩者以使得該等經電連接佈線層電連通。
[15]如[14]之固態成像裝置，其中該第一導電材料及該第二導電材料中之至少一者包括沿一垂直方向穿透該第一半導體區段及該第二半導體區段中之至少一者之一單個通孔以使得該第一導電材料及該第二導電材料中之該至少一者電接觸至少兩個佈線層。
[16]
如[12]至[15]中任一項之固態成像裝置，其中(i)該第一佈線層、(ii)該第二佈線層及(iii)該第三佈線層中之至少一者之一金屬導線直接接合至另一佈線層中之一金屬導線。
[17]
如[12]至[16]中任一項之固態成像裝置，其中具有直接接合之一金屬導線之該等佈線層中之至少一者不同於由該第一導電材料電連接之該等佈線層。
[18]
如[12]至[17]中任一項之固態成像裝置，其進一步包括用於外部連接之一墊電極，其中該墊安置於該像素區下方以使得自駐存於該第二半導體區段中之一或多個電晶體阻擋光。
[19]
如[12]至[18]中任一項之固態成像裝置，其進一步包括安置於該等半導體區段中之至少兩者之間的一層間絕緣膜。
[20]
如[12]至[19]中任一項之固態成像裝置，其中該第一半導體區段包括一感測器電路，該第二半導體區段及該第三半導體區段中之至少一者包括一邏輯電路，該第二半導體區段及該第三半導體區段中之至少一者包括一記憶體電路。
[21]
一種電子設備，其包含：一光學單元；及(a)一固態成像裝置，其包含：一第一半導體區段，在其一側處包含一第一佈線層，該第一半導體區段進一步包含一電路區及一像素區；一第二半導體區段，在其一側處包含一第二佈線層，該第一半導體區段及該第二半導體區段固定在一起；(b)一第三半導體區段，在其一側處包含一第三佈線層，該第二半導體區段及該第三半導體區段固定在一起以使得該第一半導體區段、該第二半導體區段及該第三半導體區段堆疊在一起；及(c)一第一導電材料，其電連接(i)該第一佈線層、(ii)該第二佈線層及(iii)該第三佈線層中之至少兩者以使得該等經電連接佈線層電連通。
[22]
如[21]之電子設備，其中該第一半導體區段、該第二半導體區段及該第三半導體區段以一方式堆疊在一起以使得該第一佈線層面向該第二佈線層或該第二佈線層面向該第三佈線層。
[23]
如[22]之電子設備，其進一步包括：一第二導電材料，其電連接(i)該第一佈線層、(ii)該第二佈線層及(iii)該第三佈線層中之至少兩者以使得該等經電連接佈線層電連通，其中由該第二導電材料電連接之至少一個佈線層不同於由該第一導電材料電連接之該等佈線層。
[24]
如[23]之電子設備，其中該第一導電材料及該第二導電材料中之至少一者包括沿一垂直方向穿透該第一半導體區段及該第二半導體區段中之至少一者之兩個通孔；且其中該第一導電材料之一第一通孔電連接至不同於由該兩個通孔中之一第二者電連接之一佈線層之一佈線層。
[25]
如[23]之電子設備，其中該第一導電材料及該第二導電材料中之至少一者包括沿一垂直方向穿透該第一半導體區段及該第二半導體區段中之至少一者之一單個通孔以使得該第一導電材料及該第二導電材料中之該至少一者電接觸至少兩個佈線層。
[26]
如[23]之電子設備，其中(i)該第一佈線層、(ii)該第二佈線層及(iii)該第三佈線層中之至少一者之一金屬導線直接接合至另一佈線層中之一金屬導線，且其中具有直接接合之一金屬導線之該等佈線層中之至少一者不同於由該第一導電材料電連接之該等佈線層。
本發明含有與於2012年10月18日在日本專利局提出申請之日本優先權專利公開案JP 2012-230805及於2013年4月22日在日本專利局提出申請之日本優先權專利公開案JP 2013-089580中所揭示之標的物有關之標的物，該等日本優先權專利公開案之全部內容以參考方式特此併入本文中。
熟習此項技術者應理解，可取決於設計要求及其他因素而作出各種修改、組合、子組合及變更，只要其歸屬於隨附申請專利範圍及其等效內容之範疇內。
111‧‧‧第一半導體基板
112‧‧‧第二半導體基板
113‧‧‧第三半導體基板
121‧‧‧墊孔/深墊孔
133‧‧‧鋁墊

Claims (26)

  1. 一種半導體裝置，其包括：一第一半導體區段，在其一側處包含一第一佈線層，該第一半導體區段進一步包含一光電二極體；一第二半導體區段，在其一側處包含一第二佈線層，該第一半導體區段及該第二半導體區段固定在一起；一第三半導體區段，在其一側處包含一第三佈線層，該第二半導體區段及該第三半導體區段固定在一起以使得該第一半導體區段、該第二半導體區段及該第三半導體區段堆疊在一起；及一第一導電材料，其電連接(i)該第一佈線層、(ii)該第二佈線層及(iii)該第三佈線層中之至少兩者以使得該等經電連接佈線層電連通。
  2. 如請求項1之半導體裝置，其中該第一半導體區段、該第二半導體區段及該第三半導體區段以一方式堆疊在一起以使得該第一佈線層面向該第二佈線層或該第二佈線層面向該第三佈線層。
  3. 如請求項2之半導體裝置，其進一步包括：一第二導電材料，其電連接(i)該第一佈線層、(ii)該第二佈線層及(iii)該第三佈線層中之至少兩者以使得該等經電連接佈線層電連通。
  4. 如請求項3之半導體裝置，其中由該第二導電材料電連接之至少一個佈線層不同於由該第一導電材料電連接之該等佈線層。
  5. 如請求項3之半導體裝置，其中該第一導電材料及該第二導電材料中之至少一者包括沿一垂直方向穿透該第一半導體區段及該第二半導體區段中之至少一者之兩個通孔；且其中該第一導電材料之一第一通孔電連接至不同於由該兩個 通孔中之一第二者電連接之一佈線層之一佈線層。
  6. 如請求項3之半導體裝置，其中該第一導電材料及該第二導電材料中之至少一者包括沿一垂直方向穿透該第一半導體區段及該第二半導體區段中之至少一者之一單個通孔以使得該第一導電材料及該第二導電材料中之該至少一者電接觸至少兩個佈線層。
  7. 如請求項1之半導體裝置，其中(i)該第一佈線層、(ii)該第二佈線層及(iii)該第三佈線層中之至少一者之一金屬導線直接接合至另一佈線層中之一金屬導線。
  8. 如請求項7之半導體裝置，其中具有直接接合之一金屬導線之該等佈線層中之至少一者不同於由該第一導電材料電連接之該等佈線層。
  9. 如請求項1之半導體裝置，其進一步包括用於外部連接之一墊電極。
  10. 如請求項9之半導體裝置，其中該墊經安置以使得自駐存於該第二半導體區段中之一或多個電晶體阻擋光。
  11. 如請求項1之半導體裝置，其中該第一半導體區段包括一感測器電路，該第二半導體區段及該第三半導體區段中之至少一者包括一邏輯電路，該第二半導體區段及該第三半導體區段中之至少一者包括一記憶體電路。
  12. 一種背面照明型固態成像裝置，其包括：一第一半導體區段，在其一側處包含一第一佈線層，該第一半導體區段進一步包含一電路區及一像素區；一第二半導體區段，在其一側處包含一第二佈線層，該第一半導體區段及該第二半導體區段固定在一起；一第三半導體區段，在其一側處包含一第三佈線層，該第二 半導體區段及該第三半導體區段固定在一起以使得該第一半導體區段、該第二半導體區段及該第三半導體區段堆疊在一起；及一第一導電材料，其電連接(i)該第一佈線層、(ii)該第二佈線層及(iii)該第三佈線層中之至少兩者以使得該等經電連接佈線層電連通。
  13. 如請求項12之固態成像裝置，其中該第一半導體區段、該第二半導體區段及該第三半導體區段以一方式堆疊在一起以使得該第一佈線層面向該第二佈線層或該第二佈線層面向該第三佈線層。
  14. 如請求項13之固態成像裝置，其進一步包括：一第二導電材料，其電連接(i)該第一佈線層、(ii)該第二佈線層及(iii)該第三佈線層中之至少兩者以使得該等經電連接佈線層電連通。
  15. 如請求項14之固態成像裝置，其中該第一導電材料及該第二導電材料中之至少一者包括沿一垂直方向穿透該第一半導體區段及該第二半導體區段中之至少一者之一單個通孔以使得該第一導電材料及該第二導電材料中之該至少一者電接觸至少兩個佈線層。
  16. 如請求項12之固態成像裝置，其中(i)該第一佈線層、(ii)該第二佈線層及(iii)該第三佈線層中之至少一者之一金屬導線直接接合至另一佈線層中之一金屬導線。
  17. 如請求項12之固態成像裝置，其中具有直接接合之一金屬導線之該等佈線層中之至少一者不同於由該第一導電材料電連接之該等佈線層。
  18. 如請求項12之固態成像裝置，其進一步包括用於外部連接之一墊電極，其中該墊安置於該像素區下方以使得自駐存於該第二 半導體區段中之一或多個電晶體阻擋光。
  19. 如請求項12之固態成像裝置，其進一步包括安置於該等半導體區段中之至少兩者之間的一層間絕緣膜。
  20. 如請求項12之固態成像裝置，其中該第一半導體區段包括一感測器電路，該第二半導體區段及該第三半導體區段中之至少一者包括一邏輯電路，該第二半導體區段及該第三半導體區段中之至少一者包括一記憶體電路。
  21. 一種電子設備，其包含：一光學單元；及(d)一固態成像裝置，其包含：一第一半導體區段，在其一側處包含一第一佈線層，該第一半導體區段進一步包含一電路區及一像素區；一第二半導體區段，在其一側處包含一第二佈線層，該第一半導體區段及該第二半導體區段固定在一起；(e)一第三半導體區段，在其一側處包含一第三佈線層，該第二半導體區段及該第三半導體區段固定在一起以使得該第一半導體區段、該第二半導體區段及該第三半導體區段堆疊在一起；及(f)一第一導電材料，其電連接(i)該第一佈線層、(ii)該第二佈線層及(iii)該第三佈線層中之至少兩者以使得該等經電連接佈線層電連通。
  22. 如請求項21之電子設備，其中該第一半導體區段、該第二半導體區段及該第三半導體區段以一方式堆疊在一起以使得該第一佈線層面向該第二佈線層或該第二佈線層面向該第三佈線層。
  23. 如請求項22之電子設備，其進一步包括：一第二導電材料，其電連接(i)該第一佈線層、(ii)該第二佈線 層及(iii)該第三佈線層中之至少兩者以使得該等經電連接佈線層電連通，其中由該第二導電材料電連接之至少一個佈線層不同於由該第一導電材料電連接之該等佈線層。
  24. 如請求項23之電子設備，其中該第一導電材料及該第二導電材料中之至少一者包括沿一垂直方向穿透該第一半導體區段及該第二半導體區段中之至少一者之兩個通孔；且其中該第一導電材料之一第一通孔電連接至不同於由該兩個通孔中之一第二者電連接之一佈線層之一佈線層。
  25. 如請求項23之電子設備，其中該第一導電材料及該第二導電材料中之至少一者包括沿一垂直方向穿透該第一半導體區段及該第二半導體區段中之至少一者之一單個通孔以使得該第一導電材料及該第二導電材料中之該至少一者電接觸至少兩個佈線層。
  26. 如請求項23之電子設備，其中(i)該第一佈線層、(ii)該第二佈線層及(iii)該第三佈線層中之至少一者之一金屬導線直接接合至另一佈線層中之一金屬導線，且其中具有直接接合之一金屬導線之該等佈線層中之至少一者不同於由該第一導電材料電連接之該等佈線層。
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